TW201346918A - 判定針對記憶體之字線之程式化步階大小之系統及方法 - Google Patents

判定針對記憶體之字線之程式化步階大小之系統及方法 Download PDF

Info

Publication number
TW201346918A
TW201346918A TW102105210A TW102105210A TW201346918A TW 201346918 A TW201346918 A TW 201346918A TW 102105210 A TW102105210 A TW 102105210A TW 102105210 A TW102105210 A TW 102105210A TW 201346918 A TW201346918 A TW 201346918A
Authority
TW
Taiwan
Prior art keywords
step size
stylized
memory
word line
count
Prior art date
Application number
TW102105210A
Other languages
English (en)
Inventor
Abreu Manuel Antonio D
Dimitris Pantelakis
Stephen Skala
Original Assignee
Sandisk Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sandisk Technologies Inc filed Critical Sandisk Technologies Inc
Publication of TW201346918A publication Critical patent/TW201346918A/zh

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628Programming or writing circuits; Data input circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/10Programming or data input circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/34Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written

Abstract

一種方法包括判定針對一資料儲存裝置中之一記憶體之一字線之一程式化步階大小。該程式化步階大小係至少部分地基於欲程式化至一特定狀態之該字線之記憶體元件之一計數而判定。

Description

判定針對記憶體之字線之程式化步階大小之系統及方法
本發明概言之係關於判定針對記憶體之字線之程式化步階大小。
諸如通用串列匯流排(USB)快閃記憶體裝置或可抽換式儲存卡之非揮發性記憶體裝置已實現增加之資料及軟體應用程式可攜性。快閃記憶體裝置可藉由在每一快閃記憶體單元中儲存多個位元來提高資料儲存密度及成本效益。
在一單個快閃記憶體單元中儲存多個資訊位元通常包括將位元序列映射至該快閃記憶體單元之狀態。在判定欲將一位元序列儲存至一特定快閃記憶體單元中之後,可將該快閃記憶體單元程式化至對應於該位元序列之一狀態。以一較小程式化步階大小來程式化該快閃記憶體單元可提高程式化精度但可增加程式化步階數目從而增加程式化延時。以一較大程式化步階大小來程式化該快閃記憶體單元可減少程式化步階數目,從而減少程式化延時,但可降低程式化精度。一旦已程式化該記憶體裝置中之記憶體單元,則可藉由感測該等記憶體單元之程式化狀態自該等記憶體單元讀取資料。
至少部分地基於欲程式化至一特定狀態之一資料儲存裝置中之 一記憶體之一字線之記憶體元件之一計數來判定針對該字線之一程式化步階之一大小。與其他狀態相比一特定狀態程式化至該字線中相對較高次數指示更有可能出現因程式干擾或資料保持而引起之錯誤。因此,可使用與針對具有一更均勻狀態分佈之資料之一步階大小相比減小之程式化步階大小來將一更緊密臨限電壓分佈寫入至該字線之儲存元件,從而使得能夠以減少之錯誤將資料程式化至該字線。以一較大程式化步階大小來程式化該字線可減少程式化步階數目,從而減少程式化延時。以一減小之程式化步階大小來程式化該字線可提高精度,減少錯誤,並延長該記憶體之壽命。
'00'‧‧‧2位元值
'01'‧‧‧2位元值
'10'‧‧‧2位元值
'11'‧‧‧2位元值
100‧‧‧系統
102‧‧‧資料儲存裝置
104‧‧‧記憶體
106‧‧‧控制器
110‧‧‧第一典型字線
112‧‧‧第二典型字線
113‧‧‧第N典型字線
114‧‧‧寫入電路
116‧‧‧第一程式化步階大小
118‧‧‧第二程式化步階大小
120‧‧‧基於字線之程式化調整引擎
124‧‧‧記憶體元件狀態計數
130‧‧‧主機裝置
150‧‧‧匯流排
210‧‧‧典型電壓特性/第一單元電壓分佈
220‧‧‧典型電壓特性/第二單元電壓分佈
222‧‧‧第一錯誤區域
224‧‧‧第二錯誤區域
230‧‧‧典型電壓特性/第三單元電壓分佈
232‧‧‧第一臨限電壓範圍
234‧‧‧第二臨限電壓範圍
236‧‧‧第三臨限電壓範圍
238‧‧‧第四臨限電壓範圍
250‧‧‧第一圖形化表示形式
260‧‧‧第二圖形化表示形式
300‧‧‧系統
301‧‧‧典型儲存元件
303‧‧‧典型儲存元
305‧‧‧典型儲存元件
307‧‧‧典型儲存元件
309‧‧‧典型儲存元
311‧‧‧典型儲存元件
315‧‧‧第一位元線
317‧‧‧第二位元線
319‧‧‧第三位元線
320‧‧‧隨機存取記憶體
322‧‧‧狀態計數引擎
324‧‧‧狀態計數儲存器
326‧‧‧程式化步階大小表
328‧‧‧臨限值
A‧‧‧單元狀態
B‧‧‧單元狀態
C‧‧‧單元狀態
Er‧‧‧單元狀態
T0 202‧‧‧讀取電壓
T1 204‧‧‧讀取電壓
T1 206‧‧‧讀取電壓
t1‧‧‧第一程式化延時
t2‧‧‧第二程式化延時
圖1係用以至少部分地基於欲程式化至一特定狀態之一資料儲存裝置中之一記憶體之一字線之記憶體元件之一計數來判定針對該字線之一程式化步階大小之一系統之一第一說明性實施例之一方塊圖;圖2係圖解說明可自圖1之記憶體之一字線讀取之一群組之儲存元件之典型電壓特性且圖解說明藉由改變一程式化步階大小來減少位元錯誤之一總圖;圖3係圖解說明用以至少部分地基於欲程式化至一特定狀態之一資料儲存裝置中之一記憶體之一字線之記憶體元件之一計數來判定針對該字線之一程式化步階大小之一系統之一第二說明性實施例之一方塊圖;及圖4係圖解說明至少部分地基於欲程式化至一特定狀態之一資料儲存裝置中之一記憶體之一字線之記憶體元件之一計數來判定針對該字線之一程式化步階大小之一方法之一特定實施例之一流程圖。
揭示用於至少部分地回應於欲程式化至一特定狀態之一字線之記憶體元件之一計數而判定一程式化步階大小之系統及方法。減小該 程式化步階大小可使得能夠藉由產生寫入至該字線之儲存元件之一更緊密臨限電壓分佈而以減少之錯誤將資料程式化至該字線(例如,隨著該記憶體老化)。
參閱圖1,繪示經組態以至少部分地基於欲程式化至一特定狀態之一資料儲存裝置中之一記憶體之一字線之記憶體元件之一計數來判定針對該字線之一程式化步階大小之一系統之一特定說明性實施例且通常將其指定為100。該程式化步階大小亦可基於欲程式化至一第二狀態之字線之記憶體元件之一第二計數來判定。系統100包括耦合至一主機裝置130之一資料儲存裝置102。資料儲存裝置102包括經由一匯流排150耦合至一控制器106之一記憶體104。
主機裝置130可經組態以提供欲儲存於記憶體104之資料或請求欲自記憶體104讀取之資料。舉例而言,主機裝置130可包括一行動電話、一音樂或視訊播放器、一遊戲控制台、一電子書籍閱讀器、一個人數位助理(PDA)、諸如一膝上型電腦、一筆記型電腦或一平板電腦之一電腦、任一其他電子裝置或其任一組合。
資料儲存裝置102可係一記憶體卡,諸如一Secure Digital SD®卡、一microSD®卡、一miniSD.TM卡(特拉華州威明頓市之SD-3C公司之商標)、一MultiMediaCard.TM(MMC.TM)卡(弗吉尼亞州阿林頓市之JEDEC固態技術協會之商標)或一CompactFlash®(CF)卡(加利福尼亞州密爾比達市之SanDisk公司之商標)。作為另一實例,資料儲存裝置102可係主機裝置130中之嵌入記憶體,諸如eMMC®(弗吉尼亞州阿林頓市之JEDEC固態技術協會之商標)及eSD記憶體,作為說明性實例。
記憶體104可係諸如一NAND快閃裝置、一NOR快閃裝置或任一其他類型之快閃裝置之一快閃裝置之一非揮發性記憶體。記憶體104包括諸如一第一典型字線110、一第二典型字線112及一第N典型字線 113之複數個字線。記憶體104進一步包括經組態以根據一程式化步階大小將資料程式化至字線110、112、113中之一或多者之寫入電路114。舉例而言,寫入電路114可經由具有諸如一第一程式化步階大小116之一程式化步階大小之一程式化脈衝序列將資料程式化至字線110、112、113中之一或多者,如參照圖2更詳盡闡述。寫入電路114可經組態以儲存第一程式化步階大小116作為一預設程式化步階大小。
寫入電路114可經組態以自控制器106接收並使用諸如一第二程式化步階大小118之另一程式化步階大小以代替該預設程式化步階大小。舉例而言,寫入電路114可經組態以根據第一程式化步階大小116將第一資料程式化至第一字線110且可經組態以根據第二程式化步階大小118將第二資料程式化至第二字線112(例如,當控制器106將資料寫入至第二字線112且將第二程式化步階大小118發送至寫入電路114以執行此寫入操作時)。因此,控制器106可針對欲在逐字線基礎上經由寫入電路114寫入至記憶體104之資料選擇該程式化步階大小。
控制器106可經組態以自主機裝置130接收記憶體存取請求並處理欲寫入至記憶體104及自記憶體104讀取之資料。控制器106包括經組態以接收一記憶體元件狀態計數124之一基於字線之程式化調整引擎120。基於字線之程式化調整引擎120可經組態以至少部分地基於所接收記憶體元件狀態計數124來調整由寫入電路114所使用之一程式化步階大小。
基於字線之程式化調整引擎120可比較記憶體元件狀態計數124與一臨限值,且基於比較結果,基於字線之程式化調整引擎120可判定該程式化步階大小。舉例而言,若記憶體元件狀態計數124小於該臨限值,則可選擇該程式化步階大小之一第一值(諸如第一程式化步階大小116)以提供至記憶體104。若記憶體元件狀態計數124大於或等 於該臨限值,則可選擇該程式化步階大小之一第二值(諸如第二程式化步階大小118)以提供至記憶體104。第二程式化步階大小118可基於記憶體元件狀態計數124計算出或選自一表,如參照圖3所述。
控制器106可經組態以基於判定對應於記憶體104之一字線之一狀態計數達到一臨限值而針對該字線使該程式化步階大小自一第一值減小至一第二值。舉例而言,對應於欲程式化至一特定狀態之第一字線110之記憶體元件之一相對較高狀態計數可指示更有可能出現程式干擾錯誤或資料保持錯誤。如參照圖2更詳盡闡述,程式干擾錯誤可能多半出現在程式化至一特定記憶體元件之複數個電壓狀態中之一最低電壓狀態之單元中且資料保持錯誤可能多半出現在程式化至一特定記憶體元件之該複數個電壓狀態中之一最高電壓狀態之單元中。
當對應於第一字線110之記憶體元件狀態計數124達到一臨限值時,可使針對第一字線110之該程式化步階之一大小自第一程式化步階大小116減小至第二程式化步階大小118。為舉例說明,基於字線之程式化調整引擎120可基於比較所接收記憶體元件狀態計數124與一臨限值之一結果來判定將程式化步階大小自第一程式化步階大小116調整至第二程式化步階大小118。控制器106可將第二程式化步階大小118發送至寫入電路114以用於程式化(亦即,將資料寫入至)第一字線110。
在操作期間,主機裝置130可指示控制器106寫入對應於第一字線110之資料。控制器106可基於欲寫入之資料來判定記憶體元件狀態計數124且可比較記憶體元件狀態計數124與一臨限值。若記憶體元件狀態計數124達到該臨限值,(例如,記憶體元件狀態計數124超過該臨限值),則可使一程式化步階大小自第一程式化步階大小116減小至第二程式化步階大小118。
藉由針對一記憶體裝置之一字線使該程式化步階大小自一第一 值(例如,第一程式化步階大小116)減小至一第二值(例如,第二程式化步階大小118),程式化步階數目且因此一程式化延時可增加。然而,如參照圖2所述,使用一減小之程式化步階大小程式化至該字線之資料可能遇到較少錯誤,從而延長該記憶體裝置之壽命。
圖2圖解說明可寫入至一記憶體之一字線(諸如圖1之第一字線110)之一群組之儲存元件之典型電壓特性210、220及230,且圖解說明減少程式化步階大小以減少因電壓臨限分佈中之重疊而引起之資料敗壞之一效應。舉例而言,可寫入至諸如一群組之2位元單元之一群組之多位階單元(MLC)之臨限電壓特性圖解說明於一第一單元電壓分佈(CVD)210中。第一CVD 210圖解說明欲使用一第一程式化步階大小來程式化至特定臨限電壓之一單元分佈。舉例而言,一第一圖形化表示形式250圖解說明具有諸如第一程式化步階大小116之一程式化步階大小之一程式化脈衝序列。第一程式化步階大小116指示一第一電壓值。該程式化脈衝序列可程式化圖1之記憶體104之一或多個字線,諸如第一字線110。作為一說明性實例,展示四個程式化脈衝。使每一連續程式化脈衝在電壓值上增加第一程式化步階大小116之電壓值。為舉例說明,一第三程式化脈衝可具有等於第一電壓值加上一第二程式化脈衝之一電壓值之一電壓值。如所圖解說明,程式化第一字線110可包括一第一程式化延時或延遲t1。
如所圖解說明,第一CVD 210包括由三個讀取電壓T0 202、T1 204及T2 206界定且分別對應於單元狀態「Er」、「A」、「B」及「C」之四個典型臨限電壓範圍。舉例而言,'11'之一2位元值可對應於處於對應於「Er」狀態之一第一臨限電壓範圍232內之一臨限電壓,'10'之一2位元值可對應於處於對應於「A」狀態之一第二臨限電壓範圍234內之一臨限電壓,'00'之一2位元值可對應於處於對應於「B」狀態之一第三臨限電壓範圍236內之一臨限電壓,且'01'之一2位 元值可對應於處於對應於「C」狀態之一第四臨限電壓範圍238內之一臨限電壓。如所圖解說明,第一CVD 210包括一實質平衡狀態分佈。舉例而言,對應於單元狀態「Er」、「A」、「B」及「C」中之每一者之寫入至一字線之記憶體元件數目實質相等。
第一CVD 210圖解說明為不具有錯誤(亦即,所有單元保持處於其最初程式化狀態下)。儘管每一單元可首先經程式化以具有處於其各別臨限電壓範圍之一中心之一臨限電壓,但實際單元臨限電壓可因諸如讀取干擾或資料保持之各種因數而自一中心電壓「漂移」。
第二CVD 220表示可寫入至該群組之多位階單元之另一臨限電壓特性。第二CVD 220圖解說明使用第一程式化步階大小116程式化至該等特定臨限電壓之一單元分佈。如所圖解說明,第二CVD 220包括一不平衡狀態分佈。舉例而言,對應於「Er」狀態之欲寫入之記憶體元件數目實質大於分別對應於「A」狀態及「B」狀態之欲寫入之記憶體元件數目。對應於「C」狀態之欲寫入之記憶體元件數目實質大於分別對應於「A」狀態及「B」狀態之欲寫入之記憶體元件數目。
由於因程式化附近單元而引起之程式干擾效應多半出現在一最低電壓狀態(亦即,「Er」狀態)下,因而與其他狀態相比處於「Er」狀態下之相對較高記憶體元件之數目以及程式化至一最高電壓狀態(亦即,「C」狀態)之相對較高記憶體元件數目可指示更有可能出現因程式干擾而引起之錯誤。為舉例說明,一第一錯誤區域222包括針對其臨限電壓已因由將一附近單元程式化至一高電壓狀態所造成之交叉耦合效應而漂移跨越讀取電壓T0 202至另一狀態中之最初程式化至狀態「Er」之單元可出現在該字線之儲存元件中之錯誤。程式化干擾可致使最初程式化至「Er」狀態之單元之臨限電壓漂移或增大超過如所示介於「Er」狀態與「A」狀態之間的讀取電壓T0 202。
由於資料保持效應多半出現在一最高狀態(亦即,「C」狀態) 下,因而與其他狀態相比欲程式化至「C」狀態之相對較大記憶體元件數目可指示更有可能出現因資料保持而引起之錯誤。為舉例說明有,一第二錯誤區域224包括針對其臨限電壓已漂移跨越讀取電壓T2 206至另一狀態中之最初程式化至狀態「C」之單元可出現在該字線之儲存元件中之錯誤。資料保持效應可致使最初程式化至「C」狀態之單元之臨限電壓漂移或減小超過如所示介於「B」狀態與「C」狀態之間的T2 206,從而導致將該等單元識別為儲存'00'而不是'01'。
可寫入至第二CVD 220之該群組之2位元多位階單元之另一典型臨限電壓特性圖解說明於第三CVD 230中,其中第二CVD 220之錯誤已因用於將該等單元程式化至該等特定臨限電壓(諸如由圖1之基於字線之程式化調整引擎120)之程式化步階大小之一減小而得以減少或避免。舉例而言,一第二圖形化表示形式260圖解說明具有自第一程式化步階大小116減小之一第二程式化步階大小(諸如第二程式化步階大小118)之一第二程式化脈衝序列。第二程式化步階大小118對應於小於第一電壓值之一第二電壓值。第一字線110可根據第二程式化步階大小118來程式化。作為一說明性實例,展示八個程式化脈衝。使每一連續程式化脈衝在電壓值上增加第二程式化步階大小118之電壓值。如所圖解說明,程式化第一字線110可包括一第二程式化延時t2。第二程式化延時t2因增加之程式化脈衝數目而大於第一程式化延時t1。
第三CVD 230圖解說明與第一CVD 210中之該臨限電壓分佈相比欲寫入至一特定字線之儲存元件之一更緊密臨限電壓分佈。就此方面,單元跨越一邊界至另一狀態中需要更多「漂移」。舉例而言,與在第一CVD 210中使用第一程式化步階大小116程式化至「C」狀態之單元跨越讀取電壓T2 206至另一狀態(亦即,「B」狀態)中相比在第三CVD 230中使用第二程式化步階大小118程式化至「C」狀態之單元 跨越讀取電壓T2 206至另一狀態(亦即,「B」狀態)中需要更多漂移。儘管圖2圖解說明具有四個狀態之一2位元MLC,但可使用諸如一4位元MLC、一8位元MLC或任一其他MLC之其他實施方案。
藉由減小一記憶體之一特定字線內之儲存元件之程式化步階大小,達成寫入至該特定字線之該等儲存元件之一更緊密臨限電壓分佈,從而可使得能夠以減少之錯誤將資料程式化至該字線並延長該記憶體之壽命。
參閱圖3,繪示展示系統組件之額外細節之圖1之系統之一特定說明性實施例且通常將其指定為300。系統300包括耦合至主機裝置130之資料儲存裝置102。資料儲存裝置102包括經由匯流排150耦合至控制器106之記憶體104。
記憶體104包括第一字線110、第二字線112及第N字線113。記憶體104亦包括包括一第一位元線315、一第二位元線317及一第三位元線319之典型位元線之典型位元線。第一、第二及第N字線110、112、113中之兩者或兩者以上可在實體上彼此毗鄰。第一、第二及第三位元線315、317、319中之兩者或兩者以上可在實體上彼此毗鄰。典型儲存元件繪示於字線與位元線之相交處。為舉例說明,典型儲存元件301及307耦合至第一位元線315,典型儲存元件303及309耦合至第二位元線317,且典型儲存元件305及311耦合至第三位元線319。典型儲存元件301至311可包括一快閃記憶體裝置之多個多位階單元儲存元件。
記憶體104包括寫入電路114且儲存第一程式化步階大小116之一指示。舉例而言,寫入電路114可經組態以根據第一程式化步階大小116將第一資料程式化至第一字線110且可經組態以根據第二程式化步階大小118將第二資料程式化至第二字線112(例如,當控制器106將資料寫入至第二字線112且將第二程式化步階大小118發送至寫入電路 114以執行此寫入操作時)。因此,控制器106可針對欲在逐字線基礎上經由寫入電路114寫入至記憶體104之資料選擇該程式化步階大小。
控制器106包括基於字線之程式化調整引擎120。控制器106進一步包括一隨機存取記憶體(RAM)320、一狀態計數引擎322及狀態計數儲存器324。RAM 320可經組態以暫時儲存對應於欲寫入至記憶體104之由主機裝置130所指示之資料(諸如欲寫入至第一字線110之所指示之資料)之一碼字(例如,一錯誤校正編碼(ECC)碼字)。狀態計數引擎322可經組態以判定欲程式化至一特定狀態之第一字線110內之儲存元件數目。舉例而言,狀態計數引擎322經組態以存取儲存於RAM 320中之資料,判定欲程式化至一特定狀態(例如,圖2之「Er」狀態)之第一字線110內之儲存元件數目,並為狀態計數儲存器324提供一狀態計數。狀態計數儲存器324可為基於字線之程式化調整引擎120提供該狀態計數。
舉例而言,狀態計數引擎322可存取欲程式化至一單個單元之每一群組之位元並判定該單元將程式化至哪個狀態。舉例而言,圖2之單元之位元'01'指示一單元欲程式化至狀態「C」。狀態計數引擎322可針對每一狀態維持一單獨計數器並回應於偵測到欲程式化至一單元之一位元型樣而遞增每一計數器。在欲程式化之所有資料已由狀態計數引擎322處理之後,所得計數器值可儲存至狀態計數儲存器324(例如,針對「Er」狀態之一第一計數器值、針對「A」狀態之一第二計數器值等等)。
當對應於欲程式化至一特定狀態之第一字線110之儲存元件之狀態計數達到一臨限值328時,可使當將資料寫入至第一字線110時所使用之程式化步階之一大小自第一程式化步階大小116減小至第二程式化步階大小118。臨限值328可對應於欲程式化之單元之總數目之一百分比。為舉例說明,基於字線之程式化調整引擎120可至少部分地基 於自狀態計數儲存器324之所接收臨限值328及所接收狀態計數將該程式化步階大小自一第一值(例如,第一程式化步階大小116)調整至一第二值(例如,第二程式化步階大小118)。舉例而言,若欲使用第一程式化步階大小116程式化至「C」狀態之單元之百分比大於臨限值328(例如,大於30%),則基於字線之程式化調整引擎120可將該程式化步階大小自第一程式化步階大小116調整至第二程式化步階大小118。
作為另一實例,若欲使用第一程式化步階大小116程式化至「Er」狀態之單元之百分比大於另一臨限值328(例如,大於35%),則基於字線之程式化調整引擎120可將該程式化步階大小自第一程式化步階大小116調整至第二程式化步階大小118。
此外,基於字線之程式化調整引擎120可基於欲程式化至一第二狀態之第一字線110之記憶體元件之一第二計數來判定該程式化步階大小。舉例而言,若欲程式化至「Er」狀態且對應於「C」狀態之記憶體元件數目實質大於分別對應於「A」狀態及「B」狀態之欲寫入之記憶體元件數目則可使該程式化步階大小自第一程式化步階大小116減小至第二程式化步階大小118。舉例而言,若欲使用第一程式化步階大小116程式化至「C」狀態及「Er」狀態之單元之一總和大於另一臨限值328(例如,大於65%),則基於字線之程式化調整引擎120可將該程式化步階大小自第一程式化步階大小116調整至第二程式化步階大小118。儘管實例性臨限值係出於說明性目的而闡述,但任何臨限值可基於理論計算、模擬、實際測試資料或其一組合而使用,且可基於記憶體類型(例如,2位元MLC對3位元MLC)而不同。
控制器106可經組態以基於第一值來計算第二值。舉例而言,第二程式化步階大小118可基於乘以第一程式化步階大小116之一比例因數而計算出。為舉例說明,第二程式化步階大小118可藉由將第一程 式化步階大小116乘以1.2之一因數而計算出(例如,第二值比第一值大20%)。在其他實施方案中,第一程式化步階大小116可用作一索引以自一所儲存位置(諸如一表、暫存器、鎖存器等等)擷取第二程式化步階大小118。
控制器106可經組態以自一程式化步階大小表326選擇第二值。舉例而言,第一值可用作一索引以自程式化步階大小表326擷取第二值。在其他實施方案中,可至少部分地基於圖1之記憶體元件狀態計數124之一值自程式化步階大小表326選擇第二值。為舉例說明,若記憶體元件狀態計數124之值超過臨限值328一較大量,則可自程式化步階大小表326選取第二值以使得自第一值之減小大於在記憶體元件狀態計數124之值超過臨限值328一較小量之情況下之減小。儘管程式化步階大小表326圖解說明為在控制器106內,但在其他實施方案中,程式化步階大小表326可改為在記憶體104內。
在操作期間,主機裝置130可指示控制器106寫入對應於第一字線110之資料。控制器106可基於欲寫入至記憶體104之資料來判定該狀態計數且可比較該狀態計數與一臨限值。若該狀態計數達到該臨限值,(例如,該狀態計數超過該臨限值),則可使一程式化步階大小自第一程式化步階大小116減小至第二程式化步階大小118。
減小一記憶體之一特定字線內之儲存元件之程式化步階大小可使得能夠以較少錯誤將資料程式化至該字線並延長該記憶體之壽命。
圖4繪示圖解說明至少部分地基於欲程式化至一特定狀態之一資料儲存裝置中之一記憶體之一字線之記憶體元件之一計數來判定針對該字線之一程式化步階大小之一方法400之一實施例之一流程圖。方法400可由圖1及圖3之資料儲存裝置102執行。
在402處,判定欲程式化至一特定狀態之一資料儲存裝置中之一記憶體之一字線之記憶體元件之一計數。為舉例說明,圖3之狀態計 數引擎322可經組態以藉由對儲存於RAM 320中之一碼字執行一解碼操作來判定欲程式化至一特定狀態之第一字線110內之儲存元件數目,並為基於字線之程式化調整引擎120提供一狀態計數。
在404處,至少部分地基於該計數來判定針對該字線之一程式化步階大小。為舉例說明,基於字線之程式化調整引擎120可比較自狀態計數儲存器324接收之狀態計數與臨限值328,且基於比較結果,基於字線之程式化調整引擎120可判定該程式化步階大小。舉例而言,回應於該狀態計數小於臨限值328,可選擇第一程式化步階大小116以提供至記憶體104。回應於該狀態計數大於或等於臨限值328,可選擇第二程式化步階大小118以提供至記憶體104。
此外,基於字線之程式化調整引擎120可基於欲程式化至一第二狀態之第一字線110之記憶體元件之一第二計數來判定該程式化步階大小。舉例而言,若對應於「Er」狀態(例如,指示更有可能出現因程式干擾效應而引起之錯誤)及對應於「C」狀態(例如,指示更有可能出現因資料保持效應而引起之錯誤)之欲寫入之記憶體元件數目實質大於分別對應於「A」狀態及「B」狀態之欲寫入之記憶體元件數目則可使該程式化步階大小自一第一值減小至一第二值。
以一較大程式化步階大小程式化第一字線110可減少程式化步階數目,從而減少程式化延時。基於欲程式化至一特定狀態之第一字線110之記憶體元件之一計數以一減小之程式化步階大小程式化第一字線110可提高精度,減少錯誤並延長該記憶體之壽命。
儘管以方塊組件形式圖解說明並概括地闡述本文中所繪示之各種組件,但此等組件可包括一或多個微處理器、狀態機或經組態以使得諸如圖1及圖3之資料儲存裝置102之一資料儲存裝置能夠執行屬於此等組件之特定功能之其他電路或其任一組合。舉例而言,圖1及圖3之控制器106可表示實體組件,諸如控制器、處理器、狀態機、邏輯 電路或用以指示基於字線之程式化調整引擎120基於欲程式化至一特定狀態之一字線之記憶體元件之一計數來判定針對該字線之一程式化步階大小之其他結構。
控制器106可使用經程式化以產生控制資訊並指示基於字線之程式化調整引擎120之一微處理器或微控制器來實施。在一特定實施例中,控制器106包括執行儲存於記憶體104處之指令之一處理器。另一選擇為,或另外,由該處理器執行之可執行指令可儲存於不屬於非揮發性記憶體104之一部分之一單獨記憶體位置處,諸如一唯讀記憶體(ROM)處。
在一特定實施例中,資料儲存裝置102可係經組態以選擇性地耦合至一或多個外部裝置之一可攜式裝置。舉例而言,資料儲存裝置102可係諸如一通用串列匯流排(USB)快閃磁碟機或可抽換式記憶體卡之一可抽換式裝置。然而,在其他實施例中,資料儲存裝置102可附裝或嵌入於一個或多個主機裝置內,諸如一可攜式通信裝置之一罩殼內。舉例而言,資料儲存裝置102可在諸如一無線電話、一個人數位助理(PDA)、一遊戲裝置或控制台、一可攜式導航裝置、一電腦或使用內部非揮發性記憶體之其他裝置之一經封裝設備內。在一特定實施例中,資料儲存裝置102可包括一非揮發性記憶體,諸如一快閃記憶體(例如,NAND、NOR、多位階記憶體胞(MLC)、分開式位元線NOR(DINOR)、AND、高電容性耦合比(HiCR)、非對稱性非接觸電晶體(ACT)或其他快閃記憶體)、一可抹除可程式化唯讀記憶體(EPROM)、一電可抹除可程式化唯讀記憶體(EEPROM)、一唯讀記憶體(ROM)、一可單次程式化記憶體(OTP)或任一其他類型之記憶體。
對本文中所闡述之實施例之圖解說明意欲提供對各種實施例之一大體理解。可利用並從本發明中派生出其他實施例,以便可在不背離本發明之範疇之情形下做出結構及邏輯替代及改變。本發明意欲涵 蓋各種實施例之任一及所有後續改變或變化。
上文所揭示之標的物應被視為說明性而非限制性,且隨附申請專利範圍意欲涵蓋所有此等修改、改進及屬於本發明範疇內之其他實施例。因此,在法律允許之最大範圍內,本發明之範疇將由下文申請專利範圍及其等效內容之所准許的最廣泛解釋來確定,且不應由前述詳細說明限定或限制。
100‧‧‧系統
102‧‧‧資料儲存裝置
104‧‧‧記憶體
106‧‧‧控制器
110‧‧‧第一典型字線
112‧‧‧第二典型字線
113‧‧‧第N典型字線
114‧‧‧寫入電路
116‧‧‧第一程式化步階大小
118‧‧‧第二程式化步階大小
120‧‧‧基於字線之程式化調整引擎
124‧‧‧記憶體元件狀態計數
130‧‧‧主機裝置
150‧‧‧匯流排

Claims (20)

  1. 一種方法,其包含:在一資料儲存裝置中,至少部分地基於欲程式化至一特定狀態之一記憶體之一字線之記憶體元件之一計數來判定針對該字線之一程式化步階大小。
  2. 如請求項1之方法,其中減小該程式化步階大小並增加程式化步階之一數目使得能夠藉由產生寫入至該字線之記憶體元件之一更緊密臨限電壓分佈而以減少之錯誤將資料程式化至該字線。
  3. 如請求項1之方法,其中判定該程式化步階大小包括:回應於判定該計數小於一臨限值而選擇該程式化步階大小之一第一值;及回應於判定該計數大於或等於該臨限值而選擇該程式化步階大小之一第二值,其中該第二值小於該第一值。
  4. 如請求項1之方法,其中判定該程式化步階大小係進一步基於欲程式化至一第二狀態之該字線之記憶體元件之一第二計數。
  5. 如請求項1之方法,其中該特定狀態係該等記憶體元件之複數個電壓狀態中之一最低電壓狀態。
  6. 如請求項1之方法,其中該特定狀態係該等記憶體元件之複數個電壓狀態中之一最高電壓狀態。
  7. 如請求項1之方法,其進一步包含自一表選擇該程式化步階大小。
  8. 如請求項7之方法,其中該表在該資料儲存裝置之該記憶體中。
  9. 如請求項7之方法,其中該表在該資料儲存裝置之一控制器中。
  10. 如請求項1之方法,其進一步包含至少部分地基於該計數來計算該程式化步階大小。
  11. 一種資料儲存裝置,其包含:一記憶體;及一控制器,其經組態以至少部分地基於由該控制器作出之對欲程式化至一特定狀態之該記憶體之一字線之記憶體元件之一計數之一判定來判定針對該字線之一程式化步階大小。
  12. 如請求項11之資料儲存裝置,其進一步包含經組態以根據該程式化步階大小將資料程式化至該字線之寫入電路。
  13. 如請求項11之資料儲存裝置,其進一步包含經組態以至少部分地基於所接收臨限資料及所接收狀態計數資料來調整該程式化步階大小之一基於字線之程式化調整引擎。
  14. 如請求項13之資料儲存裝置,其進一步包含經組態以為該基於字線之程式化調整引擎提供該狀態計數資料之一狀態計數引擎。
  15. 如請求項11之資料儲存裝置,其中該控制器進一步經組態以:回應於該計數小於一臨限值之一判定而選擇該程式化步階大小之一第一值;及回應於該計數大於或等於該臨限值之一判定而選擇該程式化步階大小之一第二值,其中該第二值小於該第一值。
  16. 如請求項11之資料儲存裝置,其中該控制器進一步經組態以基於欲程式化至一第二狀態之該字線之記憶體元件之一第二計數來判定該程式化步階大小。
  17. 如請求項11之資料儲存裝置,其中該特定狀態係該等記憶體元件之複數個電壓狀態中之一最低電壓狀態。
  18. 如請求項11之資料儲存裝置,其中該特定狀態係該等記憶體元件之複數個電壓狀態中之一最高電壓狀態。
  19. 如請求項11之資料儲存裝置,其中該控制器進一步經組態以基 於該計數自一表選擇該程式化步階大小。
  20. 如請求項11之資料儲存裝置,其中該控制器進一步經組態以至少部分地基於該計數來計算該程式化步階大小。
TW102105210A 2012-02-29 2013-02-08 判定針對記憶體之字線之程式化步階大小之系統及方法 TW201346918A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/408,021 US8737130B2 (en) 2012-02-29 2012-02-29 System and method of determining a programming step size for a word line of a memory

Publications (1)

Publication Number Publication Date
TW201346918A true TW201346918A (zh) 2013-11-16

Family

ID=47754953

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102105210A TW201346918A (zh) 2012-02-29 2013-02-08 判定針對記憶體之字線之程式化步階大小之系統及方法

Country Status (3)

Country Link
US (1) US8737130B2 (zh)
TW (1) TW201346918A (zh)
WO (1) WO2013130206A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8645793B2 (en) 2008-06-03 2014-02-04 Marvell International Ltd. Statistical tracking for flash memory
US8031526B1 (en) 2007-08-23 2011-10-04 Marvell International Ltd. Write pre-compensation for nonvolatile memory
US8189381B1 (en) * 2007-08-28 2012-05-29 Marvell International Ltd. System and method for reading flash memory cells
US8085605B2 (en) 2007-08-29 2011-12-27 Marvell World Trade Ltd. Sequence detection for flash memory with inter-cell interference
US9244764B2 (en) 2014-05-08 2016-01-26 Sandisk Technologies Inc. Error correcting code techniques for a memory having a three-dimensional memory configuration
US9257186B2 (en) * 2014-05-08 2016-02-09 Sandisk Technologies Inc. Memory access techniques for a memory having a three-dimensional memory configuration
US8996838B1 (en) * 2014-05-08 2015-03-31 Sandisk Technologies Inc. Structure variation detection for a memory having a three-dimensional memory configuration
US9852800B2 (en) 2016-03-07 2017-12-26 Sandisk Technologies Llc Adaptive determination of program parameter using program of erase rate
US10910076B2 (en) 2019-05-16 2021-02-02 Sandisk Technologies Llc Memory cell mis-shape mitigation
US20210383870A1 (en) * 2020-06-04 2021-12-09 Sandisk Technologies Llc Programming of memory cells using a memory string dependent program voltage

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6760807B2 (en) * 2001-11-14 2004-07-06 International Business Machines Corporation System, apparatus and method providing adaptive write policy for disk array controllers
JP3987715B2 (ja) 2001-12-06 2007-10-10 富士通株式会社 不揮発性半導体メモリおよび不揮発性半導体メモリのプログラム電圧制御方法
JP2003242787A (ja) 2002-02-14 2003-08-29 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US6831865B2 (en) * 2002-10-28 2004-12-14 Sandisk Corporation Maintaining erase counts in non-volatile storage systems
JP4537680B2 (ja) 2003-08-04 2010-09-01 株式会社東芝 不揮発性半導体記憶装置及びその動作方法、製造方法、半導体集積回路及びシステム
JP2005100527A (ja) 2003-09-25 2005-04-14 Matsushita Electric Ind Co Ltd 半導体不揮発性記憶装置
US7952922B2 (en) 2006-06-06 2011-05-31 Micron Technology, Inc. Method for programming a non-volatile memory device to reduce floating-gate-to-floating-gate coupling effect
US7904793B2 (en) 2007-03-29 2011-03-08 Sandisk Corporation Method for decoding data in non-volatile storage using reliability metrics based on multiple reads
US8248848B1 (en) * 2007-10-01 2012-08-21 Marvell International Ltd. System and methods for multi-level nonvolatile memory read, program and erase
US7796343B2 (en) * 2007-12-26 2010-09-14 Lasertec Corporation Photomask inspection apparatus
US20100017650A1 (en) * 2008-07-19 2010-01-21 Nanostar Corporation, U.S.A Non-volatile memory data storage system with reliability management
CN102099865B (zh) 2008-07-22 2014-05-28 Lsi公司 用于在闪存存储器中每信号电平编程多个编程值的方法和装置
KR101038991B1 (ko) * 2009-03-10 2011-06-03 주식회사 하이닉스반도체 메모리 영역의 균등한 사용을 위한 반도체 스토리지 시스템및 그 제어 방법
TWI433157B (zh) * 2009-09-04 2014-04-01 Silicon Motion Inc 存取快閃記憶體的方法以及相關之記憶裝置

Also Published As

Publication number Publication date
US8737130B2 (en) 2014-05-27
US20130223151A1 (en) 2013-08-29
WO2013130206A1 (en) 2013-09-06

Similar Documents

Publication Publication Date Title
KR101891378B1 (ko) 메모리 블록에 대한 프로그래밍 단계 사이즈를 조정하는 시스템 및 방법
US8683297B2 (en) Systems and methods of generating a replacement default read threshold
US8811081B2 (en) Systems and methods of updating read voltages in a memory
US8605502B1 (en) Systems and methods of updating read voltages
US9362003B2 (en) System and method to decode data subject to a disturb condition
TW201346918A (zh) 判定針對記憶體之字線之程式化步階大小之系統及方法
US8874992B2 (en) Systems and methods to initiate updating of reference voltages
US8917559B2 (en) Multiple write operations without intervening erase
US9129689B2 (en) Tracking erase pulses for non-volatile memory
US20140173172A1 (en) System and method to update read voltages in a non-volatile memory in response to tracking data
US9245631B2 (en) Apparatus and method of storing data at a multi-bit storage element
CN107430491B (zh) 数据存储设备和方法
US9361220B2 (en) Apparatus and method of using dummy data while storing data at a multi-bit storage element
WO2014110183A1 (en) Systems and methods to update reference voltages in response to data retention in non-volatile memory
US9286993B2 (en) Determining read voltages for reading memory
WO2015041858A1 (en) Apparatus and method of using dummy data while storing data at a multi-bit storage element