JP6633398B2

JP6633398B2 - 半導体装置及び受信装置の受信方法

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Publication number: JP6633398B2
Application number: JP2016012011A
Authority: JP
Inventors: 智浩疋田
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2016-01-26
Filing date: 2016-01-26
Publication date: 2020-01-22
Anticipated expiration: 2036-01-26
Also published as: JP2017135483A

Description

本発明は、半導体装置、特に無線送信波を受信する受信装置が形成されている半導体装置及び受信装置の受信方法に関する。

現在、渋滞や交通規制などの道路交通情報をリアルタイムに送信する通信システムとして、ＶＩＣＳ（登録商標）（ｖｅｈｉｃｌｅｉｎｆｏｒｍａｔｉｏｎａｎｄｃｏｍｍｕｎｉｃａｔｉｏｎｓｙｓｔｅｍ）が利用されている。ＶＩＣＳ（登録商標）では、道路交通情報を表すＶＩＣＳデータをＦＭ（ｆｒｅｑｕｅｎｃｙｍｏｄｕｌａｔｉｏｎ）多重化した放送波により、当該道路交通情報を広域エリアの車両に提供する。

また、ＦＭ多重放送波に多重化されているＶＩＣＳデータを受信可能な受信機として、当該ＦＭ多重放送波からＶＩＣＳデータ、或いはＶＩＣＳデータ以外の各種の放送データを復調する為に、受信周波数の自動切り替え機能を搭載したものが提案されている（例えば、特許文献１参照）。かかる受信機には、アンテナで受信した高周波信号を増幅して中間周波信号に変換するフロントエンド及び選局回路が設けられている。フロントエンドは、アンテナで受信した高周波信号から、受信希望の帯域信号を抽出して中間周波数信号に変換する為に、アンテナ同調回路、高周波増幅回路、局部発振回路、混合回路等を含んでいる。更に、当該受信機には、受信したＶＩＣＳデータを格納するメモリと、当該メモリに対してデータの書込又は読出制御を行うＣＰＵが搭載されている。

特開平１１−２３４２３１号公報

ところで、上記したＣＰＵには、各種制御を同期化して実行する為のクロック信号が供給されており、このクロック信号の周波数が、上記した受信機に搭載されている局部発振回路が生成する局部発振信号の周波数と近似する場合があった。この際、当該クロック信号と局部発振信号との高調波成分同士が相互変調を起こして、受信感度の低下を招く虞があるという問題があった。

本願発明は、受信感度の低下を抑えることが可能な受信装置が形成されている半導体装置、及び受信装置の受信方法を提供することを目的とする。

本発明に係る半導体装置は、無線送信波を受信して得た高周波信号から情報データを取得する受信機能を有する半導体装置であって、前記無線送信波の受信チャネルに対応した周波数を有する局部発振信号を生成すると共に、キャリブレーション実行信号に応じて前記局部発振信号の周波数に対して較正処理を施す局部発振回路と、前記局部発振信号を前記高周波信号に混合して得られた中間周波数信号に基づき前記受信チャネルに対応した前記情報データを復調する受信部と、メモリと、クロック生成モードにある場合にだけ補助クロック信号を生成するクロック生成部と、前記局部発振回路が前記較正処理を実施している間は前記補助クロック信号を制御クロック信号として出力する一方、前記局部発振回路が前記較正処理を実施していない期間中は前記局部発振信号を前記制御クロック信号として出力するクロック切替回路と、前記制御クロック信号に同期したタイミングで前記メモリに対して前記情報データの書込又は読出処理を行う制御部と、を有し、前記クロック生成部は、前記局部発振回路が前記較正処理を実施していない期間中は前記クロック生成モードを停止する。

本発明に係る受信装置の受信方法は、無線送信波の受信チャネルに対応した周波数を有する局部発振信号を生成すると共に、キャリブレーションの実行を促すキャリブレーション実行信号に応じて前記局部発振信号の周波数に対して較正処理を施す局部発振回路と、前記無線送信波を受信して得た高周波信号に前記局部発振信号を混合して得られた中間周波数信号に基づき前記受信チャネルに対応した前記情報データを復調する受信部と、メモリと、クロック生成モードにある場合にだけ補助クロック信号を生成するクロック生成部と、制御クロック信号に同期したタイミングで前記メモリに対して前記情報データの書込又は読出処理を行う制御部と、を有する受信装置の受信方法であって、前記局部発振回路が前記較正処理を実施している間は前記補助クロック信号を前記制御クロック信号とする一方、前記局部発振回路が前記較正処理を実施していない期間中は前記局部発振信号を前記制御クロック信号とすると共に前記クロック生成部の前記クロック生成モードを停止する。

本発明では、無線送信波を受信及び復調して得られた情報データを格納するメモリに対して書込又は読出制御を行う制御部に供給するクロック信号として、局部発振回路で生成された局部発振信号を用いる。ただし、局部発振回路がキャリブレーション処理を実行している間は、局部発振信号に代えて、クロック生成部で生成された補助クロック信号を制御部に供給し、キャリブレーション処理を実施していない期間中はクロック生成部による補助クロック信号の生成動作を停止する。

よって、本発明によれば、メモリに対して書込又は読出制御を行う制御部に供給されるクロック信号と受信部の局部発振信号との間で相互変調が生じる可能性が大幅に低下するので、受信感度の低下を抑えることが可能となる。

受信装置１００の構成を示すブロック図である。受信装置１００の内部動作の一例を示すタイムチャートである。クロック切替回路２３の内部構成の一例を示す回路図である。調停回路２３１の真理値表を表す図である。受信装置１００の内部動作の他の一例を示すタイムチャートである。受信装置１００の内部動作の他の一例を示すタイムチャートである。クロック切替回路２３の内部構成の他の一例を示す回路図である。同期セレクタ２３３の内部構成の一例を示す回路図である。同期セレクタ２３３の内部動作を示すタイムチャートである。

図１は、ＶＩＣＳデータがＦＭ（Frequency Modulation）多重化されたＦＭ多重放送波を受信して、情報データとしてのＶＩＣＳデータを復調する受信装置１００の全体構成を示すブロック図である。尚、受信装置１００は、半導体装置としてのＩＣ（integrated circuit)チップに形成されている。

図１に示すように、受信装置１００は、チューナ部１１、局部発振回路１２、フィルタ１３、発振回路２１、ＰＬＬ（phase locked loop）回路２２、クロック切替回路２３、低速制御部２４、高速制御部２５及びメモリ２６を有する。

チューナ部１１では、先ず、無線送信波としてのＦＭ多重放送波を受けたアンテナ１０から供給された高周波受信信号ＲＦを増幅して高周波受信信号を得る。次に、チューナ部１１は、この増幅された高周波受信信号に、局部発振回路１２から供給された局部発振信号ＦＱを混合することにより中間周波数帯の中間周波数信号を生成する。そして、チューナ部１１は、当該中間周波数信号を増幅してＦＭ検波処理を施すことにより多重化受信信号を得て、これを多重化受信信号ＤＭとしてフィルタ１３に供給する。フィルタ１３は、多重化受信信号ＤＭ中から情報データとしてのＶＩＣＳデータを抽出し、これをＶＩＣＳデータ信号ＶＤとして低速制御部２４に供給する。

すなわち、チューナ部１１及びフィルタ１３からなる受信部は、局部発振回路１２から供給された局部発振信号を高周波信号に混合して得られた中間周波数信号に基づき、受信チャネルに対応した情報データとして、ＶＩＣＳデータを復調する。

局部発振回路１２は、キャリブレーション機能を備えた例えばＰＬＬ回路からなる。局部発振回路１２は、低速制御部２４から供給されたチャネル選択信号ＣＴにて示される受信チャネル、つまりＶＩＣＳデータの受信チャネルに対応した周波数を有する局部発振信号ＦＱを生成し、これをチューナ部１１及びクロック切替回路２３に供給する。

また、局部発振回路１２は、低速制御部２４から供給されたキャリブレーション実行信号ＣＢＸに応じて、局部発振信号ＦＱの周波数を受信希望チャネルに対応した周波数近傍の周波数に調整する、いわゆるキャリブレーション（較正）を行う。また、局部発振回路１２は、高速制御部２５から送出された、データ書込又は読出を促すメモリアクセス要求信号ＭＲＱを受け付ける。この際、当該メモリアクセス要求信号ＭＲＱが供給されている間に、キャリブレーションの実行を促すキャリブレーション実行信号ＣＢＸが供給された場合には、局部発振回路１２は、当該キャリブレーション実行信号ＣＢＸの受け付けを一時的に保留する。そして、メモリアクセス要求信号ＭＲＱに応じたメモリアクセス、つまりメモリ２６の書込又は読出処理の終了後に、局部発振回路１２は、保留しておいたキャリブレーション実行信号ＣＢＸに応じたキャリブレーションを実行する。

発振回路２１は、図２に示すように、論理レベル０及び論理レベル１の状態を有する２値の発振信号を生成し、これを第１制御クロック信号ＣＫＬとしてＰＬＬ回路２２及び低速制御部２４に供給する。

ＰＬＬ回路２２は、第１制御クロック信号ＣＫＬの立ち上がり又は立ち下がりエッジ部に位相同期しており且つ第１制御クロック信号ＣＫＬのＮ倍（Ｎは２以上の整数）の周波数を有する、例えば図２に示すような２値の補助クロック信号ＣＫＰを生成し、これをクロック切替回路２３に供給する。

尚、クロック生成部としてのＰＬＬ回路２２は、クロック切替回路２３から供給された２値のクロック選択信号ＣＳが例えば論理レベル０を有する場合には補助クロック信号ＣＫＰを生成するクロック生成モードとなる。一方、クロック選択信号ＣＳが例えば論理レベル１を有する場合には、ＰＬＬ回路２２は、クロック生成モードを停止、つまり補助クロック信号ＣＫＰの生成を停止する。

クロック切替回路２３は、低速制御部２４から供給された受信開始信号ＪＳＴ及びキャリブレーション実行信号ＣＢＸと、高速制御部２５から供給されたメモリアクセス要求信号ＭＲＱとに基づき、上記した局部発振信号ＦＱ及び補助クロック信号ＣＫＰのうちの一方を選択し、選択した方を第２制御クロック信号ＣＫＨとして高速制御部２５に供給する。

低速制御部２４は、受信動作の開始を通知する信号として、例えば図２に示すように、受信動作の開始時点にて論理レベル０の状態から論理レベル１の状態に遷移する２値の受信開始信号ＪＳＴを生成し、これを第１制御クロック信号ＣＫＬに同期したタイミングで、クロック切替回路２３に供給する。

また、低速制御部２４は、所定周期毎、或いは予め定められたタイミングで、局部発振回路１２のＰＬＬ回路に対してキャリブレーション（較正）の実行を促す例えば論理レベル１を有するキャリブレーション実行信号ＣＢＸを、第１制御クロック信号ＣＫＬに同期したタイミングで局部発振回路１２及びメモリ２６に供給する。つまり、低速制御部２４は、キャリブレーションの実行を促すキャリブレーション実行信号ＣＢＸを第１制御クロック信号ＣＫＬに同期したタイミングで断続的に生成して出力するのである。

また、低速制御部２４は、受信希望チャネルを指定するチャネル選択信号ＣＴを第１制御クロック信号ＣＫＬに同期したタイミングで局部発振回路１２に供給する。更に、低速制御部２４は、フィルタ１３から供給されたＶＩＣＳデータ信号ＶＤを取り込み、これを高速制御部２５に転送する。

高速制御部２５は、メモリ２６に対してデータの書込又は読出を促す例えば論理レベル１を有するメモリアクセス要求信号ＭＲＱを、上記した第２制御クロック信号ＣＫＨに同期したタイミングで、局部発振回路１２、クロック切替回路２３及びメモリ２６に供給する。つまり、高速制御部２５は、第２制御クロック信号ＣＫＨに同期したタイミングでデータの書込又は読出を促すメモリアクセス要求信号ＭＲＱを、メモリ２６と共に局部発振回路１２及びクロック切替回路２３の各々に供給する。

尚、高速制御部２５は、データ書込を促すメモリアクセス要求信号ＭＲＱをクロック切替回路２３及びメモリ２６に供給する際には、低速制御部２４から転送されたＶＩＣＳデータ信号ＶＤを第２制御クロック信号ＣＫＨに同期したタイミングでメモリ２６に供給する。

メモリ２６は、データ書込を促すメモリアクセス要求信号ＭＲＱに応じて、高速制御部２５から供給されたＶＩＣＳデータ信号を記憶する（書込処理）。また、メモリ２６は、データ読出を促すメモリアクセス要求信号ＭＲＱに応じて、自身に記憶されているＶＩＣＳデータ信号を読み出して、これを高速制御部２５に供給する（読出処理）。ただし、メモリ２６は、キャリブレーションの実行を促すキャリブレーション実行信号ＣＢＸが供給されている間に、データ書込又は読出を促すメモリアクセス要求信号ＭＲＱが供給された場合には、メモリアクセス要求信号ＭＲＱの受け付けを一時的に保留する。そして、キャリブレーション処理の終了後に、メモリ２６は、保留しておいたメモリアクセス要求信号ＭＲＱに応じた読出又は書込処理を施す。

以下に、図１に示されるクロック切替回路２３におけるクロック切替動作について詳細に説明する。

図３は、クロック切替回路２３の内部構成を示す回路図である。図３において、調停回路２３１は、受信開始信号ＪＳＴ、キャリブレーション実行信号ＣＢＸ、メモリアクセス要求信号ＭＲＱ各々の論理レベルに基づき、図４に示す真理値表示に従って論理レベル０又は論理レベル１を有する２値のクロック選択信号ＣＳを生成する。

すなわち、調停回路２３１は、受信装置１００が受信動作を開始していないことを表す論理レベル０を有する受信開始信号ＪＳＴが供給された場合には、キャリブレーション実行信号ＣＢＸ及びメモリアクセス要求信号ＭＲＱの内容に拘わらず、補助クロック信号ＣＫＰを選択させる論理レベル０のクロック選択信号ＣＳを生成する。

また、調停回路２３１は、受信動作が開始されたことを表す論理レベル１を有する受信開始信号ＪＳＴが供給された場合には、キャリブレーション実行信号ＣＢＸ及びメモリアクセス要求信号ＭＲＱの内容に基づき、クロック選択信号ＣＳを生成する。

つまり、調停回路２３１は、キャリブレーション実行信号ＣＢＸがキャリブレーションの非実行を表す論理レベル０を有し、且つメモリアクセス要求信号ＭＲＱがメモリアクセス（書込又は読出）の非実行を表す論理レベル０を有する場合には、局部発振信号ＦＱを選択させる論理レベル１のクロック選択信号ＣＳを生成する。また、調停回路２３１は、キャリブレーション実行信号ＣＢＸがキャリブレーションの実行を促す論理レベル１を有し、且つメモリアクセス要求信号ＭＲＱがメモリアクセスの非実行を表す論理レベル０を有する場合には、補助クロック信号ＣＫＰを選択させる論理レベル０のクロック選択信号ＣＳを生成する。また、調停回路２３１は、メモリアクセス要求信号ＭＲＱが上記したメモリアクセスの実行を表す論理レベル１を有する場合には、キャリブレーション実行信号ＣＢＸの内容に拘わらず、局部発振信号ＦＱを選択させる論理レベル１のクロック選択信号ＣＳを生成する。

調停回路２３１は、かかるクロック選択信号ＣＳをセレクタ２３２と共にＰＬＬ回路２２に供給する。

セレクタ２３２は、クロック選択信号ＣＳが論理レベル０を有する場合には、ＰＬＬ回路２２で生成された補助クロック信号ＣＫＰを選択し、これを第２制御クロック信号ＣＫＨとして高速制御部２５に供給する。一方、クロック選択信号ＣＳが論理レベル１を有する場合には、セレクタ２３２は、局部発振信号ＦＱを選択し、これを第２制御クロック信号ＣＫＨとして高速制御部２５に供給する。

以上のように、クロック切替回路２３の動作によれば、受信装置１００が受信動作を開始するまでの間、つまり、図２に示すように、受信開始信号ＪＳＴが論理レベル０の状態にある間は、ＰＬＬ回路２２で生成された補助クロック信号ＣＫＰが第２制御クロック信号ＣＫＨとして高速制御部２５に供給される。

そして、受信装置１００が受信動作を開始、つまり図２に示すように、受信開始信号ＪＳＴが論理レベル０の状態から論理レベル１の状態に遷移した以降、クロック切替回路２３は、補助クロック信号ＣＫＰに代えて、局部発振回路１２で生成された局部発振信号ＦＱを第２制御クロック信号ＣＫＨとして高速制御部２５に供給する。更に、このように局部発振信号ＦＱが第２制御クロック信号ＣＫＨとして高速制御部２５に供給されている間に亘り、クロック切替回路２３は、図２に示すように、ＰＬＬ回路２２による補助クロック信号ＣＫＰの生成動作を停止させる。

よって、受信装置１００が受信動作を開始した以降、高速制御部２５は、図２に示すようにメモリアクセス（書込又は読出）の実行を表す論理レベル１のメモリアクセス要求信号ＭＲＱに応じて、局部発振信号ＦＱに同期したタイミングでメモリ２６に対するＶＩＣＳデータの読出又は書込処理を行う。

ただし、局部発振回路１２がキャリブレーションを実施している間、例えば図２に示すキャリブレーション区間ＣＰでは、局部発振信号ＦＱが不安定な状態となり、この局部発振信号ＦＱを第２制御クロック信号ＣＫＨとすると、高速制御部２５が誤動作する虞が生じる。

そこで、受信装置１００では、図２に示すように、キャリブレーションの実行を促す論理レベル１のキャリブレーション実行信号ＣＢＸが供給されている間だけ、ＰＬＬ回路２２による補助クロック信号ＣＫＰの生成動作を実行させている。更に、この間、クロック切替回路２３は、局部発振信号ＦＱに代えて補助クロック信号ＣＫＰを第２制御クロック信号ＣＫＨとして高速制御部２５に供給する。かかる動作により、高速制御部２５は、キャリブレーション実行中の不安定な局部発振信号ＦＱに代えて、ＰＬＬ回路２２が生成した、安定した補助クロック信号ＣＫＰで動作するようになるので、誤動作が回避される。

次に、メモリ２６によるメモリアクセス中に、キャリブレーションの実行を促すキャリブレーション実行信号ＣＢＸが供給された場合に受信装置１００内で為される動作について、図５のタイムチャートを参照しつつ説明する。

図５に示すように、メモリアクセス要求信号ＭＲＱが論理レベル１の状態にある間に、キャリブレーションの実行を促す論理レベル１のキャリブレーション実行信号ＣＢＸが局部発振回路１２に供給された場合には、局部発振回路１２は、メモリアクセス要求信号ＭＲＱが論理レベル０に遷移してメモリ２６によるデータの書込又は読出処理が終了するまで、キャリブレーションの実行を保留する。その後、メモリアクセス要求信号ＭＲＱが論理レベル１の状態から論理レベル０に遷移し、メモリ２６によるデータの書込又は読出処理が終了すると、局部発振回路１２がキャリブレーション実行信号ＣＢＸに応じてキャリブレーションを開始すると共に、調停回路２３１が論理レベル０のクロック選択信号ＣＳをＰＬＬ回路２２に供給する。かかるクロック選択信号ＣＳに応じて、ＰＬＬ回路２２は自身の動作を開始する。この際、クロック切替回路２３は、論理レベル０のクロック選択信号ＣＳに応じて、第２制御クロック信号ＣＫＨとして高速制御部２５に供給する信号を、局部発振信号ＦＱから、ＰＬＬ回路２２で生成された補助クロック信号ＣＫＰに切り替える。

すなわち、高速制御部２５がデータ書込又は読出を促すメモリアクセス要求信号ＭＲＱをメモリ２６に供給している間に、低速制御部２４がキャリブレーションの実行を促すキャリブレーション実行信号ＣＢＸを出力した場合には、局部発振回路１２及びクロック切替回路２３は以下の動作を行う。つまり、局部発振回路１２は、メモリ２６によるＶＩＣＳデータの書込又は読出処理の終了後に、局部発振信号ＦＱの周波数に対してキャリブレーションを実施する。この際、クロック切替回路２３は、メモリ２６によるデータの書込又は読出処理の終了後に、第２制御クロック信号ＣＫＨとして出力する信号を、局部発振信号ＦＱから補助クロック信号ＣＫＰに切り替える。

その後、キャリブレーション実行信号ＣＢＸ１が論理レベル１から論理レベル０の状態に遷移すると、調停回路２３１が論理レベル１のクロック選択信号ＣＳをＰＬＬ回路２２に供給する。かかるクロック選択信号ＣＳに応じて、ＰＬＬ回路２２は自身の動作を停止する。この際、クロック切替回路２３は、論理レベル１のクロック選択信号ＣＳに応じて、第２制御クロック信号ＣＫＨとして高速制御部２５に供給する信号を、補助クロック信号ＣＫＰから局部発振信号ＦＱに切り替える。

次に、局部発振回路１２でのキャリブレーション実行中に、メモリ２６に対してメモリアクセス処理（書込又は読出）を促すメモリアクセス要求信号ＭＲＱが供給された場合に、受信装置１００内で為される動作について、図６のタイムチャートを参照しつつ説明する。

図６に示すように、キャリブレーション実行信号ＣＢＸが論理レベル１の状態にある間、つまりキャリブレーションの実行中に、メモリアクセスを促す論理レベル１のメモリアクセス要求信号ＭＲＱがメモリ２６に供給された場合には、メモリ２６は、局部発振回路１２でのキャリブレーションが終了するまで、データの書込又は読出処理を待機する。その後、かかるキャリブレーションが終了すると、メモリ２６がメモリアクセス要求信号ＭＲＱに応じてＶＩＣＳデータの書込又は読出処理を開始すると共に、調停回路２３１が論理レベル１のクロック選択信号ＣＳをＰＬＬ回路２２に供給する。かかるクロック選択信号ＣＳに応じて、ＰＬＬ回路２２は補助クロック信号ＣＫＰの生成を停止する。この際、クロック切替回路２３は、論理レベル１のクロック選択信号ＣＳに応じて、第２制御クロック信号ＣＫＨとして高速制御部２５に供給する信号を、補助クロック信号ＣＫＰから局部発振信号ＦＱに切り替える。

すなわち、低速制御部２４がキャリブレーションの実行を促すキャリブレーション実行信号ＣＢＸを出力している間に、高速制御部２５がメモリアクセス要求信号ＭＲＱをメモリ２６に供給した場合には、メモリ２６及びクロック切替回路２３は、以下の動作を行う。つまり、メモリ２６は、局部発振回路１２による局部発振信号ＦＱの周波数に対する較正処理の終了後にＶＩＣＳデータの書込又は読出を行う。クロック切替回路２３は、局部発振回路１２による局部発振信号ＦＱの周波数に対する較正処理の終了後に、第２制御クロック信号ＣＫＨとして出力する信号を、補助クロック信号ＣＫＰから局部発振信号ＦＱに切り替えるのである。

以上、詳述したように、図１に示す受信装置１００では、受信したＶＩＣＳデータを格納するメモリ２６に対してメモリアクセス（書込又は読出）を行う高速制御部２５に供給する第２制御クロック信号ＣＫＨとして、局部発振回路１２で生成された局部発振信号ＦＱを用いる。ただし、局部発振回路１２がキャリブレーションを実行している間は、局部発振信号ＦＱに代えて、ＰＬＬ回路２２で生成された補助クロック信号ＣＫＰを第２制御クロック信号ＣＫＨとして高速制御部２５に供給する。尚、ＰＬＬ回路２２は、チューナ１１及び局部発振回路１２を制御する低速制御部２４に供給する第１制御クロック信号ＣＫＬに基づき、第１制御クロック信号ＣＫＬよりも高い周波数を有する第２制御クロック信号ＣＫＨを生成する。

ここで、受信装置１００では、局部発振回路１２がキャリブレーションを実行している期間を除き、ＰＬＬ回路２２の動作、つまり補助クロック信号ＣＫＰの生成動作を停止するようにしている。

よって、受信装置１００によれば、局部発振回路１２がキャリブレーションを実施している期間以外の期間ではＰＬＬ回路２２補助クロック信号ＣＫＰの生成動作を停止すると共に、局部発振信号ＦＱが第２制御クロック信号ＣＫＨとして高速制御部２５に供給されるようになる。これにより、第２制御クロック信号ＣＫＨ及び局部発振信号ＦＱ同士で相互変調が生じる可能性が大幅に低下するので、受信感度の低下を抑えることが可能となる。

図７は、クロック切替回路２３の内部構成の他の一例を示すブロック図である。尚、図７において、調停回路２３１の動作は、図３に示される調停回路２３１と同一であるので、その動作説明は省略する。

図７に示す同期セレクタ２３３は、調停回路２３１から供給されたクロック選択信号ＣＳに応じて、ＰＬＬ回路２２で生成された補助クロック信号ＣＫＰ及び局部発振回路１２から供給された局部発振信号ＦＱのうちの一方を選択する。例えば、同期セレクタ２３３は、クロック選択信号ＣＳが論理レベル０を有する場合には補助クロック信号ＣＫＰを選択する一方、クロック選択信号ＣＳが論理レベル１を有する場合には、局部発振信号ＦＱを選択する。この際、同期セレクタ２３３は、クロック選択信号ＣＳが論理レベル１から論理レベル０に遷移したら、その遷移時点から所定期間経過後に、補助クロック信号ＣＫＰを第２制御クロック信号ＣＫＨとして出力する。一方、クロック選択信号ＣＳが論理レベル０から論理レベル１に遷移したら、同期セレクタ２３３は、その遷移時点から所定期間経過後に、局部発振信号ＦＱを第２制御クロック信号ＣＫＨとして出力する。

図８は、同期セレクタ２３３の内部構成を示す回路図である。図８において、インバータＩＮＶは、クロック選択信号ＣＳの論理レベルを反転させた反転クロック選択信号ＣＳＱをカウンタＣＴ１に供給する。

カウンタＣＴ１は、補助クロック信号ＣＫＰのパルスを計数し、その計数値が所定の計数終了値と一致した場合にカウント動作を停止すると共に、出力を促す論理レベル１のスイッチ信号Ｓ１を出力スイッチＳＷ１に供給する。カウンタＣＴ１は、反転クロック選択信号ＣＳＱの論理レベルが反転する度にその計数値を例えばゼロにリセットすると共に、スイッチ信号Ｓ１の論理レベルを、出力停止を促す論理レベル０に切り替える。尚、カウンタＣＴ１は、当該リセットの後、反転クロック選択信号ＣＳＱが論理レベル１である場合には計数動作を開始する。つまり、リセット後、反転クロック選択信号ＣＳＱが論理レベル０である場合には、計数動作は行わない。

出力スイッチＳＷ１は、スイッチ信号Ｓ１が論理レベル１を有する場合には補助クロック信号ＣＫＰをオアゲートＯＲに供給する。一方、スイッチ信号Ｓ１が論理レベル０を有する場合には論理レベル０の信号をオアゲートＯＲに供給する。

カウンタＣＴ２は、局部発振信号ＦＱのパルスを計数し、その計数値が所定の計数終了値と一致した場合にはカウント動作を停止すると共に、出力を促す論理レベル１のスイッチ信号Ｓ２を出力スイッチＳＷ２に供給する。カウンタＣＴ２は、クロック選択信号ＣＳの論理レベルが反転する度にその計数値を例えばゼロにリセットすると共に、スイッチ信号Ｓ２の論理レベルを、出力停止を促す論理レベル０に切り替える。尚、カウンタＣＴ２は、当該リセット後、クロック選択信号ＣＳが論理レベル１である場合には計数動作を開始する。つまり、リセット後、クロック選択信号ＣＳが論理レベル０である場合には、計数動作は行わない。

出力スイッチＳＷ２は、スイッチ信号Ｓ２が論理レベル１を有する場合には局部発振信号ＦＱをオアゲートＯＲに供給する。一方、スイッチ信号Ｓ２が論理レベル０を有する場合には論理レベル０の信号をオアゲートＯＲに供給する。

オアゲートＯＲは、補助クロック信号ＣＫＰ、局部発振信号ＦＱ又は論理レベル０固定の信号を、第２制御クロック信号ＣＫＨとして出力する。

図９は、図８に示す同期セレクタ２３３の内部動作の一例を表すタイムチャートである。尚、図９では、カウンタＣＴ１に設定されている計数終了値を”３”、カウンタＣＴ２に設定されている計数終了値を”２”した場合の動作を示している。

図９に示すように、セレクタ２３２に代えて同期セレクタ２３３を採用すると、クロック選択信号ＣＳが論理レベル０の状態から論理レベル１の状態に遷移した時点から、カウンタＣＴ２による局部発振信号ＦＱのパルスの計数値が”２”に到るまでに費やされる時間ｔ１の経過後に、局部発振信号ＦＱが第２制御クロック信号ＣＫＨとして出力される。つまり、クロック選択信号ＣＳが論理レベル０の状態から論理レベル１の状態に遷移した時点から時間ｔ１の経過後に、第２制御クロック信号ＣＫＨとして用いる信号が、補助クロック信号ＣＫＰから局部発振信号ＦＱに切り替わるのである。また、図９に示すように、クロック選択信号ＣＳが論理レベル１の状態から論理レベル０の状態に遷移した時点から、カウンタＣＴ１による補助クロック信号ＣＫＰのパルスの計数値が”３”に到るまでに費やされる時間ｔ２の経過後に、補助クロック信号ＣＫＰが第２制御クロック信号ＣＫＨとして出力される。つまり、クロック選択信号ＣＳが論理レベル１の状態から論理レベル０の状態に遷移した時点から時間ｔ１の経過後に、第２制御クロック信号ＣＫＨとして用いるクロック信号が、局部発振信号ＦＱから補助クロック信号ＣＫＰに切り替わるのである。

このように、同期セレクタ２３３では、第２制御クロック信号ＣＫＨとして用いるクロック信号を局部発振信号ＦＱから補助クロック信号ＣＫＰ、或いは補助クロック信号ＣＫＰから局部発振信号ＦＱへの切替時点ではクロックパルスの送出を停止している。

よって、同期セレクタ２３３によれば、クロック信号の切替時点での異常パルスの発生を抑制することが可能となるので、頻繁にクロックの切替が生じても受信装置１００の安定動作を確保することができる。

尚、上記したクロック切替回路２３では、受信開始信号ＪＳＴ、キャリブレーション実行信号ＣＢＸ、及びメモリアクセス要求信号ＭＲＱに基づいて、補助クロック信号ＣＫＰ及び局部発振信号ＦＱのうちの一方を第２制御クロック信号ＣＫＨとして選択している。

しかしながら、クロック切替回路２３としては、局部発振回路１２が較正処理を実施している間は、補助クロック信号ＣＫＰ及び局部発振信号ＦＱのうちの補助クロック信号ＣＫＰを選択しこれを制御クロック信号ＣＫＨとして出力する一方、局部発振回路１２が較正処理を実施していない期間中は局部発振信号ＦＱを選択しこれを制御クロック信号ＣＫＨとして出力するようにしても良い。

また、上記実施例による受信装置１００では、ＦＭ多重放送波を受信してＶＩＣＳデータを復調するようにしているが、受信対象とする無線送信波はＦＭ多重放送波に限定されず、また復調される情報データもＶＩＣＳデータに限定されない。

要するに、半導体装置としてのＩＣチップに形成される受信装置１００としては、以下の局部発振回路、受信部、メモリ、クロック生成部、クロック切替回路及び制御部を有するものであれば良いのである。つまり、局部発振回路（１２）は、無線送信波の受信チャネルに対応した周波数を有する局部発振信号（ＦＱ）を生成すると共に、キャリブレーション実行信号（ＣＢＸ）に応じて局部発振信号の周波数に対して較正処理を施す。受信部（１１、１３）は、局部発振信号を、アンテナ（１０）から供給された高周波信号（ＲＦ）に混合して得られた中間周波数信号に基づき受信チャネルに対応した情報データ（ＶＤ）を復調する。クロック生成部（２２）は、クロック生成モードにある場合にだけ補助クロック信号（ＣＫＰ）を生成する。クロック切替回路（２３）は、局部発振回路が較正処理を実施している間は補助クロック信号を制御クロック信号（ＣＫＨ）として出力する一方、局部発振回路が較正処理を実施していない期間中は局部発振信号（ＦＱ）を制御クロック信号として出力する。制御部（２４、２５）は、制御クロック信号に同期したタイミングでメモリ（２６）に対して情報データ（ＶＤ）の書込又は読出処理を行う。尚、クロック生成部は、局部発振回路が記較正処理を実施していない期間中はクロック生成モードを停止する。

１１チューナ部
１２局部発振回路
２２ＰＬＬ回路
２３クロック切替回路
２４低速制御部
２５高速制御部
２６メモリ
１００受信装置

Claims

無線送信波を受信して得た高周波信号から情報データを取得する受信機能を有する半導体装置であって
前記無線送信波の受信チャネルに対応した周波数を有する局部発振信号を生成すると共に、キャリブレーション実行信号に応じて前記局部発振信号の周波数に対して較正処理を施す局部発振回路と、
前記局部発振信号を前記高周波信号に混合して得られた中間周波数信号に基づき前記受信チャネルに対応した前記情報データを復調する受信部と、
メモリと、
クロック生成モードにある場合にだけ補助クロック信号を生成するクロック生成部と、
前記局部発振回路が前記較正処理を実施している間は前記補助クロック信号を制御クロック信号として出力する一方、前記局部発振回路が前記較正処理を実施していない期間中は前記局部発振信号を前記制御クロック信号として出力するクロック切替回路と、
前記制御クロック信号に同期したタイミングで前記メモリに対して前記情報データの書込又は読出処理を行う制御部と、を有し、
前記クロック生成部は、前記局部発振回路が前記較正処理を実施していない期間中は前記クロック生成モードを停止することを特徴とする半導体装置。
前記制御部は、
前記キャリブレーション実行信号を断続的に生成して出力する第１制御部と、
前記メモリアクセス要求信号を前記メモリに供給する第２制御部と、を含み、
前記局部発振回路は、前記第２制御部が前記メモリアクセス要求信号を前記メモリに供給している間に前記第１制御部が前記キャリブレーション実行信号を出力した場合には、前記メモリによる前記情報データの書込又は読出処理の終了後に前記較正処理を実行し、
前記クロック切替回路は、前記第２制御部が前記メモリアクセス要求信号を前記メモリに供給している間に前記第１制御部が前記キャリブレーション実行信号を出力した場合には、前記メモリによる前記情報データの書込又は読出処理の終了後に、前記制御クロック信号として出力する信号を前記局部発振信号から前記補助クロック信号に切り替えることを特徴とする請求項１記載の半導体装置。
前記メモリは、前記第１制御部が前記キャリブレーション実行信号を出力している間に前記第２制御部から前記メモリアクセス要求信号が供給された場合には、前記局部発振回路による前記較正処理の終了後に前記情報データの書込又は読出を行い、
前記クロック切替回路は、前記第１制御部が前記キャリブレーション実行信号を出力している間に前記第２制御部が前記メモリアクセス要求信号を前記メモリに供給した場合には、前記局部発振回路による前記較正処理の終了後に、前記制御クロック信号として出力する信号を前記補助クロック信号から前記局部発振信号に切り替えることを特徴とする請求項２記載の半導体装置。
前記制御部は、
前記キャリブレーション実行信号を断続的に生成して出力する第１制御部と、
前記メモリアクセス要求信号を前記メモリに供給する第２制御部と、を含み、
前記クロック切替回路は、
前記第２制御部が前記メモリアクセス要求信号を前記メモリに供給しておらず且つ前記第１制御部が前記キャリブレーション実行信号を出力している場合には第１論理レベルを有するクロック選択信号を生成し、前記第１制御部が前記キャリブレーション実行信号を出力しておらず且つ前記第２制御部が前記メモリアクセス要求信号を前記メモリに供給している場合には前記第１論理レベルの論理レベルを反転させた第２論理レベルを有する前記クロック選択信号を生成する調停回路と、
前記クロック選択信号が前記第１論理レベルを有する場合には前記補助クロック信号を前記制御クロック信号として出力する一方、前記クロック選択信号が前記第２論理レベル
を有する場合には前記局部発振信号を前記制御クロック信号として出力するセレクタと、を含むことを特徴とする請求項１〜３のいずれか１に記載の半導体装置。
前記セレクタは、
前記クロック選択信号が前記第１論理レベルから前記第２論理レベルに遷移した場合には、前記第１論理レベルから前記第２論理レベルへの遷移時点から所定の第１時間が経過してから前記局部発振信号を前記制御クロック信号として出力し、
前記クロック選択信号が前記第２論理レベルから前記第１論理レベルに遷移した場合には、前記第２論理レベルから前記第１論理レベルへの遷移時点から所定の第２時間が経過してから前記補助クロック信号を前記制御クロック信号として出力することを特徴とする請求項４に記載の半導体装置。
無線送信波の受信チャネルに対応した周波数を有する局部発振信号を生成すると共に、キャリブレーションの実行を促すキャリブレーション実行信号に応じて前記局部発振信号の周波数に対して較正処理を施す局部発振回路と、
前記無線送信波を受信して得た高周波信号に前記局部発振信号を混合して得られた中間周波数信号に基づき前記受信チャネルに対応した前記情報データを復調する受信部と、
メモリと、
クロック生成モードにある場合にだけ補助クロック信号を生成するクロック生成部と、
制御クロック信号に同期したタイミングで前記メモリに対して前記情報データの書込又は読出処理を行う制御部と、を有する受信装置の受信方法であって、
前記局部発振回路が前記較正処理を実施している間は前記補助クロック信号を前記制御クロック信号とする一方、前記局部発振回路が前記較正処理を実施していない期間中は前記局部発振信号を前記制御クロック信号とすると共に前記クロック生成部の前記クロック生成モードを停止することを特徴とする受信装置の受信方法。