WO2013011972A1 - 位相比較装置およびｄｌｌ回路 - Google Patents

位相比較装置およびｄｌｌ回路 Download PDF

Info

Publication number
WO2013011972A1
WO2013011972A1 PCT/JP2012/068056 JP2012068056W WO2013011972A1 WO 2013011972 A1 WO2013011972 A1 WO 2013011972A1 JP 2012068056 W JP2012068056 W JP 2012068056W WO 2013011972 A1 WO2013011972 A1 WO 2013011972A1
Authority
WO
WIPO (PCT)
Prior art keywords
clock
delay
phase
divided
phase comparison
Prior art date
Application number
PCT/JP2012/068056
Other languages
English (en)
French (fr)
Inventor
柏倉正一郎
Original Assignee
川崎マイクロエレクトロニクス株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 川崎マイクロエレクトロニクス株式会社 filed Critical 川崎マイクロエレクトロニクス株式会社
Priority to US14/232,371 priority Critical patent/US8847641B2/en
Priority to JP2013524718A priority patent/JP5807065B2/ja
Priority to CN201280035509.9A priority patent/CN103828236B/zh
Publication of WO2013011972A1 publication Critical patent/WO2013011972A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00078—Fixed delay
    • H03K2005/00097—Avoiding variations of delay using feedback, e.g. controlled by a PLL
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00078—Fixed delay
    • H03K2005/00097—Avoiding variations of delay using feedback, e.g. controlled by a PLL
    • H03K2005/00104—Avoiding variations of delay using feedback, e.g. controlled by a PLL using a reference signal, e.g. a reference clock

Definitions

  • the present invention relates to a phase comparison device for comparing phases between two clocks and a DLL circuit using the phase comparison device.
  • a phase comparator is widely used for phase comparison between input data and a clock.
  • a typical phase comparator a Hogge type (see Non-Patent Document 1) that outputs a linear signal according to a phase difference between two input signals, and one input signal as the other input signal.
  • an Alexander type (see Non-Patent Document 2) that outputs a binary signal by judging only whether the phase is advanced or delayed is well known.
  • phase detection range is generally in the range from ⁇ to + ⁇ , and has a feature that the phase detection range turns back in a 2 ⁇ period.
  • FIG. 10 is a configuration diagram when a phase comparator is used in the DLL circuit.
  • This DLL circuit has a closed loop including a linear phase comparator 11A, a charge pump 20, a low-pass filter 30, and a variable delay buffer (VCDL) circuit 40.
  • the phase of the rising edge of the externally input reference clock CLK1 matches the phase of the rising edge of the feedback clock CLK2 output from the variable delay buffer circuit 40, that is, the feedback clock CLK2 is one cycle (2 ⁇ from the reference clock CLK1).
  • Negative feedback will be applied so that it will be delayed only.
  • the variable delay buffer circuit 40 is composed of four stages of delay elements 41, 42, 43, and 44 connected in cascade and having the same characteristics, and a common current source 45 that supplies an operating current to each of the delay elements 41 to 44.
  • a delay clock PH1 delayed by a quarter cycle from the reference clock CLK1 is obtained from the delay element 41 of the variable delay buffer circuit 40.
  • the delay clock PH2 delayed by 2/4 period is obtained, and the delay clock PH3 delayed by 3/4 period is obtained from the delay element 43.
  • the clock PH0 is the same clock as the reference clock CLK1
  • the clock PH4 is the same clock as the feedback clock CLK2.
  • the phase detection range of the reference clock CLK1 and the feedback clock CLK2, that is, the pull-in range as a DLL circuit is + ⁇ to ⁇ . If the delay amount of the variable delay buffer circuit 40 does not fall within the pull-in range, the DLL circuit does not operate.
  • the variable delay buffer circuit 40 must have a minimum delay amount corresponding to at least ⁇ of the reference clock CLK1 in order to satisfy the restriction of ⁇ of the pull-in range. This must be built in as an absolute minimum delay amount on the hardware.
  • variable delay buffer circuit 40 requires the absolute minimum delay amount T_mindelay, and the following conditional expression is obtained from the above expressions (1) and (2).
  • An object of the present invention is to provide a phase comparator capable of expanding the phase detection range. Another object of the present invention is to provide a DLL circuit in which such a phase comparison device is applied and the operation cycle can be freely selected.
  • a phase comparison apparatus includes a first clock and a second clock delayed by a delay amount D1 from the first clock at the same frequency as the first clock.
  • a phase comparator for comparing a phase with a clock of the first frequency generator, wherein the first clock is input to generate a frequency-divided clock divided by N (N is a positive integer of 2 or more);
  • An inverter for generating a divided inverted clock by inverting the phase of the divided clock, and the divided inverted clock at the same frequency as the first clock, and one cycle of the first clock being 2 ⁇ , the first
  • the delay amount from each clock is 2 ⁇ at the maximum, and m (m is a positive integer greater than or equal to N ⁇ 1) delay clocks that increase within a range smaller than the delay amount D1.
  • a second synchronization means for generating a final synchronization clock by synchronizing the synchronization clock with the second clock, and inputting the frequency-divided clock and the final synchronization clock to determine the phases of both.
  • a phase comparator for comparison.
  • the phase comparator compares phases of rising edges of the frequency-divided clock and the final synchronization clock.
  • the peripheral clock has an “L” period of 2 ⁇ and an “H” period of 2 (N ⁇ 1) ⁇ , or the phase comparator establishes the rising edge of the divided clock and the final synchronization clock.
  • the phase of the falling edge is compared, and the frequency-divided clock has an “H” period of 2 ⁇ and an “L” period of 2 (N ⁇ 1) ⁇ .
  • the first synchronization means has a delay amount from the first clock.
  • the synchronization clock is generated using the delay clock that is D2 (0 ⁇ D2 ⁇ 2 ⁇ and D1-2 ⁇ ⁇ D2).
  • a DLL circuit controls the phase comparison device according to any one of the first to fourth aspects and the first clock based on a phase comparison result of the phase comparator.
  • a variable delay buffer circuit that delays by a delay amount and outputs the second clock as the second clock.
  • the variable delay buffer circuit is a plurality of delay buffers that are connected in cascade and whose delay amount is commonly controlled based on the phase comparator result.
  • the m delay clocks are clocks extracted from the output side of each of the plurality of different delay buffers.
  • the phase detection range can be extended beyond ⁇ to + ⁇ . Further, when applied to a DLL circuit, the operation cycle can be freely selected, and a broadband DLL circuit can be realized.
  • FIG. 1 is a circuit diagram of a DLL circuit according to a first exemplary embodiment of the present invention.
  • FIG. 4 is an operation waveform diagram when the phase of a feedback clock CLK2 is advanced with respect to a reference clock CLK1 in the DLL circuit of FIG.
  • FIG. 2 is an operation waveform diagram when a reference clock CLK1 and a feedback clock CLK2 are in phase in the DLL circuit of FIG.
  • FIG. 2 is an operation waveform diagram when the phase of a feedback clock CLK2 is delayed with respect to a reference clock CLK1 in the DLL circuit of FIG. It is a circuit diagram of the DLL circuit of the 2nd Example of this invention.
  • FIG. 4 is an operation waveform diagram when the phase of a feedback clock CLK2 is advanced with respect to a reference clock CLK1 in the DLL circuit of FIG.
  • FIG. 2 is an operation waveform diagram when a reference clock CLK1 and a feedback clock CLK2 are in phase in the DLL circuit of FIG.
  • FIG. 2
  • FIG. 6 is an operation waveform diagram when the phase of the feedback clock CLK2 is advanced with respect to the reference clock CLK1 in the DLL circuit of FIG.
  • FIG. 6 is an operation waveform diagram when the reference clock CLK1 and the feedback clock CLK2 are in phase in the DLL circuit of FIG.
  • FIG. 6 is an operation waveform diagram when the phase of the feedback clock CLK2 is delayed with respect to the reference clock CLK1 in the DLL circuit of FIG.
  • It is an operational characteristic diagram of a normal phase comparator. It is a circuit diagram of a conventional DLL circuit. It is explanatory drawing of the absolute minimum delay amount of a variable delay buffer circuit. It is explanatory drawing of the absolute minimum delay amount of a variable delay buffer circuit.
  • FIG. 1 shows a DLL circuit including the phase comparison device 10 of the first embodiment. The same components as those shown in FIG. In the DLL circuit of this embodiment, the phase comparator 11A described with reference to FIG.
  • the divided clock CLK3 obtained by dividing the reference clock CLK1 by 2 is used as the input of the phase comparator 11. Therefore, if the reference clock CLK1 is used as a reference, the phase detection range is a range of ⁇ to + ⁇ . Over the range of ⁇ 2 ⁇ to + 2 ⁇ .
  • the DFF circuit 14 constitutes a first synchronization means
  • the DFF circuit 15 constitutes a second synchronization means.
  • the feedback clock CLK2 since the clock input to the input terminal 11a of the phase comparator 11 is the divided clock CLK3, the feedback clock CLK2 must also be divided before being input to the input terminal 11b. However, if the feedback clock CLK2 is divided and input to the phase comparator 11, two frequency dividers for the reference clock and the feedback clock are required. At this time, when considering the combined state of the two frequency dividers, there are two states, a state in which the phase relationship is correct and a state shifted by ⁇ , which may cause erroneous locking. In addition, complicated control in consideration of jitter between the two frequency dividers is also required.
  • the divided inverted clock CLK3B of the divided clock CLK3 is synchronized with the delay clock CLK4 output from the delay element 42 of the variable delay buffer circuit 40 to become the synchronized clock CLK5. Further, after being synchronized again with the feedback clock CLK2 to become the final synchronization clock CLK6, it is inputted to the feedback input terminal 11b of the phase comparator 11.
  • the phase comparison is performed in a cycle one clock after the rising of the divided clock CLK3 while maintaining the phase information of the divided clock CLK3. Can do.
  • the frequency-divided clock CLK3 is output in synchronization with the rising edge of the reference clock CLK1.
  • the final synchronization clock CLK6 is output in synchronization with the rising edge of the feedback clock CLK2. That is, the phase information of the reference clock CLK1 and the feedback clock CLK2, which are the original clocks, is transmitted to the divided clock CLK3 and the final synchronization clock CLK6. Therefore, the phase comparison result between the frequency-divided clock CLK3 and the final synchronization clock CLK6 matches the phase comparison result between the reference clock CLK1 and the feedback clock CLK2, and phase adjustment with the same accuracy as the conventional phase comparator 11 is possible. It becomes.
  • FIG. 2 shows an example when the phase of the feedback clock CLK2 is advanced with respect to the locked state
  • FIG. 3 shows an example when the phase of the feedback clock CLK2 is delayed
  • FIG. 4 shows an example when the phase of the feedback clock CLK2 is delayed. It is an example.
  • the relationship between the rising edge of the delay clock CLK4 and the state of the divided clock CLK3 will be considered.
  • the phase of the feedback clock CLK2 is between ⁇ 2 ⁇ and 0, assuming that the lock state is 0. Therefore, the value of the divided clock CLK3 at the rising time of the feedback clock CLK2 is “L”.
  • the phase of the feedback clock CLK2 is between 0 and + 2 ⁇ when the lock state is 0. Therefore, the value of the divided clock CLK3 at the rising time of the feedback clock CLK2 is “H”.
  • the frequency division inverted clock CLK3B is synchronized with the delay clock CLK4 at the intermediate node of the variable delay buffer circuit 40 to obtain the clock CLK5. Then, this is again synchronized with the feedback clock CLK2 to obtain the final synchronization clock CLK6, thereby preventing the above logic mismatch.
  • the “H” period of the reference clock CLK1 is half of the period when the divided clock CLK3 is “H” as shown in FIGS. Therefore, in order to sample “H” of the divided inverted clock CLK3B, the delayed clock CLK4 may be used.
  • the delay clock uses (division number-1) (PH2), but it may be configured using more than (division number-1).
  • the range that each stage of the delay clock can take is not necessarily equal, and the range that each stage can take may be set freely. Even in such a case, the phase range that can be taken per stage of the delayed clock is always less than 2 ⁇ .
  • the phase detection range of the feedback clock CLK2 is expanded to a range of ⁇ 2 ⁇ to + 2 ⁇ .
  • the delay amount from the reference clock CLK1 is smaller than the delay amount of the feedback clock CLK2, and a delay clock having an edge between the edge of the reference clock CLK1 and the edge of the feedback clock CLK2 may be used. Is possible. Thereby, it is possible to obtain a phase detection range exceeding at least the conventional ⁇ to + ⁇ .
  • the range of the delay amount of the delay clock useful for expanding the phase detection range will be considered.
  • the delay amount of the delay clock CLK4 from the reference clock CLK1 is D2
  • the delay amount (denoted as D1) of the feedback clock CLK2 from the reference clock CLK1 is less than 2 ⁇ which is the locked state, if 0 ⁇ D2 ⁇ D1, 0 ⁇ The condition of D2 ⁇ 2 ⁇ is satisfied.
  • the condition of D2 ⁇ 2 ⁇ cannot be satisfied.
  • the phase detection range is approximately ⁇ 2 ⁇ to + 2 ⁇ .
  • (A) Condition having a phase detection range before and after the locked state 0 ⁇ D2 ⁇ 2 ⁇ and D2 ⁇ D1 and (D1-2 ⁇ ) ⁇ D2 (B) A condition having a phase detection range equal to or greater than that of the conventional one on the + side (A) and (1/3) D1 ⁇ D2 ⁇ (2/3) D1 (C) Conditions having a phase detection range of approximately ⁇ 2 ⁇ to + 2 ⁇ (A) and D2 0.5D1.
  • phase comparator 11 that compares the phases of the rising edges of the two clocks input to the input terminals 11a and 11b is used, and sampling is performed at the rising edge of the clock signal input to the clock terminal. Synchronization was performed using the DFFs 14 and 15 to be performed. However, it is possible to use a phase comparator that compares the phases of the falling edges, and it is also possible to synchronize with a DFF that performs sampling at the falling edge of the clock signal.
  • a desired phase detection range may not be obtained due to various variations. Therefore, in order to increase the operation margin, it is possible to adopt a configuration in which synchronization is performed in more stages. That is, in the configuration of FIG. 1, only one delay clock CLK4 is used to synchronize the frequency division inverted clock CLK3B. It is also possible to synchronize the frequency division inverted clock CLK3B by sequentially synchronizing with a plurality of delay clocks that are sequentially increased by 2 ⁇ . Also in this case, the delay amounts of the plurality of delay clocks are set in a range less than D1. In other words, the delay amount of the delay clock used for the last synchronization to generate the synchronization clock CLK5 is less than D1.
  • the range of possible delay times for each of the multiple delay clocks varies depending on the number of delay clocks and the required phase detection range. However, it can be specified by performing the same consideration as the above consideration when the number of delay clocks is one. Alternatively, it is also possible to generate a plurality of delay clocks by simply dividing the reference clock CLK1 and the feedback clock CLK2 approximately equally.
  • D21 (1/3) D1
  • D22 (2 / 3) It can be D1.
  • D21 (1/3) D1
  • D22 (2 / 3) It can be D1.
  • FIG. 5 shows a DLL circuit that includes the phase comparison device 50 of the second embodiment and extends the phase detection range of the feedback clock CLK12 to the range of ⁇ 2 ⁇ to + 2 ⁇ . 6 to 8 show operation waveforms of the DLL circuit.
  • the phase comparator 51 compares the phases of the rising edges of the clocks input to the two input terminals 51a and 51b.
  • the divide-by-3 circuit 52 generates the clock CLK13 whose “L” period is 2 ⁇ and whose “H” period is 4 ⁇ .
  • the “H” period is 2 ⁇ as the frequency divider 52.
  • a clock that generates the clock CLK13 having an “L” period of 4 ⁇ is used.
  • the range of delay amount allowed for each delay clock can be determined by performing the same consideration as in the embodiment of FIG.
  • a plurality of delayed clocks can be generated by simply dividing the reference clock CLK11 and the feedback clock CLK12 roughly equally.
  • the delay amount of the feedback clock CLK12 from the reference clock CLK11 is D1
  • the delay amount of the first delay clock from the reference clock CLK11 is D21
  • the reference clock is divided by N (period N times). Input to one input terminal of the phase comparator. Then, the divided inverted clock obtained by inverting the N divided clock is synchronized N ⁇ 1 times with N ⁇ 1 delay clocks whose delay amount is sequentially increased by 2 ⁇ at the maximum, and is synchronized with the feedback clock. Thus, the final synchronization clock may be input to the other input terminal of the phase comparator.

Abstract

【課題】　位相検出範囲を参照クロックの周期の任意の倍数に拡大できるようにし、ＤＬＬ回路に適用したとき、動作周期を自由に選ぶことを可能にする。 【解決手段】参照クロックＣＬＫ１を入力して２分周した分周クロックＣＬＫ３を生成する分周器１２と、分周クロックＣＬＫ３を位相反転させて分周反転クロックＣＬＫ３Ｂを生成するインバータ１３と、分周反転クロックＣＬＫ３Ｂを遅延クロックＣＬＫ４で同期化して同期化クロックＣＬＫ５を生成するＤＦＦ回路１４と、クロックＣＬＫ５を帰還クロックＣＬＫ２で再度同期化して最終同期化クロックＣＬＫ６を生成するＤＦＦ回路１５と、分周クロックＣＬＫ３と最終同期化クロックＣＬＫ６を入力して両者の位相を比較する位相比較器１１とを備える。

Description

位相比較装置およびＤＬＬ回路
　本発明は、２つのクロックの間の位相を比較する位相比較装置およびその位相比較装置を用いたＤＬＬ回路に関する。
　ＣＤＲ回路やＤＬＬ回路等のクロック生成回路では、入力データとクロックとの位相比較のために位相比較器が広く用いられている。位相比較器の代表的なものとしては、２個の入力信号の間の位相差に応じて線形信号を出力するHogge型（非特許文献１参照）と、一方の入力信号が他方の入力信号に対して位相が進んでいるのか遅れているのかのみを判断してバイナリ信号を出力をするAlexander型（非特許文献２参照）のものが良く知られている。
　Hogge型に代表される線形の位相比較器では、例えば、図９に示すように、２個の入力信号の間の位相差に比例して値が線形に変化する出力信号が得られる。位相の検出範囲は、一般的に－πから＋πまでの範囲であり、２π周期で位相検出範囲が折り返す特徴がある。
　図１０はＤＬＬ回路に位相比較器を用いた場合の構成図である。このＤＬＬ回路は、線形位相比較器１１Ａ、チャージポンプ２０、ローパスフィルタ３０、可変遅延バッファ（ＶＣＤＬ）回路４０からなる閉ループを持つ。そして、外部入力の参照クロックＣＬＫ１の立ち上がりエッジと、可変遅延バッファ回路４０から出力する帰還クロックＣＬＫ２の立ち上がりエッジとの位相が合致するように、すなわち、帰還クロックＣＬＫ２が参照クロックＣＬＫ１から１周期（２π）だけ遅延した状態になるように、負帰還がかかる。
　可変遅延バッファ回路４０は、縦続接続された４段の同一特性の遅延素子４１，４２，４３，４４と、その各遅延素子４１～４４に動作電流を供給する共通の電流源４５とで構成される。ローパスフィルタ３０の出力信号によって電流源４５の電流が増減されることで、各遅延素子４１～４４の遅延量が共通に制御される。帰還クロックＣＬＫ２が１周期だけ遅延し、ＤＬＬ回路がロックしたとき、可変遅延バッファ回路４０の遅延素子４１からは参照クロックＣＬＫ１から１／４周期だけ遅延した遅延クロックＰＨ１が得られ、遅延素子４２からは２／４周期だけ遅延した遅延クロックＰＨ２が得られ、遅延素子４３からは３／４周期だけ遅延した遅延クロックＰＨ３が得られる。クロックＰＨ０は参照クロックＣＬＫ１と同じクロック、クロックＰＨ４は帰還クロックＣＬＫ２と同じクロックである。
C.R.Hogge, "A self correcting clock recovery circuit", J.Lightwave Technol., vol.LT-3, pp.1312-1314, Dec.1985 J.D.H.Alexander, "Clock recovery from random binary signals", Electron.Lett., vol.11, no.22, pp.541-542, Oct.1975
　上記のような位相比較器１１Ａでは、参照クロックＣＬＫ１と帰還クロックＣＬＫ２との位相の検出範囲、すなわちＤＬＬ回路としての引き込みレンジは＋π～－πとなっている。この引き込みレンジ内に可変遅延バッファ回路４０の遅延量を収めなければ、ＤＬＬ回路として動作しない。この可変遅延バッファ回路４０は、引き込みレンジの－πの制約を満たすために、少なくとも参照クロックＣＬＫ１のπ分の最小遅延量を持たねばならない。これをハードウエア上の絶対最小遅延量として作り込む必要がある。
　図１１に示すように、この絶対最小遅延量Ｔ_mindelayがπ（参照クロックＣＬＫ１の周期の半分）と一致するときは、可変遅延バッファ回路４０の遅延が参照クロックＣＬＫ１の周期に一致するまで、可変遅延バッファ回路４０の遅延量が徐々に増加してＤＬＬ回路がロックする。このとき、参照クロックＣＬＫ１の周期Ｔ_ＣＬＫ１と可変遅延バッファ回路４０の絶対最小遅延量Ｔ_mindelayとの関係には、次の式（１）に示すようにな制約が与えられる。
　Ｔ_ＣＬＫ１　≦　２×Ｔ_mindelay　　　　　　　　　・・・（１）
　一方、図１２に示すように、参照クロックＣＬＫ１の周期が短く、可変遅延バッファ回路４０の絶対最小遅延量Ｔ_mindelayと参照クロックＣＬＫ１の周期が合致する場合では、ＤＬＬ回路はロックした状態になっている。また、これ以上は可変遅延バッファ回路４０の遅延を短くできないので、同様に以下の制約が与えられる。
　Ｔ_ＣＬＫ１　≧　Ｔ_mindelay　　　　　　　　　　　・・・（２）
　このように、可変遅延バッファ回路４０には絶対最小遅延量Ｔ_mindelayが必要となり、上記の式（１）と（２）とから、次の条件式が得られる。
　Ｔ_mindelay　≦　Ｔ_ＣＬＫ１　≦　2×Ｔ_mindelay　・・・（３）
　すなわち、本構成に従ってＤＬＬ回路を構成しようとすると、参照クロックＣＬＫ１の位相検出範囲が絶対最小遅延量Ｔ_mindelayの２倍の範囲に制約される。そして、２倍を超える広帯域のＤＬＬ回路を構成することができないという問題があった。
　本発明の目的は、位相検出範囲を拡大できるようにした位相比較装置を提供することである。また、このような位相比較装置を適用し、動作周期を自由に選ぶことを可能にしたＤＬＬ回路を提供することである。
　上記目的を達成するために、請求項１にかかる発明の位相比較装置は、第１のクロックと、該第１のクロックと同一周波数で、該第１のクロックから遅延量Ｄ１だけ遅延した第２のクロックとの位相を比較する位相比較装置であって、前記第１のクロックを入力してＮ分周（Ｎは２以上の正の整数）した分周クロックを生成する分周器と、前記分周クロックを位相反転させて分周反転クロックを生成するインバータと、前記分周反転クロックを、前記第１のクロックと同一周波数で、前記第１のクロックの１周期を２πとして、前記第１のクロックからの遅延量が、最大で２πずつ、前記遅延量Ｄ１より小さい範囲内で大きくなるｍ（ｍはＮ－１以上の正の整数）個の遅延クロックで、順次同期化して、同期化クロックを生成する第１の同期化手段と、前記同期化クロックを前記第２のクロックで同期化して最終同期化クロックを生成する第２の同期化手段と、前記分周クロックと前記最終同期化クロックを入力して両者の位相を比較する位相比較器と、を具備することを特徴とする。
　請求項２にかかる発明は、請求項１に記載の位相比較装置において、前記位相比較器が、前記分周クロックと前記最終同期化クロックとの立ち上がりエッジの位相を比較するものであり、前記分周クロックが、２πの“Ｌ”の期間と２（Ｎ－１）πの“Ｈ”期間とを有するか、もしくは、前記位相比較器が、前記分周クロックと前記最終同期化クロックとの立下がりエッジの位相を比較するものであり、前記分周クロックが、２πの“Ｈ”期間と２（Ｎ－１）πの“Ｌ”期間とを有することを特徴とする。
　請求項３にかかる発明は、請求項１又は２に記載の位相比較装置において、Ｎ＝２，ｍ＝１であり、前記第１の同期化手段が、前記第１のクロックからの遅延量がＤ２（０＜Ｄ２＜２π、且つ、Ｄ１－２π＜Ｄ２）である前記遅延クロックを利用して前記同期化クロックを生成することを特徴とする。
　請求項４にかかる発明は、請求項３に記載の位相比較装置において、前記遅延クロックの遅延量Ｄ２がＤ２＝０．５Ｄ１であることを特徴とする。
　請求項５にかかる発明のＤＬＬ回路は、請求項１乃至４のいずれか１つに記載の位相比較装置と、前記第１のクロックを、前記位相比較器の位相比較結果に基づいて制御される遅延量だけ遅延させ、前記第２のクロックとして出力する可変遅延バッファ回路と、を具備することを特徴とする。
　請求項６にかかる発明は、請求項５に記載のＤＬＬ回路において、前記可変遅延バッファ回路は、縦続接続され且つ前記位相比較器結果に基づいて遅延量が共通に制御される複数の遅延バッファで構成され、前記ｍ個の遅延クロックは、前記複数の異なる遅延バッファの各々の出力側から取り出されたクロックであることを特徴とする。
　請求項７にかかる発明は、請求項５又は６に記載のＤＬＬ回路において、前記位相比較器は、Ｄ１＝２πのときに前記可変遅延バッファ回路の遅延量を維持する前記位相比較結果を出力することを特徴とする。
　本発明の位相比較装置によれば、位相検出範囲を－πから＋πを超えて拡張することができる。また、ＤＬＬ回路に適用したとき、その動作周期を自由に選ぶことが可能となり、広帯域のＤＬＬ回路を実現できる。
本発明の第１の実施例のＤＬＬ回路の回路図である。 図１のＤＬＬ回路において、参照クロックＣＬＫ１に対して帰還クロックＣＬＫ２の位相が進んでいるときの動作波形図である。 図１のＤＬＬ回路において、参照クロックＣＬＫ１と帰還クロックＣＬＫ２が同相のときの動作波形図である。 図１のＤＬＬ回路において、参照クロックＣＬＫ１に対して帰還クロックＣＬＫ２の位相が遅れているときの動作波形図である。 本発明の第２の実施例のＤＬＬ回路の回路図である。 図５のＤＬＬ回路において、参照クロックＣＬＫ１に対して帰還クロックＣＬＫ２の位相が進んでいるときの動作波形図である。 図５のＤＬＬ回路において、参照クロックＣＬＫ１と帰還クロックＣＬＫ２が同相のときの動作波形図である。 図５のＤＬＬ回路において、参照クロックＣＬＫ１に対して帰還クロックＣＬＫ２の位相が遅れているときの動作波形図である。 通常の位相比較器の動作特性図である。 従来のＤＬＬ回路の回路図である。 可変遅延バッファ回路の絶対最小遅延量の説明図である。 可変遅延バッファ回路の絶対最小遅延量の説明図である。
＜第１の実施例＞
　図１に第１の本実施例の位相比較装置１０を備えたＤＬＬ回路を示す。図１０に示したものと同じものには、同じ符号をつけた。本実施例のＤＬＬ回路では、図１０で説明した位相比較器１１Ａを位相比較装置１０に置き換えている。
　この位相比較装置１０は、参照クロックＣＬＫ１を２分周（２倍周期）するＴＦＦ回路からなる分周器１２、その分周器１２から出力する分周クロックＣＬＫ３を位相反転させて分周反転クロックＣＬＫ３Ｂを生成するインバータ１３、可変遅延バッファ回路４０の遅延素子４２から出力する遅延クロックＰＨ２（＝ＣＬＫ４）でインバータ１３から出力する分周反転クロックＣＬＫ３Ｂの同期化を行うＤＦＦ回路１４、そのＤＦＦ回路１４から出力する同期化クロックＣＬＫ５を帰還クロックＣＬＫ２で最終同期化するＤＦＦ回路１５、および分周クロックＣＬＫ３が参照信号入力端子１１ａに入力し、ＤＦＦ回路１５で最終同期化された最終同期化クロックＣＬＫ６が帰還信号入力端子１１ｂに入力する位相比較器１１から構成されている。この位相比較器１１は図１０で説明した位相比較器１１Ａと同一構成のものであり、その位相検出範囲はその入力端子に入力されるクロックの周期を２πとして、－π～＋πの範囲である。
　したがって、本実施例では、参照クロックＣＬＫ１を２分周した分周クロックＣＬＫ３を位相比較器１１の入力としているので、参照クロックＣＬＫ１を基準とすれば、位相検出範囲は－π～＋πの範囲を超え、－２π～＋２πの範囲に拡張されることになる。なお、請求項との関係では、ＤＦＦ回路１４が第１の同期化手段を構成し、ＤＦＦ回路１５が第２の同期化手段を構成している。
　本実施例では、位相比較器１１の入力端子１１ａに入力するクロックを分周クロックＣＬＫ３としているため、帰還クロックＣＬＫ２も分周してから入力端子１１ｂに入力させる必要がある。しかし、帰還クロックＣＬＫ２を分周して位相比較器１１に入力させようとすると、参照クロック用、帰還クロック用の２つの分周器が必要となる。このとき、２つの分周器の組み合わせ状態を考えると、位相関係が正しい状態とπだけずれた状態の２つの状態が存在し、誤ったロックをしてしまう可能性がある。また、２つの分周器の間のジッタなどを考慮した複雑な制御も必要となる。
　そこで、帰還クロックＣＬＫ２と分周クロックＣＬＫ３との位相関係を正しく保った状態で位相比較を行うために、本実施例では、分周クロックＣＬＫ３を帰還クロックＣＬＫ２で同期化し、最終同期化クロックＣＬＫ６を生成して位相比較器１１に入力している。つまり、位相比較において、１個の分周クロックＣＬＫ３から生成された最終同期化クロックＣＬＫ６を用いることで、位相関係の誤検出を防止している。
　分周クロックＣＬＫ３の分周反転クロックＣＬＫ３Ｂは、可変遅延バッファ回路４０の遅延素子４２から出力する遅延クロックＣＬＫ４で同期化されて同期化クロックＣＬＫ５となる。そしてさらに、帰還クロックＣＬＫ２で再度同期化されて最終同期化クロックＣＬＫ６となってから、位相比較器１１の帰還入力端子１１ｂに入力している。このように分周クロックＣＬＫ３の分周反転クロックＣＬＫ３Ｂを遅延クロックＣＬＫ４で同期化することで、分周クロックＣＬＫ３の位相情報を保持したまま分周クロックＣＬＫ３の立ち上がりから１クロック後のサイクルで位相比較ができる。分周クロックＣＬＫ３は参照クロックＣＬＫ１の立ち上がりに同期して出力される。また同様に最終同期化クロックＣＬＫ６は帰還クロックＣＬＫ２の立ち上がりに同期して出力される。すなわち、元のクロックである参照クロックＣＬＫ１と帰還クロックＣＬＫ２の位相情報が分周クロックＣＬＫ３と最終同期化クロックＣＬＫ６に伝達される。このため、分周クロックＣＬＫ３と最終同期化クロックＣＬＫ６との位相比較結果は、参照クロックＣＬＫ１と帰還クロックＣＬＫ２との位相比較結果と一致し、従来の位相比較器１１と同じ精度の位相調整が可能となる。
　図２～図４に動作波形を示す。図２はロック状態に対して帰還クロックＣＬＫ２の位相が進んでいる場合の例、図３は位相が揃っているロック状態の場合の例、図４は帰還クロックＣＬＫ２の位相が遅れている場合の例である。
　ここで、遅延クロックＣＬＫ４の立ち上がりエッジと分周クロックＣＬＫ３の状態の関係について考察する。帰還クロックＣＬＫ２が進んでいる図２の場合は、帰還クロックＣＬＫ２の位相は、ロック状態を０とすると、－２π～０の間にある。このため、帰還クロックＣＬＫ２の立ち上がり時刻での分周クロックＣＬＫ３の値は“Ｌ”である。一方、帰還クロックＣＬＫ２が遅れている図４の状態では、帰還クロックＣＬＫ２の位相は、ロック状態を０とすると、０～＋２πの間にある。このため、帰還クロックＣＬＫ２の立ち上がり時刻での分周クロックＣＬＫ３の値は“Ｈ”である。位相比較器１１の入力端子１１ｂに入力する最終同期化クロックＣＬＫ６の位相が正しく検出されるためには、図２と図４で同じように“Ｈ”が検出、すなわちクロックＣＬＫ６に立ち上がりが現れなければならない。もし、図４でクロックＣＬＫ６に立ち上がりが現れず、帰還クロックＣＬＫ２の立ち上がりエッジで分周クロックＣＬＫ３を直接同期化すると、誤動作を引き起こしてしまうことになる。
　そこで本実施例では、可変遅延バッファ回路４０の中間ノードの遅延クロックＣＬＫ４を用いて分周反転クロックＣＬＫ３Ｂを同期化してクロックＣＬＫ５とする。そして、これを再度帰還クロックＣＬＫ２で同期化して最終同期化クロックＣＬＫ６とすることで、上記のような論理不一致を防止している。参照クロックＣＬＫ１の“Ｈ”の期間は、本実施例では図２～図４に示すように、分周クロックＣＬＫ３が“Ｈ”の期間の半分の期間である。このため、分周反転クロックＣＬＫ３Ｂの“Ｈ”をサンプリングするためには、遅延クロックＣＬＫ４を用いればよいことになる。
　なお、本実施例では、２分周の分周クロックＣＬＫ３を用いて１段構成でクロックＣＬＫ３のみを同期化している。しかし、遅延クロックＰＨ１，ＰＨ３を用いるといった手法により、多段構成により２分周を実現しても同様の機能が実現できることは言うまでもない。つまり、図１では遅延クロックを（分周数－１）個（ＰＨ２）使用しているが、（分周数－１）個より多い個数を使用して構成してもよい。また、遅延クロックの各段の取り得る範囲は必ずしも等しくする必要もなく、各段の取り得る範囲を自由に設定しても良い。その場合でも、遅延クロック１段当たりが取り得る位相の範囲は常に２πより小さいことが条件となる。
　また、本実施例では、上記のように可変遅延バッファ回路４０の遅延素子４２の出力側から取り出した遅延クロックＣＬＫ４（＝ＰＨ２）を用いた。これにより、帰還クロックＣＬＫ２の位相検出範囲を－２π～＋２πの範囲に拡張した。しかし、これに限らず、参照クロックＣＬＫ１からの遅延量が帰還クロックＣＬＫ２の遅延量よりも小さく、参照クロックＣＬＫ１のエッジと帰還クロックＣＬＫ２のエッジとの間にエッジを有する遅延クロックを利用することが可能である。これにより、少なくとも、従来の－π～＋πを超える位相検出範囲を得ることが可能である。以下、位相検出範囲の拡大のために有用な遅延クロックの遅延量の範囲について考察する。
　遅延クロックＣＬＫ４の、参照クロックＣＬＫ１からの遅延量をＤ２とすると、まず、図２を参照することにより、０＜Ｄ２＜２πであれば、ＣＬＫ４で分周反転クロックＣＬＫ３Ｂの“Ｈ”をサンプリングし、同期化クロックＣＬＫ５を生成できることがわかる。ここで、図２の場合には、帰還クロックＣＬＫ２の参照クロックＣＬＫ１からの遅延量（Ｄ１と表記する）が、ロック状態である２π未満であるので、０＜Ｄ２＜Ｄ１であれば、０＜Ｄ２＜２πの条件は満たされる。
　ロック状態である図３の場合、および、２π＜Ｄ１である図４にも、同様に、０＜Ｄ２＜２πであれば、同期化クロックＣＬＫ５を生成できる。しかし、帰還クロックＣＬＫ２で同期化クロックＣＬＫ５の“Ｈ”をサンプリングし、最終同期化クロックＣＬＫ６を生成することができるのは、Ｄ１＜（Ｄ２＋２π）、すなわち、（Ｄ１－２π）＜Ｄ２の場合である。ここで、同期化クロックＣＬＫ５の“Ｈ”の期間が２πだけあると仮定する。
　ここで、Ｄ２＝ｋＤ１（０＜ｋ＜１）として、Ｄ１＝０～４πの範囲（ロック状態であるＤ１＝２πを基準にすると、－２π～＋２πの範囲）で（Ｄ１－２π）＜Ｄ２を満たせるのは、ｋ＞０．５の場合である。しかし、ｋ＞０．５でＤ１＝４πになると、Ｄ２＜２πの条件が満たせない。このように、本実施例では、厳密には、－２π～＋２πの位相検出範囲を持つことは出来ない。しかし、ｋ＝０．５のときには、ほぼ、－２π～＋２πの位相検出範囲をもつ。
　また、Ｄ１＝０～３πの範囲（ロック状態であるＤ１＝２πを基準にすると、－２π～＋πの範囲、すなわち、＋側で従来と同等以上の範囲）で（Ｄ１－２π）＜Ｄ２を満たせるのは、(１／３)＜ｋ＜(２／３)の場合である。
　以上をまとめると、
（Ａ）ロック状態の前後に位相検出範囲をもつ条件
　　　　０＜Ｄ２＜２π　且つ　Ｄ２＜Ｄ１　且つ　（Ｄ１－２π）＜Ｄ２
（Ｂ）＋側に従来と同等以上の位相検出範囲を持つ条件
　　　（Ａ）　且つ　（１／３）Ｄ１＜Ｄ２＜（２／３）Ｄ１
（Ｃ）ほぼ－２π～＋２πの位相検出範囲を持つ条件
　　　（Ａ）　且つ　Ｄ２＝０．５Ｄ１となる。
　また、ＤＤＬ回路の外部で、これらのいずれかの所望の条件を満たす遅延クロックを生成することも可能である。さらに、本実施例では、入力端子１１ａ，１１ｂに入力される２つのクロックの立ち上がりエッジの位相を比較する位相比較器１１を利用するとともに、クロック端子に入力されるクロック信号の立ち上がりエッジでサンプリングを行うＤＦＦ１４，１５を利用して同期化を行った。しかし、立ち下がりエッジの位相を比較する位相比較器を利用することも可能であるし、クロック信号の立ち下がりエッジでサンプリングを行うＤＦＦで同期化を行うことも可能である。
　なお、上記の条件を満たすように設計した場合でも、さまざまなばらつきにより、所望の位相検出範囲が得られないこともある。そこで、動作マージンを増大させるため、同期化をさらに多段に行う構成とすることも可能である。すなわち、図１の構成では１つの遅延クロックＣＬＫ４のみを利用して分周反転クロックＣＬＫ３Ｂの同期化を行った。この分周反転クロックＣＬＫ３Ｂの同期化を順次最大で２πずつ大きくなる複数個の遅延クロックで、順次同期化することによって行うことも可能である。この場合にも、複数個の遅延クロックの遅延量は、Ｄ１未満の範囲で設定される。すなわち、最後に同期化を行って同期化クロックＣＬＫ５を生成するために利用される遅延クロックの遅延量は、Ｄ１未満である。
　複数の遅延クロックのそれぞれに可能な遅延時間の範囲は、遅延クロックの個数や、必要な位相検出範囲に応じて変化する。しかし、遅延クロック数が１である場合についての上記の考察と同様の考察を行うことにより、特定することができる。もしくは、単純に、参照クロックＣＬＫ１と帰還クロックＣＬＫ２との間を概略等分して、複数の遅延クロックを生成することも可能である。
　例えば、第１の遅延クロックの参照クロックＣＬＫ１からの遅延量をＤ２１、第２の遅延クロックの参照クロックＣＬＫ１からの遅延量をＤ２２とすると、Ｄ２１＝（１／３）Ｄ１、Ｄ２２＝（２／３）Ｄ１とすることが可能である。この場合、ロックした状態を基準にして、－側は２πまで、＋側は２πを超える位相検出範囲を得ることができる。
＜第２の実施例＞
　図５に第２の実施例の位相比較装置５０を備え、帰還クロックＣＬＫ１２の位相検出範囲を－２π～＋２πの範囲に拡張するためのＤＬＬ回路を示す。また、図６～図８に、そのＤＬＬ回路の動作波形を示す。
　本実施例のＤＬＬ回路では、図１０で説明した位相比較器１１Ａを位相比較装置５０に置き換えている。この位相比較装置５０は、参照クロックＣＬＫ１１を３分周（３倍周期）する分周器５２、その分周器５２から出力する分周クロックＣＬＫ１３を位相反転させて分周反転クロックＣＬＫ１３Ｂを生成するインバータ５３、可変遅延バッファ回路４０の遅延素子４１から出力する遅延クロックＰＨ１（＝ＣＬＫ１４）でインバータ５３から出力する分周反転クロックＣＬＫ１３Ｂの同期化を行うＤＦＦ回路５４、そのＤＦＦ回路５４から出力する同期化クロックＣＬＫ１５を遅延素子４２から出力する遅延クロックＰＨ２（＝ＣＬＫ１６）で再同期化するＤＦＦ回路５５、そのＤＦＦ回路５５から出力する再同期化クロックＣＬＫ１７を帰還クロックＣＬＫ１２で最終同期化するＤＦＦ回路５６、および分周クロックＣＬＫ１３が参照信号入力端子５１ａに入力し、ＤＦＦ回路５６で最終同期化された最終同期化クロックＣＬＫ１８が帰還信号入力端子５１ｂに入力する位相比較器５１から構成されている。請求項との関係では、ＤＦＦ回路５４，５５が第１の同期化手段を構成し、ＤＦＦ回路５６が第２の同期化手段を構成している。
　ここで、位相比較器５１は、２つの入力端子５１ａ，５１ｂに入力されるクロックの立ち上がりエッジの位相を比較する。この場合、３分周の分周回路５２は、“Ｌ”期間が２πで“Ｈ”期間が４πのクロックＣＬＫ１３を生成する。なお、位相比較器５１として、２つの入力端子５１ａ，５１ｂに入力されるクロックの立ち下がりエッジの位相を比較するものを利用する場合には、分周回路５２として、“Ｈ”期間が２πで“Ｌ”期間が４πのクロックＣＬＫ１３を生成するものを利用する。
　本実施例でも、図１の実施例の場合と同様の考察を行うことにより、それぞれの遅延クロックに許される遅延量の範囲を定めることができる。もしくは、単純に、参照クロックＣＬＫ１１と帰還クロックＣＬＫ１２との間を概略等分して、複数の遅延クロックを生成することも可能である。
　例えば、参照クロックＣＬＫ１１からの帰還クロックＣＬＫ１２の遅延量をＤ１、第１の遅延クロックの参照クロックＣＬＫ１１からの遅延量をＤ２１、第２の遅延クロックの参照クロックＣＬＫ１１からの遅延量をＤ２２とすると、Ｄ２１＝（１／３）Ｄ１、Ｄ２２＝（２／３）Ｄ１とすることが可能である。この場合、ロックした状態を基準にして、－側は２πまで、＋側はほぼ３πまでの位相検出範囲を得ることができる。
＜その他の実施例＞
　更に、帰還クロックの位相検出範囲を－２π～＋２（Ｎ－１）πの範囲（Ｎは２以上の正の整数）に拡張するためには、参照クロックをＮ分周（Ｎ倍周期）して位相比較器の一方の入力端子に入力させる。そして、そのＮ分周クロックを反転させた分周反転クロックを、遅延量が最大で２πずつ順次大きくなるＮ－１個の遅延クロックでＮ－１回同期化し、帰還クロックで同期化する。これにより、最終同期化クロックとしてから位相比較器の他方の入力端子に入力させれば良い。
　この場合にも、２つの入力端子に入力されるクロックの立ち上がりエッジの位相を比較する位相比較器を利用する場合には、“Ｌ”期間が２πで“Ｈ”期間が２（Ｎ－１）πのクロックを分周クロックとして生成する。２つの入力端子に入力されるクロックの立ち下がりエッジの位相を比較する位相比較器を利用する場合には、“Ｈ”期間が２πで“Ｌ”期間が２（Ｎ－１）πのクロックを分周クロックとして生成する。３分周もしくはＮ分周の場合にも、遅延クロックの個数をＮ－１より多くして、動作マージンを増大させることが可能である。
　１０：位相比較装置、１１，１１Ａ：位相比較器、１２：２分周器、１３：インバータ、１４，１５：ＤＦＦ回路
　２０：チャージポンプ
　３０：ローパスフィルタ
　４０：可変遅延バッファ回路、４１～４４：遅延素子、４５：電流源
　５０：位相比較装置、５１：位相比較器、５２：３分周器、５３：インバータ、５４～５６：ＤＦＦ回路
　

Claims (7)

  1. 　第１のクロックと、該第１のクロックと同一周波数で、該第１のクロックから遅延量Ｄ１だけ遅延した第２のクロックとの位相を比較する位相比較装置であって、
    　前記第１のクロックを入力してＮ分周（Ｎは２以上の正の整数）した分周クロックを生成する分周器と、
    　前記分周クロックを位相反転させて分周反転クロックを生成するインバータと、
    　前記分周反転クロックを、前記第１のクロックと同一周波数で、前記第１のクロックの１周期を２πとして、前記第１のクロックからの遅延量が、最大で２πずつ、前記遅延量Ｄ１より小さい範囲内で大きくなるｍ（ｍはＮ－１以上の正の整数）個の遅延クロックで、順次同期化して、同期化クロックを生成する第１の同期化手段と、
    　前記同期化クロックを前記第２のクロックで同期化して最終同期化クロックを生成する第２の同期化手段と、
    　前記分周クロックと前記最終同期化クロックを入力して両者の位相を比較する位相比較器と、
    　を具備することを特徴とする位相比較装置。
  2. 　請求項１に記載の位相比較装置において、
    　前記位相比較器が、前記分周クロックと前記最終同期化クロックとの立ち上がりエッジの位相を比較するものであり、前記分周クロックが、２πの“Ｌ”の期間と２（Ｎ－１）πの“Ｈ”期間とを有するか、もしくは、
    　前記位相比較器が、前記分周クロックと前記最終同期化クロックとの立下がりエッジの位相を比較するものであり、前記分周クロックが、２πの“Ｈ”期間と２（Ｎ－１）πの“Ｌ”期間とを有することを特徴とする位相比較装置。
  3. 　請求項１又は２に記載の位相比較装置において、
    　Ｎ＝２，ｍ＝１であり、
    　前記第１の同期化手段が、前記第１のクロックからの遅延量がＤ２（０＜Ｄ２＜２π、且つ、Ｄ１－２π＜Ｄ２）である前記遅延クロックを利用して前記同期化クロックを生成することを特徴とする位相比較装置。
  4. 　請求項３に記載の位相比較装置において、
    　前記遅延クロックの遅延量Ｄ２がＤ２＝０．５Ｄ１であることを特徴とする位相比較装置。
  5. 　請求項１乃至４のいずれか１つに記載の位相比較装置と、
    　前記第１のクロックを、前記位相比較器の位相比較結果に基づいて制御される遅延量だけ遅延させ、前記第２のクロックとして出力する可変遅延バッファ回路と、
    　を具備することを特徴とするＤＬＬ回路。
  6. 　請求項５に記載のＤＬＬ回路において、
    　前記可変遅延バッファ回路は、縦続接続され且つ前記位相比較器結果に基づいて遅延量が共通に制御される複数の遅延バッファで構成され、前記ｍ個の遅延クロックは、前記複数の異なる遅延バッファの各々の出力側から取り出されたクロックであることを特徴とするＤＬＬ回路。
  7. 　請求項５又は６に記載のＤＬＬ回路において、
    　前記位相比較器は、Ｄ１＝２πのときに前記可変遅延バッファ回路の遅延量を維持する前記位相比較結果を出力することを特徴とするＤＬＬ回路。
    　
PCT/JP2012/068056 2011-07-19 2012-07-17 位相比較装置およびｄｌｌ回路 WO2013011972A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US14/232,371 US8847641B2 (en) 2011-07-19 2012-07-17 Phase comparison device and DLL circuit
JP2013524718A JP5807065B2 (ja) 2011-07-19 2012-07-17 位相比較装置およびｄｌｌ回路
CN201280035509.9A CN103828236B (zh) 2011-07-19 2012-07-17 相位比较装置以及dll电路

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011-157923 2011-07-19
JP2011157923 2011-07-19

Publications (1)

Publication Number Publication Date
WO2013011972A1 true WO2013011972A1 (ja) 2013-01-24

Family

ID=47558149

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/068056 WO2013011972A1 (ja) 2011-07-19 2012-07-17 位相比較装置およびｄｌｌ回路

Country Status (4)

Country Link
US (1) US8847641B2 (ja)
JP (1) JP5807065B2 (ja)
CN (1) CN103828236B (ja)
WO (1) WO2013011972A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015136012A (ja) * 2014-01-16 2015-07-27 富士通株式会社 タイミング調整回路、クロック生成回路、及びタイミング調整方法
CN104954009A (zh) * 2014-03-27 2015-09-30 爱思开海力士有限公司 用于半导体装置的输出控制电路和包括其的输出驱动电路

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6242228B2 (ja) * 2014-02-05 2017-12-06 株式会社メガチップス クロック生成方法およびクロック生成回路
TWI559723B (zh) * 2014-08-11 2016-11-21 聯詠科技股份有限公司 時脈資料回復裝置
CN105629289B (zh) * 2015-12-29 2019-04-02 深圳大学 用于飞行时间测量系统的重合信号产生方法和系统
CN105680869A (zh) * 2016-01-29 2016-06-15 成都科创谷科技有限公司 一种基于瞬时电压抑制的缓冲串行电路
US11023176B2 (en) 2017-04-14 2021-06-01 Huawei Technologies Co., Ltd. Storage interface, timing control method, and storage system

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5364570A (en) * 1976-11-19 1978-06-09 Mitsubishi Electric Corp Phase comparator
JPH02141121A (ja) * 1988-11-22 1990-05-30 Mitsubishi Electric Corp 遅延回路及び遅延装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3388134B2 (ja) * 1997-04-10 2003-03-17 富士通株式会社 位相比較回路、ｄｌｌ回路および半導体集積回路
JP4071873B2 (ja) * 1998-09-24 2008-04-02 富士通株式会社 半導体集積回路装置
JP4190662B2 (ja) * 1999-06-18 2008-12-03 エルピーダメモリ株式会社 半導体装置及びタイミング制御回路
US6587811B2 (en) * 2000-11-28 2003-07-01 Scientific Technologies Incorporated System and method for delay line testing
KR100484252B1 (ko) * 2002-11-27 2005-04-22 주식회사 하이닉스반도체 지연 고정 루프 회로
JP4133484B2 (ja) * 2003-03-19 2008-08-13 三菱電機株式会社 位相比較器
KR100543910B1 (ko) * 2003-05-30 2006-01-23 주식회사 하이닉스반도체 디지털 지연고정루프 및 그의 제어 방법
JPWO2005050844A1 (ja) * 2003-11-20 2007-06-14 株式会社アドバンテスト 可変遅延回路
JP2005328109A (ja) * 2004-05-12 2005-11-24 Thine Electronics Inc 等位相多相クロック信号発生回路およびそれを用いたシリアルディジタルデータ受信回路
KR100641360B1 (ko) * 2004-11-08 2006-11-01 삼성전자주식회사 지연 동기 루프 및 이를 구비한 반도체 메모리 장치
JP4754578B2 (ja) * 2005-11-22 2011-08-24 パナソニック株式会社 位相比較器及び位相調整回路
US8032778B2 (en) * 2008-03-19 2011-10-04 Micron Technology, Inc. Clock distribution apparatus, systems, and methods
JP2010146725A (ja) * 2010-02-03 2010-07-01 Renesas Technology Corp ダイナミック型半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5364570A (en) * 1976-11-19 1978-06-09 Mitsubishi Electric Corp Phase comparator
JPH02141121A (ja) * 1988-11-22 1990-05-30 Mitsubishi Electric Corp 遅延回路及び遅延装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015136012A (ja) * 2014-01-16 2015-07-27 富士通株式会社 タイミング調整回路、クロック生成回路、及びタイミング調整方法
CN104954009A (zh) * 2014-03-27 2015-09-30 爱思开海力士有限公司 用于半导体装置的输出控制电路和包括其的输出驱动电路
CN104954009B (zh) * 2014-03-27 2019-05-31 爱思开海力士有限公司 用于半导体装置的输出控制电路和包括其的输出驱动电路

Also Published As

Publication number Publication date
CN103828236A (zh) 2014-05-28
CN103828236B (zh) 2016-06-29
US8847641B2 (en) 2014-09-30
JPWO2013011972A1 (ja) 2015-02-23
JP5807065B2 (ja) 2015-11-10
US20140167820A1 (en) 2014-06-19

Similar Documents

Publication Publication Date Title
JP5807065B2 (ja) 位相比較装置およびｄｌｌ回路
KR102222622B1 (ko) 지연 고정 루프 회로
US7772898B2 (en) Phase interpolator with adaptive delay adjustment
KR100340658B1 (ko) 지연형 위상 동기 회로
KR20090107256A (ko) 듀티 사이클 보정 회로
US7453297B1 (en) Method of and circuit for deskewing clock signals in an integrated circuit
JP2007110370A (ja) デジタル位相検出器
US20110193602A1 (en) Jitter suppression circuit and jitter suppression method
US6940937B2 (en) Scalable high-speed precision frequency and phase synthesis
US7372340B2 (en) Precision frequency and phase synthesis with fewer voltage-controlled oscillator stages
US9417655B2 (en) Frequency division clock alignment
KR100878030B1 (ko) 지연 고정 루프 기반의 주파수 체배 기능을 갖는 클럭발생기
KR102468261B1 (ko) 듀티 보정 회로
US5546434A (en) Dual edge adjusting digital phase-locked loop having one-half reference clock jitter
US8994418B2 (en) Method and arrangement for generating a clock signal by means of a phase locked loop
US9007106B2 (en) Jitter suppression in type I delay-locked loops
US9411361B2 (en) Frequency division clock alignment using pattern selection
US7453301B1 (en) Method of and circuit for phase shifting a clock signal
JP2013005050A (ja) クロック生成装置および電子機器
WO2020246092A1 (ja) 位相同期回路、電子装置、および、位相同期回路の制御方法
KR20050039247A (ko) 지터억제회로를 갖는 지연동기루프회로
KR20120027850A (ko) 듀티 검출기를 포함하는 듀티 보정 회로, 이를 포함하는 지연동기루프 회로 및 듀티 보정 방법
TWI555337B (zh) 相位偵測器、時脈與資料回復電路、以及相關之控制方法
KR100548552B1 (ko) 디엘엘(ｄｌｌ)의 확률적 락-인 불량 방지 회로
KR101013920B1 (ko) 주파수 체배 시스템 및 그 제어 방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12814174

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2013524718

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 14232371

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12814174

Country of ref document: EP

Kind code of ref document: A1