JP2015136012A - タイミング調整回路、クロック生成回路、及びタイミング調整方法 - Google Patents

Abstract

【課題】異なる周波数を有するクロック信号間のタイミングを調整する回路を提供する。【解決手段】タイミング調整回路は、第１の周波数を有するデューティー比が５０％の第１のクロック信号と、第１の周波数の１／２の周波数である第２の周波数を有するデューティー比が５０％の第２のクロック信号と、第２のクロック信号と９０度位相がずれており第２の周波数を有するデューティー比が５０％の第３のクロック信号とに応じて、第１のクロック信号と第２及び第３のクロック信号との間のタイミング関係を示す検出信号を生成する検出器と、検出器の生成する検出信号を入力とするローパスフィルタと、ローパスフィルタの出力に応じて、第１のクロック信号のパルスの中心位置と第２のクロック信号のパルスの中心位置とが一致するように、第１のクロック信号と第２のクロック信号との間の相対的なタイミング関係を調整する可変遅延回路とを含む。【選択図】図２

Description

本願開示は、タイミング調整回路、クロック生成回路、及びタイミング調整方法に関する。

サンプリング処理や信号判定の為の比較処理等に高速信号を入力として供する場合、信号の速度が高速であるために、処理の速度を信号の速度に合わせることが難しい場合がある。そのような場合、入力信号が伝搬する一本の信号線に対して複数の処理回路を並列に接続し、時間上に並ぶ入力信号の複数の信号値を複数の処理回路で時分割的に処理する回路構成が用いられることがある。しかしながら一本の信号線に対して複数の処理回路を並列に接続すると、一本の信号線から見た場合の並列に接続された処理回路に対する入力容量が大きくなり、帯域が制限されてしまうという問題がある。

帯域制限の問題を解決するためには、入力信号を多重分離してから、複数の処理回路によりそれぞれ処理を実行すればよい。信号を多重分離する際には、複数の異なる位相を有し複数の異なる周波数を有する様々なデューティー比のクロック信号が用いられる。適切な多重分離を実現するためには、それらのクロック信号を生成して多重分離回路に供給する際に、クロック信号間のタイミングを調整して適切な位相関係を保つ必要がある。そのようなタイミング構成の対象となるクロック信号には、複数の異なる周波数を有するクロック信号も含まれる。

特開２００１−２６８０６２号公報 特開平５−７３１６７号公報 特開２００３−３７４９６号公報

以上を鑑みると、異なる周波数を有するクロック信号間のタイミングを調整する回路が望まれる。

タイミング調整回路は、第１の周波数を有するデューティー比が５０％の第１のクロック信号と、前記第１の周波数の１／２の周波数である第２の周波数を有するデューティー比が５０％の第２のクロック信号と、前記第２のクロック信号と９０度位相がずれており前記第２の周波数を有するデューティー比が５０％の第３のクロック信号とに応じて、前記第１のクロック信号と前記第２及び第３のクロック信号との間のタイミング関係を示す検出信号を生成する検出器と、前記検出器の生成する前記検出信号を入力とするローパスフィルタと、前記ローパスフィルタの出力に応じて、前記第１のクロック信号のパルスの中心位置と前記第２のクロック信号のパルスの中心位置とが一致するように、前記第１のクロック信号と前記第２のクロック信号との間の相対的なタイミング関係を調整する可変遅延回路とを含む。

クロック生成回路は、第１の周波数を有するデューティー比が５０％の第１のクロック信号を分周することにより、前記第１の周波数の１／２の周波数である第２の周波数を有するデューティー比が５０％の第２のクロック信号と、前記第２のクロック信号と９０度位相がずれており前記第２の周波数を有するデューティー比が５０％の第３のクロック信号と、前記第１の周波数の１／４の周波数である第３の周波数を有するデューティー比が５０％の第４のクロック信号とを生成する分周回路と、前記第１のクロック信号と、前記第２のクロック信号と、前記第３のクロック信号とに応じて、前記第１のクロック信号と前記第２及び第３のクロック信号との間のタイミング関係を示す検出信号を生成する検出器と、前記検出器の生成する前記検出信号を入力とするローパスフィルタと、前記ローパスフィルタの出力に応じて、前記第１のクロック信号のパルスの中心位置と前記第２のクロック信号のパルスの中心位置とが一致するように、前記第１のクロック信号と前記第２のクロック信号との間の相対的なタイミング関係を調整する可変遅延回路と、前記ローパスフィルタの出力に応じて、前記第４のクロック信号に対して、遅延量を可変に制御する可変遅延回路と、前記第１のクロック信号と前記第２のクロック信号とのＡＮＤ論理を取ることにより、前記第２の周波数を有するデューティー比が２５％の第５のクロック信号を生成するＡＮＤ回路とを含む。

少なくとも１つの実施例によれば、異なる周波数を有するクロック信号間のタイミングを調整する回路を提供できる。

並列処理回路の構成の一例を示す図である。 周波数の異なるクロック信号間のタイミングを調整する回路の構成の一例を示す図である。 クロック信号Ｏ＿Ｂとクロック信号Ｏ＿Ａ及びＯ＿Ｑとの間のタイミング関係を示す図である。 位相検出器の構成の一例を示す図である。 タイミングが合っている状態のクロック信号を示す図である。 タイミングがずれている状態のクロック信号を示す図である。 タイミングがずれている状態のクロック信号を示す図である。 位相検出器の構成の別の一例を示す図である。 位相検出器の構成の更に別の一例を示す図である。 タイミングが合っている状態における図８及び図９の位相検出器の各信号の波形を示す図である。 タイミングがずれている状態における図８及び図９の位相検出器の各信号の波形を示す図である。 タイミングがずれている状態における図８及び図９の位相検出器の各信号の波形を示す図である。 位相検出器の構成の更に別の一例を示す図である。 タイミングが合っている状態において図１３に示される位相検出器の非反転側の各信号の波形を示す図である。 タイミングが合っている状態において図１３に示される位相検出器の反転側の各信号の波形を示す図である。 タイミング調整回路の構成の別の一例を示す図である。 可変遅延回路の構成の一例を示す図である。 可変容量回路の構成の一例を示す図である。 遅延対象の信号が差動信号である場合の可変遅延回路の構成の一例を示す図である。 並列処理回路の構成の別の一例を示す図である。 図２０の並列処理回路において用いるクロック信号の波形の一例を示す図である。 並列処理回路の構成の更に別の一例を示す図である。 図２２の並列処理回路において用いるクロック信号の波形の一例を示す図である。 クロック生成回路の構成の一例を示す図である。 図２４のクロック生成回路において用いられる信号の一例を示す図である。 図２４のクロック生成回路において用いられるリタイミング回路の構成の一例を示す図である。 図２４のクロック生成回路が生成する信号の一例を示す図である。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図１は、並列処理回路の構成の一例を示す図である。図１に示す並列処理回路は、スイッチ回路１０Ａ乃至１２Ａ、スイッチ回路１０Ｂ乃至１２Ｂ、比較回路１３−１乃至１３−４を含む。入力端子ＩＮから入力された多重信号は、スイッチ回路１０Ａ乃至１２Ａ及びスイッチ回路１０Ｂ乃至１２Ｂにより多重分離され、比較回路１３−１乃至１３−４の非反転入力に印加される。比較回路１３−１乃至１３−４の各々は、非反転入力に印加された多重分離後の信号を反転入力に印加される参照電位ＶＲＥＦと比較し、比較結果を出力端子ＯＵＴ１乃至ＯＵＴ４に出力する。比較回路１３−１乃至１３−４の非反転入力に接続される信号線には寄生容量１４が存在する。従って、スイッチ回路１０Ａ乃至１２Ａ及び１０Ｂ乃至１２Ｂにより多重分離せずに入力多重信号をそのまま比較回路１３−１乃至１３−４に印加する場合には、入力端子ＩＮから見た入力容量が大きくなり、入力多重信号の帯域が制限されてしまう。スイッチ回路１０Ａ乃至１２Ａ及び１０Ｂ乃至１２Ｂにより多重分離することにより、高速な信号変化を可能にし、高速な入力多重信号に対する並列比較処理が可能になる。

スイッチ回路１０Ａは、所定の周波数ｆ_１でデューティー比５０％のクロック信号Ｏ＿Ｂに同期して開閉を繰り返す。スイッチ回路１０Ｂは、クロック信号Ｏ＿Ｂの反転クロック信号に同期して開閉を繰り返す。即ち、スイッチ回路１０Ａ及び１０Ｂは、一方が開のときに他方が閉であり、一方が閉のときに他方が開である。

スイッチ回路１１Ａは、周波数ｆ_１／２の周波数でデューティー比５０％のクロック信号Ｏ＿Ａに同期して開閉を繰り返す。スイッチ回路１１Ｂは、クロック信号Ｏ＿Ａの反転クロック信号に同期して開閉を繰り返す。即ち、スイッチ回路１１Ａ及び１１Ｂは、一方が開のときに他方が閉であり、一方が閉のときに他方が開である。

スイッチ回路１２Ａは、クロック信号Ｏ＿Ａと位相が９０度ずれており、周波数ｆ_１／２の周波数でデューティー比５０％のクロック信号Ｏ＿Ｑに同期して開閉を繰り返す。スイッチ回路１２Ｂは、クロック信号Ｏ＿Ｑの反転クロック信号に同期して開閉を繰り返す。即ち、スイッチ回路１２Ａ及び１２Ｂは、一方が開のときに他方が閉であり、一方が閉のときに他方が開である。

上に説明した複数のクロック信号のうち、周波数ｆ_１のクロック信号Ｏ＿Ｂが与えられれば、このクロック信号を入力として、分周器により複数の周波数ｆ_１／２のクロック信号を生成することができる。このとき、分周器により生成された複数のクロック信号は、９０度や１８０度等、所定の角度だけ互いに位相がずれたものとなる。従って上に説明したスイッチ回路１０Ａ乃至１２Ａ及び１０Ｂ乃至１２Ｂに供給するクロック信号のうち、互いに９０度位相がずれた周波数ｆ_１／２のクロック信号Ｏ＿Ａと周波数ｆ_１／２のクロック信号Ｏ＿Ｑとは、分周器により容易に生成することができる。しかしながら、分周器への入力となる周波数ｆ_１のクロック信号Ｏ＿Ｂと、分周器の出力である周波数ｆ_１／２のクロック信号Ｏ＿Ａ及びＯ＿Ｑとでは、互いの位相差が分周器の回路構成に応じたものとなり、所望の位相関係を満足させることができない。従って、周波数ｆ_１のクロック信号と周波数ｆ_１／２のクロック信号との位相関係を調整することが望ましい。

図２は、周波数の異なるクロック信号間のタイミングを調整する回路の構成の一例を示す図である。図２に示すタイミング調整回路は、遅延回路２１、可変遅延回路２２−１乃至２２−３、位相検出器２３、及びローパスフィルタ２４を含む。なお図２及び以降の同様の図において、各ボックスで示される各回路又は機能ブロックと他の回路又は機能ブロックとの境界は、基本的には機能的な境界を示すものであり、物理的な位置の分離、電気的な信号の分離、制御論理的な分離等に対応するとは限らない。各回路又は機能ブロックは、他のブロックと物理的にある程度分離された１つのハードウェアモジュールであってもよいし、或いは他のブロックと物理的に一体となったハードウェアモジュール中の１つの機能を示したものであってもよい。

遅延回路２１に入力されるクロック信号Ｉ＿Ｂは、所定の周波数ｆ_１を有するデューティー比が５０％のパルス信号である。可変遅延回路２２−１に入力されるクロック信号Ｉ＿Ａは、周波数ｆ_１の１／２の周波数である周波数ｆ_１／２を有するデューティー比が５０％のパルス信号である。可変遅延回路２２−２に入力されるクロック信号Ｉ＿Ｑは、クロック信号Ｉ＿Ａと９０度位相がずれており周波数ｆ_１／２を有するデューティー比が５０％のパルス信号である。可変遅延回路２２−３に入力されるクロック信号Ｉ＿Ｙは、周波数ｆ_１／４を有するデューティー比が５０％のパルス信号である。

可変遅延回路２２−１乃至２２−３は、入力クロック信号Ｉ＿Ａ、Ｉ＿Ｑ及びＩ＿Ｙを互いに同一の遅延量だけ遅延させることにより、出力クロック信号Ｏ＿Ａ、Ｏ＿Ｑ及びＯ＿Ｙを生成する。可変遅延回路２２−１乃至２２−３の遅延量は可変であり、ローパスフィルタ２４の出力により応じて設定される。遅延回路２１は、入力クロック信号Ｉ＿Ｂを所定の遅延量だけ遅延させることにより、出力クロック信号Ｏ＿Ｂを生成する。遅延回路２１の遅延量は固定である。

クロック信号Ｏ＿Ｂは、周波数ｆ_１を有するデューティー比が５０％のクロック信号である。クロック信号Ｏ＿Ａは、周波数ｆ_１の１／２の周波数である周波数ｆ_１／２を有するデューティー比が５０％のクロック信号である。クロック信号Ｏ＿Ｑは、クロック信号Ｏ＿Ａと９０度位相がずれており周波数ｆ_１／２を有するデューティー比が５０％のクロック信号である。

位相検出器２３は、クロック信号Ｏ＿Ｂと、クロック信号Ｏ＿Ａと、クロック信号Ｏ＿Ｑとに応じて、クロック信号Ｏ＿Ｂとクロック信号Ｏ＿Ａ及びＯ＿Ｑとの間のタイミング関係を示す検出信号を生成する。ローパスフィルタ２４は、位相検出器２３の生成する検出信号を入力とし、検出信号の高周波成分をカット又は減衰させることにより、検出信号の低周波成分に相当する出力信号を生成する。

可変遅延回路２２−１は、ローパスフィルタ２４の出力に応じて、クロック信号Ｏ＿Ｂのパルスの中心位置とクロック信号Ｏ＿Ａのパルスの中心位置とが一致するように、クロック信号Ｏ＿Ｂとクロック信号Ｏ＿Ａとの間の相対的なタイミング関係を調整する。図２に示す例では、クロック信号Ｉ＿Ｂの遅延を固定にして、クロック信号Ｉ＿Ａの遅延を可変に制御することにより、クロック信号Ｏ＿Ｂとクロック信号Ｏ＿Ａとの間の相対的なタイミング関係を調整している。代替的に、クロック信号Ｉ＿Ａの遅延を固定にして、クロック信号Ｉ＿Ｂの遅延を可変に制御することにより、クロック信号Ｏ＿Ｂとクロック信号Ｏ＿Ａとの間の相対的なタイミング関係を調整してもよい。

このとき、可変遅延回路２２−１乃至２２−３は、同一の遅延量を有するように制御される。従って、クロック信号Ｏ＿Ｂとクロック信号Ｏ＿Ｑ及びＯ＿Ｙとの間のタイミング関係も、クロック信号Ｏ＿Ｂとクロック信号Ｏ＿Ａとの間のタイミング関係と同様に調整される。

なお図１に示すような並列処理回路で多重分離を適切に行うという目的のためには、クロック信号Ｏ＿Ｂのパルスの中心位置とクロック信号Ｏ＿Ａのパルスの中心位置とが一致する、という条件は、完全一致ではなく、大略一致を意味してよい。ここで大略一致するとは、具体的には、クロック信号Ｏ＿ＢのＨＩＧＨパルスの全体がクロック信号Ｏ＿ＡのＨＩＧＨパルスの期間内に存在することを意味してよい。このとき、クロック信号Ｏ＿Ａ及びＯ＿Ｑのデューティー比が正確に５０％である場合、クロック信号Ｏ＿Ｂのデューティー比は２５％から７５％迄の範囲であってよい。また逆にクロック信号Ｏ＿Ｂのデューティー比が正確に５０％であるとすると、クロック信号Ｏ＿Ａ及びＯ＿Ｑのデューティー比は３７．５％から６２．５％迄の範囲であってよい。これら３つの全てのクロック信号のデューティー比が５０％からずれると、互いに全体のマージンを分かち合う関係となる。また３つの全てのクロック信号が正確に５０％である場合、クロック信号Ｏ＿Ｑとクロック信号Ｏ＿Ａとの間の位相のずれは、０度から１８０度迄の範囲であってよい。またクロック信号Ｏ＿Ｂの周波数がクロック信号Ｏ＿Ａの周波数の２の冪乗倍であれば、クロック信号Ｏ＿ＡのＨＩＧＨパルスの中心にクロック信号Ｏ＿ＢのＨＩＧＨパルスを位置決めすることができる。但し、後述の図２４の例の場合には、クロック信号Ｏ＿Ｂの周波数がクロック信号Ｏ＿Ａの周波数の２倍である。

図３は、クロック信号Ｏ＿Ｂとクロック信号Ｏ＿Ａ及びＯ＿Ｑとの間のタイミング関係を示す図である。図２に示すタイミング調整回路によるタイミング調整により、クロック信号Ｏ＿Ｂのパルスの中心位置とクロック信号Ｏ＿Ａのパルスの中心位置とが一致するように、クロック信号Ｏ＿Ｂとクロック信号Ｏ＿Ａとの間の相対的なタイミング関係が調整される。即ち、タイミング調整により、図３に示す時間間隔Ｔ１と時間間隔Ｔ２とが等しくなるように、クロック信号Ｏ＿Ｂとクロック信号Ｏ＿Ａとの間の相対的なタイミングが設定される。

図４は、位相検出器２３の構成の一例を示す図である。図４に示す位相検出器２３は、定電流源３０、ＰＭＯＳトランジスタ３１乃至３３、ＮＭＯＳトランジスタ３４乃至３６、定電流源３７、及び出力端子３８を含む。定電流源３０は、例えばゲートに一定のバイアス電圧が印加されたＰＭＯＳトランジスタであってよい。定電流源３７は、例えばゲートに一定のバイアス電圧が印加されたＮＭＯＳトランジスタであってよい。

３つのＰＭＯＳトランジスタ３１乃至３３は、クロック信号Ｏ＿Ｂ、Ｏ＿Ｑ、及びＯ＿Ａがそれぞれゲートに印加され、直列に接続されている。３つのＮＭＯＳトランジスタ３４乃至３６は、クロック信号Ｏ＿Ａ、Ｏ＿Ｑ、及びＯ＿Ｂがそれぞれゲートに印加され、直列に接続されている。出力端子３８からは、前記の検出信号が出力される。電源電圧ＶＤＤと出力端子３８との間に３つのＰＭＯＳトランジスタ３１乃至３３が接続され、出力端子３８とグランド電圧との間に３つのＮＭＯＳトランジスタ３４乃至３６が接続される。

出力端子３８に生成される検出信号ｖｃｔｒｌのアサート期間（例えばＨＩＧＨの期間）は、クロック信号Ｏ＿Ｂ、Ｏ＿Ｑ、及びＯ＿Ａが全てＬＯＷになる期間に等しい。また検出信号ｖｃｔｒｌのネゲート期間（例えばＬＯＷの期間）は、クロック信号Ｏ＿Ｂ、Ｏ＿Ｑ、及びＯ＿Ａが全てＨＩＧＨになる期間に等しい。それ以外の期間においては、検出信号ｖｃｔｒｌはＨＩＧＨインピーダンス状態（浮遊状態）となる。

上記の検出信号ｖｃｔｒｌが、図２に示すローパスフィルタ２４に入力される。ローパスフィルタ２４は、検出信号ｖｃｔｒｌの低周波成分を抽出することにより、可変遅延回路２２−１乃至２２−３の遅延量を制御するための遅延制御信号を生成する。検出信号ｖｃｔｒｌのＨＩＧＨ期間がＬＯＷ期間よりも長い場合には、遅延制御信号はＨＩＧＨの信号となる。検出信号ｖｃｔｒｌのＨＩＧＨ期間がＬＯＷ期間よりも短い場合には、遅延制御信号はＬＯＷの信号となる。検出信号ｖｃｔｒｌのＨＩＧＨ期間とＬＯＷ期間とが等しい場合には、遅延制御信号は略ゼロの信号となる。

図５は、タイミングが合っている状態のクロック信号を示す図である。互いに９０度位相がずれているクロック信号Ｏ＿Ａとクロック信号Ｏ＿Ｑとに対して、図５に示す状態では、クロック信号Ｏ＿Ｂは適切なタイミングに調整されている。即ち、クロック信号Ｏ＿Ｂのパルスの中心位置とクロック信号Ｏ＿Ａのパルスの中心位置とが一致した状態となっている。図４で説明した検出信号ｖｃｔｒｌのＨＩＧＨの期間は、クロック信号Ｏ＿Ｂ、Ｏ＿Ｑ、及びＯ＿Ａが全てＬＯＷになる期間Ｔ４に等しい。また検出信号のＬＯＷの期間は、クロック信号Ｏ＿Ｂ、Ｏ＿Ｑ、及びＯ＿Ａが全てＨＩＧＨになる期間Ｔ３に等しい。図５に示すように適切なタイミング調整がなされている状態では、検出信号ｖｃｔｒｌのＨＩＧＨ期間（即ち期間Ｔ４）とＬＯＷ期間（即ち期間Ｔ３）とが等しくなり、遅延制御信号は略ゼロの信号となる。略ゼロである遅延制御信号に応じて、図２に示す可変遅延回路２２−１乃至２２−３は遅延量を変化させることなく、現在の遅延量をそのまま保持すればよい。

図６は、タイミングがずれている状態のクロック信号を示す図である。互いに９０度位相がずれているクロック信号Ｏ＿Ａとクロック信号Ｏ＿Ｑとに対して、図６に示す状態では、クロック信号Ｏ＿Ｂは適切なタイミングよりも早いタイミングとなっている。即ち、クロック信号Ｏ＿Ｂのパルスの中心位置が、クロック信号Ｏ＿Ａのパルスの中心位置よりも、時間的に若干早い位置となっている。図４で説明した検出信号ｖｃｔｒｌのＨＩＧＨの期間は、クロック信号Ｏ＿Ｂ、Ｏ＿Ｑ、及びＯ＿Ａが全てＬＯＷになる期間Ｔ４に等しい。また検出信号のＬＯＷの期間は、クロック信号Ｏ＿Ｂ、Ｏ＿Ｑ、及びＯ＿Ａが全てＨＩＧＨになる期間Ｔ３に等しい。図６に示すようにクロック信号Ｏ＿Ｂが適切なタイミングよりも早いタイミングである状態では、検出信号ｖｃｔｒｌのＨＩＧＨ期間（即ち期間Ｔ４）がＬＯＷ期間（即ち期間Ｔ３）よりも長くなり、遅延制御信号はＨＩＧＨの信号となる。ＨＩＧＨである遅延制御信号に応じて、図２に示す可変遅延回路２２−１乃至２２−３は遅延量を短くする方向に変化させればよい。

図７は、タイミングがずれている状態のクロック信号を示す図である。互いに９０度位相がずれているクロック信号Ｏ＿Ａとクロック信号Ｏ＿Ｑとに対して、図７に示す状態では、クロック信号Ｏ＿Ｂは適切なタイミングよりも遅いタイミングとなっている。即ち、クロック信号Ｏ＿Ｂのパルスの中心位置が、クロック信号Ｏ＿Ａのパルスの中心位置よりも、時間的に若干遅い位置となっている。図４で説明した検出信号ｖｃｔｒｌのＨＩＧＨの期間は、クロック信号Ｏ＿Ｂ、Ｏ＿Ｑ、及びＯ＿Ａが全てＬＯＷになる期間Ｔ４に等しい。また検出信号のＬＯＷの期間は、クロック信号Ｏ＿Ｂ、Ｏ＿Ｑ、及びＯ＿Ａが全てＨＩＧＨになる期間Ｔ３に等しい。図７に示すようにクロック信号Ｏ＿Ｂが適切なタイミングよりも遅いタイミングである状態では、検出信号ｖｃｔｒｌのＨＩＧＨ期間（即ち期間Ｔ４）がＬＯＷ期間（即ち期間Ｔ３）よりも短くなり、遅延制御信号はＬＯＷの信号となる。ＬＯＷである遅延制御信号に応じて、図２に示す可変遅延回路２２−１乃至２２−３は遅延量を短くする方向に変化させればよい。

なお図５乃至図７から分かるように、検出信号ｖｃｔｒｌのＨＩＧＨ期間（即ち期間Ｔ４）のパルス信号は、その長さが、クロック信号Ｏ＿Ａとクロック信号Ｏ＿Ｂとの間のタイミング関係により定まる。また検出信号ｖｃｔｒｌのＬＯＷ期間（即ち期間Ｔ３）のパルス信号は、その長さが、クロック信号Ｏ＿Ｑとクロック信号Ｏ＿Ｂとの間のタイミング関係により定まる。このように、位相検出器２３が生成する検出信号ｖｃｔｒｌは、クロック信号Ｏ＿Ａとクロック信号Ｏ＿Ｂとの間のタイミング関係と、クロック信号Ｏ＿Ｑとクロック信号Ｏ＿Ｂとの間のタイミング関係とを示す信号となっている。

図８は、位相検出器２３の構成の別の一例を示す図である。図８に示す位相検出器２３は、定電流源４０、ＰＭＯＳトランジスタ４１及び４２、ＮＭＯＳトランジスタ４３及び４４、定電流源４５、ＯＲ回路４６−１及び４６−２、ＡＮＤ回路４７−１及び４７−２、及び出力端子４８を含む。定電流源４０は、例えばゲートに一定のバイアス電圧ＢｉａｓＰが印加されたＰＭＯＳトランジスタであってよい。定電流源４５は、例えばゲートに一定のバイアス電圧ＢｉａｓＮが印加されたＮＭＯＳトランジスタであってよい。

ＯＲ回路４６−１及び４６−２により実現される論理回路は、クロック信号Ｏ＿Ｂ、Ｏ＿Ｑ、及びＯ＿Ａを入力とし、２個の出力を生成する。この２個の出力がそれぞれ、ＰＭＯＳトランジスタ４１及び４２のゲートに印加される。ＡＮＤ回路４７−１及び４７−２により実現される論理回路は、クロック信号Ｏ＿Ｂ、Ｏ＿Ｑ、及びＯ＿Ａを入力とし、２個の出力を生成する。この２個の出力がそれぞれ、ＮＭＯＳトランジスタ４３及び４４のゲートに印加される。電源電圧ＶＤＤと出力端子４８との間に少なくとも２個のＰＭＯＳトランジスタ４１及び４２が接続され、出力端子４８とグランド電圧との間に少なくとも２個のＮＭＯＳトランジスタ４３及び４４が接続される。

出力端子４８に生成される検出信号ｖｃｔｒｌのＨＩＧＨの期間は、クロック信号Ｏ＿Ｂ、Ｏ＿Ｑ、及びＯ＿Ａが全てＬＯＷになる期間に等しい。これと同一の論理を実現するように、ＯＲ回路４６−１及び４６−２により実現される論理回路の構成を変えて１個の出力を生成し、この１個の出力が１つのＰＭＯＳトランジスタのゲートに入力されるようにしてもよい。また検出信号のＬＯＷの期間は、クロック信号Ｏ＿Ｂ、Ｏ＿Ｑ、及びＯ＿Ａが全てＨＩＧＨになる期間に等しい。これと同一の論理を実現するように、ＡＮＤ回路４７−１及び４７−２により実現される論理回路の部分に関しては、論理回路の構成を変えて１個の出力を生成し、この１個の出力が１つのＮＭＯＳトランジスタのゲートに入力されるようにしてもよい。

図８に示す位相検出器２３と図４に示す位相検出器２３とは、具体的な論理回路の構成が異なるのみであり、入力クロック信号の論理値と出力検出信号の論理値との間の入出力関係は、２つの位相検出器２３において同一である。図４に示す位相検出器２３の場合には、電源電圧とグランド電圧との間に８つのＭＯＳトランジスタが直列に配置されている。この場合、低い電源電圧で動作させると、ＭＯＳトランジスタの動作が飽和領域での動作ではなくなり、好ましくない。それに対して図８に示す位相検出器２３の場合には、電源電圧とグランド電圧との間に６つのＭＯＳトランジスタが直列に配置されているのみであり、比較的低い電源電圧に対しても適切に動作することができる。

図９は、位相検出器２３の構成の更に別の一例を示す図である。図９において、図８と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図９に示す位相検出器２３では、図８に示す位相検出器２３に比較して、定電流源４０と定電流源４５との位置が、出力端子４８に直接に接続する位置に移動されている。同様に、定電流源を適宜様々な位置に移動させても、出力端子４８に検出信号ｖｃｔｌを生成する動作を変わりなく適切に実現することができる。

図１０は、タイミングが合っている状態における図８及び図９の位相検出器の各信号の波形を示す図である。互いに９０度位相がずれているクロック信号Ｏ＿Ａとクロック信号Ｏ＿Ｑとに対して、図１０に示す状態では、クロック信号Ｏ＿Ｂ（信号ＤＰ及びＤＮと同じ）は適切なタイミングに調整されている。即ち、クロック信号Ｏ＿Ｂ（信号ＤＰ及びＤＮ）のパルスの中心位置とクロック信号Ｏ＿Ａのパルスの中心位置とが一致した状態となっている。図１０に示すように適切なタイミング調整がなされている状態では、検出信号ｖｃｔｒｌのＨＩＧＨ期間（期間Ｔ６）とＬＯＷ期間（期間Ｔ５）とが等しくなり、可変遅延回路２２−１乃至２２−３に供給される遅延制御信号は略ゼロの信号となる。

図１１は、タイミングがずれている状態における図８及び図９の位相検出器の各信号の波形を示す図である。互いに９０度位相がずれているクロック信号Ｏ＿Ａとクロック信号Ｏ＿Ｑとに対して、図１１に示す状態では、クロック信号Ｏ＿Ｂ（信号ＤＰ及びＤＮと同じ）は適切なタイミングよりも早いタイミングとなっている。即ち、クロック信号Ｏ＿Ｂ（信号ＤＰ及びＤＮ）のパルスの中心位置が、クロック信号Ｏ＿Ａのパルスの中心位置よりも、時間的に若干早い位置となっている。図１１に示すようにクロック信号Ｏ＿Ｂが適切なタイミングよりも早いタイミングである状態では、検出信号ｖｃｔｒｌのＨＩＧＨ期間（期間Ｔ６）がＬＯＷ期間（期間Ｔ５）よりも長くなり、可変遅延回路に供給される遅延制御信号はＨＩＧＨの信号となる。

図１２は、タイミングがずれている状態における図８及び図９の位相検出器の各信号の波形を示す図である。互いに９０度位相がずれているクロック信号Ｏ＿Ａとクロック信号Ｏ＿Ｑとに対して、図１２に示す状態では、クロック信号Ｏ＿Ｂ（信号ＤＰ及びＤＮと同じ）は適切なタイミングよりも遅いタイミングとなっている。即ち、クロック信号Ｏ＿Ｂ（信号ＤＰ及びＤＮ）のパルスの中心位置が、クロック信号Ｏ＿Ａのパルスの中心位置よりも、時間的に若干遅い位置となっている。図１２に示すようにクロック信号Ｏ＿Ｂが適切なタイミングよりも遅いタイミングである状態では、検出信号ｖｃｔｒｌのＨＩＧＨ期間（期間Ｔ６）がＬＯＷ期間（期間Ｔ５）よりも短くなり、可変遅延回路に供給される遅延制御信号はＬＯＷの信号となる。

図１３は、位相検出器２３の構成の更に別の一例を示す図である。図１３において、図８又は図９と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図１３に示す位相検出器２３は、定電流源４０、ＰＭＯＳトランジスタ４１及び４２、ＮＭＯＳトランジスタ４３及び４４、定電流源４５、ＯＲ回路４６−１及び４６−２、ＡＮＤ回路４７−１及び４７−２、及び出力端子４８を含む。位相検出器２３は更に、ＰＭＯＳトランジスタ５１及び５２、ＮＭＯＳトランジスタ５３及び５４、定電流源５５、ＮＡＮＤ回路５６−１及び５６−２、及び、ＮＯＲ回路５７−１及び５７−２を含む。

クロック信号Ｏ＿ＡＸ、Ｏ＿ＱＸ、及びＯ＿ＢＸは、それぞれクロック信号Ｏ＿Ａ、Ｏ＿Ｑ、及びＯ＿Ｂの反転信号である。図１３に示す位相検出器２３は、図１に示す並列処理回路や図２に示すタイミング調整回路が、差動信号で動作する場合を想定したものである。そのような差動構成の場合であっても、図８又は図９に示されるような、非反転側のクロック信号Ｏ＿Ａ、Ｏ＿Ｑ、及びＯ＿Ｂのみを入力とする位相検出器を用いて問題ない。しかしながら、非反転側のクロック信号Ｏ＿Ａ、Ｏ＿Ｑ、及びＯ＿Ｂが位相検出器２３に使用され、反転側のクロック信号Ｏ＿ＡＸ、Ｏ＿ＱＸ、及びＯ＿ＢＸが位相検出器２３に使用されないとすると、それぞれのクロック信号への負荷がアンバランスとなる。バランスを取るためには、反転側のクロック信号Ｏ＿ＡＸ、Ｏ＿ＱＸ、及びＯ＿ＢＸを入力とするダミー位相検出器等を、わざわざ設けることが考えられる。しかしながら、そのようなダミー回路をわざわざ設けるのであれば、図１３に示すように位相検出器２３を差動構成としてしまうことが好ましい。

またクロック信号Ｏ＿Ａ、Ｏ＿Ｑ、及びＯ＿Ｂに対して、クロック信号Ｏ＿ＡＸ、Ｏ＿ＱＸ、及びＯ＿ＢＸが正確に何らのタイミングのずれもなく反転されたものであるとは限らない。その場合、図１３に示すような差動構成の位相検出器２３を用いることで、タイミングのずれを平均化し、バランスのよい遅延調整動作を実現することができる。

図１４は、タイミングが合っている状態において図１３に示される位相検出器の非反転側の各信号の波形を示す図である。互いに９０度位相がずれているクロック信号Ｏ＿Ａとクロック信号Ｏ＿Ｑとに対して、図１４に示す状態では、クロック信号Ｏ＿Ｂ（信号ＤＰ及びＤＮと同じ）は適切なタイミングに調整されている。即ち、クロック信号Ｏ＿Ｂ（信号ＤＰ及びＤＮ）のパルスの中心位置とクロック信号Ｏ＿Ａのパルスの中心位置とが一致した状態となっている。

図１５は、タイミングが合っている状態において図１３に示される位相検出器の反転側の各信号の波形を示す図である。互いに９０度位相がずれているクロック信号Ｏ＿ＡＸとクロック信号Ｏ＿ＱＸとに対して、図１４に示す状態では、クロック信号Ｏ＿ＢＸ（信号ＤＰ及びＤＮと同じ）は適切なタイミングに調整されている。

図１５に示すように適切なタイミング調整がなされている状態では、検出信号ｖｃｔｒｌのＨＩＧＨ期間（期間Ｔ８）とＬＯＷ期間（期間Ｔ７）とが等しくなり、可変遅延回路２２−１乃至２２−３に供給される遅延制御信号は略ゼロの信号となる。従って、可変遅延回路２２−１乃至２２−３の遅延量は変化することなく、現在の値を保持することになる。

図１６は、タイミング調整回路の構成の別の一例を示す図である。図１６において、図２と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図１６に示すタイミング調整回路は、遅延回路２１、可変遅延回路２２−１及び２２−２、位相検出器２３、ローパスフィルタ２４、抵抗素子列６１、比較回路６２、デコーダ６４、及びアップダウンカウンタ６５を含む。

遅延回路２１、可変遅延回路２２−１及び２２−２、位相検出器２３、及びローパスフィルタ２４が、微調整回路に相当する。抵抗素子列６１、比較回路６２及び６３、デコーダ６４、及びアップダウンカウンタ６５が粗調整回路に相当する。粗調整回路により粗い調整を行い、更に微調整回路により細かい調整を行うことにより、タイミング調整範囲の広さとタイミング調整の高い精度との両方を効率的に実現することができる。

可変遅延回路２２−１及び２２−２の各々は、ローパスフィルタ２４の出力に応じて、微調整回路の働きにより、クロック信号Ｏ＿Ｂとクロック信号Ｏ＿Ａとの間の相対的なタイミング関係を第１の時間幅で調整可能である。またそれと同時に、可変遅延回路２２−１及び２２−２の各々は、ローパスフィルタ２４の出力に応じて、粗調整回路の働きにより、クロック信号Ｏ＿Ｂとクロック信号Ｏ＿Ａとの間の相対的なタイミング関係を第１の時間幅よりも長い第２の時間幅で調整可能である。

抵抗素子列６１は、電源電圧ＶＤＤを分圧して、異なる２つの電圧を生成する。比較回路６２は、２つの電圧のうちの一方の電圧と、ローパスフィルタ２４の出力電圧とを比較する。比較回路６３は、２つの電圧のうちの他方の電圧と、ローパスフィルタ２４の出力電圧とを比較する。デコーダ６４は、比較回路６２及び６３の比較結果出力をデコードして、デコード結果を出力する。アップダウンカウンタ６５は、デコード結果に応じて、出力カウント値を増加又は減少させる。可変遅延回路２２−１及び２２−２の遅延量は、アップダウンカウンタ６５の出力カウント値により粗調整される。また可変遅延回路２２−１及び２２−２の遅延量は、ローパスフィルタ２４の出力電圧により微調整される。この微調整動作は、図２乃至図７を用いて説明した調整動作と同様である。

図１７は、可変遅延回路の構成の一例を示す図である。図１７に示す可変遅延回路を、図１６に示すタイミング調整回路における可変遅延回路２２−１及び２２−２の各々として用いることができる。

図１７に示す可変遅延回路は、ｎ個（ｎ：２以上の整数）のインバータ７０−１乃至７０−ｎ、ｎ−１個の可変容量素子７１−１乃至７１−ｎ−１、及びｎ−１個の可変容量回路７２−１乃至７２−ｎ−１を含む。インバータ７０−１乃至７０−ｎは、前段の出力が次段の入力になるよう縦続に接続され、クロック信号を伝搬させる。可変容量素子７１−１乃至７１−ｎ−１は、例えば可変容量ダイオードであってよく、図１６に示されるローパスフィルタ２４の出力である制御電圧Ｖ＿ＣＴＲＬＦに応じて、その容量が変化する。可変容量回路７２−１乃至７２−ｎ−１は、図１６に示されるアップダウンカウンタ６５の出力するＮビット（Ｎ：２以上の整数）のカウント値を制御信号Ｖ＿ＣＴＲＬＣ＜Ｎ−１：０＞として受け取る。可変容量回路７２−１乃至７２−ｎ−１の容量値は、制御信号Ｖ＿ＣＴＲＬＣ＜Ｎ−１：０＞の値に応じた容量値に設定される。これにより、インバータ７０−１乃至７０−ｎの入出力に接続される信号線の容量値が変化し、信号線を伝搬する信号の遅延量を調整することができる。

図１８は、可変容量回路の構成の一例を示す図である。図１８に示す可変容量回路を、図１７に示す可変容量回路７２−１乃至７２−ｎ−１の各々として用いてよい。図１８に示す可変容量回路は、容量素子７３−１乃至７３−ｍ（ｍ：２以上の整数）、及びスイッチ回路７４−１乃至７４−ｍを含む。容量素子７３−１乃至７３−ｍの一端は、図１７に示すインバータ７０−１乃至７０−ｎの入出力に接続される信号線に接続され、容量素子７３−１乃至７３−ｍの他端は、対応するスイッチ回路７４−１乃至７４−ｍを介してグランド線に接続される。ｍ個のスイッチ回路７４−１乃至７４−ｍのうちで、Ｎビットの制御信号Ｖ＿ＣＴＲＬＣ＜Ｎ−１：０＞が示す値に等しい数のスイッチ回路が導通され、それ以外のスイッチ回路が非導通となってよい。

図１９は、遅延対象の信号が差動信号である場合の可変遅延回路の構成の一例を示す図である。図１９において、図１７と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図１９に示す可変遅延回路は、ｎ個（ｎ：２以上の整数）のインバータ７０−１乃至７０−ｎ、ｎ−１個の可変容量素子７１−１乃至７１−ｎ−１、及びｎ−１個の可変容量回路７２−１乃至７２−ｎ−１を含む。図１９に示す可変遅延回路は更に、ｎ個のインバータ７０Ａ−１乃至７０Ａ−ｎ、ｎ−１個の可変容量素子７１Ａ−１乃至７１Ａ−ｎ−１、及びｎ−１個の可変容量回路７２Ａ−１乃至７２Ａ−ｎ−１を含む。図１９に示す可変遅延回路は更に、ｋ個（ｋ：２以上の整数）のインバータユニット７８−１乃至７８−ｋを含む。

インバータ７０−１乃至７０−ｎ、可変容量素子７１−１乃至７１−ｎ−１、及び可変容量回路７２−１乃至７２−ｎ−１を含む回路部分は、図１７に示す可変遅延回路と同等である。インバータ７０Ａ−１乃至７０Ａ−ｎは、インバータ７０−１乃至７０−ｎと同一の構成であってよく、前段の出力が次段の入力になるよう縦続に接続され、クロック信号を伝搬させる。可変容量素子７１Ａ−１乃至７１Ａ−ｎ−１及び可変容量回路７２Ａ−１乃至７２Ａ−ｎ−１は、それぞれ可変容量素子７１−１乃至７１−ｎ−１及び可変容量回路７２−１乃至７２−ｎ−１と同一の構成であってよい。

インバータユニット７８−１乃至７８−ｋは、インバータ７０−１乃至７０−ｎの入出力を接続する信号線と、インバータ７０Ａ−１乃至７０Ａ−ｎの入出力を接続する信号線との間を、一方を入力として他方を出力とする２個のインバータにより相互接続する。インバータユニット７８−１乃至７８−ｋにより、２つの信号線の間において、論理値の反転関係を維持している。

図２０は、並列処理回路の構成の別の一例を示す図である。図２０に示す並列処理回路は、トランスコンダクタンスアンプ８０−１及び８０−２、比較回路８１−１乃至８１−３、容量素子８２−１乃至８２−３、スイッチ回路８３−１及び８３−２、スイッチ回路８４−１乃至８４−５を含む。並列処理回路は更に、スイッチ回路８５−１乃至８５−３及びスイッチ回路８６−１乃至８６−３を含む。図２０に示す並列処理回路は、入力端子Ｉｎｐｕｔから入力された多重信号を例えば１６個の信号に分離して、１６個の分離された信号それぞれに対する処理を並列に実行し、１６個の出力を並列に生成する並列処理回路の一部分を示したものである。

入力端子Ｉｎｐｕｔから入力された多重信号は、トランスコンダクタンスアンプ８０−１及び８０−２により増幅された後、スイッチ回路８３−１及び８３−２及びスイッチ回路８４−１乃至８４−５により多重分離される。多重分離された信号は、容量素子８２−１乃至８２−３、スイッチ回路８４−１乃至８４−５、スイッチ回路８５−１乃至８５−３、及びスイッチ回路８６−１乃至８６−３により、サンプル、ホールド、及びリセットされる。サンプル及びホールドされた多重分離後の信号は、比較回路８１−１乃至８１−３の非反転入力に印加される。比較回路８１−１乃至８１−３の各々は、非反転入力に印加された多重分離後の信号を反転入力に印加される参照電位ＶＲＥＦと比較し、比較結果を出力端子に出力する。スイッチ回路により多重分離することにより、高速な信号変化を可能にし、高速な入力多重信号に対する並列比較処理が可能になる。

スイッチ回路８３−１及び８３−２は、それぞれクロック信号φ３及びφ４に同期して開閉を繰り返す。スイッチ回路８４−１乃至８４−５は、それぞれクロック信号φｓ３、φｓ１１、φｓ４、φｓ１２、及びφｓ５に同期して開閉を繰り返す。スイッチ回路８５−１乃至８５−３は、それぞれクロック信号φｈ３乃至φｈ５に同期して開閉を繰り返す。スイッチ回路８６−１乃至８６−３は、それぞれクロック信号φｒ３乃至φｒ５に同期して開閉を繰り返す。

図２１は、図２０の並列処理回路において用いるクロック信号の波形の一例を示す図である。図２１には、図２０に示す並列処理回路の動作を説明するために適した代表的なクロック信号のみを示してある。図２１に示されるように、クロック信号φ３及びφ４は、所定の周波数ｆ_１／２でデューティー比２５％のクロック信号である。またクロック信号φｓ４、φｓ１２、φｒ４、φｈ４、及びφｃ４は、周波数ｆ_１／４でデューティー比５０％のクロック信号である。図２０に示されるスイッチ回路のうちで、スイッチ回路８５−１乃至８５−３のみが、クロック信号がＬＯＷのときに導通し、クロック信号がＨＩＧＨのときに非導通となる。その他のスイッチ回路は、クロック信号がＨＩＧＨのときに導通し、クロック信号がＬＯＷのときに非導通となる。

図２０に示す容量素子８２−２によるサンプル及びホールド動作について説明する。図２１に示すように、最初にφｈ４及びφｒ４が共にＬＯＷの状態では、スイッチ回路８５−２が導通し、スイッチ回路８６−２が非導通の状態である。この状態から、φｒ４がまずＨＩＧＨになり、スイッチ回路８６−２が導通する。このとき容量素子８２−２は電源電圧ＶＤＤとグランド電圧との間に接続されることになり、容量素子８２−２は電源電圧ＶＤＤに充電されたリセット状態となる。

次にφｈがＨＩＧＨとなることにより、スイッチ回路８５−２が非導通となる。従って容量素子８２−２は電源電圧ＶＤＤから分離され、グランド電圧に接続された状態となる。このときφｓ４もＨＩＧＨとなり、スイッチ回路８４−３が導通となる。その後、φ４がＨＩＧＨとなることにより、スイッチ回路８３−２が導通となり、入力端子Ｉｎｐｕｔに印加される多重信号により容量素子８２−２が放電される。このサンプル動作により、容量素子８２−２は、入力多重信号に応じた電圧に放電される。その後、φ４及びφｓ４がＬＯＷとなることにより、容量素子８２−２が入力側から分離され、更にその後、φｒ４がＬＯＷとなることにより、スイッチ回路８６−２が非導通となりグランド電圧からも分離される。その後、φｈ４がＬＯＷとなることにより、スイッチ回路８５−２が導通状態となり、サンプルされた入力多重信号の電圧が比較回路８１−２の非反転入力に印加される。

図２０及び図２１に示すような並列処理回路においては、クロック信号φ３及びφ４のように、所定の周波数ｆ_１／２でデューティー比２５％のクロック信号が用いられる。またクロック信号φｓ４、φｓ１２、φｒ４、φｈ４、及びφｃ４のように、周波数ｆ_１／４でデューティー比５０％のクロック信号が用いられる。従って、互いに所望のタイミング関係を有した上記各種クロック信号を生成することが望まれる。

図２２は、並列処理回路の構成の更に別の一例を示す図である。図２２に示す並列処理回路は、トランスコンダクタンスアンプ９０−１及び９０−２、比較回路９１−１乃至９１−３、容量素子９２−１乃至９２−３、スイッチ回路９３−１及び９３−２、スイッチ回路９４−１乃至９４−１０を含む。並列処理回路は更に、スイッチ回路９５−１乃至９５−３及びスイッチ回路９６−１乃至９６−３を含む。図２２に示す並列処理回路は、入力端子Ｉｎｐｕｔから入力された多重信号を例えば１６個の信号に分離して、１６個の分離された信号それぞれに対する処理を並列に実行し、１６個の出力を並列に生成する並列処理回路の一部分を示したものである。

なお内挿ユニット９７−１乃至９７−３の各々が、３２個ずつ設けられている。３２個の内挿ユニット９７−１の各々は、スイッチ回路９４−１及び９４−２、スイッチ回路９５−１、及び容量素子９２−１を含む。３２個の内挿ユニット９７−２の各々は、スイッチ回路９４−５及び９４−６、スイッチ回路９５−２、及び容量素子９２−２を含む。３２個の内挿ユニット９７−３の各々は、スイッチ回路９４−９及び９４−１０、スイッチ回路９５−３、及び容量素子９２−３を含む。

入力端子Ｉｎｐｕｔから入力された多重信号は、トランスコンダクタンスアンプ９０−１及び９０−２により増幅された後、スイッチ回路９３−１及び９３−２及びスイッチ回路９４−１乃至９４−１０により多重分離される。多重分離された信号は、容量素子９２−１乃至９２−３、スイッチ回路９４−１乃至９４−１０、スイッチ回路９５−１乃至９５−３、及びスイッチ回路９６−１乃至９６−３により、サンプル、ホールド、及びリセットされる。サンプル及びホールドされた多重分離後の信号は、比較回路９１−１乃至９１−３の非反転入力に印加される。比較回路９１−１乃至９１−３の各々は、非反転入力に印加された多重分離後の信号を反転入力に印加される参照電位ＶＲＥＦと比較し、比較結果を出力端子に出力する。スイッチ回路により多重分離することにより、高速な信号変化を可能にし、高速な入力多重信号に対する並列比較処理が可能になる。

スイッチ回路９３−１及び９３−２は、それぞれクロック信号φ３及びφ４に同期して開閉を繰り返す。スイッチ回路９４−１乃至９４−１０は、それぞれクロック信号φｓ２、φｓ３、φｓ１１、φｓ１１、φｓ３、φｓ４、φｓ１２、φｓ１２、φｓ４、及びφｓ５に同期して開閉を繰り返す。スイッチ回路９５−１乃至９５−３は、それぞれクロック信号φｈ３乃至φｈ５に同期して開閉を繰り返す。スイッチ回路９６−１乃至９６−３は、それぞれクロック信号φｒ３乃至φｒ５に同期して開閉を繰り返す。

前述のように、内挿ユニット９７−１乃至９７−３の各々が、３２個ずつ設けられている。例えば３２個の内挿ユニット９７−２の各々は、入力側がスイッチ回路９３−１及び９３−２に接続され、出力側が比較回路９１−２の非反転入力に接続される。３２個の内挿ユニット９７−２のうち、ｘ個の内挿ユニット９７−２においてはφｓ３が活性且つφｓ４が非活性となり、残りの３２−ｘ個の内挿ユニット９７−２においてはφｓ３が非活性且つφｓ４が活性となる。これにより、入力端子Ｉｎｐｕｔに印加される多重信号のうち、時間的に隣接する２つの信号電圧値の間をｘ／３２：（３２−ｘ）／３２に内挿した電圧をサンプルすることが可能になる。このような内挿処理により、受信装置側の固定のサンプルタイミングで受信信号をサンプリングし、受信信号のデータユニットの位置とサンプリング点の位置との関係が固定であるにも関わらず、データユニットの中心でサンプリングするのと同様の効果を実現できる。他の内挿ユニットについても、その動作は同様である。

図２３は、図２２の並列処理回路において用いるクロック信号の波形の一例を示す図である。図２３には、図２２に示す並列処理回路の動作を説明するために適した代表的なクロック信号のみを示してある。図２３に示されるように、クロック信号φ３及びφ４は、所定の周波数ｆ_１／２でデューティー比２５％のクロック信号である。またクロック信号φｓ４、φｓ３、φｒ４、φｈ４、及びφｃ４は、周波数ｆ_１／４でデューティー比５０％のクロック信号である。図２３に示されるスイッチ回路のうちで、スイッチ回路９５−１乃至９５−３のみが、クロック信号がＬＯＷのときに導通し、クロック信号がＨＩＧＨのときに非導通となる。その他のスイッチ回路は、クロック信号がＨＩＧＨのときに導通し、クロック信号がＬＯＷのときに非導通となる。図２２に示す容量素子によるサンプル及びホールド動作については、図２０に示す容量素子によるサンプル及びホールド動作と同様であるので、説明は省略する。

図２２及び図２３に示すような並列処理回路においては、クロック信号φ３及びφ４のように、所定の周波数ｆ_１／２でデューティー比２５％のクロック信号が用いられる。またクロック信号φｓ４、φｓ３、φｒ４、φｈ４、及びφｃ４のように、周波数ｆ_１／４でデューティー比５０％のクロック信号が用いられる。従って、互いに所望のタイミング関係を有した上記各種クロック信号を生成することが望まれる。

図２４は、クロック生成回路の構成の一例を示す図である。図２４に示すクロック生成回路は、図２０や図２２に示す並列処理回路において用いるクロック信号を生成するために用いられる。図２４に示すクロック生成回路は、分周回路１００、タイミング調整回路１０１、リタイミング回路１０２、及びＡＮＤ回路ユニット１０３を含む。

分周回路１００は、１／２分周回路１１１、１／２分周回路１１２、及びフリップフロップ１１３乃至１１６を含む。分周回路１００は、周波数ｆ_１を有するデューティー比が５０％のクロック信号ＣＬＫＡ、ＣＬＫＡＸ、ＣＬＫＢ、及びＣＬＫＢＸを受け取る。ＣＬＫＡとＣＬＫＢとは互いに位相が９０度ずれており、ＣＬＫＡとＣＬＫＡＸとは互いに反転しており（位相が１８０度ずれており）、ＣＬＫＢとＣＬＫＢＸとは互いに反転している（位相が１８０度ずれている）。１／２分周回路１１１は、ＣＬＫＡとＣＬＫＡＸとを１／２の周波数に分周することにより、周波数ｆ_１／２を有するデューティー比が５０％のクロック信号を生成する。１／２分周回路１１２は、１／２分周回路１１１が生成したクロック信号を１／２の周波数に分周することにより、周波数ｆ_１／４を有するデューティー比が５０％のクロック信号を生成する。フリップフロップ１１３及び１１４は、ＣＬＫＡとＣＬＫＡＸとをクロック信号として受け取り、クロック信号に同期して周波数ｆ_１／２を有するデューティー比が５０％のクロック信号を取り込むことにより、クロック信号をリタイミングする。フリップフロップ１１５及び１１６は、ＣＬＫＢとＣＬＫＢＸとをクロック信号として受け取り、クロック信号に同期して周波数ｆ_１／２を有するデューティー比が５０％のクロック信号を取り込むことにより、クロック信号をリタイミングする。このようにして、分周回路１００は、周波数ｆ_１／２を有するデューティー比が５０％のクロック信号として、４５度ずつ位相が異なる４個のクロック信号を生成して出力する。なお各クロック信号は差動信号であり、正相と逆相の２つのクロック信号の対となっている。従って、周波数ｆ_１／２を有するデューティー比が５０％のクロック信号として、４５度ずつ位相が異なる８個のクロック信号が得られる。図２７にこれらクロック信号が「ｆ_１／２ ５０％ ｄｕｔｙ＜０１＞」乃至「ｆ_１／２ ５０％ ｄｕｔｙ＜０７＞」として示される。

また分周回路１００の１／２分周回路１１２が生成した周波数ｆ_１／４を有するデューティー比が５０％のクロック信号は、位相が９０度ずつ異なる４個のクロック信号であってよい。そのうちの１つが、図２７に、「ｆ_１／４ ５０％ ｄｕｔｙ＜１＞」として示される。

タイミング調整回路１０１は、図２に示したタイミング調整回路と同様の構成であってよい。タイミング調整回路１０１は、位相検出＆ローパスフィルタ１２１、遅延回路１２２、及び可変遅延回路１２３を含む。位相検出＆ローパスフィルタ１２１は、図２の位相検出器２３とローパスフィルタ２４とに相当する。遅延回路１２２は、図２の遅延回路２１に相当する。可変遅延回路１２３は、図２の可変遅延回路２２−１乃至２２−３に相当する。位相検出＆ローパスフィルタ１２１の検出器部分は、ＣＬＫＡ及びＣＬＫＡＸを遅延回路１２２により遅延させた信号と、周波数ｆ_１／２を有するデューティー比が５０％のクロック信号を可変遅延回路１２３で遅延させた信号とに応じて、クロック信号間のタイミング関係を示す検出信号を生成する。具体的には、図３に示すクロック信号と同様に、互いに９０度位相の異なる周波数ｆ_１／２を有する２つのクロック信号と、周波数ｆ_１を有するクロック信号との間のタイミング関係を示す検出信号を生成する。位相検出＆ローパスフィルタ１２１のローパスフィルタ部分は、検出器部分の生成する検出信号を入力としてローパスフィルタ処理を行う。可変遅延回路１２３は、ローパスフィルタの出力に応じて、図３に示す関係のように、周波数ｆ_１／２のクロック信号のパルスの中心位置と周波数ｆ_１のクロック信号のパルスの中心位置とが一致するように、クロック信号間の相対的なタイミング関係を調整する。可変遅延回路１２３は更に、ローパスフィルタの出力に応じて、周波数ｆ_１／４を有するデューティー比が５０％のクロック信号も、周波数ｆ_１／２を有するデューティー比が５０％のクロック信号と同じ遅延量だけ遅延させる。遅延回路１２２については、その遅延量を固定としておいてよい。

図２５は、図２４のクロック生成回路において用いられる信号の一例を示す図である。図２４に示されるＡＮＤ回路ユニット１０３は、図２５に示す関係のように、互いにパルスの中心位置が一致するように調整された周波数ｆ_１／２のクロック信号と周波数ｆ_１のクロック信号とのＡＮＤ論理を取る。これにより、周波数ｆ_１／２を有するデューティー比が２５％のクロック信号を生成する。同様にして８個のクロック信号＜７：０＞が生成され、これらのクロック信号は、図２７に示すように位相が４５度ずつずれている。

図２４に示すリタイミング回路１０２は、分周回路１００の１／２分周回路１１２により生成され、タイミング調整回路１０１により遅延調整された周波数ｆ_１／４を有するデューティー比が５０％のクロック信号を、リタイミング（タイミング調整）する。具体的には、分周回路１００により生成され、タイミング調整回路１０１により遅延調整された周波数ｆ_１／２を有するデューティー比が５０％のクロック信号のエッジと同期をとることにより、周波数ｆ_１／４のクロック信号をリタイミングする。例えば、図２５に示される周波数ｆ_１／４でデューティー比５０％のクロック信号を、周波数ｆ_１／２でデューティー比５０％のクロック信号の立ち上りエッジでフリップフロップに取り込むことにより、フリップフロップ出力としてリタイミング後の信号が得られる。

図２６は、リタイミング回路の構成の一例を示す図である。図２６に示すリタイミング回路は、フリップフロップ１４１乃至１４４を含む。フリップフロップ１４１乃至１４４の各々のクロック入力ＣＫには、周波数ｆ_１／２を有しデューティー比が５０％のクロック信号ＣＬＫが入力され、データ入力Ｄには、周波数ｆ_１／４を有しデューティー比が５０％のクロック信号ＣＬＫが入力される。＜Ｎ＞として示される周波数ｆ_１／２のクロック信号ＣＬＫは、例えば図２７に示す「ｆ_１／２ ５０％ ｄｕｔｙ＜０４＞」（Ｎ＝４の場合）である。このクロック信号の立ち上りエッジによりリタイミングすることにより、フリップフロップ１４１及び１４３の出力として、φｓ４（Ｎ＝４）及びφｈ４（Ｎ＝４）が得られる。図２１及び図２３に示されるように、φｓ４及びφｈ４は同一のタイミングのクロック信号である。

また図２６において、＜Ｎ−１＞として示される周波数ｆ_１／２のクロック信号ＣＬＫは、例えば図２７に示す「ｆ_１／２ ５０％ ｄｕｔｙ＜０３＞」（Ｎ＝４の場合）である。このクロック信号の立ち上りエッジによりリタイミングすることにより、フリップフロップ１４２の出力として、φｓｄ４（Ｎ＝４）が得られる。なおこのφｓｄ４は、図２３に示すφｓ３のことである。

また図２６において、＜Ｎ−２＞として示される周波数ｆ_１／２のクロック信号ＣＬＫは、例えば図２７に示す「ｆ_１／２ ５０％ ｄｕｔｙ＜０６＞」（Ｎ＝４の場合）である。このクロック信号の立ち上りエッジによりリタイミングすることにより、フリップフロップ１４４の出力として、φｈ４（Ｎ＝４）が得られる。図２１及び図２３に示されるように、φｈ４はφｒ４から４５度位相がずれたクロック信号である。

図２７は、図２４のクロック生成回路が生成する信号の一例を示す図である。図２７に示されるように、周波数ｆ_１／２を有しデューティー比が５０％のクロック信号φｓとしては、２２．５度ずつ位相が異なる１６個のクロック信号φｓ＜０１＞乃至φｓ＜１６＞が得られる。同様にして、図２６のリタイミング回路の動作に関連して説明したように、クロック信号φｓとタイミング的に重なる１６個のクロック信号φｈ、φｒ、φｓｄが生成される。これらのクロック信号は、φｓ＜１５：０＞、φｈ＜１５：０＞、φｒ＜１５：０＞、及びφｓｄ＜１５：０＞として、図２４に示されるようにリタイミング回路１０２から出力される。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

２１ 遅延回路
２２−１乃至２２−３ 可変遅延回路
２３ 位相検出器
２４ ローパスフィルタ
１００ 分周回路
１０１ タイミング調整回路
１０２ リタイミング回路
１０３ ＡＮＤ回路ユニット

Claims (9)

1. 第１の周波数を有するデューティー比が５０％の第１のクロック信号と、前記第１の周波数の１／２の周波数である第２の周波数を有するデューティー比が５０％の第２のクロック信号と、前記第２のクロック信号と９０度位相がずれており前記第２の周波数を有するデューティー比が５０％の第３のクロック信号とに応じて、前記第１のクロック信号と前記第２及び第３のクロック信号との間のタイミング関係を示す検出信号を生成する検出器と、
   前記検出器の生成する前記検出信号を入力とするローパスフィルタと、
   前記ローパスフィルタの出力に応じて、前記第１のクロック信号のパルスの中心位置と前記第２のクロック信号のパルスの中心位置とが一致するように、前記第１のクロック信号と前記第２のクロック信号との間の相対的なタイミング関係を調整する可変遅延回路と
   を含むタイミング調整回路。
2. 前記検出器が生成する検出信号は、前記第１のクロック信号と前記第２のクロック信号との間のタイミング関係と、前記第１のクロック信号と前記第３のクロック信号との間のタイミング関係とを示す信号であることを特徴とする請求項１記載のタイミング調整回路。
3. 前記検出信号のアサート期間は、前記第１のクロック信号、前記第２のクロック信号、及び前記第３のクロック信号が全てＬＯＷになる期間に等しく、前記検出信号のネゲート期間は、前記第１のクロック信号、前記第２のクロック信号、及び前記第３のクロック信号が全てＨＩＧＨになる期間に等しいことを特徴とする請求項１記載のタイミング調整回路。
4. 前記検出器は、
   前記第１乃至第３のクロック信号がそれぞれゲートに印加され、直列に接続された３つのＰＭＯＳトランジスタと、
   前記第１乃至第３のクロック信号がそれぞれゲートに印加され、直列に接続された３つのＮＭＯＳトランジスタと、
   前記検出信号を出力する出力端子と
   を含み、電源電圧と前記出力端子との間に前記３つのＰＭＯＳトランジスタが接続され、前記出力端子とグランド電圧との間に前記３つのＮＭＯＳトランジスタが接続されることを特徴とする請求項３記載のタイミング調整回路。
5. 前記検出器は、
   前記第１乃至第３のクロック信号を入力とし、１又は２個の第１の出力を生成する第１の論理回路と、
   前記１又は２個の第１の出力がそれぞれゲートに印加される１又は２個のＰＭＯＳトランジスタと、
   前記第１乃至第３のクロック信号を入力とし、１又は２個の第２の出力を生成する第２の論理回路と、
   前記１又は２個の第２の出力がそれぞれゲートに印加される１又は２個のＮＭＯＳトランジスタと、
   前記検出信号を出力する出力端子と
   を含み、電源電圧と前記出力端子との間に前記１又は２個のＰＭＯＳトランジスタが接続され、前記出力端子とグランド電圧との間に前記１又は２個のＮＭＯＳトランジスタが接続されることを特徴とする請求項３記載のタイミング調整回路。
6. 前記可変遅延回路は、前記ローパスフィルタの出力に応じて、前記第１のクロック信号と前記第２のクロック信号との間の相対的なタイミング関係を第１の時間幅で調整可能であると同時に、前記ローパスフィルタの出力に応じて、前記第１のクロック信号と前記第２のクロック信号との間の相対的なタイミング関係を前記第１の時間幅よりも長い第２の時間幅で調整可能であることを特徴とする請求項１乃至５何れか一項記載のタイミング調整回路。
7. 第１の周波数を有するデューティー比が５０％の第１のクロック信号を分周することにより、前記第１の周波数の１／２の周波数である第２の周波数を有するデューティー比が５０％の第２のクロック信号と、前記第２のクロック信号と９０度位相がずれており前記第２の周波数を有するデューティー比が５０％の第３のクロック信号と、前記第１の周波数の１／４の周波数である第３の周波数を有するデューティー比が５０％の第４のクロック信号とを生成する分周回路と、
   前記第１のクロック信号と、前記第２のクロック信号と、前記第３のクロック信号とに応じて、前記第１のクロック信号と前記第２及び第３のクロック信号との間のタイミング関係を示す検出信号を生成する検出器と、
   前記検出器の生成する前記検出信号を入力とするローパスフィルタと、
   前記ローパスフィルタの出力に応じて、前記第１のクロック信号のパルスの中心位置と前記第２のクロック信号のパルスの中心位置とが一致するように、前記第１のクロック信号と前記第２のクロック信号との間の相対的なタイミング関係を調整する可変遅延回路と、
   前記ローパスフィルタの出力に応じて、前記第４のクロック信号に対して、遅延量を可変に制御する可変遅延回路と、
   前記第１のクロック信号と前記第２のクロック信号とのＡＮＤ論理を取ることにより、前記第２の周波数を有するデューティー比が２５％の第５のクロック信号を生成するＡＮＤ回路と、
   を含むクロック生成回路。
8. 前記第４のクロック信号を前記第２のクロック信号に同期させるリタイミング回路を更に含むことを特徴とする請求項６記載のクロック生成回路。
9. 第１の周波数を有するデューティー比が５０％の第１のクロック信号と、前記第１の周波数の１／２の周波数である第２の周波数を有するデューティー比が５０％の第２のクロック信号と、前記第２のクロック信号と９０度位相がずれており前記第２の周波数を有するデューティー比が５０％の第３のクロック信号とに応じて、前記第１のクロック信号と前記第２及び第３のクロック信号との間のタイミング関係を示す検出信号を生成し、
   前記検出信号をローパスフィルタ処理し、
   前記ローパスフィルタ処理の出力に応じて、前記第１のクロック信号のパルスの中心位置と前記第２のクロック信号のパルスの中心位置とが一致するように、前記第１のクロック信号と前記第２のクロック信号との間の相対的なタイミング関係を調整する
   各段階を含むタイミング調整方法。

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