JP2020078072A - 受信回路並びに受信回路を用いる半導体装置及び半導体システム - Google Patents

受信回路並びに受信回路を用いる半導体装置及び半導体システム Download PDF

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Abstract

【課題】ＦＦＥ(Feed Forward Equalizer)回路を用いてポストカーソル成分の除去及び/又は相殺が可能な受信回路並びにこれを用いる半導体装置及び半導体システムを提供する。【解決手段】半導体装置２００において、受信回路は、バッファー、サンプリング回路及び等化回路を備える。バッファーは、増幅クロック信号に同期して、現在入力される受信信号を増幅して増幅信号を生成す。サンプリング回路は、サンプリングクロック信号に同期して、増幅信号をサンプリングして出力信号を生成する。等化回路は、以前に入力された受信信号から生成された増幅信号に基づき、現在入力される受信信号から生成される増幅信号の電圧レベルを変化させる。【選択図】図２

Description

本発明は、集積回路技術に関し、特に半導体装置及び半導体システムに関する。
電子装置は多くの電子構成要素を備えている。このような電子装置の中で、コンピュータシステムは半導体からなる多くの半導体装置を備えることができる。コンピュータシステムを構成する半導体装置は、クロック及びデータの転送並びに受信により互いに通信できる。コンピュータシステムの動作速度の増加とともに、半導体装置の動作速度も増加している。例えば、半導体装置間において高速のデータ通信が可能であるようにクロック信号の周波数が増加している。
半導体装置は、クロック信号に同期して外部装置にデータを転送したり、クロック信号に同期して外部装置から転送されたデータを受信したりする。クロック信号の周波数の増加により、データの転送及び受信のための時間マージンが継続減少している。また、減少したマージンに比例して、転送及び受信されるデータのアイ(Eye)又は有効ウィンドウ(Valid window)も減少している。前記半導体装置は、信号転送ラインを介して外部装置と連結できる。前記信号転送ラインを介して信号が転送される場合、信号転送ラインで発生するリフレクション(reflection)によりシグナル・インテグリティ(Signal Integrity)が減少できる。したがって、リフレクションにより発生するポストカーソル(post
cursor)成分を補償して信号のアイ又は有効ウィンドウを増加させるために、一般にＤＦＥ(Decision Feedback Equalizer)回路が用いられる。
本発明の実施例は、ＦＦＥ(Feed Forward Equalizer)回路を用いてポストカーソル成分の除去及び/又の相殺が可能な受信回路並びにこれを用いる半導体装置及び半導体システムを提供する。
本発明の実施例に係る受信回路は、増幅クロック信号に同期して、現在入力される受信信号を増幅して、第１の増幅信号及び第２の増幅信号を生成する第１のバッファーと、サンプリングクロック信号に同期して、前記第１の増幅信号及び前記第２の増幅信号をサンプリングして、出力信号を生成するサンプリング回路と、前記増幅クロック信号に同期して、以前に入力された受信信号から生成された第３及び第４の増幅信号に基づき、前記第１の増幅信号及び前記第２の増幅信号の電圧レベルを変化させる等化回路と、を備えることができる。
本発明の実施例に係る受信回路は、第１の増幅クロック信号に同期して受信信号を増幅して、第１の増幅信号及び第２の増幅信号を生成する第１のバッファーと、第２の増幅クロック信号に同期して前記受信信号を増幅して、第３の増幅信号及び第４の増幅信号を生成する第２のバッファーと、前記第１の増幅クロック信号に同期して、前記第３及び第４の増幅信号に基づき、前記第１及び第２の増幅信号の電圧レベルを変化させる第１の等化回路と、第１のサンプリングクロック信号に同期して、前記第１及び第２の増幅信号をサンプリングして、第１の出力信号を生成する第１のサンプリング回路と、を備えることができる。
本発明は、高速で等化動作を遂行させることで、シグナル・インテグリティの増加を図ることができる。
本発明は、信号を受信するためのマージンを増加させることで、半導体システムの高速動作が可能になる。
本発明の実施例に係る半導体システムの構成を示す図である。 本発明の実施例に係る半導体装置の少なくとも一部の構成要素を示す図である。 図２に示す内部クロック生成回路の構成を示す図である。 図３Ａに示すクロック信号の位相を示すタイミング図である。 本発明の実施例に係る受信回路の構成を示す図である。 図４に示す第１の等化回路の構成を示す図である。 信号転送ラインのチャンネル特性によって入力信号から生成された受信信号の波形を示す図である。 信号転送ラインのチャンネル特性によって入力信号から生成された受信信号の波形を示す図である。 本発明の実施例に係る受信回路の構成を示す図である。 本発明の実施例に係る受信回路の動作の少なくとも一部を示すタイミング図である。
図１は、本発明の実施例に係る半導体システム１の構成を示す図である。図１に示されるように、半導体システム１は、第１の半導体装置１１０及び第２の半導体装置１２０を備えることができる。第１の半導体装置１１０は、第２の半導体装置１２０が動作するのに用いられる多様な制御信号を提供できる。第１の半導体装置１１０は、多様な種類のホスト装置を備えることができる。例えば、第１の半導体装置１１０は、中央処理処置(ＣＰＵ)、グラフィック処理装置(Graphic Processing Unit、ＧＰＵ)、マルチメディアプロセッサ(Multi-Media Processor、ＭＭＰ)、デジタル信号プロセッサ(Digital Signal Processor)、アプリケーションプロセッサ(ＡＰ)及びメモリコントローラのようなホスト装置であり得る。第２の半導体装置１２０は、例えば、メモリ装置であり得るが、メモリ装置は揮発性メモリ及び非揮発性メモリを備えることができる。揮発性メモリはＳＲＡＭ(Static RAM)、ＤＲＡＭ(Dynamic RAM)、ＳＤＲＡＭ(Synchronous DRAM)を備えることができ、非揮発性メモリはＲＯＭ(Read Only Memory)、ＰＲＯＭ(Programmable ROM)、ＥＥＰＲＯＭ(Electrically Erase and Programmable ROM)、ＥＰＲＯＭ(Electrically Programmable ROM)、フラッシュメモリ、ＰＲＡＭ(Phase change RAM)、ＭＲＡＭ(Magnetic RAM)、ＲＲＡＭ（登録商標）(Resistive RAM)及びＦＲＡＭ（登録商標）(Ferroelectric RAM)等を備えることができる。
第２の半導体装置１２０は、複数のバスを介して第１の半導体装置１１０と連結できる。複数のバスは、信号の転送のための信号転送経路、リンク又はチャンネルであり得る。複数のバスは、クロックバス、データバス及びコマンドアドレスバス等を備えることができる。クロックバス及びコマンドアドレスバスは単方向バスであり得、データバスは両方向バスであり得る。図１に示されるように、第２の半導体装置１２０は、クロックバス１０１を介して第１の半導体装置１１０と連結できる。第１の半導体装置１１０は、クロックバス１０１を介してシステムクロック信号ＣＬＫを第２の半導体装置１２０に転送し、第２の半導体装置１２０は、クロックバス１０１を介してシステムクロック信号ＣＬＫが受信できる。システムクロック信号ＣＬＫは、相補信号ＣＬＫＢと共に差動信号として転送され得る。
第２の半導体装置１２０は、少なくとも一つの信号バス１０２を介して、第１の半導体装置１１０と連結できる。第１の半導体装置１１０は、信号バス１０２を介して、第２の半導体装置１２０に同期信号ＳＳを転送したり、第２の半導体装置１２０から転送された同期信号ＳＳを受信したりする。第２の半導体装置１２０は、信号バス１０２を介して、第１の半導体装置１１０から転送された同期信号ＳＳを受信したり、第１の半導体装置１１０に同期信号ＳＳを転送したりする。第１の半導体装置１１０及び第２の半導体装置１２０は、システムクロック信号ＣＬＫに同期して同期信号ＳＳを転送及び受信できる。同期信号ＳＳは、システムクロック信号ＣＬＫに同期されて転送及び受信されるいかなる種類の信号であり得、例えば、同期信号ＳＳはデータであり得る。
第１の半導体装置１１０は、クロック生成回路１１１、クロック転送器１１２、転送回路１１３及び受信回路１１４を備えることができる。クロック生成回路１１１は、システムクロック信号ＣＬＫが生成できる。クロック生成回路１１１は、例えば、ＰＬＬ(phase locked loop)回路のようなクロック生成器を備えることができる。クロック生成回路１１１は、互いに異なる複数の位相を有する複数のクロック信号を生成でき、複数のクロック信号の一部又は全部をシステムクロック信号ＣＬＫとして出力できる。クロック転送器１１２は、クロック生成回路１１１により生成されたシステムクロック信号ＣＬＫに基づき、クロックバス１０１を駆動できる。クロック転送器１１２は、クロックバス１０１を駆動することで、システムクロック信号ＣＬＫを第２の半導体装置１２０に転送できる。
転送回路１１３は、信号バス１０２と連結し、第１の半導体装置１１０の内部信号ＤＩ１に基づいて信号バス１０２を駆動できる。転送回路１１３は、信号バス１０２を駆動することで、内部信号ＤＩ１を同期信号ＳＳとして第２の半導体装置１２０に転送できる。受信回路１１４は、信号バス１０２と連結し、信号バス１０２を介して転送された同期信号ＳＳを受信して、内部信号ＤＩ１を生成できる。
第２の半導体装置１２０は、内部クロック生成回路１２２、転送回路１２３及び受信回路１２４を備えることができる。内部クロック生成回路１２２は、クロックバス１０１と連結し、クロックバス１０１を介して転送されたシステムクロック信号ＣＬＫが受信できる。内部クロック生成回路１２２は、システムクロック信号ＣＬＫを受信して、複数の内部クロック信号ＩＮＣＬＫを生成できる。内部クロック生成回路１２２は、第２の半導体装置１２０で用いられる多様な内部クロック信号ＩＮＣＬＫが生成でき、複数の内部クロック信号ＩＮＣＬＫは、互いに異なるパルス幅及び位相を有することができる。
転送回路１２３は、信号バス１０２と連結し、第２の半導体装置１２０の内部信号ＤＩ２に基づいて信号バス１０２を駆動できる。転送回路１２３は、信号バス１０２を駆動することで、内部信号ＤＩ２を同期信号ＳＳとして第１の半導体装置１１０に転送できる。転送回路１２３は、一つ又はその以上の内部クロック信号ＩＮＣＬＫをさらに受信できる。転送回路１２３は、内部クロック信号ＩＮＣＬＫに同期して、同期信号ＳＳを第１の半導体装置１１０に転送できる。受信回路１２４は、信号バス１０２と連結し、信号バス１０２を介して転送された同期信号ＳＳを受信して内部信号ＤＩ２を生成できる。受信回路１２４は、内部クロック信号ＩＮＣＬＫをさらに受信できる。受信回路１２４は、内部クロック信号ＩＮＣＬＫに基づき、同期信号ＳＳから内部信号ＤＩ２を生成できる。受信回路１２４は、互いに異なるパルス幅を有し、互いに異なる位相を有する少なくとも二つの内部クロック信号ＩＮＣＬＫに基づき、同期信号ＳＳから内部信号ＤＩ２を生成できる。
図２は、本発明の実施例に係る半導体装置２００の少なくとも一部の構成要素を示す図である。図２に示されるように、半導体装置２００は、内部クロック生成回路２１０及び受信回路２２０を備えることができる。内部クロック生成回路２１０は、図１に示される内部クロック生成回路１２２に適用でき、受信回路２２０は、図１に示される受信回路１１４、１２４の一つ以上に適用できる。内部クロック生成回路２１０は、システムクロック信号ＣＬＫを受信し、システムクロック信号ＣＬＫに基づき、複数の増幅クロック信号Ｐ１及び複数のサンプリングクロック信号Ｐ２を生成できる。複数の増幅クロック信号Ｐ１は、互いに単位位相だけの位相差を有する。単位位相は、隣接している増幅クロック信号間の位相差を意味し得る。例えば、単位位相は、システムクロック信号ＣＬＫの１８０°の位相に対応できる。しかしながら、単位位相は、増幅クロック信号の個数によって変化し得る。複数の増幅クロック信号Ｐ１は、受信回路２２０が受信する入力信号ＩＮのパルス幅以下のパルス幅を有するように生成できる。複数のサンプリングクロック信号Ｐ２は、互いに単位位相だけの位相差を有する。単位位相は隣接しているサンプリングクロック信号間の位相差を意味する。例えば、単位位相は、システムクロック信号ＣＬＫの１８０°の位相に対応できる。しかしながら、単位位相は、サンプリングクロック信号の個数によって変化し得る。複数のサンプリングクロック信号Ｐ２は、複数の増幅クロック信号Ｐ１より各々遅れ位相を有する。内部クロック生成回路２１０は、システムクロック信号ＣＬＫを分周させて、複数の増幅クロック信号Ｐ１及び複数のサンプリングクロック信号Ｐ２を生成できる。増幅クロック信号Ｐ１及びサンプリングクロック信号Ｐ２の個数は、受信回路２２０が備える受信経路の個数に対応できる。
受信回路２２０は、入力信号ＩＮを受信して複数の出力信号ＯＵＴを生成できる。入力信号ＩＮは、図１に示す信号バス１０２を介して転送される同期信号ＳＳに対応する信号であり得る。受信回路２２０は、入力信号ＩＮを受信して受信信号ＲＩＮを生成できる。受信回路２２０は、入力信号ＩＮを差動増幅して受信信号ＲＩＮを生成できる。受信回路２２０は、入力信号ＩＮを差動増幅して受信信号ＲＩＮを生成する受信器を備えることができる。入力信号ＩＮは、差動信号であり得、シングルエンド(single ended)信号であり得る。入力信号ＩＮが差動信号である場合、受信回路２２０は、差動信号として入力された入力信号ＩＮ及び相補信号ＩＮＢを差動増幅して受信信号ＲＩＮを生成できる。入力信号ＩＮがシングルエンド信号である場合、受信回路２２０は、入力信号ＩＮ及び基準電圧ＶＲＥＦを差動増幅して受信信号ＲＩＮを生成できる。基準電圧ＶＲＥＦは、入力信号ＩＮがスイングする範囲の中間に対応する電圧レベルを有することができる。入力信号ＩＮは、連続する複数の信号を含む信号ストリーム(stream)であり得る。
受信回路２２０は、複数の増幅クロック信号Ｐ１及び複数のサンプリングクロック信号Ｐ２に同期して、受信信号ＲＩＮから複数の出力信号ＯＵＴを生成できる。受信回路２２０は、複数の受信経路を備えることができる。複数の受信経路は、複数の増幅クロック信号Ｐ１の一つ及び複数のサンプリングクロック信号Ｐ２の一つを受信できる。複数の受信経路は、受信された増幅クロック信号及び受信されたサンプリングクロック信号に同期して、受信信号から複数の出力信号ＯＵＴを各々生成できる。複数の受信経路は、複数の増幅クロック信号Ｐ１に同期して、受信信号ＲＩＮを各々増幅でき、複数のサンプリングクロック信号Ｐ２に同期して、増幅された信号を各々サンプリングして、複数の出力信号ＯＵＴを生成できる。受信回路２２０が４つの受信経路を備える場合、内部クロック生成回路２１０は、４つの増幅クロック信号及び４つのサンプリングクロック信号を生成できる。
受信回路２２０は、入力信号ＩＮが転送される信号転送ラインで発生し得るリフレクションによるポストカーソルを除去及び/又は相殺させるために等化動作を遂行できる。複数の受信経路は、各々等化回路を備え、等化動作を遂行できる。等化回路は、例えば、ＦＦＥ(feed forward equalizer)回路であり得る。受信経路の等化動作は、複数の増幅クロック信号Ｐ１に同期して各々遂行できる。
図３Ａは、図２に示される内部クロック生成回路２１０の構成を示す図である。図３Ａに示されるように、内部クロック生成回路２１０は、クロック受信器３１０、分周器３２０及び受信クロック生成器３３０を備えることができる。クロック受信器３１０は、システムクロック信号ＣＬＫ及び相補信号ＣＬＫＢを差動増幅して、基準クロック信号ＲＣＬＫを生成できる。分周器３２０は、基準クロック信号ＲＣＬＫの周波数を分周して、複数の分周クロック信号を生成できる。例えば、分周器３２０は、基準クロック信号ＲＣＬＫの周波数を分周して、４つの分周クロック信号を生成できる。分周器３２０は、第１の分周クロック信号ＩＣＬＫ、第２の分周クロック信号ＱＣＬＫ、第３の分周クロック信号ＩＢＣＬＫ及び第４の分周クロック信号ＱＢＣＬＫを生成できる。第１から第４の分周クロック信号ＩＣＬＫ、ＱＣＬＫ、ＩＢＣＬＫ、ＱＢＣＬＫは、互いに９０°の位相差を有することができる。
受信クロック生成器３３０は、第１から第４の分周クロック信号ＩＣＬＫ、ＱＣＬＫ、ＩＢＣＬＫ、ＱＢＣＬＫを受信して、複数の増幅クロック信号及び複数のサンプリングクロック信号を生成できる。受信クロック生成器３３０は、第１から第４の分周クロック信号ＩＣＬＫ、ＱＣＬＫ、ＩＢＣＬＫ、ＱＢＣＬＫに基づき、第１から第４の増幅クロック信号Ｐ１＿Ｉ、Ｐ１＿Ｑ、Ｐ１＿ＩＢ、Ｐ１＿ＱＢと、第１から第４のサンプリングクロック信号Ｐ２＿Ｉ、Ｐ２＿Ｑ、Ｐ２＿ＩＢ、Ｐ２＿ＱＢとを生成できる。第１から第４の増幅クロック信号Ｐ１＿Ｉ、Ｐ１＿Ｑ、Ｐ１＿ＩＢ、Ｐ１＿ＱＢは、隣接する信号間で単位位相に対応する位相差を有することができる。単位位相は、第１から第４の分周クロック信号ＩＣＬＫ、ＱＣＬＫ、ＩＢＣＬＫ、ＱＢＣＬＫの９０°の位相に対応できる。第１から第４のサンプリングクロック信号Ｐ２＿Ｉ、Ｐ２＿Ｑ、Ｐ２＿ＩＢ、Ｐ２＿ＱＢは、隣接する信号間で単位位相に対応する位相差を有することができる。単位位相は、第１から第４の分周クロック信号ＩＣＬＫ、ＱＣＬＫ、ＩＢＣＬＫ、ＱＢＣＬＫの９０°の位相に対応できる。
図３Ｂは、図３Ａに示されるクロック信号の位相を示すタイミング図である。基準クロック信号ＲＣＬＫは、システムクロック信号ＣＬＫと実質的に同一の周波数及び位相を有することができる。第１から第４の分周クロック信号ＩＣＬＫ、ＱＣＬＫ、ＩＢＣＬＫ、ＱＢＣＬＫは、基準クロック信号ＲＣＬＫの半分に該当する周波数を有することができ、２倍の周期を有することができる。第１から第４の分周クロック信号ＩＣＬＫ、ＱＣＬＫ、ＩＢＣＬＫ、ＱＢＣＬＫは互いに９０°の位相差を有することができ、位相差は基準クロック信号ＲＣＬＫの１８０°の位相に対応できる。第１の分周クロック信号ＩＣＬＫは、基準クロック信号ＲＣＬＫの一番目の立ち上がりエッジに同期される位相を有することができる。第２の分周クロック信号ＱＣＬＫは、基準クロック信号ＲＣＬＫの一番目の立ち下がりエッジに同期される位相を有し、第１の分周クロック信号ＩＣＬＫより９０°だけ遅れ位相を有することができる。第３の分周クロック信号ＩＢＣＬＫは、基準クロック信号ＲＣＬＫの二番目の立ち上がりエッジに同期される位相を有し、第２の分周クロック信号ＱＣＬＫより９０°だけ遅れ位相を有することができる。第４の分周クロック信号ＱＢＣＬＫは、基準クロック信号ＲＣＬＫの二番目の立ち下がりエッジに同期される位相を有し、第３の分周クロック信号ＩＢＣＬＫより９０°だけ遅れ位相を有することができる。
第１から第４の増幅クロック信号Ｐ１＿Ｉ、Ｐ１＿Ｑ、Ｐ１＿ＩＢ、Ｐ１＿ＱＢは、互いに単位位相に対応する位相差を有することができ、単位位相は９０°であり得る。図２に示されるように、第１から第４の増幅クロック信号Ｐ１＿Ｉ、Ｐ１＿Ｑ、Ｐ１＿ＩＢ、Ｐ１＿ＱＢは、各々受信信号ＲＩＮのエッジ(edge)にアライン(align)されるように生成され得る。システムクロック信号ＣＬＫは、入力信号ＩＮのエッジにアラインされたり、入力信号ＩＮのセンタ(center)にアラインされたりする。システムクロック信号ＣＬＫが入力信号ＩＮのエッジにアラインされる場合、内部クロック生成回路２１０は、第１から第４の分周クロック信号ＩＣＬＫ、ＱＣＬＫ、ＩＢＣＬＫ、ＱＢＣＬＫの位相を実質的に変化させることなく、第１から第４の増幅クロック信号Ｐ１＿Ｉ、Ｐ１＿Ｑ、Ｐ１＿ＩＢ、Ｐ１＿ＱＢを生成できる。システムクロック信号ＣＬＫが入力信号ＩＮのセンタにアラインされる場合、内部クロック生成回路２１０は、第１から第４の分周クロック信号ＩＣＬＫ、ＱＣＬＫ、ＩＢＣＬＫ、ＱＢＣＬＫの位相を遅延させ、第１から第４の増幅クロック信号Ｐ１＿Ｉ、Ｐ１＿Ｑ、Ｐ１＿ＩＢ、Ｐ１＿ＱＢを生成できる。第１から第４の増幅クロック信号Ｐ１＿Ｉ、Ｐ１＿Ｑ、Ｐ１＿ＩＢ、Ｐ１＿ＱＢは、各々システムクロック信号ＣＬＫ及び/又は基準クロック信号ＲＣＬＫのパルス幅以下のパルス幅を有するように生成できる。
第１から第４のサンプリングクロック信号Ｐ２＿Ｉ、Ｐ２＿Ｑ、Ｐ２＿ＩＢ、Ｐ２＿ＱＢは、互いに単位位相に対応する位相差を有することができ、単位位相は９０°であり得る。第１のサンプリングクロック信号Ｐ２＿Ｉは、第１の増幅クロック信号Ｐ１＿Ｉより遅れ位相を有することができ、第２のサンプリングクロック信号Ｐ２＿Ｑは、第２の増幅クロック信号Ｐ１＿Ｑより遅れ位相を有することができる。第３のサンプリングクロック信号Ｐ２＿ＩＢは、第３の増幅クロック信号Ｐ１＿ＩＢより遅れ位相を有することができ、第４のサンプリングクロック信号Ｐ２＿ＱＢは、第４の増幅クロック信号Ｐ１＿ＱＢより遅れ位相を有することができる。第１から第４のサンプリングクロック信号Ｐ２＿Ｉ、Ｐ２＿Ｑ、Ｐ２＿ＩＢ、Ｐ２＿ＱＢは、各々第１から第４の分周クロック信号ＩＣＬＫ、ＱＣＬＫ、ＩＢＣＬＫ、ＱＢＣＬＫのパルス幅以下のパルス幅を有するように生成できる。
図４は、本発明の実施例に係る受信回路４００の構成を示す図である。受信回路４００は、二つの受信経路を備えることができ、図１及び図２に示す受信回路１１４、１２４、２２０に適用できる。図４に示されるように、受信回路４００は、第１の受信経路４０１及び第２の受信経路４０２を備えることができる。第１の受信経路４０１は受信信号ＲＩＮを受信して第１の出力信号ＯＵＴ１を生成でき、第２の受信経路４０２は受信信号ＲＩＮを受信して第２の出力信号ＯＵＴ２を生成できる。第１の受信経路４０１は、第１の増幅クロック信号Ｐ１＿Ｉ及び第１のサンプリングクロック信号Ｐ２＿Ｉに基づき、受信信号ＲＩＮから第１の出力信号ＯＵＴ１を生成できる。第１の受信経路４０１は、第１の増幅クロック信号Ｐ１＿Ｉに同期して受信信号ＲＩＮから増幅信号ＡＯ１、ＡＯ１Ｂを生成し、第１のサンプリングクロック信号Ｐ２＿Ｉに同期して増幅信号ＡＯ１、ＡＯ１Ｂから第１の出力信号ＯＵＴ１を生成できる。第２の受信経路４０２は、第３の増幅クロック信号Ｐ１＿ＩＢ及び第３のサンプリングクロック信号Ｐ２＿ＩＢに基づき、受信信号ＲＩＮから第２の出力信号ＯＵＴ２を生成できる。第２の受信経路４０２は、第３の増幅クロック信号Ｐ１＿ＩＢに同期して受信信号ＲＩＮから増幅信号ＡＯ２、ＡＯ２Ｂを生成し、第３のサンプリングクロック信号Ｐ２＿ＩＢに同期して増幅信号ＡＯ２、ＡＯ２Ｂから第２の出力信号ＯＵＴ２を生成できる。
第３の増幅クロック信号Ｐ１＿ＩＢは、第１の増幅クロック信号Ｐ１＿Ｉと１８０°の位相差を有することができる。第３のサンプリングクロック信号Ｐ２＿ＩＢは、第１のサンプリングクロック信号Ｐ２＿Ｉと１８０°の位相差を有することができる。第１の受信経路４０１は、第２の受信経路４０２で生成された増幅信号ＡＯ２、ＡＯ２Ｂに基づいて等化動作が遂行できる。第２の受信経路４０２は、第１の受信経路４０１で生成された増幅信号ＡＯ１、ＡＯ１Ｂに基づいて等化動作を遂行できる。
図４に示すように、受信回路４００は受信器４０５をさらに備えることができる。受信器４０５は、入力信号ＩＮを受信して受信信号ＲＩＮを生成できる。入力信号ＩＮは、相補信号ＩＮＢとともに差動信号として入力されることができ、シングルエンド信号として入力されることもできる。受信器４０５は、入力信号対(ＩＮ、ＩＮＢ)又は入力信号ＩＮ及び基準電圧ＶＲＥＦを差動増幅して受信信号ＲＩＮを生成できる。受信信号ＲＩＮは、相補信号ＲＩＮＢとともに差動信号として生成されることができる。
図４に示されるように、第１の受信経路４０１は、第１のバッファー４１１、第１のサンプリング回路４１２及び第１の等化回路４１３を備えることができる。第１のバッファー４１１は、受信信号ＲＩＮ、ＲＩＮＢ及び第１の増幅クロック信号Ｐ１＿Ｉを受信できる。第１のバッファー４１１は、第１の増幅クロック信号Ｐ１＿Ｉに同期して受信信号ＲＩＮ、ＲＩＮＢを増幅できる。第１のバッファー４１１は、受信信号ＲＩＮ、ＲＩＮＢを増幅して、第１の増幅信号ＡＯ１及び第２の増幅信号ＡＯ１Ｂを生成できる。第２の増幅信号ＡＯ１Ｂは、第１の増幅信号ＡＯ１の相補信号であり得る。第１のサンプリング回路４１２は、第１の増幅信号ＡＯ１、第２の増幅信号ＡＯ１Ｂ及び第１のサンプリングクロック信号Ｐ２＿Ｉを受信できる。第１のサンプリング回路４１２は、第１のサンプリングクロック信号Ｐ２＿Ｉに同期して、第１及び第２の増幅信号ＡＯ１、ＡＯ１Ｂをサンプリングできる。第１のサンプリング回路４１２は、第１及び第２の増幅信号ＡＯ１、ＡＯ１Ｂをサンプリングして、第１の出力信号ＯＵＴ１を生成できる。第１の等化回路４１３は、第２の受信経路４０２で生成された信号に基づき、第１の受信経路４０１の等化動作を遂行できる。第１の等化回路４１３は、第１の増幅クロック信号Ｐ１＿Ｉに同期して等化動作を遂行できる。
第２の受信経路４０２は、第２のバッファー４２１、第２のサンプリング回路４２２及び第２の等化回路４２３を備えることができる。第２のバッファー４２１は、受信信号ＲＩＮ、ＲＩＮＢ及び第３の増幅クロック信号Ｐ１＿ＩＢを受信できる。第２のバッファー４２１は、第３の増幅クロック信号Ｐ１＿ＩＢに同期して受信信号ＲＩＮ、ＲＩＮＢを増幅できる。第２のバッファー４２１は、受信信号ＲＩＮ、ＲＩＮＢを増幅して、第３の増幅信号ＡＯ２及び第４の増幅信号ＡＯ２Ｂを生成できる。第４の増幅信号ＡＯ２Ｂは、第３の増幅信号ＡＯ２の相補信号であり得る。第２のサンプリング回路４２２は、第３の増幅信号ＡＯ２、第４の増幅信号ＡＯ２Ｂ及び第３のサンプリングクロック信号Ｐ２＿ＩＢを受信できる。第２のサンプリング回路４２２は、第３のサンプリングクロック信号Ｐ２＿ＩＢに同期して、第３及び第４の増幅信号ＡＯ２、ＡＯ２Ｂをサンプリングできる。第２のサンプリング回路４２２は、第３及び第４の増幅信号ＡＯ２、ＡＯ２Ｂをサンプリングして、第２の出力信号ＯＵＴ２を生成できる。第２の等化回路４２３は、第１の受信経路４０１で生成された信号に基づき、第２の受信経路４０２の等化動作を遂行できる。第２の等化回路４２３は、第３の増幅クロック信号Ｐ１＿ＩＢに同期して等化動作を遂行できる。
第１の等化回路４１３は、以前に入力された受信信号から生成された増幅信号に基づき、現在入力される受信信号から生成される増幅信号の電圧レベルを変化させることができる。以前に入力された受信信号は、第３の増幅クロック信号Ｐ１＿ＩＢがイネーブルされたとき、第２のバッファー４２１が受信する受信信号ＲＩＮ、ＲＩＮＢであり得る。以前に入力された受信信号から生成された増幅信号は、第２のバッファー４２１が第３の増幅クロック信号Ｐ１＿ＩＢに同期して、受信信号ＲＩＮ、ＲＩＮＢを増幅して生成した第３及び第４の増幅信号ＡＯ２、ＡＯ２Ｂであり得る。現在入力される受信信号は、第１の増幅クロック信号Ｐ１＿Ｉがイネーブルされるとき、第１のバッファー４１１が受信する受信信号ＲＩＮ、ＲＩＮＢであり得る。現在入力される受信信号から生成される増幅信号は、第１のバッファー４１１が第１の増幅クロック信号Ｐ１＿Ｉに同期して、受信信号ＲＩＮ、ＲＩＮＢを増幅して生成した第１及び第２の増幅信号ＡＯ１、ＡＯ１Ｂであり得る。具体的には、第１の等化回路４１３は、第２の受信経路４０２で生成された第３の増幅信号ＡＯ２及び第４の増幅信号ＡＯ２Ｂに基づいて等化動作を遂行できる。第１の等化回路４１３は、第１の増幅クロック信号Ｐ１＿Ｉに同期して、第３及び第４の増幅信号ＡＯ２、ＡＯ２Ｂに基づき、第１及び第２の増幅信号ＡＯ１、ＡＯ１Ｂの電圧レベルを変化させることができる。第１の等化回路４１３は、信号ラインＳＬ２、ＳＬ２Ｂと連結することができ、信号ラインＳＬ２、ＳＬ２Ｂを介して第３及び第４の増幅信号ＡＯ２、ＡＯ２Ｂを受信できる。
第２の等化回路４２３は、以前に入力された受信信号から生成された増幅信号に基づき、現在入力される受信信号から生成される増幅信号の電圧レベルを変化させることができる。以前に入力された受信信号は、第１の増幅クロック信号Ｐ１＿Ｉがイネーブルされたとき、第１のバッファー４１１が受信する受信信号ＲＩＮ、ＲＩＮＢであり得る。以前に入力された受信信号から生成された増幅信号は、第１のバッファー４１１が第１の増幅クロック信号Ｐ１＿Ｉに同期して、受信信号ＲＩＮ、ＲＩＮＢを増幅して生成した第１及び第２の増幅信号ＡＯ１、ＡＯ１Ｂであり得る。現在入力される受信信号は、第３の増幅クロック信号Ｐ１＿ＩＢがイネーブルされるとき、第２のバッファー４２１が受信する受信信号ＲＩＮ、ＲＩＮＢであり得る。現在入力される受信信号から生成される増幅信号は、第２のバッファー４２１が第３の増幅クロック信号Ｐ１＿ＩＢに同期して、受信信号ＲＩＮ、ＲＩＮＢを増幅して生成した第３及び第４の増幅信号ＡＯ２、ＡＯ２Ｂであり得る。具体的には、第２の等化回路４２３は、第１の増幅信号ＡＯ１及び第２の増幅信号ＡＯ１Ｂに基づいて等化動作を遂行できる。第２の等化回路４２３は、第３の増幅クロック信号Ｐ１＿ＩＢに同期して、第１及び第２の増幅信号ＡＯ１、ＡＯ１Ｂに基づき、第３及び第４の増幅信号ＡＯ２、ＡＯ２Ｂの電圧レベルを変化させることができる。第２の等化回路４２３は、信号ラインＳＬ１、ＳＬ１Ｂと連結することができ、信号ラインＳＬ１、ＳＬ１Ｂを介して第１及び第２の増幅信号ＡＯ１、ＡＯ１Ｂを受信できる。
一般に、従来の受信回路は、ＤＦＥ(Decision Feedback Equalizer)方式を用い、サンプリング回路の出力を用いて等化動作を遂行する。しかしながら、本発明の実施例に係る等化回路は、以前に入力された受信信号から生成された増幅信号に基づき、現在入力される受信信号から生成される増幅信号に対する等化動作を遂行できる。また、増幅クロック信号に同期して、増幅信号が生成される時点に合わせて、増幅クロック信号に同期して等化動作を遂行できる。本発明の実施例に係る受信回路４００は、サンプリング回路の出力を用いることなく、ＤＦＥ(Decision Feedback Equalizer)方式を用いて高速で等化動作が遂行できる。したがって、高速で動作する半導体システムに用いられるのに適合した受信回路を提供できる。
図４に示されるように、第１の受信経路４０１は、第１の同期スイッチ４１４、第１のプリチャージ部４１５及び第１の安定化部４１６をさらに備えることができる。第１の同期スイッチ４１４は、第１の増幅クロック信号Ｐ１＿Ｉを受信できる。第１の同期スイッチ４１４は、第１の増幅クロック信号Ｐ１＿Ｉに同期して、第１及び第２の増幅信号ＡＯ１、ＡＯ１Ｂを第１のサンプリング回路４１２に出力できる。第１の同期スイッチ４１４は、第１の増幅クロック信号Ｐ１＿Ｉに同期してターンオンされたとき、第１及び第２の増幅信号ＡＯ１、ＡＯ１Ｂを各々信号ラインＳＬ１、ＳＬ１Ｂに出力できる。信号ラインＳＬ１、ＳＬ１Ｂは、第１のサンプリング回路４１２と連結できる。第１の同期スイッチ４１４は、第１の増幅クロック信号Ｐ１＿Ｉに基づき、第１の増幅信号ＡＯ１を信号ラインＳＬ１に出力し、第２の増幅信号ＡＯ１Ｂを信号ラインＳＬ１Ｂに出力できる。
第１のプリチャージ部４１５は、第１のプリチャージ信号ＰＣＧＩを受信できる。第１のプリチャージ部４１５は、第１のプリチャージ信号ＰＣＧＩに基づき、信号ラインＳＬ１、ＳＬ１Ｂの電圧レベルをプリチャージさせることができる。第１のプリチャージ部４１５は、第１のプリチャージ信号ＰＣＧＩに基づき、信号ラインＳＬ１、ＳＬ１Ｂ上の第１及び第２の増幅信号ＡＯ１、ＡＯ１Ｂをプリチャージさせることができる。第１のプリチャージ部４１５は、高電圧ＶＨを受信し、第１のプリチャージ信号ＰＣＧＩに基づき、信号ラインＳＬ１、ＳＬ１Ｂを高電圧ＶＨのレベルにプリチャージさせることができる。第１のプリチャージ部４１５は、第１のサンプリング回路４１２が信号ラインＳＬ１、ＳＬ１Ｂ上の第１及び第２の増幅信号ＡＯ１、ＡＯ１Ｂをサンプリングして、第１の出力信号ＯＵＴ１を生成した後、信号ラインＳＬ１、ＳＬ１Ｂをプリチャージさせることができる。第１のプリチャージ信号ＰＣＧＩは、第１のサンプリングクロック信号Ｐ２＿Ｉより遅くイネーブルされるパルス信号であり得る。第１の安定化部４１６は、信号ラインＳＬ１、ＳＬ１Ｂの電圧レベルを安定化させることができる。第１の安定化部４１６は、信号ラインＳＬ１、ＳＬ１Ｂ及び低電圧ＶＬの端子を連結するキャパシタを備えることができる。低電圧ＶＬは、高電圧ＶＨより低いレベルを有することができる。
図４に示されるように、第２の受信経路４０２は、第２の同期スイッチ４２４、第２のプリチャージ部４２５及び第２の安定化部４２６をさらに備えることができる。第２の同期スイッチ４２４は、第３の増幅クロック信号Ｐ１＿ＩＢを受信できる。第２の同期スイッチ４２４は、第３の増幅クロック信号Ｐ１＿ＩＢに同期して、第３及び第４の増幅信号ＡＯ２、ＡＯ２Ｂを第２のサンプリング回路４２２に出力できる。第２の同期スイッチ４２４は、第３の増幅クロック信号Ｐ１＿ＩＢに同期してターンオンされたとき、第３及び第４の増幅信号ＡＯ２、ＡＯ２Ｂを各々信号ラインＳＬ２、ＳＬ２Ｂに出力できる。信号ラインＳＬ２、ＳＬ２Ｂは、第２のサンプリング回路４２２と連結できる。第２の同期スイッチ４２４は、第３の増幅クロック信号Ｐ１＿ＩＢに基づき、第３の増幅信号ＡＯ２を信号ラインＳＬ２に出力し、第４の増幅信号ＡＯ２Ｂを信号ラインＳＬ２Ｂに出力できる。
第２のプリチャージ部４２５は、第２のプリチャージ信号ＰＣＧＩＢを受信できる。第２のプリチャージ部４２５は、第２のプリチャージ信号ＰＣＧＩＢに基づき、信号ラインＳＬ２、ＳＬ２Ｂの電圧レベルをプリチャージさせることができる。第２のプリチャージ部４２５は、第２のプリチャージ信号ＰＣＧＩＢに基づき、信号ラインＳＬ２、ＳＬ２Ｂ上の第３及び第４の増幅信号ＡＯ２、ＡＯ２Ｂをプリチャージさせることができる。第２のプリチャージ部４２５は、高電圧ＶＨを受信し、第２のプリチャージ信号ＰＣＧＩＢに基づき、信号ラインＳＬ２、ＳＬ２Ｂを高電圧ＶＨのレベルにプリチャージさせることができる。第２のプリチャージ部４２５は、第２のサンプリング回路４２２が信号ラインＳＬ２、ＳＬ２Ｂ上の第３及び第４の増幅信号ＡＯ２、ＡＯ２Ｂをサンプリングして、第２の出力信号ＯＵＴ２を生成した後、信号ラインＳＬ２、ＳＬ２Ｂをプリチャージさせることができる。第２のプリチャージ信号ＰＣＧＩＢは、第３のサンプリングクロック信号Ｐ２＿ＩＢより遅くイネーブルされるパルス信号であり得る。第２の安定化部４２６は、信号ラインＳＬ２、ＳＬ２Ｂの電圧レベルを安定化させることができる。第２の安定化部４２６は、信号ラインＳＬ２、ＳＬ２Ｂ及び低電圧ＶＬの端子を連結するキャパシタを備えることができる。
図５は、図４に示される第１の等化回路４１３の構成を示す図である。図４に示される第２の等化回路４２３は、入力信号及び出力信号を除いて第１の等化回路４１３と同一の構造を有することができる。図５に示されるように、第１の等化回路４１３は、入力選択器５１１、第１のトランジスタ５２１、第２のトランジスタ５２２、第３のトランジスタ５２３及び電流源５３１を備えることができる。入力選択器５１１は、信号ラインＳＬ２及び信号ラインＳＬ２Ｂと連結できる。入力選択器５１１は、制御信号Ｓｉｇｎを受信できる。入力選択器５１１は、制御信号Ｓｉｇｎに基づき、信号ラインＳＬ２、ＳＬ２Ｂを第１の入力ラインＩＬ１及び第２の入力ラインＩＬ１Ｂと各々連結できる。例えば、制御信号Ｓｉｇｎが第１のレベルである場合、入力選択器５１１は、信号ラインＳＬ２を第１の入力ラインＩＬ１と連結し、信号ラインＳＬ２Ｂを第２の入力ラインＩＬ１Ｂと連結できる。反対に、制御信号Ｓｉｇｎが第２のレベルである場合、入力選択器５１１は、信号ラインＳＬ２を第２の入力ラインＩＬ１Ｂと連結し、信号ラインＳＬ２Ｂを第１の入力ラインＩＬ１と連結できる。
制御信号Ｓｉｇｎは、図４において入力信号ＩＮが転送される信号転送ラインのチャンネル特性によって第１のレベル又は第２のレベルを有することができる。チャンネル特性は第１の特性及び第２の特性を有することができる。図６Ａ及び図６Ｂは、信号転送ラインのチャンネル特性によって入力信号から生成された受信信号の波形を示す図である。図６Ａ及び図６Ｂに示されるように、信号転送ラインのチャンネル特性によってリフレクションを発生でき、入力信号ＩＮから生成された受信信号ＲＩＮにはポストカーソルを発生できる。受信信号ＲＩＮのメーンカーソル(main cursor)が正(positive)の値を有するとき、第１のポストカーソルはチャンネル特性によって負(negative)の値及び正の値の一つを有することができる。図６Ａに示されるように、第１の特性は、入力信号ＩＮから生成された受信信号ＲＩＮの第１のポストカーソルが負の値を有する場合であり得る。チャンネル特性が第１の特性である場合、除去及び/又は相殺されなければならない主要リフレクション成分は、負の値を有する第１のポストカーソルであり得る。図６Ｂに示されるように、第２の特性は、入力信号ＩＮから生成された受信信号ＲＩＮの第１のポストカーソルが正の値を有する場合であり得る。チャンネル特性が第２の特性である場合、除去及び/又は相殺されなければならない主要リフレクション成分は、正の値を有する第１のポストカーソルであり得る。
第１の等化回路４１３は、受信信号ＲＩＮの主要リフレクション成分を除去及び/又は相殺させる等化動作を遂行できる。チャンネル特性が第１の特性を有する場合、第１の等化回路４１３は、負の値を有する第１のポストカーソルを除去及び/又は相殺させる等化動作を遂行できる。チャンネル特性が第２の特性を有する場合、第１の等化回路４１３は、正の値を有する第１のポストカーソルを除去及び/又は相殺させる等化動作を遂行できる。チャンネル特性が第１の特性を有する場合、制御信号Ｓｉｇｎは第１のレベルを有することができる。チャンネル特性が第２の特性を有する場合、制御信号Ｓｉｇｎは第２のレベルを有することができる。
第１のトランジスタ５２１は、第１の入力ラインＩＬ１と連結し、第１の入力ラインＩＬ１を介して転送された信号に基づき、第１の増幅信号ＡＯ１の電圧レベルを変化させることができる。第１のトランジスタ５２１はＮチャンネルモストランジスタであり得る。第１のトランジスタ５２１のゲートは第１の入力ラインＩＬ１と連結し、ドレインが第１の増幅信号ＡＯ１と連結し、ソースが共通ノードＣＮと連結できる。第２のトランジスタ５２２は、第２の入力ラインＩＬ１Ｂと連結し、第２の入力ラインＩＬ１Ｂを介して転送された信号に基づき、第２の増幅信号ＡＯ１Ｂの電圧レベルを変化させることができる。第２のトランジスタ５２２はＮチャンネルモストランジスタであり得る。第２のトランジスタ５２２のゲートは第２の入力ラインＩＬ１Ｂと連結し、ドレインが第２の増幅信号ＡＯ１Ｂと連結し、ソースが共通ノードＣＮと連結できる。
第３のトランジスタ５２３は、第１の増幅クロック信号Ｐ１＿Ｉに基づき、共通ノードＣＮから低電圧ＶＬの端子までの電流経路を形成できる。第３のトランジスタ５２３はＮチャンネルモストランジスタであり得る。第３のトランジスタ５２３は、ゲートに第１の増幅クロック信号Ｐ１＿Ｉを受信し、ドレインが共通ノードＣＮと連結し、ソースが電流源５３１を介して低電圧ＶＬの端子と連結できる。電流源５３１は、一定の正の電流が共通ノードＣＮから低電圧ＶＬの端子に流れるようにできる。電流源５３１は可変電流源であり得、電流源５３１を介して流れる一定の電流の量は可変にできる。
制御信号Ｓｉｇｎが第１のレベルである場合、入力選択器５１１は、信号ラインＳＬ２を第１の入力ラインＩＬ１と連結し、信号ラインＳＬ２Ｂを第２の入力ラインＩＬ１Ｂと連結できる。したがって、第１の等化回路４１３は、信号ラインＳＬ２上の第３の増幅信号ＡＯ２に基づき、第１の増幅信号ＡＯ１の電圧レベルを変化させることができ、信号ラインＳＬ２Ｂ上の第４の増幅信号ＡＯ２Ｂに基づき、第２の増幅信号ＡＯ１Ｂの電圧レベルを変化させることができる。制御信号Ｓｉｇｎが第２のレベルである場合、入力選択器５１１は、信号ラインＳＬ２Ｂを第１の入力ラインＩＬ１と連結し、信号ラインＳＬ２を第２の入力ラインＩＬ１Ｂと連結できる。したがって、第１の等化回路４１３は、信号ラインＳＬ２上の第３の増幅信号ＡＯ２に基づき、第２の増幅信号ＡＯ１Ｂの電圧レベルを変化させることができ、信号ラインＳＬ２Ｂ上の第４の増幅信号ＡＯ２Ｂに基づき、第１の増幅信号ＡＯ１の電圧レベルを変化させることができる。
図７は、本発明の実施例に係る受信回路７００の構成を示す図である。受信回路７００は、図１及び図２に示される受信回路１１４、１２４、２２０に適用できる。図７に示されるように、受信回路７００は、受信器７０５、第１の受信経路７０１、第２の受信経路７０２、第３の受信経路７０３及び第４の受信経路７０４を備えることができる。受信器７０５は、入力信号対(ＩＮ、ＩＮＢ)又は入力信号ＩＮ及び基準電圧ＶＲＥＦを差動増幅して受信信号ＲＩＮ、ＲＩＮＢを生成できる。第１の受信経路７０１は、受信信号ＲＩＮ、ＲＩＮＢを受信して第１の出力信号ＯＵＴ１を生成でき、第２の受信経路７０２は、受信信号ＲＩＮ、ＲＩＮＢを受信して第２の出力信号ＯＵＴ２を生成できる。第３の受信経路７０３は、受信信号ＲＩＮ、ＲＩＮＢを受信して第３の出力信号ＯＵＴ３を生成でき、第４の受信経路７０４は、受信信号ＲＩＮ、ＲＩＮＢを受信して第４の出力信号ＯＵＴ４を生成できる。
第１の受信経路７０１は、第１の増幅クロック信号Ｐ１＿Ｉ及び第１のサンプリングクロック信号Ｐ２＿Ｉに基づき、受信信号ＲＩＮ、ＲＩＮＢから第１の出力信号ＯＵＴ１を生成できる。第１の受信経路７０１は、第１の増幅クロック信号Ｐ１＿Ｉに同期して受信信号ＲＩＮ、ＲＩＮＢから増幅信号を生成し、第１のサンプリングクロック信号Ｐ２＿Ｉに同期して増幅信号から第１の出力信号ＯＵＴ１を生成できる。第２の受信経路７０２は、第２の増幅クロック信号Ｐ１＿Ｑ及び第２のサンプリングクロック信号Ｐ２＿Ｑに基づき、受信信号ＲＩＮ、ＲＩＮＢから第２の出力信号ＯＵＴ２を生成できる。第２の受信経路７０２は、第２の増幅クロック信号Ｐ１＿Ｑに同期して受信信号ＲＩＮ、ＲＩＮＢから増幅信号を生成し、第２のサンプリングクロック信号Ｐ２＿Ｑに同期して増幅信号から第２の出力信号ＯＵＴ２を生成できる。
第３の受信経路７０３は、第３の増幅クロック信号Ｐ１＿ＩＢ及び第３のサンプリングクロック信号Ｐ２＿ＩＢに基づき、受信信号ＲＩＮ、ＲＩＮＢから第３の出力信号ＯＵＴ３を生成できる。第３の受信経路７０３は、第３の増幅クロック信号Ｐ１＿ＩＢに同期して受信信号ＲＩＮ、ＲＩＮＢから増幅信号を生成し、第３のサンプリングクロック信号Ｐ２＿ＩＢに同期して増幅信号から第３の出力信号ＯＵＴ３を生成できる。第４の受信経路７０４は、第４の増幅クロック信号Ｐ１＿ＱＢ及び第４のサンプリングクロック信号Ｐ２＿ＱＢに基づき、受信信号ＲＩＮ、ＲＩＮＢから第４の出力信号ＯＵＴ４を生成できる。第４の受信経路７０４は、第４の増幅クロック信号Ｐ１＿ＱＢに同期して受信信号ＲＩＮ、ＲＩＮＢから増幅信号を生成し、第４のサンプリングクロック信号Ｐ２＿ＱＢに同期して増幅信号から第４の出力信号ＯＵＴ４を生成できる。
第１の受信経路７０１は、第１のバッファー７１１、第１のサンプリング回路７１２及び第１の等化回路７１３を備えることができる。第１のバッファー７１１は、第１の増幅クロック信号Ｐ１＿Ｉに同期して受信信号ＲＩＮ、ＲＩＮＢを増幅し、第１の増幅信号ＡＯ１及び第２の増幅信号ＡＯ１Ｂを生成できる。第１のサンプリング回路７１２は、第１のサンプリングクロック信号Ｐ２＿Ｉに同期して、第１及び第２の増幅信号ＡＯ１、ＡＯ１Ｂに基づき、第１の出力信号ＯＵＴ１を生成できる。第１のサンプリング回路７１２は、第１及び第２の増幅信号ＡＯ１、ＡＯ１Ｂをサンプリングして、第１の出力信号ＯＵＴ１を生成できる。第１の等化回路７１３は、第４の受信経路７０４で生成された信号に基づき、第１及び第２の増幅信号ＡＯ１、ＡＯ１Ｂに対する等化動作を遂行できる。
第１の受信経路７０１は、第１の同期スイッチ７１４、第１のプリチャージ部７１５及び第１の安定化部７１６をさらに備えることができる。第１の同期スイッチ７１４は、第１の増幅クロック信号Ｐ１＿Ｉに同期して、第１及び第２の増幅信号ＡＯ１、ＡＯ１Ｂを第１のサンプリング回路７１２に出力できる。第１の同期スイッチ７１４は、第１の増幅クロック信号Ｐ１＿Ｉに同期して、第１及び第２の増幅信号ＡＯ１、ＡＯ１Ｂを各々信号ラインＳＬ１、ＳＬ１Ｂに出力できる。第１のサンプリング回路７１２は、信号ラインＳＬ１、ＳＬ１Ｂを介して第１及び第２の増幅信号ＡＯ１、ＡＯ１Ｂを受信できる。第１のプリチャージ部７１５は、第１のプリチャージ信号ＰＣＧＩに基づき、信号ラインＳＬ１、ＳＬ１Ｂをプリチャージさせることができる。第１のプリチャージ部７１５は、第１のプリチャージ信号ＰＣＧＩがイネーブルされたとき、信号ラインＳＬ１、ＳＬ１Ｂを高電圧ＶＨで駆動でき、信号ラインＳＬ１、ＳＬ１Ｂ上の第１及び第２の増幅信号ＡＯ１、ＡＯ１Ｂをプリチャージさせることができる。第１のプリチャージ信号ＰＣＧＩは、第１のサンプリングクロック信号Ｐ２＿Ｉがイネーブルされた後にイネーブルされることができる。第１の安定化部７１６は、低電圧ＶＬの端子と連結するキャパシタを備えることができ、信号ラインＳＬ１、ＳＬ１Ｂの電圧レベルを安定化させることができる。
第２の受信経路７０２は、第２のバッファー７２１、第２のサンプリング回路７２２及び第２の等化回路７２３を備えることができる。第２のバッファー７２１は、第２の増幅クロック信号Ｐ１＿Ｑに同期して受信信号ＲＩＮ、ＲＩＮＢを増幅して、第３の増幅信号ＡＯ２及び第４の増幅信号ＡＯ２Ｂを生成できる。第２のサンプリング回路７２２は、第２のサンプリングクロック信号Ｐ２＿Ｑに同期して、第３及び第４の増幅信号ＡＯ２、ＡＯ２Ｂに基づき、第２の出力信号ＯＵＴ２を生成できる。第２のサンプリング回路７２２は、第３及び第４の増幅信号ＡＯ２、ＡＯ２Ｂをサンプリングして、第２の出力信号ＯＵＴ２を生成できる。第２の等化回路７２３は、第１の受信経路７０１で生成された信号に基づき、第３及び第４の増幅信号ＡＯ２、ＡＯ２Ｂに対する等化動作を遂行できる。第２の等化回路７２３は、第２の増幅クロック信号Ｐ１＿Ｑ、第１の増幅信号ＡＯ１及び第２の増幅信号ＡＯ１Ｂを受信できる。第２の等化回路７２３は、第２の増幅クロック信号Ｐ１＿Ｑに同期して、第１及び第２の増幅信号ＡＯ１、ＡＯ１Ｂに基づき、第３及び第４の増幅信号ＡＯ２、ＡＯ２Ｂの電圧レベルを変化させることができる。第２の等化回路７２３は、信号ラインＳＬ１、ＳＬ１Ｂと連結し、第１及び第２の増幅信号ＡＯ１、ＡＯ１Ｂを受信できる。
第２の受信経路７０２は、第２の同期スイッチ７２４、第２のプリチャージ部７２５及び第２の安定化部７２６をさらに備えることができる。第２の同期スイッチ７２４は、第２の増幅クロック信号Ｐ１＿Ｑに同期して、第３及び第４の増幅信号ＡＯ２、ＡＯ２Ｂを第２のサンプリング回路７２２に出力できる。第２の同期スイッチ７２４は、第２の増幅クロック信号Ｐ１＿Ｑに同期して、第３及び第４の増幅信号ＡＯ２、ＡＯ２Ｂを信号ラインＳＬ２、ＳＬ２Ｂに出力できる。第２のサンプリング回路７２２は、信号ラインＳＬ２、ＳＬ２Ｂを介して第３及び第４の増幅信号ＡＯ２、ＡＯ２Ｂを受信できる。第２のプリチャージ部７２５は、第２のプリチャージ信号ＰＣＧＱに基づき、信号ラインＳＬ２、ＳＬ２Ｂをプリチャージさせることができる。第２のプリチャージ部７２５は、第２のプリチャージ信号ＰＣＧＱがイネーブルされたとき、信号ラインＳＬ２、ＳＬ２Ｂを高電圧ＶＨで駆動でき、信号ラインＳＬ２、ＳＬ２Ｂ上の第３及び第４の増幅信号ＡＯ２、ＡＯ２Ｂをプリチャージさせることができる。第２のプリチャージ信号ＰＣＧＱは、第２のサンプリングクロック信号Ｐ２＿Ｑがイネーブルされた後にイネーブルされることができる。第２の安定化部７２６は、低電圧ＶＬの端子と連結するキャパシタを備えることができ、信号ラインＳＬ２、ＳＬ２Ｂの電圧レベルを安定化させることができる。
第３の受信経路７０３は、第３のバッファー７３１、第３のサンプリング回路７３２及び第３の等化回路７３３を備えることができる。第３のバッファー７３１は、第３の増幅クロック信号Ｐ１＿ＩＢに同期して受信信号ＲＩＮ、ＲＩＮＢを増幅して、第５の増幅信号ＡＯ３及び第６の増幅信号ＡＯ３Ｂを生成できる。第３のサンプリング回路７３２は、第３のサンプリングクロック信号Ｐ２＿ＩＢに同期して、第５及び第６の増幅信号ＡＯ３、ＡＯ３Ｂに基づき、第３の出力信号ＯＵＴ３を生成できる。第３のサンプリング回路７３２は、第５及び第６の増幅信号ＡＯ３、ＡＯ３Ｂをサンプリングして、第３の出力信号ＯＵＴ３を生成できる。第３の等化回路７３３は、第２の受信経路７０２で生成された信号に基づき、第５及び第６の増幅信号ＡＯ３、ＡＯ３Ｂに対する等化動作を遂行できる。第３の等化回路７３３は、第３の増幅クロック信号Ｐ１＿ＩＢ、第３の増幅信号ＡＯ２及び第４の増幅信号ＡＯ２Ｂを受信できる。第３の等化回路７３３は、第３の増幅クロック信号Ｐ１＿ＩＢに同期して、第３及び第４の増幅信号ＡＯ２、ＡＯ２Ｂに基づき、第５及び第６の増幅信号ＡＯ３、ＡＯ３Ｂの電圧レベルを変化させることができる。第３の等化回路７３３は、信号ラインＳＬ２、ＳＬ２Ｂと連結し、第３及び第４の増幅信号ＡＯ２、ＡＯ２Ｂを受信できる。
第３の受信経路７０３は、第３の同期スイッチ７３４、第３のプリチャージ部７３５及び第３の安定化部７３６をさらに備えることができる。第３の同期スイッチ７３４は、第３の増幅クロック信号Ｐ１＿ＩＢに同期して、第５及び第６の増幅信号ＡＯ３、ＡＯ３Ｂを第３のサンプリング回路７３２に出力できる。第３の同期スイッチ７３４は、第３の増幅クロック信号Ｐ１＿ＩＢに同期して、第５及び第６の増幅信号ＡＯ３、ＡＯ３Ｂを信号ラインＳＬ３、ＳＬ３Ｂに出力できる。第３のサンプリング回路７３２は、信号ラインＳＬ３、ＳＬ３Ｂを介して第５及び第６の増幅信号ＡＯ３、ＡＯ３Ｂを受信できる。第３のプリチャージ部７３５は、第３のプリチャージ信号ＰＣＧＩＢに基づき、信号ラインＳＬ３、ＳＬ３Ｂをプリチャージさせることができる。第３のプリチャージ部７３５は、第３のプリチャージ信号ＰＣＧＩＢがイネーブルされたとき、信号ラインＳＬ３、ＳＬ３Ｂを高電圧ＶＨで駆動でき、信号ラインＳＬ３、ＳＬ３Ｂ上の第５及び第６の増幅信号ＡＯ３、ＡＯ３Ｂをプリチャージさせることができる。第３のプリチャージ信号ＰＣＧＩＢは、第３のサンプリングクロック信号Ｐ２＿ＩＢがイネーブルされた後にイネーブルされることができる。第３の安定化部７３６は、低電圧ＶＬの端子と連結するキャパシタを備えることができ、信号ラインＳＬ３、ＳＬ３Ｂの電圧レベルを安定化させることができる。
第４の受信経路７０４は、第４のバッファー７４１、第４のサンプリング回路７４２及び第４の等化回路７４３を備えることができる。第４のバッファー７４１は、第４の増幅クロック信号Ｐ１＿ＱＢに同期して受信信号ＲＩＮ、ＲＩＮＢを増幅して、第７の増幅信号ＡＯ４及び第８の増幅信号ＡＯ４Ｂを生成できる。第４のサンプリング回路７４２は、第４のサンプリングクロック信号Ｐ２＿ＱＢに同期して、第７及び第８の増幅信号ＡＯ４、ＡＯ４Ｂに基づき、第４の出力信号ＯＵＴ４を生成できる。第４のサンプリング回路７４２は、第７及び第８の増幅信号ＡＯ４、ＡＯ４Ｂをサンプリングして、第４の出力信号ＯＵＴ４を生成できる。第４の等化回路７４３は、第３の受信経路７０３で生成された信号に基づき、第７及び第８の増幅信号ＡＯ４、ＡＯ４Ｂに対する等化動作を遂行できる。第４の等化回路７４３は、第４の増幅クロック信号Ｐ１＿ＱＢ、第５の増幅信号ＡＯ３及び第６の増幅信号ＡＯ３Ｂを受信できる。第４の等化回路７４３は、第４の増幅クロック信号Ｐ１＿ＱＢに同期して、第５及び第６の増幅信号ＡＯ３、ＡＯ３Ｂに基づき、第７及び第８の増幅信号ＡＯ４、ＡＯ４Ｂの電圧レベルを変化させることができる。第４の等化回路７４３は、信号ラインＳＬ３、ＳＬ３Ｂと連結し、第５及び第６の増幅信号ＡＯ３、ＡＯ３Ｂを受信できる。第１の等化回路７１３は、第１の増幅クロック信号Ｐ１＿Ｉ、第７の増幅信号ＡＯ４及び第８の増幅信号ＡＯ４Ｂを受信できる。第１の等化回路７１３は、第１の増幅クロック信号Ｐ１＿Ｉに同期して、第７及び第８の増幅信号ＡＯ４、ＡＯ４Ｂに基づき、第１及び第２の増幅信号ＡＯ１、ＡＯ１Ｂの電圧レベルを変化させることができる。
第４の受信経路７０４は、第４の同期スイッチ７４４、第４のプリチャージ部７４５及び第４の安定化部７４６をさらに備えることができる。第４の同期スイッチ７４４は、第４の増幅クロック信号Ｐ１＿ＱＢに同期して、第７及び第８の増幅信号ＡＯ４、ＡＯ４Ｂを第４のサンプリング回路７４２に出力できる。第４の同期スイッチ７４４は、第４の増幅クロック信号Ｐ１＿ＱＢに同期して、第７及び第８の増幅信号ＡＯ４、ＡＯ４Ｂを信号ラインＳＬ４、ＳＬ４Ｂに出力できる。第４のサンプリング回路７４２は、信号ラインＳＬ４、ＳＬ４Ｂを介して第７及び第８の増幅信号ＡＯ４、ＡＯ４Ｂを受信できる。第４のプリチャージ部７４５は、第４のプリチャージ信号ＰＣＧＱＢに基づき、信号ラインＳＬ４、ＳＬ４Ｂをプリチャージさせることができる。第４のプリチャージ部７４５は、第４のプリチャージ信号ＰＣＧＱＢがイネーブルされたとき、信号ラインＳＬ４、ＳＬ４Ｂを高電圧ＶＨで駆動でき、信号ラインＳＬ４、ＳＬ４Ｂ上の第７及び第８の増幅信号ＡＯ４、ＡＯ４Ｂをプリチャージさせることができる。第４のプリチャージ信号ＰＣＧＱＢは、第４のサンプリングクロック信号Ｐ２＿ＱＢがイネーブルされた後にイネーブルされることができる。第４の安定化部７４６は、低電圧ＶＬの端子と連結するキャパシタを備えることができ、信号ラインＳＬ４、ＳＬ４Ｂの電圧レベルを安定化させることができる。
図８は、本発明の実施例に係る受信回路の動作の少なくとも一部を示すタイミング図である。図１、図７及び図８を参照して本発明の実施例に係る受信回路７００の動作を説明する。入力信号ＩＮは２つの連続する信号を含み、一番目の入力信号ＩＮはローレベルであり、二番目の入力信号ＩＮはハイレベルである場合を例示する。入力信号ＩＮは、システムクロック信号ＣＬＫに同期されて、信号バス１０２のような信号転送ラインを介して受信回路７００に入力できる。システムクロック信号ＣＬＫは、入力信号ＩＮのエッジにアラインされることができ、ダブルデータレート(double data rate)でデータが転送される場合を例示する。受信器７０５は、入力信号ＩＮを増幅して受信信号ＲＩＮを生成でき、受信信号ＲＩＮは、システムクロック信号ＣＬＫのハイレベル区間において、一番目の入力信号ＩＮに基づいてローレベルを有し、システムクロック信号ＣＬＫのローレベル区間において、二番目の入力信号ＩＮに基づいてハイレベルを有することができる。
第４のッファー７４１は、第４の増幅クロック信号Ｐ１＿ＱＢに同期して受信信号ＲＩＮを増幅して、第７及び第８の増幅信号ＡＯ４、ＡＯ４Ｂを生成できる。第７の増幅信号ＡＯ４はローレベルであり得、第８の増幅信号ＡＯ４Ｂはハイレベルであり得る。第４の同期スイッチ７４４は、第７及び第８の増幅信号ＡＯ４、ＡＯ４Ｂを信号ラインＳＬ４、ＳＬ４Ｂに出力し、信号ラインＳＬ４はローレベルに変化され、信号ラインＳＬ４Ｂはハイレベルを維持できる。第４のサンプリングクロック信号Ｐ２＿ＱＢがイネーブルされると、第４のサンプリング回路７４２は、信号ラインＳＬ４、ＳＬ４Ｂ上の第７及び第８の増幅信号ＡＯ４、ＡＯ４Ｂをサンプリングし、ローレベルを有する第４の出力信号ＯＵＴ４を生成できる。第４のサンプリングクロック信号Ｐ２＿ＱＢがイネーブルされた後、第４のプリチャージ信号ＰＣＧＱＢがイネーブルされることができ、第４のプリチャージ部７４５は、信号ラインＳＬ４、ＳＬ４Ｂの電圧レベルをプリチャージさせることができる。
第４の増幅クロック信号Ｐ１＿ＱＢがディセーブルされた後、第１の増幅クロック信号Ｐ１＿Ｉがイネーブルされることができる。第１のバッファー７１１は、第１の増幅クロック信号Ｐ１＿Ｉに同期して、受信信号ＲＩＮを増幅して、第１及び第２の増幅信号ＡＯ１、ＡＯ１Ｂを生成できる。受信信号ＲＩＮがハイレベルであるため、第１の増幅信号ＡＯ１はハイレベルであり得、第２の増幅信号ＡＯ１Ｂはローレベルであり得る。第１の同期スイッチ７１４は、第１の増幅クロック信号Ｐ１＿Ｉに同期して、第１及び第２の増幅信号ＡＯ１、ＡＯ１Ｂを信号ラインＳＬ１、ＳＬ１Ｂに出力し、信号ラインＳＬ１はハイレベルを維持し、信号ラインＳＬ１Ｂはローレベルに変化できる。このとき、第１の等化回路７１３は、第１の増幅クロック信号Ｐ１＿Ｉに同期して、信号ラインＳＬ４、ＳＬ４Ｂを介して第７及び第８の増幅信号ＡＯ４、ＡＯ４Ｂを受信し、第7及び第８の増幅信号ＡＯ４、ＡＯ４Ｂに基づき、第１及び第２の増幅信号ＡＯ１、ＡＯ１Ｂの電圧レベルを変化させることができる。第７及び第８の増幅信号ＡＯ４、ＡＯ４Ｂの基となる受信信号ＲＩＮの主要リフレクション成分を除去及び/又は相殺させることができ、第１及び第２の増幅信号ＡＯ１、ＡＯ１Ｂのシグナル・インテグリティを増加させることができる。
第１のサンプリングクロック信号Ｐ２＿Ｉがイネーブルされると、第１のサンプリング回路７１２は、信号ラインＳＬ１、ＳＬ１Ｂ上の第１及び第２の増幅信号ＡＯ１、ＡＯ１Ｂをサンプリングし、ハイレベルを有する第１の出力信号ＯＵＴ１が生成できる。第１のサンプリングクロック信号Ｐ２＿Ｉがイネーブルされた後、第１のプリチャージ信号ＰＣＧＩがイネーブルされることができ、第１のプリチャージ部７１５は、信号ラインＳＬ１、ＳＬ１Ｂの電圧レベルをプリチャージさせることができる。
本発明の属する技術分野における通常の技術者は、本発明がその技術的思想や必須特徴から逸脱しない範囲内において、他の具体的な形態で実施できるので、前述した実施例は全ての面において例示的なものであり、限定的なものでないと理解しなければならない。本発明の範囲は詳細な説明よりも後述する特許請求の範囲により示され、特許請求の範囲の意味及び範囲、その等価概念から導出される全ての変更又は変形された形態が、本発明の範囲に含まれるものと理解しなければならない。

Claims (20)

  1. 増幅クロック信号に同期して、現在入力される受信信号を増幅して、第１の増幅信号及び第２の増幅信号を生成する第１のバッファーと、
    サンプリングクロック信号に同期して、前記第１の増幅信号及び前記第２の増幅信号をサンプリングして、出力信号を生成するサンプリング回路と、
    前記増幅クロック信号に同期して、以前に入力された受信信号から生成された第３及び第４の増幅信号に基づき、前記第１の増幅信号及び前記第２の増幅信号の電圧レベルを変化させる等化回路と、を備える受信回路。
  2. 前記増幅クロック信号が、前記受信信号のエッジにアラインされ、前記受信信号のパルス幅以下のパルス幅を有する請求項１に記載の受信回路。
  3. 前記サンプリングクロック信号が、前記増幅クロック信号より遅れ位相を有する請求項１に記載の受信回路。
  4. 前記増幅クロック信号に同期して、前記第１及び第２の増幅信号を前記サンプリング回路に出力する同期スイッチを備える請求項１に記載の受信回路。
  5. プリチャージ信号に基づき、前記第１及び第２の増幅信号をプリチャージさせるプリチャージ部を備え、
    前記プリチャージ信号が、前記サンプリングクロック信号より遅くイネーブルされる請求項４に記載の受信回路。
  6. 前記以前に入力された受信信号を増幅して、前記第３の増幅信号及び前記第４の増幅信号を生成する第２のバッファーを備える請求項１に記載の受信回路。
  7. 信号転送ラインを介して転送された入力信号を受信して、前記受信信号を生成する受信器を備える請求項６に記載の受信回路。
  8. 前記信号転送ラインのチャンネル特性が第１の特性である場合、前記第３の増幅信号に基づいて前記第１の増幅信号の電圧レベルを変化させ、前記第４の増幅信号に基づいて前記第２の増幅信号の電圧レベルを変化させ、
    前記信号転送ラインのチャンネル特性が第２の特性である場合、前記第４の増幅信号に基づいて前記第１の増幅信号の電圧レベルを変化させ、前記第３の増幅信号に基づいて前記第２の増幅信号の電圧レベルを変化させる請求項７に記載の受信回路。
  9. 第１の増幅クロック信号に同期して受信信号を増幅して、第１の増幅信号及び第２の増幅信号を生成する第１のバッファーと、
    第２の増幅クロック信号に同期して前記受信信号を増幅して、第３の増幅信号及び第４の増幅信号を生成する第２のバッファーと、
    前記第１の増幅クロック信号に同期して、前記第３及び第４の増幅信号に基づき、前記第１及び第２の増幅信号の電圧レベルを変化させる第１の等化回路と、
    第１のサンプリングクロック信号に同期して、前記第１及び第２の増幅信号をサンプリングして、第１の出力信号を生成する第１のサンプリング回路を備える受信回路。
  10. 前記第２の増幅クロック信号が、前記第１の増幅クロック信号より単位位相だけ遅れ位相を有する請求項９に記載の受信回路。
  11. 前記第１の増幅クロック信号及び前記第２の増幅クロック信号が、各々前記受信信号のエッジにアラインされ、前記受信信号のパルス幅以下のパルス幅を有する請求項９に記載の受信回路。
  12. 前記第１のサンプリングクロック信号が、前記第１の増幅クロック信号より遅れ位相を有する請求項９に記載の受信回路。
  13. 前記第１の増幅クロック信号に同期して、前記第１及び第２の増幅信号を前記第１のサンプリング回路に出力する第１の同期スイッチを備える請求項９に記載の受信回路。
  14. 第１のプリチャージ信号に基づき、前記第１及び第２の増幅信号をプリチャージさせる第１のプリチャージ部を備え、
    前記第１のプリチャージ信号が、前記第１のサンプリングクロック信号より遅くイネーブルされる請求項１３に記載の受信回路。
  15. 信号転送ラインを介して転送された入力信号を受信して、前記受信信号を生成する受信器を備える請求項９に記載の受信回路。
  16. 前記入力信号が差動信号である場合、前記受信器が、前記差動信号を差動増幅して前記受信信号を生成し、
    前記入力信号がシングルエンド信号である場合、前記受信器が、前記シングルエンド信号を基準電圧と差動増幅して前記受信信号を生成する請求項１５に記載の受信回路。
  17. 第２の増幅クロック信号に同期して、前記第１及び第２の増幅信号に基づき、前記第３及び第４の増幅信号の電圧レベルを変化させる第２の等化回路と、
    前記第２のサンプリングクロック信号に同期して、前記第３及び第４の増幅信号をサンプリングして、第２の出力信号を生成する第２のサンプリング回路と、を備える請求項９に記載の受信回路。
  18. 前記第２のサンプリングクロック信号が、前記第２の増幅クロック信号より遅れ位相を有する請求項１７に記載の受信回路。
  19. 前記第２の増幅クロック信号に同期して、前記第３及び第４の増幅信号を前記第２のサンプリング回路に出力する第２の同期スイッチを備える請求項１７に記載の受信回路。
  20. 第２のプリチャージ信号に基づき、前記第３及び第４の増幅信号のレベルをプリチャージさせる第２のプリチャージ部を備え、
    前記第２のプリチャージ信号は、前記第２のサンプリングクロック信号より遅くイネーブルされる請求項１９に記載の受信回路。
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