KR102670943B1 - 수신 회로, 상기 수신 회로를 이용하는 반도체 장치 및 반도체 시스템 - Google Patents

수신 회로, 상기 수신 회로를 이용하는 반도체 장치 및 반도체 시스템 Download PDF

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Abstract

수신 회로는 버퍼, 샘플링 회로 및 등화 회로를 포함할 수 있다. 상기 버퍼는 증폭 클럭 신호에 동기하여 현재 입력되는 수신 신호를 증폭하여 증폭 신호를 생성할 수 있다. 상기 샘플링 회로는 샘플링 클럭 신호에 동기하여 상기 증폭 신호를 샘플링하여 출력 신호를 생성할 수 있다. 상기 등화 회로는 이전에 입력된 수신 신호로부터 생성된 증폭 신호에 기초하여 상기 현재 입력되는 수신 신호로부터 생성된 증폭 신호의 전압 레벨을 변화시킬 수 있다.

Description

수신 회로, 상기 수신 회로를 이용하는 반도체 장치 및 반도체 시스템 {SIGNAL RECEIVING CIRCUIT, SEMICONDUCTOR APPARATUS AND SEMICONDUCTOR SYSTEM USING THE SIGNAL RECEIVING CIRCUIT}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 반도체 장치 및 반도체 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 클럭과 데이터를 전송 및 수신하여 서로 통신할 수 있다. 컴퓨터 시스템의 동작 속도가 증가하면서, 반도체 장치의 동작 속도가 함께 증가하고 있다. 예를 들어, 반도체 장치들 사이에서 고속으로 데이터 통신이 수행될 수 있도록 클럭 신호의 주파수가 증가하고 있다.
반도체 장치들은 클럭 신호에 동기하여 외부 장치로 데이터를 전송하거나, 클럭 신호에 동기하여 외부 장치로부터 전송된 데이터를 수신할 수 있다. 클럭 신호의 주파수가 증가하면서 데이터를 전송 및 수신하기 위한 시간 마진이 계속 감소하고 있다. 또한, 감소된 마진에 비례하여 전송 및 수신되는 데이터의 아이(Eye) 또는 유효 윈도우(Valid window)도 감소되고 있다. 상기 반도체 장치들은 신호 전송 라인을 통해 외부 장치와 연결될 수 있다. 상기 신호 전송 라인을 통해 신호가 전송되는 경우, 신호 전송 라인에서 발생하는 리플렉션 (reflection)으로 인해 신호 무결성 (Signal Integrity)이 감소될 수 있다. 따라서, 리플렉션으로 인해 발생되는 포스트 커서 (post cursor) 성분을 보상하여 신호의 아이 또는 유효 윈도우를 증가시키기 위해 일반적으로 결정 피드백 등화 회로 (Decision Feedback Equalizer)를 사용할 수 있다.
본 발명의 실시예는 피드 포워드 이퀄라이저 회로를 사용하여 포스트 커서 성분을 제거 및/또는 상쇄할 수 있는 수신 회로, 이를 이용하는 반도체 장치 및 반도체 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 수신 회로는 증폭 클럭 신호에 동기하여 현재 입력된 수신 신호를 증폭하여 제 1 증폭 신호 및 제 2 증폭 신호를 생성하는 버퍼; 샘플링 클럭 신호에 동기하여 상기 제 1 증폭 신호 및 상기 제 2 증폭 신호를 샘플링하여 출력 신호를 생성하는 샘플링 회로; 및 상기 증폭 클럭 신호에 동기하여 이전에 입력된 수신 신호로부터 생성된 제 3 및 제 4 증폭 신호에 기초하여 상기 제 1 증폭 신호 및 제 2 증폭 신호의 전압 레벨을 변화시키는 등화 회로를 포함할 수 있다.
본 발명의 실시예에 따른 등화 회로는 제 1 증폭 클럭 신호에 동기하여 수신 신호를 증폭하여 제 1 증폭 신호 및 제 2 증폭 신호를 생성하는 제 1 버퍼; 제 2 증폭 클럭 신호에 동기하여 상기 수신 신호를 증폭하여 제 3 증폭 신호 및 제 4 증폭 신호를 생성하는 제 2 버퍼; 상기 제 1 증폭 클럭 신호에 동기하여 상기 제 3 및 제 4 증폭 신호에 기초하여 상기 제 1 및 제 2 증폭 신호의 전압 레벨을 변화시키는 제 1 등화 회로; 및 제 1 샘플링 클럭 신호에 동기하여 상기 제 1 및 제 2 증폭 신호를 샘플링하여 제 1 출력 신호를 생성하는 제 1 샘플링 회로를 포함할 수 있다.
본 발명의 실시예는 수신되는 빠른 속도로 등화 동작이 수행되도록 하여 신호의 무결성을 증가시킬 수 있다.
본 발명의 실시예는 신호를 수신하기 위한 마진을 증가시키고, 반도체 시스템의 고속 동작을 가능하게 한다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성 중 적어도 일부를 보여주는 도면,
도 3a는 도 2에 도시된 내부 클럭 생성 회로의 구성을 보여주는 도면,
도 3b는 도 3a에 도시된 클럭 신호들의 위상을 보여주는 타이밍도,
도 4는 본 발명의 실시예에 따른 수신 회로의 구성을 보여주는 도면,
도 5는 도 4에 도시된 제 1 등화 회로의 구성을 보여주는 도면,
도 6a 및 도 6b는 신호 전송 라인의 채널 특성에 따라 입력 신호로부터 생성된 수신 신호의 파형을 보여주는 도면,
도 7은 본 발명의 실시예에 따른 수신 회로의 구성을 보여주는 도면,
도 8은 본 발명의 실시예에 따른 수신 회로의 동작을 보여주는 타이밍도이다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(1)의 구성을 보여주는 도면이다. 도 1에서, 상기 반도체 시스템(1)은 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)를 포함할 수 있다. 상기 제 1 반도체 장치(110)는 상기 제 2 반도체 장치(120)가 동작하는데 필요한 다양한 제어신호를 제공할 수 있다. 상기 제 1 반도체 장치(110)는 다양한 종류의 호스트 장치를 포함할 수 있다. 예를 들어, 상기 제 1 반도체 장치(110)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 및 메모리 컨트롤러와 같은 호스트 장치일 수 있다. 상기 제 2 반도체 장치(120)는 예를 들어, 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 제 2 반도체 장치(120)는 복수의 버스를 통해 상기 제 1 반도체 장치(110)와 연결될 수 있다. 상기 복수의 버스는 신호를 전송하기 위한 신호 전송 경로, 링크 또는 채널일 수 있다. 상기 복수의 버스는 클럭 버스, 데이터 버스 및 커맨드 어드레스 버스 등을 포함할 수 있다. 상기 클럭 버스 및 커맨드 어드레스 버스는 단방향 버스일 수 있고, 상기 데이터 버스는 양방향 버스일 수 있다. 도 1에서, 상기 제 2 반도체 장치(120)는 클럭 버스(101)를 통해 상기 제 1 반도체 장치(110)와 연결될 수 있다. 상기 제 1 반도체 장치(110)는 상기 클럭 버스(101)를 통해 시스템 클럭 신호(CLK)를 상기 제 2 반도체 장치(120)로 전송하고, 상기 제 2 반도체 장치(120)는 상기 클럭 버스(101)를 통해 상기 시스템 클럭 신호(CLK)를 수신할 수 있다. 상기 시스템 클럭 신호(CLK)는 상보 신호(CLKB)와 함께 차동 신호로서 전송될 수 있다.
상기 제 2 반도체 장치(120)는 적어도 하나의 신호 버스(102)를 통해 상기 제 1 반도체 장치(110)와 연결될 수 있다. 상기 제 1 반도체 장치(110)는 상기 신호 버스(102)를 통해 상기 제 2 반도체 장치(120)로 동기 신호(SS)를 전송하거나 상기 제 2 반도체 장치(120)로부터 전송된 동기 신호(SS)를 수신할 수 있다. 상기 제 2 반도체 장치(120)는 상기 신호 버스(102)를 통해 상기 제 1 반도체 장치(110)로부터 전송된 동기 신호(SS)를 수신하거나 상기 제 1 반도체 장치(110)로 동기 신호(SS)를 전송할 수 있다. 상기 제 1 반도체 장치(110) 및 상기 제 2 반도체 장치(120)는 상기 시스템 클럭 신호(CLK)에 동기하여 상기 동기 신호(SS)를 전송 및 수신할 수 있다. 상기 동기 신호(SS)는 상기 시스템 클럭 신호(CLK)에 동기되어 전송 및 수신되는 어떠한 종류의 신호일 수 있고, 예를 들어, 상기 동기 신호(SS)는 데이터일 수 있다.
상기 제 1 반도체 장치(110)는 클럭 생성 회로(111), 클럭 전송기(112), 전송 회로(113) 및 수신 회로(114)를 포함할 수 있다. 상기 클럭 생성 회로(111)는 상기 시스템 클럭 신호(CLK)를 생성할 수 있다. 상기 클럭 생성 회로(111)는 예를 들어, 위상 고정 루프 회로 (phase locked loop circuit)와 같은 클럭 생성기를 포함할 수 있다. 상기 클럭 생성 회로(111)는 서로 다른 복수의 위상을 갖는 복수의 클럭 신호를 생성할 수 있고, 상기 복수의 클럭 신호 중 일부 또는 전부를 상기 시스템 클럭 신호(CLK)로서 출력할 수 있다. 상기 클럭 전송기(112)는 상기 클럭 생성 회로(111)로부터 생성된 시스템 클럭 신호(CLK)에 기초하여 상기 클럭 버스(101)를 구동할 수 있다. 상기 클럭 전송기(112)는 상기 클럭 버스(101)를 구동함으로써, 상기 시스템 클럭 신호(CLK)를 상기 제 2 반도체 장치(120)로 전송할 수 있다.
상기 전송 회로(113)는 상기 신호 버스(102)와 연결되고, 상기 제 1 반도체 장치(110)의 내부 신호(DI1)에 기초하여 상기 신호 버스(102)를 구동할 수 있다. 상기 전송 회로(113)는 상기 신호 버스(102)를 구동함으로써 상기 내부 신호(DI1)를 상기 동기 신호(SS)로서 상기 제 2 반도체 장치(120)로 전송할 수 있다. 상기 수신 회로(114)는 상기 신호 버스(102)와 연결되고, 상기 신호 버스(102)를 통해 전송된 동기 신호(SS)를 수신하여 상기 내부 신호(DI1)를 생성할 수 있다.
상기 제 2 반도체 장치(120)는 내부 클럭 생성 회로(122), 전송 회로(123) 및 수신 회로(124)를 포함할 수 있다. 상기 내부 클럭 생성 회로(122)는 상기 클럭 버스(101)와 연결되고, 상기 클럭 버스(101)를 통해 전송된 상기 시스템 클럭 신호(CLK)를 수신할 수 있다. 상기 내부 클럭 생성 회로(122)는 상기 시스템 클럭 신호(CLK)를 수신하여 복수의 내부 클럭 신호(INCLK)를 생성할 수 있다. 상기 내부 클럭 생성 회로(122)는 상기 제 2 반도체 장치(120)에서 사용될 수 있는 다양한 내부 클럭 신호(INCLK)를 생성할 수 있고, 상기 복수의 내부 클럭 신호(INCLK)는 서로 다른 펄스 폭 및 서로 다른 위상을 가질 수 있다.
상기 전송 회로(123)는 상기 신호 버스(102)와 연결되고, 상기 제 2 반도체 장치(120)의 내부 신호(DI2)에 기초하여 상기 신호 버스(102)를 구동할 수 있다. 상기 전송 회로(123)는 상기 신호 버스(102)를 구동함으로써 상기 내부 신호(DI2)를 상기 동기 신호(SS)로서 상기 제 1 반도체 장치(110)로 전송할 수 있다. 상기 전송 회로(123)는 상기 내부 클럭 신호(INCLK)를 더 수신할 수 있다. 상기 전송 회로(123)는 상기 내부 클럭 신호(INCLK)에 동기하여 상기 동기 신호(SS)를 상기 제 1 반도체 장치(110)로 전송할 수 있다. 상기 수신 회로(124)는 상기 신호 버스(102)와 연결되고, 상기 신호 버스(102)를 통해 전송된 동기 신호(SS)를 수신하여 상기 내부 신호(DI2)를 생성할 수 있다. 상기 수신 회로(124)는 상기 내부 클럭 신호(INLCK)를 더 수신할 수 있다. 상기 수신 회로(124)는 상기 내부 클럭 신호(INCLK)에 기초하여 상기 동기 신호(SS)로부터 상기 내부 신호(DI2)를 생성할 수 있다. 상기 수신 회로(124)는 서로 다른 펄스 폭을 갖고, 서로 다른 위상을 갖는 적어도 2개의 내부 클럭 신호(INCLK)에 기초하여 상기 동기 신호(SS)로부터 상기 내부 신호(DI2)를 생성할 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 장치(200)의 적어도 일부의 구성요소를 보여주는 도면이다. 도 2에서, 상기 반도체 장치(200)는 내부 클럭 생성 회로(210) 및 수신 회로(220)를 포함할 수 있다. 상기 내부 클럭 생성 회로(210)는 도 1에 도시된 내부 클럭 생성 회로(121)로 적용될 수 있고, 상기 수신 회로(220)는 도 1에 도시된 수신 회로(114, 124) 중 하나 이상에 적용될 수 있다. 상기 내부 클럭 생성 회로(210)는 시스템 클럭 신호(CLK)를 수신하고, 상기 시스템 클럭 신호(CLK)에 기초하여 복수의 증폭 클럭 신호(P1) 및 복수의 샘플링 클럭 신호(P2)를 생성할 수 있다. 상기 복수의 증폭 클럭 신호(P1)는 서로 단위 위상만큼의 위상 차이를 가질 수 있다. 상기 복수의 증폭 클럭 신호(P1)는 상기 수신 회로(220)가 수신하는 입력 신호(IN)의 듀레이션 (duration) 이하의 펄스 폭을 갖도록 생성될 수 있다. 상기 복수의 샘플링 클럭 신호(P2)는 서로 단위 위상만큼의 위상 차이를 가질 수 있다. 상기 복수의 샘플링 클럭 신호(P2)는 상기 복수의 증폭 클럭 신호(P1)보다 각각 늦은 위상을 가질 수 있다. 상기 내부 클럭 생성 회로(210)는 상기 시스템 클럭 신호(CLK)를 분주시켜 상기 복수의 증폭 클럭 신호(P1) 및 상기 복수의 샘플링 클럭 신호(P2)를 생성할 수 있다. 상기 증폭 클럭 신호(P1) 및 상기 샘플링 클럭 신호(P2)의 개수는 상기 수신 회로(220)가 포함하는 수신 경로의 개수에 대응할 수 있다.
상기 수신 회로(220)는 입력 신호(IN)를 수신하여 복수의 출력 신호(OUT)를 생성할 수 있다. 상기 입력 신호(IN)는 도 1에 도시된 신호 버스(102)를 통해 전송되는 동기 신호(SS)에 대응하는 신호일 수 있다. 상기 수신 회로(220)는 상기 입력 신호(IN)를 수신하여 수신 신호(RIN)를 생성할 수 있다. 상기 수신 회로(220)는 상기 입력 신호(IN)를 차동 증폭하여 상기 수신 신호(RIN)를 생성할 수 있다. 상기 수신 회로(220)는 상기 입력 신호(IN)를 차동 증폭하여 상기 수신 신호(RIN)를 생성하는 수신기를 포함할 수 있다. 상기 입력 신호(IN)는 차동 신호일 수도 있고, 싱글 엔디드 (single ended) 신호일 수도 있다. 상기 입력 신호(IN)가 차동 신호일 때, 상기 수신 회로(220)는 상기 차동 신호로서 입력된 상기 입력 신호(IN)와 상보 신호(INB)를 차동 증폭하여 상기 수신 신호(RIN)를 생성할 수 있다. 상기 입력 신호(IN)가 싱글 엔디드 신호일 때, 상기 수신 회로(220)는 상기 입력 신호(IN)와 기준전압(VREF)을 차동 증폭하여 상기 수신 신호(RIN)를 생성할 수 있다. 상기 기준 전압(VREF)은 상기 입력 신호(IN)가 스윙하는 범위의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 입력 신호(IN)는 연속되는 복수의 신호를 포함하는 신호 스트림 (stream)일 수 있다.
상기 수신 회로(220)는 상기 복수의 증폭 클럭 신호(P1) 및 상기 복수의 샘플링 클럭 신호(P2)에 동기하여 상기 수신 신호(RIN)로부터 상기 복수의 출력 신호(OUT)를 생성할 수 있다. 상기 수신 회로(220)는 복수의 수신 경로를 포함할 수 있다. 상기 복수의 수신 경로는 상기 복수의 증폭 클럭 신호(P1) 중 하나와 상기 복수의 샘플링 클럭 신호(P2) 중 하나를 수신할 수 있다. 상기 복수의 수신 경로는 수신된 증폭 클럭 신호 및 수신된 샘플링 클럭 신호에 동기하여 상기 수신 신호로부터 상기 복수의 출력 신호(OUT)를 각각 생성할 수 있다. 상기 복수의 수신 경로는 상기 복수의 증폭 클럭 신호(P1)에 동기하여 상기 수신 신호(RIN)를 각각 증폭할 수 있고, 상기 복수의 샘플링 클럭 신호(P2)에 동기하여 상기 증폭된 신호를 각각 샘플링하여 상기 복수의 출력 신호(OUT)를 생성할 수 있다. 상기 수신 회로(220)가 4개의 수신 경로를 포함할 때, 상기 내부 클럭 생성 회로(210)는 4개의 증폭 클럭 신호 및 4개의 샘플링 클럭 신호를 생성할 수 있다.
상기 수신 회로(220)는 상기 입력 신호(IN)가 전송되는 신호 전송 라인에서 발생될 수 있는 리플렉션에 의한 포스트 커서를 제거 및/또는 상쇄시키기 위해 등화 동작을 수행할 수 있다. 상기 복수의 수신 경로는 각각 등화 회로를 포함하고, 상기 등화 동작을 수행할 수 있다. 상기 등화 회로는 예를 들어, 피드 포워드 등화 (feed forward equalization) 회로일 수 있다. 상기 수신 경로의 상기 등화 동작은 상기 제 증폭 클럭 신호(P1)에 동기하여 각각 수행될 수 있다.
도 3a 도 2에 도시된 내부 클럭 생성 회로(210)의 구성을 보여주는 도면이다. 도 3a에서, 상기 내부 클럭 생성 회로(210)는 클럭 수신기(310), 분주기(320) 및 수신 클럭 생성기(330)를 포함할 수 있다. 상기 클럭 수신기(310)는 상기 시스템 클럭 신호(CLK) 및 상보 신호(CLKB)를 차동 증폭하여 기준 클럭 신호(RCLK)를 생성할 수 있다. 상기 분주기(320)는 상기 기준 클럭 신호(RCLK)의 주파수를 분주하여 복수의 분주 클럭 신호를 생성할 수 있다. 예를 들어, 상기 분주기(320)는 상기 기준 클럭 신호(RCLK)의 주파수를 2 분주하여 4개의 분주 클럭 신호를 생성할 수 있다. 상기 분주기(320)는 제 1 분주 클럭 신호(ICLK), 제 2 분주 클럭 신호(QCLK), 제 3 분주 클럭 신호(IBCLK) 및 제 4 분주 클럭 신호(QBCLK)를 생성할 수 있다. 상기 제 1 내지 제 4 분주 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)는 서로 90도의 위상 차이를 가질 수 있다.
상기 수신 클럭 생성기(330)는 상기 제 1 내지 제 4 분주 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)를 수신하여 복수의 증폭 클럭 신호 및 복수의 샘플링 클럭 신호를 생성할 수 있다. 상기 수신 클럭 생성기(330)는 상기 제 1 내지 제 4 분주 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)에 기초하여 제 1 내지 제 4 증폭 클럭 신호(P1_I, P1_Q, P1_IB, P1_QB)와 제 1 내지 제 4 샘플링 클럭 신호(P2_I, P2_Q, P2_IB, P2_QB)를 생성할 수 있다.
도 3b는 도 3a에 도시된 클럭 신호의 위상을 보여주는 타이밍도이다. 상기 기준 클럭 신호(RCLK)는 상기 시스템 클럭 신호(CLK)와 실질적으로 동일한 주파수 및 위상을 가질 수 있다. 상기 제 1 내지 제 4 분주 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)는 상기 기준 클럭 신호(RCLK)의 절반에 해당하는 주파수를 가질 수 있고, 2배의 주기를 가질 수 있다. 상기 제 1 내지 제 4 분주 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)는 서로 90도의 위상 차이를 가질 수 있고, 상기 위상 차이는 상기 기준 클럭 신호(RCLK)의 180도의 위상에 대응할 수 있다. 상기 제 1 분주 클럭 신호(ICLK)는 상기 기준 클럭 신호(RCLK)의 첫 번째 라이징 에지에 동기되는 위상을 가질 수 있다. 상기 제 2 분주 클럭 신호(QCLK)는 상기 기준 클럭 신호(RCLK)의 첫 번째 폴링 에지에 동기되는 위상을 갖고, 상기 제 1 분주 클럭 신호(ICLK)보다 90도만큼 늦은 위상을 가질 수 있다. 상기 제 3 분주 클럭 신호(IBCLK)는 상기 기준 클럭 신호(RCLK)의 두 번째 라이징 에지에 동기되는 위상을 갖고, 상기 제 2 분주 클럭 신호(QCLK)보다 90도만큼 늦은 위상을 가질 수 있다. 상기 제 4 분주 클럭 신호(QBCLK)는 상기 기준 클럭 신호(RCLK)의 두 번째 폴링 에지에 동기되는 위상을 갖고, 상기 제 3 분주 클럭 신호(IBCLK)보다 90도만큼 늦은 위상을 가질 수 있다.
상기 제 1 내지 제 4 증폭 클럭 신호(P1_I, P1_Q, P1_IB, P1_QB)는 서로 단위 위상에 대응하는 위상 차이를 가질 수 있고, 상기 단위 위상은 90도일 수 있다. 도 2를 함께 참조하면, 상기 제 1 내지 제 4 증폭 클럭 신호(P1_I, P1_Q, P1_IB, P1_QB)는 각각 상기 수신 신호(RIN)의 에지 (edge)에 얼라인 (align) 되도록 생성될 수 있다. 상기 시스템 클럭 신호(CLK)는 상기 입력 신호(IN)의 에지에 얼라인 될 수도 있고, 상기 입력 신호(IN)의 센터 (center)에 얼라인될 수도 있다. 상기 시스템 클럭 신호(CLK)가 상기 입력 신호(IN)의 에지에 얼라인 되는 경우, 상기 내부 클럭 생성 회로(210)는 상기 제 1 내지 제 4 분주 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)의 위상을 실질적으로 변화시키지 않고 상기 제 1 내지 제 4 증폭 클럭 신호(P1_I, P1_Q, P1_IB, P1_QB)를 생성할 수 있다. 상기 시스템 클럭 신호(CLK)가 상기 입력 신호(IN)의 센터에 얼라인 되는 경우, 상기 내부 클럭 생성 회로(210)는 상기 제 1 내지 제 4 분주 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)의 위상을 지연시켜 상기 제 1 내지 제 4 증폭 클럭 신호(P1_I, P1_Q, P1_IB, P1_QB)를 생성할 수 있다. 상기 제 1 내지 제 4 증폭 클럭 신호(P1_I, P1_Q, P1_IB, P1_QB)는 각각 상기 시스템 클럭 신호(CLK) 및/또는 상기 기준 클럭 신호(RCLK)의 듀레이션 이하의 펄스 폭을 갖도록 생성될 수 있다.
상기 제 1 내지 제 4 샘플링 클럭 신호(P2_I, P2_Q, P2_IB, P2_QB)는 서로 단위 위상에 대응하는 위상 차이를 가질 수 있고, 상기 단위 위상은 90도일 수 있다. 상기 제 1 샘플링 클럭 신호(P2_I)는 상기 제 1 증폭 클럭 신호(P1_I)보다 늦은 위상을 가질 수 있고, 상기 제 2 샘플링 클럭 신호(P2_Q)는 상기 제 2 증폭 클럭 신호(P1_Q)보다 늦은 위상을 가질 수 있다. 상기 제 3 샘플링 클럭 신호(P2_IB)는 상기 제 3 증폭 클럭 신호(P1_IB)보다 늦은 위상을 가질 수 있고, 상기 제 4 샘플링 클럭 신호(P2_QB)는 상기 제 4 증폭 클럭 신호(P1_QB)보다 늦은 위상을 가질 수 있다. 상기 제 1 내지 제 4 샘플링 클럭 신호(P2_I, P2_Q, P2_IB, P2_QB)는 각각 상기 제 1 내지 제 4 분주 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)의 펄스 폭 이하의 펄스 폭을 갖도록 생성될 수 있다.
도 4는 본 발명의 실시예에 따른 수신 회로(400)의 구성을 보여주는 도면이다. 상기 수신 회로(400)는 2개의 수신 경로를 포함할 수 있고, 도 1 및 도 2에 도시된 수신 회로(114, 124, 220)로 적용될 수 있다. 도 4에서, 상기 수신 회로(400)는 제 1 수신 경로(401) 및 제 2 수신 경로(402)를 포함할 수 있다. 상기 제 1 수신 경로(401)는 수신 신호(RIN)를 수신하여 제 1 출력 신호(OUT1)를 생성할 수 있고, 상기 제 2 수신 경로(402)는 상기 수신 신호(RIN)를 수신하여 제 2 출력 신호(OUT2)를 생성할 수 있다. 상기 제 1 수신 경로(401)는 제 1 증폭 클럭 신호(P1_I) 및 상기 제 1 샘플링 클럭 신호(P2_I)에 기초하여 상기 수신 신호(RIN)로부터 상기 제 1 출력 신호(OUT1)를 생성할 수 있다. 상기 제 1 수신 경로(401)는 상기 제 1 증폭 클럭 신호(P1_I)에 동기하여 상기 수신 신호(RIN)로부터 증폭 신호(AO1, AO1B)를 생성하고, 상기 제 1 샘플링 클럭 신호(P2_I)에 동기하여 상기 증폭 신호(AO1, AO1B)로부터 상기 제 1 출력 신호(OUT1)를 생성할 수 있다. 상기 제 2 수신 경로(402)는 제 3 증폭 클럭 신호(P1_IB) 및 상기 제 3 샘플링 클럭 신호(P2_IB)에 기초하여 상기 수신 신호(RIN)로부터 상기 제 2 출력 신호(OUT2)를 생성할 수 있다. 상기 제 2 수신 경로(402)는 상기 제 3 증폭 클럭 신호(P1_IB)에 동기하여 상기 수신 신호(RIN)로부터 증폭 신호(AO2, AO2B)를 생성하고, 상기 제 3 샘플링 클럭 신호(P2_IB)에 동기하여 상기 증폭 신호(AO2, AO2B)로부터 상기 제 2 출력 신호(OUT2)를 생성할 수 있다.
상기 제 3 증폭 클럭 신호(P1_IB)는 상기 제 1 증폭 클럭 신호(P1_I)와 180도의 위상 차이를 가질 수 있다. 상기 제 3 샘플링 클럭 신호(P2_IB)는 상기 제 1 샘플링 클럭 신호(P2_I)와 180도의 위상 차이를 가질 수 있다. 상기 제 1 수신 경로(401)는 상기 제 2 수신 경로(402)에서 생성된 증폭 신호(AO2, AO2B)에 기초하여 등화 동작을 수행할 수 있다. 상기 제 2 수신 경로(402)는 상기 제 1 수신 경로(401)에서 생성된 증폭 신호(AO1, AO1B)에 기초하여 등화 동작을 수행할 수 있다.
도 4에서, 상기 수신 회로(400)는 수신기(405)를 더 포함할 수 있다. 상기 수신기(405)는 상기 입력 신호(IN)를 수신하여 상기 수신 신호(RIN)를 생성할 수 있다. 상기 입력 신호(IN)는 상보 신호(INB)와 함께 차동 신호로서 입력될 수 있고, 싱글 엔디드 신호로서 입력될 수도 있다. 상기 수신기(405)는 상기 입력 신호 쌍(IN, INB) 또는 상기 입력 신호(IN)와 기준전압(VREF)을 차동 증폭하여 상기 수신 신호(RIN)를 생성할 수 있다. 상기 수신 신호(RIN)는 상보 신호(RINB)와 함께 차동 신호로서 생성될 수 있다.
도 4에서, 상기 제 1 수신 경로(401)는 제 1 버퍼(411), 제 1 샘플링 회로(412) 및 제 1 등화 회로(413)를 포함할 수 있다. 상기 제 1 버퍼(411)는 상기 수신 신호(RIN, RINB) 및 상기 제 1 증폭 클럭 신호(P1_I)를 수신할 수 있다. 상기 제 1 버퍼(411)는 상기 제 1 증폭 클럭 신호(P1_I)에 동기하여 상기 수신 신호(RIN, RINB)를 증폭할 수 있다. 상기 제 1 버퍼(411)는 상기 수신 신호(RIN, RINB)를 증폭하여 제 1 증폭 신호(AO1) 및 제 2 증폭 신호(AO1B)를 생성할 수 있다. 상기 제 2 증폭 신호(AO1B)는 상기 제 1 증폭 신호(AO1)의 상보 신호일 수 있다. 상기 제 1 샘플링 회로(412)는 상기 제 1 증폭 신호(AO1), 상기 제 2 증폭 신호(AO1B) 및 상기 제 1 샘플링 클럭 신호(P2_I)를 수신할 수 있다. 상기 제 1 샘플링 회로(412)는 상기 제 1 샘플링 클럭 신호(P2_I)에 동기하여 상기 제 1 및 제 2 증폭 신호(AO1, AO1B)를 샘플링할 수 있다. 상기 제 1 샘플링 회로(412)는 상기 제 1 및 제 2 증폭 신호(AO1, AO1B)를 샘플링하여 상기 제 1 출력 신호(OUT1)를 생성할 수 있다. 상기 제 1 등화 회로(413)는 상기 제 2 수신 경로(402)에서 생성된 신호에 기초하여 상기 제 1 신호 경로(401)의 등화 동작을 수행할 수 있다. 상기 제 1 등화 회로(413)는 상기 제 1 증폭 클럭 신호(P1_I)에 동기하여 상기 등화 동작을 수행할 수 있다.
상기 제 2 수신 경로(402)는 제 2 버퍼(421), 제 2 샘플링 회로(422) 및 제 2 등화 회로(423)를 포함할 수 있다. 상기 제 2 버퍼(421)는 상기 수신 신호(RIN, RINB) 및 상기 제 3 증폭 클럭 신호(P1_IB)를 수신할 수 있다. 상기 제 2 버퍼(421)는 상기 제 3 증폭 클럭 신호(P1_IB)에 동기하여 상기 수신 신호(RIN, RINB)를 증폭할 수 있다. 상기 제 2 버퍼(421)는 상기 수신 신호(RIN, RINB)를 증폭하여 제 3 증폭 신호(AO2) 및 제 4 증폭 신호(AO2B)를 생성할 수 있다. 상기 제 4 증폭 신호(AO2B)는 상기 제 3 증폭 신호(AO2)의 상보 신호일 수 있다. 상기 제 2 샘플링 회로(422)는 상기 제 3 증폭 신호(AO2), 상기 제 4 증폭 신호(AO2B) 및 상기 제 3 샘플링 클럭 신호(P2_IB)를 수신할 수 있다. 상기 제 2 샘플링 회로(422)는 상기 제 3 샘플링 클럭 신호(P2_IB)에 동기하여 상기 제 3 및 제 4 증폭 신호(AO2, AO2B)를 샘플링할 수 있다. 상기 제 2 샘플링 회로(422)는 상기 제 3 및 제 4 증폭 신호(AO2, AO2B)를 샘플링하여 상기 제 2 출력 신호(OUT2)를 생성할 수 있다. 상기 제 2 등화 회로(423)는 상기 제 1 수신 경로(401)에서 생성된 신호에 기초하여 상기 제 2 신호 경로(402)의 등화 동작을 수행할 수 있다. 상기 제 2 등화 회로(423)는 상기 제 3 증폭 클럭 신호(P1_IB)에 동기하여 상기 등화 동작을 수행할 수 있다.
상기 제 1 등화 회로(413)는 이전에 입력된 수신 신호로부터 생성된 증폭 신호에 기초하여 현재 입력된 수신 신호로부터 생성된 증폭 신호의 전압 레벨을 변화시킬 수 있다. 상기 이전에 입력된 수신 신호는 상기 제 3 증폭 클럭 신호(P1_IB)가 인에이블되었을 때 상기 제 2 버퍼(423)가 수신하는 수신 신호(RIN, RINB)일 수 있다. 상기 이전에 입력된 수신 신호로부터 생성된 증폭 신호는 상기 제 2 버퍼(421)가 상기 제 3 증폭 클럭 신호(P1_IB)에 동기하여 상기 수신 신호(RIN, RINB)를 증폭하여 생성한 상기 제 3 및 제 4 증폭 신호(AO2, AO2B)일 수 있다. 상기 현재 입력된 수신 신호는 상기 제 1 증폭 클럭 신호(P1_I)가 인에이블되었을 때 상기 제 1 버퍼(411)가 수신하는 수신 신호(RIN, RINB)일 수 있다. 상기 현재 입력된 수신 신호로부터 생성된 증폭 신호는 상기 제 1 버퍼(411)가 상기 제 1 증폭 클럭 신호(P1_I)에 동기하여 상기 수신 신호(RIN, RINB)를 증폭하여 생성한 상기 제 1 및 제 2 증폭 신호(AO1, AO1B)일 수 있다. 구체적으로, 상기 제 1 등화 회로(413)는 상기 제 2 신호 경로(402)에서 생성된 상기 제 3 증폭 신호(AO2) 및 상기 제 4 증폭 신호(AO2B)에 기초하여 등화 동작을 수행할 수 있다. 상기 제 1 등화 회로(413)는 상기 제 1 증폭 클럭 신호(P1_I)에 동기하여 상기 제 3 및 제 4 증폭 신호(AO2, AO2B)에 기초하여 상기 제 1 및 제 2 증폭 신호(AO1, AO1B)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 등화 회로(413)는 신호 라인(SL2, SL2B)과 연결될 수 있고, 상기 신호 라인(SL2, SL2B)을 통해 상기 제 3 및 제 4 증폭 신호(AO2, AO2B)를 수신할 수 있다.
상기 제 2 등화 회로(423)는 이전에 입력된 수신 신호로부터 생성된 증폭 신호에 기초하여 현재 입력된 수신 신호로부터 생성된 생성된 증폭 신호의 전압 레벨을 변화시킬 수 있다. 상기 이전에 입력된 수신 신호는 상기 제 1 증폭 클럭 신호(P1_I)가 인에이블되었을 때 상기 제 1 버퍼(413)가 수신하는 수신 신호(RIN, RINB)일 수 있다. 상기 이전에 입력된 수신 신호로부터 생성된 증폭 신호는 상기 제 1 버퍼(411)가 상기 제 1 증폭 클럭 신호(P1_I)에 동기하여 상기 수신 신호(RIN, RINB)를 증폭하여 생성한 상기 제 1 및 제 2 증폭 신호(AO1, AO1B)일 수 있다. 상기 현재 입력된 수신 신호는 상기 제 3 증폭 클럭 신호(P1_IB)가 인에이블되었을 때 상기 제 2 버퍼(421)가 수신하는 수신 신호(RIN, RINB)일 수 있다. 상기 현재 입력된 수신 신호로부터 생성된 증폭 신호는 상기 제 2 버퍼(421)가 상기 제 3 증폭 클럭 신호(P1_IB)에 동기하여 상기 수신 신호(RIN, RINB)를 증폭하여 생성한 상기 제 3 및 제 4 증폭 신호(AO2, AO2B)일 수 있다. 구체적으로, 상기 제 2 등화 회로(423)는 상기 제 1 증폭 신호(AO1) 및 상기 제 2 증폭 신호(AO1B)에 기초하여 등화 동작을 수행할 수 있다. 상기 제 2 등화 회로(423)는 상기 제 3 증폭 클럭 신호(P1_IB)에 동기하여 상기 제 1 및 제 2 증폭 신호(AO1, AO1B)에 기초하여 상기 제 3 및 제 4 증폭 신호(AO2, AO2B)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 등화 회로(423)는 신호 라인(SL1, SL1B)과 연결될 수 있고, 상기 신호 라인(SL1, SL1B)을 통해 상기 제 1 및 제 2 증폭 신호(AO1, AO1B)를 수신할 수 있다.
종래의 수신 회로는 결정 피드백 등화 방식을 사용하였고, 샘플링 회로의 출력을 사용하여 등화 동작을 수행하는 것이 일반적이었다. 하지만, 본 발명의 실시예에 따른 등화 회로는 이전에 입력된 수신 신호로부터 생성된 증폭 신호에 기초하여 현재 입력된 수신 신호로부터 생성된 증폭 신호에 대한 등화 동작을 수행할 수 있다. 또한, 상기 증폭 클럭 신호에 동기하여 상기 증폭 신호가 생성되는 시점에 맞춰 상기 증폭 클럭 신호에 동기하여 등화 동작이 수행되도록 할 수 있다. 본 발명의 실시예에 따른 수신 회로(400)는 샘플링 회로의 출력을 사용하지 않고 피드 포워드 등화 방식을 사용하여 빠른 속도로 등화 동작을 수행할 수 있다. 따라서, 고속으로 동작하는 반도체 시스템에 사용되기에 적합한 수신 회로를 제공할 수 있다.
도 4에서, 상기 제 1 신호 경로(401)는 제 1 동기 스위치(414), 제 1 프리차지부(415) 및 제 1 안정화부(416)를 더 포함할 수 있다. 상기 제 1 동기 스위치(414)는 상기 제 1 증폭 클럭 신호(P1_I)를 수신할 수 있다. 상기 제 1 동기 스위치(414)는 상기 제 1 증폭 클럭 신호(P1_I)에 동기하여 상기 제 1 및 제 2 증폭 신호(AO1, AO1B)를 상기 제 1 샘플링 회로(412)로 출력할 수 있다. 상기 제 1 동기 스위치(414)는 상기 제 1 증폭 클럭 신호(P1_I)에 동기하여 턴온되었을 때, 상기 제 1 및 제 2 증폭 신호(AO1, AO1B)를 각각 신호 라인(SL1, SL1B)으로 출력할 수 있다. 상기 신호 라인(SL1, SL1B)은 상기 제 1 샘플링 회로(412)와 연결될 수 있다. 상기 제 1 동기 스위치(414)는 상기 제 1 증폭 클럭 신호(P1_I)에 기초하여 상기 제 1 증폭 신호(AO1)를 상기 신호 라인(SL1)으로 출력하고, 상기 제 2 증폭 신호(AO1B)를 상기 신호 라인(SL1B)으로 출력할 수 있다.
상기 제 1 프리차지부(415)는 제 1 프리차지 신호(PCGI)를 수신할 수 있다. 상기 제 1 프리차지부(415)는 상기 제 1 프리차지 신호(PCGI)에 기초하여 상기 신호 라인(SL1, SL1B)의 전압 레벨을 프리차지시킬 수 있다. 상기 제 1 프리차지부(415)는 상기 제 1 프리차지 신호(PCGI)에 기초하여 상기 신호 라인(SL1, SL1B) 상의 상기 제 1 및 제 2 증폭 신호(AO1, AO1B)를 프리차지시킬 수 있다. 상기 제 1 프리차지부(415)는 고전압(VH)을 수신하고, 상기 제 1 프리차지 신호(PCGI)에 기초하여 상기 신호 라인(SL1, SL1B)을 상기 고전압(VH)의 레벨로 프리차지시킬 수 있다. 상기 제 1 프리차지부(415)는 상기 제 1 샘플링 회로(412)가 상기 신호 라인(SL1, SL1B) 상의 제 1 및 제 2 증폭 신호(AO1, AO1B)를 샘플링하여 상기 제 1 출력 신호(OUT1)를 생성한 후, 상기 신호 라인(SL1, SL1B)을 프리차지시킬 수 있다. 상기 제 1 프리차지 신호(PCGI)는 상기 제 1 샘플링 클럭 신호(P2_I)보다 늦게 인에이블되는 펄스 신호일 수 있다. 상기 제 1 안정화부(416)는 상기 신호 라인(SL1, SL1B)의 전압 레벨을 안정화시킬 수 있다. 상기 제 1 안정화부(416)는 상기 신호 라인(SL1, SL1B)과 저전압(VL) 단자를 연결하는 캐패시터를 포함할 수 있다. 상기 저전압(VL)은 상기 고전압(VH)보다 낮은 레벨을 가질 수 있다.
도 4에서, 상기 제 2 신호 경로(402)는 제 2 동기 스위치(424), 제 2 프리차지부(425) 및 제 2 안정화부(426)를 더 포함할 수 있다. 상기 제 2 동기 스위치(424)는 상기 제 3 증폭 클럭 신호(P1_IB)를 수신할 수 있다. 상기 제 2 동기 스위치(424)는 상기 제 3 증폭 클럭 신호(P1_IB)에 동기하여 상기 제 3 및 제 4 증폭 신호(AO2, AO2B)를 상기 제 2 샘플링 회로(422)로 출력할 수 있다. 상기 제 2 동기 스위치(424)는 상기 제 3 증폭 클럭 신호(P1_IB)에 동기하여 턴온되었을 때, 상기 제 3 및 제 4 증폭 신호(AO2, AO2B)를 각각 신호 라인(SL2, SL2B)으로 출력할 수 있다. 상기 신호 라인(SL2, SL2B)은 상기 제 2 샘플링 회로(422)와 연결될 수 있다. 상기 제 2 동기 스위치(424)는 상기 제 3 증폭 클럭 신호(P1_IB)에 기초하여 상기 제 3 증폭 신호(AO2)를 상기 신호 라인(SL2)으로 출력하고, 상기 제 4 증폭 신호(AO2B)를 상기 신호 라인(SL2B)으로 출력할 수 있다.
상기 제 2 프리차지부(425)는 제 2 프리차지 신호(PCGIB)를 수신할 수 있다. 상기 제 2 프리차지부(425)는 상기 제 2 프리차지 신호(PCGIB)에 기초하여 상기 신호 라인(SL2, SL2B)의 전압 레벨을 프리차지시킬 수 있다. 상기 제 2 프리차지부(425)는 상기 제 2 프리차지 신호(PCGIB)에 기초하여 상기 신호 라인(SL2, SL2B) 상의 상기 제 3 및 제 4 증폭 신호(AO2, AO2B)를 프리차지시킬 수 있다. 상기 제 2 프리차지부(425)는 상기 고전압(VH)을 수신하고, 상기 제 2 프리차지 신호(PCGIB)에 기초하여 상기 신호 라인(SL2, SL2B)을 상기 고전압(VH)의 레벨로 프리차지시킬 수 있다. 상기 제 2 프리차지부(425)는 상기 제 2 샘플링 회로(422)가 상기 신호 라인(SL2, SL2B) 상의 제 3 및 제 4 증폭 신호(AO2, AO2B)를 샘플링하여 상기 제 2 출력 신호(OUT2)를 생성한 후, 상기 신호 라인(SL2, SL2B)을 프리차지시킬 수 있다. 상기 제 2 프리차지 신호(PCGIB)는 상기 제 3 샘플링 클럭 신호(P2_IB)보다 늦게 인에이블되는 펄스 신호일 수 있다. 상기 제 2 안정화부(426)는 상기 신호 라인(SL2, SL2B)의 전압 레벨을 안정화시킬 수 있다. 상기 제 2 안정화부(426)는 상기 신호 라인(SL2, SL2B)과 저전압(VL) 단자를 연결하는 캐패시터를 포함할 수 있다.
도 5는 도 4에 도시된 제 1 등화 회로(413)의 구성을 보여주는 도면이다. 도 4에 도시된 제 2 등화 회로(423)는 입력 신호 및 출력 신호를 제외하고 상기 제 1 등화 회로(413)와 동일한 구조를 가질 수 있다. 도 4에서, 상기 제 1 등화 회로(413)는 입력 선택기(511), 제 1 트랜지스터(521), 제 2 트랜지스터(522), 제 3 트랜지스터(523) 및 전류원(531)을 포함할 수 있다. 상기 입력 선택기(511)는 상기 신호 라인(SL2) 및 상기 신호 라인(SL2B)과 연결될 수 있다. 상기 입력 선택기(511)는 제어 신호(Sign)를 수신할 수 있다. 상기 입력 선택기(511)는 상기 제어 신호(Sign)에 기초하여 상기 신호 라인(SL2, SL2B)을 제 1 입력 라인(IL1) 및 제 2 입력 라인(IL1B)과 각각 연결할 수 있다. 예를 들어, 상기 제어 신호(Sign)가 제 1 레벨일 때, 상기 입력 선택기(511)는 상기 신호 라인(SL2)을 상기 제 1 입력 라인(IL1)과 연결하고, 상기 신호 라인(SL2B)을 상기 제 2 입력 라인(IL1B)과 연결할 수 있다. 반대로, 상기 제어 신호(Sign)가 제 2 레벨일 때, 상기 입력 선택기(511)는 상기 신호 라인(SL2)을 상기 제 2 입력 라인(IL1B)과 연결하고, 상기 신호 라인(SL2B)을 상기 제 1 입력 라인(IL1)과 연결할 수 있다.
상기 제어 신호(Sign)는 도 4에서 상기 입력 신호(IN)가 전송되는 신호 전송 라인의 채널 특성에 따라 제 1 레벨 또는 제 2 레벨을 가질 수 있다. 상기 채널 특성은 제 1 특성 및 제 2 특성을 가질 수 있다. 도 6a 및 도 6b는 신호 전송 라인의 채널 특성에 따라 입력 신호로부터 생성된 수신 신호의 파형을 보여주는 도면이다. 도 6a 및 도 6b에 도시된 것과 같이, 상기 신호 전송 라인의 채널 특성에 따라 리플렉션이 발생될 수 있고, 상기 입력 신호(IN)로부터 생성된 수신 신호(RIN)에는 포스트 커서 (post cursor)가 발생될 수 있다. 상기 수신 신호(RIN)의 메인 커서 (main cursor)가 양 (positive)의 값을 가질 때, 상기 제 1 포스트 커서 (first post cursor)는 채널 특성에 따라 음 (negative)의 값 및 양 (positive)의 값 중 하나를 가질 수 있다. 도 6a에 도시된 것과 같이, 상기 제 1 특성은 상기 입력 신호(IN)로부터 생성된 수신 신호(RIN)의 제 1 포스트 커서가 음의 값을 갖는 경우일 수 있다. 상기 채널 특성이 제 1 특성일 때, 제거 및/또는 상쇄되어야 하는 주요 리플렉션 성분은 음의 값을 갖는 상기 제 1 포스트 커서일 수 있다. 도 6b에 도시된 것과 같이, 상기 제 2 특성은 상기 입력 신호(IN)로부터 생성된 수신 신호(RIN)의 제 1 포스트 커서가 양의 값을 갖는 경우일 수 있다. 상기 채널 특성이 제 2 특성일 때, 제거 및/또는 상쇄되어야 하는 주요 리플렉션 성분은 양의 값을 갖는 상기 제 1 포스트 커서일 수 있다.
상기 제 1 등화 회로(413)는 상기 수신 신호(RIN)의 주요 리플렉션 성분을 제거 및/또는 상쇄시키는 등화 동작을 수행할 수 있다. 상기 채널 특성이 제 1 특성을 가질 때, 상기 제 1 등화 회로(413)는 음의 값을 갖는 상기 제 1 포스트 커서를 제거 및/또는 상쇄시키는 등화 동작을 수행할 수 있다. 상기 채널 특성이 제 2 특성을 가질 때, 상기 제 1 등화 회로(413)는 양의 값을 갖는 상기 제 1 포스트 커서를 제거 및/또는 상쇄시키는 등화 동작을 수행할 수 있다. 상기 채널 특성이 제 1 특성을 가질 때, 상기 제어 신호(Sign)는 제 1 레벨을 가질 수 있다. 상기 채널 특성이 제 2 특성을 가질 때, 상기 제어 신호(Sign)는 제 2 레벨을 가질 수 있다.
상기 제 1 트랜지스터(521)는 상기 제 1 입력 라인(IL1)과 연결되고, 상기 제 1 입력 라인(IL1)을 통해 전송된 신호에 기초하여 상기 제 1 증폭 신호(AO1)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 트랜지스터(521)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(521)의 게이트는 상기 제 1 입력 라인(IL1)과 연결되고, 드레인이 상기 제 1 증폭 신호(AO1)와 연결되며, 소스가 공통 노드(CN)와 연결될 수 있다. 상기 제 2 트랜지스터(522)는 상기 제 2 입력 라인(IL1B)과 연결되고, 상기 제 2 입력 라인(IL1B)을 통해 전송된 신호에 기초하여 상기 제 2 증폭 신호(AO1B)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 트랜지스터(522)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 2 트랜지스터(522)의 게이트는 상기 제 2 입력 라인(IL1B)과 연결되고, 드레인이 상기 제 2 증폭 신호(AO1B)와 연결되며, 소스가 상기 공통 노드(CN)와 연결될 수 있다.
상기 제 3 트랜지스터(523)는 상기 제 1 증폭 클럭 신호(P1_I)에 기초하여 상기 공통 노드(CN)로부터 상기 저전압(VL) 단자까지의 전류 경로를 형성할 수 있다. 상기 제 3 트랜지스터(523)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 3 트랜지스터(523)는 게이트로 상기 제 1 증폭 클럭 신호(P1_I)를 수신하고, 드레인이 상기 공통 노드(CN)와 연결되며, 소스가 상기 전류원(531)을 통해 상기 저전압(VL) 단자와 연결될 수 있다. 상기 전류원(531)은 일정한 양의 전류가 상기 공통 노드(CN)로부터 상기 저전압(VL) 단자로 흐르게 할 수 있다. 상기 전류원(531)은 가변 전류원일 수 있고, 상기 전류원(531)을 통해 흐르는 일정한 전류의 양은 가변될 수 있다.
상기 제어 신호(Sign)가 제 1 레벨일 때, 상기 입력 선택기(511)는 상기 신호 라인(SL2)을 상기 제 1 입력 라인(IL1)과 연결하고, 상기 신호 라인(SL2B)을 상기 제 2 입력 라인(IL1B)과 연결할 수 있다. 따라서, 상기 제 1 등화 회로(413)는 상기 신호 라인(SL2) 상의 제 3 증폭 신호(AO2)에 기초하여 상기 제 1 증폭 신호(AO1)의 전압 레벨을 변화시킬 수 있고, 상기 신호 라인(SL2B) 상의 제 4 증폭 신호(AO2B)에 기초하여 상기 제 2 증폭 신호(AO1B)의 전압 레벨을 변화시킬 수 있다. 상기 제어 신호(Sign)가 제 2 레벨일 때, 상기 입력 선택기(511)는 상기 신호 라인(SL2B)을 상기 제 1 입력 라인(IL1)과 연결하고, 상기 신호 라인(SL2B)을 상기 제 2 입력 라인(IL1B)과 연결할 수 있다. 따라서, 상기 제 1 등화 회로(413)는 상기 신호 라인(SL2) 상의 제 3 증폭 신호(AO1)에 기초하여 상기 제 2 증폭 신호(AO1B)의 전압 레벨을 변화시킬 수 있고, 상기 신호 라인(SL2B) 상의 제 4 증폭 신호(AO2B)에 기초하여 상기 제 1 증폭 신호(AO1)의 전압 레벨을 변화시킬 수 있다.
도 7은 본 발명의 실시예에 따른 수신 회로(700)의 구성을 보여주는 도면이다. 상기 수신 회로(700)는 도 1 및 도 2에 도시된 수신 회로(114, 124, 220)로 적용될 수 있다. 도 7에서, 상기 수신 회로(700)는 수신기(705), 제 1 수신 경로(701), 제 2 수신 경로(702), 제 3 수신 경로(703) 및 제 4 수신 경로(704)를 포함할 수 있다. 상기 수신기(705)는 상기 입력 신호 쌍(IN, INB) 또는 상기 입력 신호(IN)와 기준전압(VREF)을 차동 증폭하여 수신 신호(RIN, RINB)를 생성할 수 있다. 상기 제 1 수신 경로(701)는 수신 신호(RIN, RINB)를 수신하여 제 1 출력 신호(OUT1)를 생성할 수 있고, 상기 제 2 수신 경로(702)는 상기 수신 신호(RIN, RINB)를 수신하여 제 2 출력 신호(OUT2)를 생성할 수 있다. 상기 제 3 수신 경로(703)는 상기 수신 신호(RIN, RINB)를 수신하여 제 3 출력 신호(OUT3)를 생성할 수 있고, 상기 제 4 수신 경로(704)는 상기 수신 신호(RIN, RINB)를 수신하여 제 4 출력 신호(OUT4)를 생성할 수 있다.
상기 제 1 수신 경로(701)는 제 1 증폭 클럭 신호(P1_I) 및 상기 제 1 샘플링 클럭 신호(P2_I)에 기초하여 상기 수신 신호(RIN, RINB)로부터 상기 제 1 출력 신호(OUT1)를 생성할 수 있다. 상기 제 1 수신 경로(701)는 상기 제 1 증폭 클럭 신호(P1_I)에 동기하여 상기 수신 신호(RIN, RINB)로부터 증폭 신호를 생성하고, 상기 제 1 샘플링 클럭 신호(P2_I)에 동기하여 상기 증폭 신호로부터 상기 제 1 출력 신호(OUT1)를 생성할 수 있다. 상기 제 2 수신 경로(702)는 제 2 증폭 클럭 신호(P1_Q) 및 상기 제 2 샘플링 클럭 신호(P2_Q)에 기초하여 상기 수신 신호(RIN, RINB)로부터 상기 제 2 출력 신호(OUT2)를 생성할 수 있다. 상기 제 2 수신 경로(702)는 상기 제 2 증폭 클럭 신호(P1_Q)에 동기하여 상기 수신 신호(RIN, RINB)로부터 증폭 신호를 생성하고, 상기 제 2 샘플링 클럭 신호(P2_Q)에 동기하여 상기 증폭 신호로부터 상기 제 2 출력 신호(OUT2)를 생성할 수 있다.
상기 제 3 수신 경로(703)는 제 3 증폭 클럭 신호(P1_IB) 및 상기 제 3 샘플링 클럭 신호(P2_IB)에 기초하여 상기 수신 신호(RIN, RINB)로부터 상기 제 3 출력 신호(OUT3)를 생성할 수 있다. 상기 제 3 수신 경로(703)는 상기 제 3 증폭 클럭 신호(P1_IB)에 동기하여 상기 수신 신호(RIN, RINB)로부터 증폭 신호를 생성하고, 상기 제 3 샘플링 클럭 신호(P2_IB)에 동기하여 상기 증폭 신호로부터 상기 제 3 출력 신호(OUT3)를 생성할 수 있다. 상기 제 4 수신 경로(704)는 제 4 증폭 클럭 신호(P1_QB) 및 상기 제 4 샘플링 클럭 신호(P2_QB)에 기초하여 상기 수신 신호(RIN, RINB)로부터 상기 제 4 출력 신호(OUT4)를 생성할 수 있다. 상기 제 4 수신 경로(704)는 상기 제 4 증폭 클럭 신호(P1_QB)에 동기하여 상기 수신 신호(RIN, RINB)로부터 증폭 신호를 생성하고, 상기 제 4 샘플링 클럭 신호(P2_QB)에 동기하여 상기 증폭 신호로부터 상기 제 4 출력 신호(OUT4)를 생성할 수 있다.
상기 제 1 수신 경로(701)는 제 1 버퍼(711), 제 1 샘플링 회로(712) 및 제 1 등화 회로(713)를 포함할 수 있다. 상기 제 1 버퍼(711)는 상기 제 1 증폭 클럭 신호(P1_I)에 동기하여 상기 수신 신호(RIN, RINB)를 증폭하여 제 1 증폭 신호(AO1) 및 제 2 증폭 신호(AO1B)를 생성할 수 있다. 상기 제 1 샘플링 회로(712)는 상기 제 1 샘플링 클럭 신호(P2_I)에 동기하여 상기 제 1 및 제 2 증폭 신호(AO1, AO1B)에 기초하여 상기 제 1 출력 신호(OUT1)를 생성할 수 있다. 상기 제 1 샘플링 회로(712)는 상기 제 1 및 제 2 증폭 신호(AO1, AO1B)를 샘플링하여 상기 제 1 출력 신호(OUT1)를 생성할 수 있다. 상기 제 1 등화 회로(713)는 제 4 수신 경로(704)에서 생성된 신호에 기초하여 상기 제 1 및 제 2 증폭 신호(AO1, AO2)에 대한 등화 동작을 수행할 수 있다.
상기 제 1 수신 경로(701)는 제 1 동기 스위치(714), 제 1 프리차지부(715) 및 제 1 안정화부(716)를 더 포함할 수 있다. 상기 제 1 동기 스위치(714)는 상기 제 1 증폭 클럭 신호(P1_I)에 동기하여 상기 제 1 및 제 2 증폭 신호(AO1, AO1B)를 상기 제 1 샘플링 회로(712)로 출력할 수 있다. 상기 제 1 동기 스위치(714)는 상기 제 1 증폭 클럭 신호(P1_I)에 동기하여 상기 제 1 및 제 2 증폭 신호(AO1, AO2)를 신호 라인(SL1, SL1B)으로 각각 출력하고, 상기 제 1 샘플링 회로(712)는 상기 신호 라인(SL1, SL1B)으로 통해 상기 제 1 및 제 2 증폭 신호(AO1, AO1B)를 수신할 수 있다. 상기 제 1 프리차지부(715)는 제 1 프리차지 신호(PCGI)에 기초하여 상기 신호 라인(SL1, SL1B)을 프리차지시킬 수 있다. 상기 제 1 프리차지부(715)는 상기 제 1 프리차지 신호(PCGI)가 인에이블되었을 때 상기 신호 라인(SL1, SL1B)을 고전압(VH)으로 구동할 수 있고, 상기 신호 라인(SL1, SL1B) 상의 상기 제 1 및 제 2 증폭 신호(AO1, AO1B)를 프리차지시킬 수 있다. 상기 제 1 프리차지 신호(PCGI)는 상기 제 1 샘플링 클럭 신호(P2_I)가 인에이블된 후에 인에이블될 수 있다. 상기 제 1 안정화부(716)는 저전압(VL) 단자와 연결되는 캐패시터를 포함할 수 있고, 상기 신호 라인(SL1, SL1B)의 전압 레벨을 안정화시킬 수 있다.
상기 제 2 수신 경로(702)는 제 2 버퍼(721), 제 2 샘플링 회로(722) 및 제 2 등화 회로(723)를 포함할 수 있다. 상기 제 2 버퍼(721)는 상기 제 2 증폭 클럭 신호(P1_Q)에 동기하여 상기 수신 신호(RIN, RINB)를 증폭하여 제 3 증폭 신호(AO2) 및 제 4 증폭 신호(AO2B)를 생성할 수 있다. 상기 제 2 샘플링 회로(722)는 상기 제 2 샘플링 클럭 신호(P2_Q)에 동기하여 상기 제 3 및 제 4 증폭 신호(AO2, AO2B)에 기초하여 상기 제 2 출력 신호(OUT2)를 생성할 수 있다. 상기 제 2 샘플링 회로(722)는 상기 제 3 및 제 4 증폭 신호(AO2, AO2B)를 샘플링하여 상기 제 2 출력 신호(OUT2)를 생성할 수 있다. 상기 제 2 등화 회로(723)는 제 1 수신 경로(701)에서 생성된 신호에 기초하여 상기 제 3 및 제 4 증폭 신호(AO2, AO2B)에 대한 등화 동작을 수행할 수 있다. 상기 제 2 등화 회로(723)는 제 2 증폭 클럭 신호(P1_Q), 상기 제 1 증폭 신호(AO1) 및 상기 제 2 증폭 신호(AO1B)를 수신할 수 있다. 상기 제 2 등화 회로(723)는 상기 제 2 증폭 클럭 신호(P1_Q)에 동기하여 상기 제 1 및 제 2 증폭 신호(AO1, AO1B)에 기초하여 상기 제 3 및 제 4 증폭 신호(AO2, AO2B)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 등화 회로(723)는 상기 신호 라인(SL1, SL1B)과 연결되어 상기 제 1 및 제 2 증폭 신호(AO1, AO1B)를 수신할 수 있다.
상기 제 2 수신 경로(702)는 제 2 동기 스위치(724), 제 2 프리차지부(725) 및 제 2 안정화부(726)를 더 포함할 수 있다. 상기 제 2 동기 스위치(724)는 상기 제 2 증폭 클럭 신호(P1_Q)에 동기하여 상기 제 3 및 제 4 증폭 신호(AO2, AO2B)를 상기 제 2 샘플링 회로(722)로 출력할 수 있다. 상기 제 2 동기 스위치(724)는 상기 제 2 증폭 클럭 신호(P1_Q)에 동기하여 상기 제 3 및 제 4 증폭 신호(AO2, AO2B)를 신호 라인(SL2, SL2B)으로 출력하고, 상기 제 2 샘플링 회로(722)는 상기 신호 라인(SL2, SL2B)으로 통해 상기 제 3 및 제 4 증폭 신호(AO2, AO2B)를 수신할 수 있다. 상기 제 2 프리차지부(725)는 제 2 프리차지 신호(PCGQ)에 기초하여 상기 신호 라인(SL2, SL2B)을 프리차지시킬 수 있다. 상기 제 2 프리차지부(725)는 상기 제 2 프리차지 신호(PCGQ)가 인에이블되었을 때 상기 신호 라인(SL2, SL2B)을 고전압(VH)으로 구동할 수 있고, 상기 신호 라인(SL2, SL2B) 상의 상기 제 3 및 제 4 증폭 신호(AO2, AO2B)를 프리차지시킬 수 있다. 상기 제 2 프리차지 신호(PCGQ)는 상기 제 2 샘플링 클럭 신호(P2_Q)가 인에이블된 후에 인에이블될 수 있다. 상기 제 2 안정화부(726)는 저전압(VL) 단자와 연결되는 캐패시터를 포함할 수 있고, 상기 신호 라인(SL2, SL2B)의 전압 레벨을 안정화시킬 수 있다.
상기 제 3 수신 경로(703)는 제 3 버퍼(731), 제 3 샘플링 회로(732) 및 제 3 등화 회로(733)를 포함할 수 있다. 상기 제 3 버퍼(731)는 상기 제 3 증폭 클럭 신호(P1_IB)에 동기하여 상기 수신 신호(RIN, RINB)를 증폭하여 제 5 증폭 신호(AO3) 및 제 6 증폭 신호(AO3B)를 생성할 수 있다. 상기 제 3 샘플링 회로(732)는 상기 제 3 샘플링 클럭 신호(P2_IB)에 동기하여 상기 제 5 및 제 6 증폭 신호(AO3, AO3B)에 기초하여 상기 제 3 출력 신호(OUT3)를 생성할 수 있다. 상기 제 3 샘플링 회로(732)는 상기 제 5 및 제 6 증폭 신호(AO3, AO3B)를 샘플링하여 상기 제 3 출력 신호(OUT3)를 생성할 수 있다. 상기 제 3 등화 회로(733)는 제 2 수신 경로(702)에서 생성된 신호에 기초하여 상기 제 5 및 제 6 증폭 신호(AO3, AO3B)에 대한 등화 동작을 수행할 수 있다. 상기 제 3 등화 회로(733)는 제 3 증폭 클럭 신호(P1_IB), 상기 제 3 증폭 신호(AO2) 및 상기 제 4 증폭 신호(AO2B)를 수신할 수 있다. 상기 제 3 등화 회로(733)는 상기 제 3 증폭 클럭 신호(P1_IB)에 동기하여 상기 제 3 및 제 4 증폭 신호(AO2, AO2B)에 기초하여 상기 제 5 및 제 6 증폭 신호(AO3, AO3B)의 전압 레벨을 변화시킬 수 있다. 상기 제 3 등화 회로(733)는 상기 신호 라인(SL2, SL2B)과 연결되어 상기 제 3 및 제 4 증폭 신호(AO2, AO2B)를 수신할 수 있다.
상기 제 3 수신 경로(703)는 제 3 동기 스위치(734), 제 3 프리차지부(735) 및 제 3 안정화부(736)를 더 포함할 수 있다. 상기 제 3 동기 스위치(734)는 상기 제 3 증폭 클럭 신호(P1_IB)에 동기하여 상기 제 5 및 제 6 증폭 신호(AO3, AO3B)를 상기 제 3 샘플링 회로(732)로 출력할 수 있다. 상기 제 3 동기 스위치(734)는 상기 제 3 증폭 클럭 신호(P1_IB)에 동기하여 상기 제 5 및 제 6 증폭 신호(AO3, AO3B)를 신호 라인(SL3, SL3B)으로 출력하고, 상기 제 3 샘플링 회로(732)는 상기 신호 라인(SL3, SL3B)으로 통해 상기 제 5 및 제 6 증폭 신호(AO3, AO3B)를 수신할 수 있다. 상기 제 3 프리차지부(735)는 제 3 프리차지 신호(PCGIB)에 기초하여 상기 신호 라인(SL3, SL3B)을 프리차지시킬 수 있다. 상기 제 3 프리차지부(735)는 상기 제 3 프리차지 신호(PCGIB)가 인에이블되었을 때 상기 신호 라인(SL3, SL3B)을 고전압(VH)으로 구동할 수 있고, 상기 신호 라인(SL3, SL3B) 상의 상기 제 5 및 제 6 증폭 신호(AO3, AO3B)를 프리차지시킬 수 있다. 상기 제 3 프리차지 신호(PCGIB)는 상기 제 3 샘플링 클럭 신호(P2_IB)가 인에이블된 후에 인에이블될 수 있다. 상기 제 3 안정화부(736)는 저전압(VL) 단자와 연결되는 캐패시터를 포함할 수 있고, 상기 신호 라인(SL3, SL3B)의 전압 레벨을 안정화시킬 수 있다.
상기 제 4 수신 경로(704)는 제 4 버퍼(741), 제 4 샘플링 회로(742) 및 제 4 등화 회로(743)를 포함할 수 있다. 상기 제 4 버퍼(741)는 상기 제 4 증폭 클럭 신호(P1_QB)에 동기하여 상기 수신 신호(RIN, RINB)를 증폭하여 제 7 증폭 신호(AO4) 및 제 8 증폭 신호(AO4B)를 생성할 수 있다. 상기 제 4 샘플링 회로(742)는 상기 제 4 샘플링 클럭 신호(P2_QB)에 동기하여 상기 제 7 및 제 8 증폭 신호(AO4, AO4B)에 기초하여 상기 제 4 출력 신호(OUT4)를 생성할 수 있다. 상기 제 4 샘플링 회로(742)는 상기 제 7 및 제 8 증폭 신호(AO4, AO4B)를 샘플링하여 상기 제 4 출력 신호(OUT4)를 생성할 수 있다. 상기 제 4 등화 회로(743)는 제 3 수신 경로(703)에서 생성된 신호에 기초하여 상기 제 7 및 제 8 증폭 신호(AO4, AO4B)에 대한 등화 동작을 수행할 수 있다. 상기 제 4 등화 회로(743)는 제 4 증폭 클럭 신호(P1_QB), 상기 제 5 증폭 신호(AO3) 및 상기 제 6 증폭 신호(AO3B)를 수신할 수 있다. 상기 제 4 등화 회로(743)는 상기 제 4 증폭 클럭 신호(P1_QB)에 동기하여 상기 제 5 및 제 6 증폭 신호(AO3, AO3B)에 기초하여 상기 제 7 및 제 8 증폭 신호(AO4, AO4B)의 전압 레벨을 변화시킬 수 있다. 상기 제 4 등화 회로(743)는 상기 신호 라인(SL3, SL3B)과 연결되어 상기 제 5 및 제 6 증폭 신호(AO3, AO3B)를 수신할 수 있다. 상기 제 1 등화 회로(713)는 제 1 증폭 클럭 신호(P1_I), 상기 제 7 증폭 신호(AO4) 및 상기 제 8 증폭 신호(AO4B)를 수신할 수 있다. 상기 제 1 등화 회로(713)는 상기 제 1 증폭 클럭 신호(P1_I)에 동기하여 상기 제 7 및 제 8 증폭 신호(AO4, AO4B)에 기초하여 상기 제 1 및 제 2 증폭 신호(AO1, AO1B)의 전압 레벨을 변화시킬 수 있다.
상기 제 4 수신 경로(704)는 제 4 동기 스위치(744), 제 4 프리차지부(745) 및 제 4 안정화부(746)를 더 포함할 수 있다. 상기 제 4 동기 스위치(744)는 상기 제 4 증폭 클럭 신호(P1_QB)에 동기하여 상기 제 7 및 제 8 증폭 신호(AO4, AO4B)를 상기 제 4 샘플링 회로(742)로 출력할 수 있다. 상기 제 4 동기 스위치(744)는 상기 제 4 증폭 클럭 신호(P1_QB)에 동기하여 상기 제 7 및 제 8 증폭 신호(AO4, AO4B)를 상기 신호 라인(SL4, SL4B)으로 출력하고, 상기 제 4 샘플링 회로(742)는 상기 신호 라인(SL4, SL4B)으로 통해 상기 제 7 및 제 8 증폭 신호(AO4, AO4B)를 수신할 수 있다. 상기 제 4 프리차지부(745)는 제 4 프리차지 신호(PCGQB)에 기초하여 상기 신호 라인(SL4, SL4B)을 프리차지시킬 수 있다. 상기 제 4 프리차지부(745)는 상기 제 4 프리차지 신호(PCGQB)가 인에이블되었을 때 상기 신호 라인(SL4, SL4B)을 고전압(VH)으로 구동할 수 있고, 상기 신호 라인(SL4, SL4B) 상의 상기 제 7 및 제 8 증폭 신호(AO4, AO4B)를 프리차지시킬 수 있다. 상기 제 4 프리차지 신호(PCGQB)는 상기 제 4 샘플링 클럭 신호(P2_QB)가 인에이블된 후에 인에이블될 수 있다. 상기 제 4 안정화부(746)는 저전압(VL) 단자와 연결되는 캐패시터를 포함할 수 있고, 상기 신호 라인(SL4, SL4B)의 전압 레벨을 안정화시킬 수 있다.
도 8은 본 발명의 실시예에 따른 수신 회로의 동작 중 적어도 일부를 보여주는 타이밍도이다. 도 1, 도 7 및 도 8을 참조하여 본 발명의 실시예에 따른 수신 회로(700)의 동작을 설명하면 다음과 같다. 상기 입력 신호(IN)는 2개의 연속되는 신호를 포함하고, 첫 번째 입력 신호(IN)는 로우 레벨이고, 두 번째 입력 신호(IN)는 하이 레벨인 경우를 예시한다. 상기 입력 신호(IN)는 시스템 클럭 신호(CLK)에 동기되어 상기 신호 버스(102)와 같은 신호 전송 라인을 통해 상기 수신 회로(700)로 입력될 수 있다. 상기 시스템 클럭 신호(CLK)는 상기 입력 신호(IN)의 에지에 얼라인 될 수 있고, 더블 데이터 레이트 (double data rate)로 데이터가 전송되는 경우를 예시한다. 상기 수신기(700)는 상기 입력 신호(IN)를 증폭하여 상기 수신 신호(RIN)를 생성할 수 있고, 상기 수신 신호(RIN)는 상기 시스템 클럭 신호(CLK)의 하이 레벨 구간에서 상기 첫 번째 입력 신호(IN)에 기초하여 로우 레벨을 갖고 상기 시스템 클럭 신호(CLK)의 로우 레벨 구간에서 상기 두 번째 입력 신호(IN)에 기초하여 하이 레벨을 가질 수 있다.
상기 제 4 버퍼(741)는 상기 제 4 증폭 클럭 신호(P1_QB)에 동기하여 상기 수신 신호(RIN)를 증폭하여 제 7 및 제 8 증폭 신호(AO4, AO4B)를 생성할 수 있다. 상기 제 7 증폭 신호(AO4)는 로우 레벨일 수 있고, 상기 제 8 증폭 신호(AO4B)는 하이 레벨일 수 있다. 상기 제 4 동기 스위치(744)는 상기 제 7 및 제 8 증폭 신호(AO4, AO4B)를 상기 신호 라인(SL4, SL4B)으로 출력하고, 상기 신호 라인(SL4)은 로우 레벨로 변화되고, 상기 신호 라인(SL4B)은 하이 레벨을 유지할 수 있다. 상기 제 4 샘플링 클럭 신호(P2_QB)가 인에이블되면, 상기 제 4 샘플링 회로(742)는 상기 신호 라인(SL4, SL4B) 상의 상기 제 7 및 제 8 증폭 신호(AO4, AO4B)를 샘플링하고, 로우 레벨을 갖는 제 4 출력 신호(OUT4)를 생성할 수 있다. 상기 제 4 샘플링 클럭 신호(P2_QB)가 인에이블된 후 상기 제 4 프리차지 신호(PCGQB)가 인에이블될 수 있고, 상기 제 4 프리차지부(745)는 상기 신호 라인(SL4, SL4B)의 전압 레벨을 프리차지시킬 수 있다.
상기 제 4 증폭 클럭 신호(P1_QB)가 디스에이블된 후, 상기 제 1 증폭 클럭 신호(P1_I)가 인에이블될 수 있다. 상기 제 1 버퍼(711)는 상기 제 1 증폭 클럭 신호(P1_I)에 동기하여 상기 수신 신호(RIN)를 증폭하여 제 1 및 제 2 증폭 신호(AO1, AO1B)를 생성할 수 있다. 상기 수신 신호(RIN)가 하이 레벨이므로, 상기 제 1 증폭 신호(AO1)는 하이 레벨일 수 있고, 상기 제 2 증폭 신호(AO1B)는 로우 레벨일 수 있다. 상기 제 1 동기 스위치(714)는 상기 제 1 증폭 클럭 신호(P1_I)에 동기하여 상기 제 1 및 제 2 증폭 신호(AO1, AO1B)를 상기 신호 라인(SL1, SL1B)으로 출력하고, 상기 신호 라인(SL1)은 하이 레벨을 유지하고, 상기 신호 라인(SL1B)은 로우 레벨로 변화될 수 있다. 이 때, 상기 제 1 등화 회로(713)는 상기 제 1 증폭 클럭 신호(P1_I)에 동기하여 상기 신호 라인(SL4, SL4B)을 통해 상기 제 7 및 제 8 증폭 신호(AO4, AO4B)를 수신하고, 상기 제 7 및 제 8 증폭 신호(AO4, AO4B)에 기초하여 상기 제 1 및 제 2 증폭 신호(AO1, AO1B)의 전압 레벨을 변화시킬 수 있다. 상기 제 7 및 제 8 증폭 신호(AO4, AO4B)의 기초가 되는 수신 신호(RIN)의 주요 리플렉션 성분을 제거 및/또는 감쇄시킬 수 있고, 상기 제 1 및 제 2 증폭 신호(AO1, AO1B)의 신호 무결성을 증가시킬 수 있다.
상기 제 1 샘플링 클럭 신호(P2_I)가 인에이블되면, 상기 제 1 샘플링 회로(712)는 상기 신호 라인(SL1, SL1B) 상의 제 1 및 제 2 증폭 신호(AO1, AO1B)를 샘플링하고, 하이 레벨을 갖는 제 1 출력 신호(OUT1)를 생성할 수 있다. 상기 제 1 샘플링 클럭 신호(P2_I)가 인에이블된 후 상기 제 1 프리차지 신호(PCGI)가 인에이블될 수 있고, 상기 제 1 프리차지부(715)는 상기 신호 라인(SL1, SL1B)의 전압 레벨을 프리차지시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 증폭 클럭 신호에 동기하여 현재 입력된 수신 신호를 증폭하여 제 1 증폭 신호 및 제 2 증폭 신호를 생성하는 버퍼;
    샘플링 클럭 신호에 동기하여 상기 제 1 증폭 신호 및 상기 제 2 증폭 신호를 샘플링하여 출력 신호를 생성하는 샘플링 회로; 및
    이전에 입력된 수신 신호로부터 생성된 제 3 및 제 4 증폭 신호에 기초하여 상기 제 1 증폭 신호 및 제 2 증폭 신호의 전압 레벨을 상기 증폭 클럭 신호에 동기하여 변화시키는 등화 회로를 포함하는 수신 회로.
  2. 제 1 항에 있어서,
    상기 증폭 클럭 신호는 상기 수신 신호의 에지 (edge)에 얼라인(align) 되고, 상기 수신 신호의 듀레이션 이하의 펄스 폭을 갖는 수신 회로.
  3. 제 1 항에 있어서,
    상기 샘플링 클럭 신호는 상기 증폭 클럭 신호보다 늦은 위상을 갖는 수신 회로.
  4. 제 1 항에 있어서,
    상기 증폭 클럭 신호에 동기하여 상기 제 1 및 제 2 증폭 신호를 상기 샘플링 회로로 출력하는 동기 스위치를 더 포함하는 수신 회로.
  5. 제 4 항에 있어서,
    프리차지 신호에 기초하여 상기 제 1 및 제 2 증폭 신호의 레벨을 초기화시키는 프리차지부를 더 포함하고,
    상기 프리차지 신호는 상기 샘플링 클럭 신호보다 늦게 인에이블되는 수신 회로.
  6. 제 1 항에 있어서,
    상기 이전에 입력된 수신 신호를 증폭하여 상기 제 3 증폭 신호 및 상기 제 4 증폭 신호를 생성하는 버퍼를 더 포함하는 수신 회로.
  7. 제 6 항에 있어서,
    신호 전송 라인을 통해 전송된 입력 신호를 수신하여 상기 수신 신호를 생성하는 수신기를 더 포함하는 수신 회로.
  8. 제 7 항에 있어서,
    상기 신호 전송 라인의 채널 특성이 제 1 특성일 때 상기 제 3 증폭 신호에 기초하여 상기 제 1 증폭 신호의 전압 레벨을 변화시키고 상기 제 4 증폭 신호에 기초하여 상기 제 2 증폭 신호의 전압 레벨을 변화시키며,
    상기 신호 전송 라인의 채널 특성이 제 2 특성일 때 상기 제 4 증폭 신호에 기초하여 상기 제 1 증폭 신호의 전압 레벨을 변화시키고 상기 제 3 증폭 신호에 기초하여 상기 제 2 증폭 신호의 전압 레벨을 변화시키는 수신 회로.
  9. 제 1 증폭 클럭 신호에 동기하여 수신 신호를 증폭하여 제 1 증폭 신호 및 제 2 증폭 신호를 생성하는 제 1 버퍼;
    제 2 증폭 클럭 신호에 동기하여 상기 수신 신호를 증폭하여 제 3 증폭 신호 및 제 4 증폭 신호를 생성하는 제 2 버퍼;
    상기 제 1 증폭 클럭 신호에 동기하여 상기 제 3 및 제 4 증폭 신호에 기초하여 상기 제 1 및 제 2 증폭 신호의 전압 레벨을 변화시키는 제 1 등화 회로; 및
    제 1 샘플링 클럭 신호에 동기하여 상기 제 1 및 제 2 증폭 신호를 샘플링하여 제 1 출력 신호를 생성하는 제 1 샘플링 회로를 포함하는 수신 회로.
  10. 제 9 항에 있어서,
    상기 제 2 증폭 클럭 신호는 상기 제 1 증폭 클럭 신호보다 단위 위상만큼 앞선 위상을 갖는 수신 회로.
  11. 제 9 항에 있어서,
    상기 제 1 증폭 클럭 신호 및 상기 제 2 증폭 클럭 신호는 각각 상기 수신 신호의 에지 (edge)에 얼라인 (align)되고, 상기 수신 신호의 듀레이션 이하의 펄스 폭을 갖는 수신 회로.
  12. 제 9 항에 있어서,
    상기 제 1 샘플링 클럭 신호는 상기 제 1 증폭 클럭 신호보다 늦은 위상을 갖는 수신 회로.
  13. 제 9 항에 있어서,
    상기 제 1 증폭 클럭 신호에 동기하여 상기 제 1 및 제 2 증폭 신호를 상기 제 1 샘플링 회로로 출력하는 제 1 동기 스위치를 더 포함하는 수신 회로.
  14. 제 13 항에 있어서,
    제 1 프리차지 신호에 기초하여 상기 제 1 및 제 2 증폭 신호의 레벨을 초기화시키는 제 1 프리차지부를 더 포함하고,
    상기 제 1 프리차지 신호는 상기 제 1 샘플링 클럭 신호보다 늦게 인에이블되는 수신 회로.
  15. 제 9 항에 있어서,
    신호 전송 라인을 통해 전송된 입력 신호를 수신하여 상기 수신 신호를 생성하는 수신기를 더 포함하는 수신 회로.
  16. 제 15 항에 있어서,
    상기 입력 신호가 차동 신호일 때 상기 수신기는 상기 차동 신호를 차동 증폭하여 상기 수신 신호를 생성하고,
    상기 입력 신호가 싱글 엔디드 (single ended) 신호일 때 상기 수신기는 상기 싱글 엔디드 신호를 기준전압과 차동 증폭하여 상기 수신 신호를 생성하는 수신 회로.
  17. 제 9 항에 있어서,
    제 2 증폭 클럭 신호에 동기하여 상기 제 1 및 제 2 증폭 신호에 기초하여 상기 제 3 및 제 4 증폭 신호의 전압 레벨을 변화시키는 제 2 등화 회로; 및
    제 2 샘플링 클럭 신호에 동기하여 상기 제 3 및 제 4 증폭 신호를 샘플링하여 제 2 출력 신호를 생성하는 제 2 샘플링 회로를 더 포함하는 수신 회로.
  18. 제 17 항에 있어서,
    상기 제 2 샘플링 클럭 신호는 상기 제 2 증폭 클럭 신호보다 늦은 위상을 갖는 수신 회로.
  19. 제 17 항에 있어서,
    상기 제 2 증폭 클럭 신호에 동기하여 상기 제 3 및 제 4 증폭 신호를 상기 제 2 샘플링 회로로 출력하는 제 2 동기 스위치를 더 포함하는 수신 회로.
  20. 제 19 항에 있어서,
    제 2 프리차지 신호에 기초하여 상기 제 3 및 제 4 증폭 신호의 레벨을 초기화시키는 제 2 프리차지부를 더 포함하고,
    상기 제 2 프리차지 신호는 상기 제 2 샘플링 클럭 신호보다 늦게 인에이블되는 수신 회로.
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