KR102490577B1 - 수신 회로, 이를 이용하는 반도체 장치 및 반도체 시스템 - Google Patents
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Abstract
반도체 장치는 내부 클럭 생성 회로, 수신기 및 샘플링 회로를 포함할 수 있다. 상기 내부 클럭 생성 회로는 기준 클럭 신호에 기초하여 수신 클럭 신호 및 상기 수신 클럭 신호와 다른 위상을 갖는 샘플링 클럭 신호를 생성할 수 있다. 상기 수신기는 상기 수신 클럭 신호에 동기하여 입력 신호를 수신하여 증폭 신호를 생성할 수 있다. 상기 샘플링 클럭 신호에 동기하여 상기 증폭 신호를 샘플링하여 출력 신호를 생성할 수 있다.
Description
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 반도체 장치, 반도체 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 클럭과 데이터를 전송 및 수신하여 서로 통신할 수 있다. 컴퓨터 시스템의 동작 속도가 증가하면서, 반도체 장치의 동작 속도가 함께 증가하고 있다. 예를 들어, 반도체 장치들 사이에서 고속으로 데이터 통신이 수행될 수 있도록 클럭 신호의 주파수가 증가하고 있다.
반도체 장치들은 클럭 신호에 동기하여 외부 장치로 데이터를 전송하거나, 클럭 신호에 동기하여 외부 장치로부터 전송된 데이터를 수신할 수 있다. 클럭 신호의 주파수가 증가하면서 데이터를 전송 및 수신하기 위한 시간 마진이 계속 감소하고 있다. 또한, 감소된 마진에 비례하여 전송 및 수신되는 데이터의 아이(Eye) 또는 유효 윈도우(Valid window)도 감소되고 있다. 상기 반도체 장치들은 신호 전송 라인을 통해 외부 장치와 연결될 수 있다. 상기 신호 전송 라인은 클럭 신호를 전송하기 위한 클럭 버스와 데이터를 전송하기 위한 데이터 버스를 포함할 수 있다. 어떠한 신호들이 복수의 신호 전송 라인을 통해 전송되는 경우, 인접하는 신호 전송 라인 사이에는 크로스 토크(Cross-talk)가 발생할 수 있다. 또한, 신호 전송 라인에서 발생하는 리플렉션으로 인해 크로스 토크가 발생할 수도 있다. 상기 크로스 토크는 상기 데이터의 아이 또는 유효 윈도우를 더욱 감소시키는 요인이 될 수 있다.
본 발명의 실시예는 서로 다른 특성을 갖는 복수의 클럭 신호를 사용하여 데이터를 수신할 수 있는 수신 회로, 이를 이용하는 반도체 장치 및 반도체 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 기준 클럭 신호에 기초하여 수신 클럭 신호 및 상기 수신 클럭 신호와 다른 위상을 갖는 샘플링 클럭 신호를 생성하는 내부 클럭 생성 회로; 상기 수신 클럭 신호에 동기하여 입력 신호를 수신하여 증폭 신호를 생성하는 수신기; 및 상기 샘플링 클럭 신호에 동기하여 상기 증폭 신호를 샘플링하여 출력 신호를 생성하는 샘플링 회로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 기준 클럭 신호에 기초하여 제 1 펄스 폭을 갖는 수신 클럭 신호 및 상기 제 1 펄스 폭과 다른 제 2 펄스 폭을 갖고 상기 수신 클럭 신호보다 늦은 위상을 갖는 샘플링 클럭 신호를 생성하는 내부 클럭 생성 회로; 상기 수신 클럭 신호에 동기하여 입력 신호를 수신하여 증폭 신호를 생성하는 수신기; 및 상기 샘플링 클럭 신호에 동기하여 상기 증폭 신호를 샘플링하여 출력 신호를 생성하는 샘플링 회로를 포함할 수 있다.
본 발명의 실시예에 따른 수신 회로는 수신 클럭 신호에 동기하여 입력 데이터를 수신하여 증폭 데이터를 생성하는 수신기; 상기 수신 클럭 신호에 기초하여 소정 시간 동안 상기 증폭 데이터의 레벨을 유지시키는 신호 라인; 및 상기 샘플링 클럭 신호에 동기하여 상기 신호 라인의 전압 레벨을 샘플링하여 출력 데이터를 생성하는 샘플링 회로를 포함할 수 있다.
본 발명의 실시예는 크로스 토크의 영향에 무관하게 정확한 신호의 수신을 가능하게 하여 반도체 장치 및 반도체 시스템의 통신 정확성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 3은 도 2에 도시된 수신 회로의 구성을 보여주는 도면,
도 4는 도 2에 도시된 내부 클럭 생성 회로의 구성을 보여주는 도면,
도 5는 도 4에 도시된 수신 클럭 생성 회로 및 샘플링 클럭 생성 회로의 구성을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 반도체 장치의 동작을 보여주는 타이밍도,
도 7은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 8은 본 발명의 실시예에 따른 반도체 장치의 동작을 보여주는 타이밍도,
도 9는 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 3은 도 2에 도시된 수신 회로의 구성을 보여주는 도면,
도 4는 도 2에 도시된 내부 클럭 생성 회로의 구성을 보여주는 도면,
도 5는 도 4에 도시된 수신 클럭 생성 회로 및 샘플링 클럭 생성 회로의 구성을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 반도체 장치의 동작을 보여주는 타이밍도,
도 7은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 8은 본 발명의 실시예에 따른 반도체 장치의 동작을 보여주는 타이밍도,
도 9는 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(1)의 구성을 보여주는 도면이다. 도 1에서, 상기 반도체 시스템(1)은 외부 장치(110) 및 반도체 장치(120)를 포함할 수 있다. 상기 외부 장치(110)는 상기 반도체 장치(120)가 동작하는데 필요한 다양한 제어신호를 제공할 수 있다. 상기 외부 장치(110)는 다양한 종류의 장치를 포함할 수 있다. 예를 들어, 상기 외부 장치(110)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 및 메모리 컨트롤러와 같은 호스트 장치일 수 있다. 또한, 상기 외부 장치(110)는 상기 반도체 장치(120)를 테스트하기 위한 테스트 장치 또는 테스트 장비일 수 있다. 상기 반도체 장치(120)는 예를 들어, 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 반도체 장치(120)는 복수의 버스를 통해 상기 외부 장치(110)와 연결될 수 있다. 상기 복수의 버스는 신호를 전송하기 위한 신호 전송 경로, 링크 또는 채널일 수 있다. 상기 복수의 버스는 클럭 버스, 데이터 버스 및 커맨드 어드레스 버스 등을 포함할 수 있다. 상기 클럭 버스 및 커맨드 어드레스 버스는 단방향 버스일 수 있고, 상기 데이터 버스는 양방향 버스일 수 있다. 도 1에서, 상기 반도체 장치(120)는 클럭 버스(101)를 통해 상기 외부 장치(110)와 연결될 수 있다. 상기 외부 장치(110)는 상기 클럭 버스(101)를 통해 외부 클럭 신호(CLKE)를 상기 반도체 장치(120)로 전송하고, 상기 반도체 장치(120)는 상기 클럭 버스(101)를 통해 상기 외부 클럭 신호(CLKE)를 수신할 수 있다. 상기 외부 클럭 신호(CLKE)는 하나 또는 그 이상의 클럭 신호 쌍을 포함할 수 있다. 상기 반도체 장치(120)는 적어도 하나의 신호 버스(102)를 통해 상기 외부 장치(110)와 연결될 수 있다. 상기 외부 장치(110)는 상기 신호 버스(102)를 통해 상기 반도체 장치(120)로 동기 신호(SS)를 전송하거나 상기 반도체 장치(120)로부터 전송된 동기 신호(SS)를 수신할 수 있다. 상기 반도체 장치(120)는 상기 신호 버스(102)를 통해 상기 외부 장치(110)로부터 전송된 동기 신호(SS)를 수신하거나 상기 외부 장치(110)로 동기 신호(SS)를 전송할 수 있다. 상기 외부 장치(110) 및 상기 반도체 장치(120)는 상기 외부 클럭 신호(CLKE)에 동기하여 상기 동기 신호(SS)를 전송 및 수신할 수 있다. 상기 동기 신호(SS)는 상기 외부 클럭 신호(CLKE)에 동기되어 전송 및 수신되는 어떠한 종류의 신호일 수 있고, 예를 들어, 상기 동기 신호(SS)는 데이터일 수 있다.
상기 외부 장치(110)는 클럭 생성 회로(111), 클럭 전송기(112), 전송 회로(113) 및 수신 회로(114)를 포함할 수 있다. 상기 클럭 생성 회로(111)는 상기 외부 클럭 신호(CLKE)를 생성할 수 있다. 상기 클럭 생성 회로(CLKE)는 예를 들어, 위상 고정 루프 회로와 같은 클럭 생성기를 포함할 수 있다. 상기 클럭 생성 회로(111)는 서로 다른 복수의 위상을 갖는 복수의 클럭 신호를 생성할 수 있고, 상기 복수의 클럭 신호 중 일부 또는 전부를 상기 외부 클럭 신호(CLKE)로서 출력할 수 있다. 상기 클럭 전송기(112)는 상기 클럭 생성 회로(111)로부터 생성된 외부 클럭 신호(CLKE)에 기초하여 상기 클럭 버스(101)를 구동할 수 있다. 상기 클럭 전송기(112)는 상기 클럭 버스(101)를 구동함으로써, 상기 외부 클럭 신호(CLKE)를 상기 반도체 장치(120)로 전송할 수 있다. 상기 전송 회로(113)는 상기 신호 버스(102)와 연결되고, 상기 외부 장치(110)의 내부 신호(DI1)에 기초하여 상기 신호 버스(102)를 구동할 수 있다. 상기 전송 회로(113)는 상기 신호 버스(102)를 구동함으로써 상기 내부 신호(DI1)를 상기 동기 신호(SS)로서 상기 반도체 장치(120)로 전송할 수 있다. 상기 수신 회로(114)는 상기 신호 버스(102)와 연결되고, 상기 신호 버스(102)를 통해 전송된 동기 신호(SS)를 수신하여 상기 내부 신호(DI1)를 생성할 수 있다.
상기 반도체 장치(120)는 내부 클럭 생성 회로(121), 전송 회로(123) 및 수신 회로(124)를 포함할 수 있다. 상기 내부 클럭 생성 회로(121)는 상기 클럭 버스(101)와 연결되고, 상기 클럭 버스(101)를 통해 전송된 상기 외부 클럭 신호(CLKE)를 수신할 수 있다. 상기 내부 클럭 생성 회로(121)는 상기 외부 클럭 신호(CLKE)를 수신하여 복수의 내부 클럭 신호(INCLK)를 생성할 수 있다. 상기 내부 클럭 생성 회로(122)는 상기 반도체 장치(120)에서 사용될 수 있는 다양한 내부 클럭 신호(INCLK)를 생성할 수 있고, 상기 복수의 내부 클럭 신호(INCLK)는 서로 다른 펄스 폭 및 서로 다른 위상을 가질 수 있다. 상기 전송 회로(123)는 상기 신호 버스(102)와 연결되고, 상기 반도체 장치(120)의 내부 신호(DI2)에 기초하여 상기 신호 버스(102)를 구동할 수 있다. 상기 전송 회로(123)는 상기 신호 버스(102)를 구동함으로써 상기 내부 신호(DI2)를 상기 동기 신호(SS)로서 상기 외부 장치(110)로 전송할 수 있다. 상기 전송 회로(123)는 상기 내부 클럭 신호(INCLK)를 더 수신할 수 있다. 상기 전송 회로(123)는 상기 내부 클럭 신호(INCLK)에 동기하여 상기 동기 신호(SS)를 상기 외부 장치(110)로 전송할 수 있다. 상기 수신 회로(124)는 상기 신호 버스(102)와 연결되고, 상기 신호 버스(102)를 통해 전송된 동기 신호(SS)를 수신하여 상기 내부 신호(DI2)를 생성할 수 있다. 상기 수신 회로(124)는 상기 내부 클럭 신호(INLCK)를 더 수신할 수 있다. 상기 수신 회로(124)는 상기 내부 클럭 신호(INCLK)에 기초하여 상기 동기 신호(SS)로부터 상기 내부 신호(DI2)를 생성할 수 있다. 상기 수신 회로(124)는 서로 다른 펄스 폭을 갖고, 서로 다른 위상을 갖는 적어도 2개의 내부 클럭 신호(INCLK)에 기초하여 상기 동기 신호(SS)로부터 상기 내부 신호(DI2)를 생성할 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 장치(200)의 구성을 보여주는 블록도이다. 도 2에서, 상기 반도체 장치(200)는 내부 클럭 생성 회로(210) 및 수신 회로(220)를 포함할 수 있다. 상기 내부 클럭 생성 회로(210) 및 수신 회로(220)는 도 1에 도시된 내부 클럭 생성 회로(122) 및 수신 회로(124)로 각각 적용될 수 있다. 상기 내부 클럭 생성 회로(210)는 외부 클럭 신호(CLKE)를 수신하여 수신 클럭 신호(PE) 및 샘플링 클럭 신호(PS)를 생성할 수 있다. 상기 내부 클럭 생성 회로(210)는 상기 외부 클럭 신호(CLKE)와 동기되는 기준 클럭 신호(CLKR)를 생성할 수 있고, 상기 기준 클럭 신호(CLKR)에 기초하여 상기 수신 클럭 신호(PE) 및 상기 샘플링 클럭 신호(PS)를 생성될 수 있다. 상기 수신 클럭 신호(PE) 및 상기 샘플링 클럭 신호(PS)는 서로 다른 펄스 폭 및 서로 다른 위상을 가질 수 있다. 예를 들어, 상기 샘플링 클럭 신호(PS)는 상기 수신 클럭 신호(PE)보다 넓은 펄스 폭을 가질 수 있고, 상기 샘플링 클럭 신호(PS)의 위상은 상기 수신 클럭 신호(PE)의 위상보다 늦을 수 있다.
상기 수신 회로(220)는 입력 신호(IN), 상기 수신 클럭 신호(PE) 및 상기 샘플링 클럭 신호(PS)를 수신하여 출력 신호(OUT)를 생성할 수 있다. 상기 수신 회로(220)는 상기 수신 클럭 신호(PE)에 동기하여 상기 입력 신호(IN)를 증폭할 수 있다. 상기 수신 회로(220)는 상기 샘플링 클럭 신호(PS)에 동기하여 상기 수신 클럭 신호(PE)에 동기하여 증폭된 신호를 샘플링하여 상기 출력 신호(OUT)를 생성할 수 있다. 상기 수신 회로(220)가 입력 신호(IN)를 수신하는 타이밍과 상기 수신된 신호를 샘플링하는 타이밍은 서로 다를 수 있다. 상기 수신 회로(220)는 상기 입력 신호(IN)를 증폭하여 상기 입력 신호(IN)를 수신할 수 있다. 상기 수신 회로(220)는 상기 입력 신호(IN)의 상보 신호(INB)를 더 수신하여 상기 입력 신호(IN)를 증폭할 수 있다. 또는 상기 수신 회로(220)는 기준 전압(VREF)을 더 수신하여 상기 입력 신호(IN)를 증폭할 수 있다. 상기 기준 전압(VREF)은 예를 들어, 상기 입력 신호(IN)의 스윙 폭의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 입력 신호(IN)는 입력 데이터일 수 있고, 상기 출력 신호(OUT)는 출력 데이터일 수 있고, 상기 반도체 장치(200)의 내부 데이터일 수 있다. 상기 수신 회로(220)는 상기 입력 데이터를 수신하는 데이터 수신 회로일 수 있다.
본 발명의 실시예에서, 상기 수신 클럭 신호(PE)는 제 1 펄스 폭을 가질 수 있고, 상기 제 1 펄스 폭은 상기 입력 신호(IN)의 유효 윈도우 또는 유효 아이에 대응하는 펄스 폭을 가질 수 있다. 상기 유효 윈도우 또는 유효 아이는 상기 입력 신호(IN)가 노이즈 또는 글리치 등에 의해 영향을 받지 않고 정의된 정확한 레벨을 가질 수 있는 구간 또는 듀레이션을 의미할 수 있다. 상기 샘플링 클럭 신호(PS)는 제 2 펄스 폭을 가질 수 있고, 상기 제 2 펄스 폭은 상기 제 1 펄스 폭보다 넓을 수 있다. 상기 제 2 펄스 폭은 상기 외부 클럭 신호(CLKE)에 대응하거나 상기 외부 클럭 신호(CLKE)의 펄스 폭보다 넓을 수 있다. 상기 제 2 펄스 폭은 상기 기준 클럭 신호(CLKR)의 펄스 폭에 대응할 수 있다. 상기 수신 회로(220)는 상기 수신 클럭 신호(PE)에 동기하여 상기 입력 신호(IN)의 유효 윈도우 및/또는 유효 아이 구간에서만 상기 입력 신호(IN)를 증폭함으로써, 상기 입력 신호(IN)를 정확하게 수신할 수 있다. 또한, 상기 수신 회로(220)는 증폭된 신호를 상기 샘플링 클럭 신호(PS)에 동기하여 샘플링함으로써, 상기 입력 신호(IN)로부터 상기 출력 신호(OUT)를 생성하기 위한 셋업 및/또는 홀드 마진을 충분히 확보할 수 있다. 따라서, 상기 수신 회로(220)는 크로스 토크 등과 같은 주변 환경의 요인에 무관하게 입력 신호(IN)의 레벨에 정확하게 대응하는 출력 신호(OUT)를 생성할 수 있다.
도 3은 도 2에 도시된 수신 회로(220)의 구성을 보여주는 도면이다. 도 3에서, 상기 수신 회로(220)는 수신기(310) 및 샘플링 회로(320)를 포함할 수 있다. 상기 수신기(310)는 상기 입력 신호(IN)와 상기 입력 신호(IN)의 상보 신호(INB) 및 상기 기준 전압(VREF) 중 하나를 수신할 수 있다. 상기 수신기(310)는 상기 입력 신호(IN)와 상기 상보 신호(INB) 및 상기 기준 전압(VREF) 중 하나를 비교 증폭하여 증폭 신호(AOUT, AOUTB)를 생성할 수 있다. 상기 수신기(310)는 차동 증폭기일 수 있고, 한 쌍의 증폭 신호를 생성할 수 있다. 상기 수신기(310)는 상기 수신 클럭 신호(PE)를 수신할 수 있다. 상기 수신기(310)는 상기 수신 클럭 신호(PE)에 동기하여 상기 입력 신호(IN)를 증폭하여 상기 증폭 신호(AOUT, AOUTB)를 생성할 수 있다. 상기 수신기(310)는 상기 수신 클럭 신호(PE)의 인에이블 구간에서 상기 입력 신호(IN)로부터 상기 증폭 신호(AOUT, AOUTB)를 생성할 수 있다. 상기 수신기(310)는 상기 수신 클럭 신호(PE)의 디스에이블 구간에서 증폭 동작을 수행하지 않을 수 있다. 상기 수신기(310)는 상기 증폭 신호(AOUT, AOUTB)를 생성하고, 상기 증폭 신호(AOUT, AOUTB)를 신호 라인(SL, SLB)으로 출력할 수 있다. 상기 신호 라인(SL, SLB)은 한 쌍의 라인일 수 있다. 상기 수신기(310)는 예를 들어, 상기 증폭 신호(AOUT)를 상기 신호 라인(SL)으로 출력하고, 상기 증폭 신호(AOUTB)를 상기 신호 라인(SLB)으로 출력할 수 있다.
상기 샘플링 회로(320)는 상기 신호 라인(SL, SLB)과 연결되고, 상기 신호 라인(SL, SLB)의 전압 레벨을 샘플링하여 상기 출력 신호(OUT)를 생성할 수 있다. 상기 샘플링 회로(320)는 상기 샘플링 클럭 신호(PS)를 수신할 수 있다. 상기 샘플링 회로(320)는 상기 샘플링 클럭 신호(PS)에 동기하여 상기 증폭 신호(AOUT, AOUTB)를 샘플링하여 상기 출력 신호(OUT)를 생성할 수 있다. 상기 샘플링 회로(320)는 상기 샘플링 클럭 신호(PS)에 동기하여 상기 신호 라인(SL, SLB)의 전압 레벨을 샘플링하여 상기 출력 신호(OUT)를 생성할 수 있다. 상기 샘플링 회로(320)는 상기 샘플링 클럭 신호(PS)의 인에이블 구간에서 상기 신호 라인(SL, SLB)의 전압 레벨을 샘플링하여 상기 출력 신호(OUT)를 생성할 수 있다.
도 3에서, 상기 수신 회로(220)는 동기 스위치(330), 프리차지부(340) 및 캐패시터(350)를 더 포함할 수 있다. 상기 동기 스위치(330)는 상기 수신 클럭 신호(PE)를 수신하고, 상기 수신 클럭 신호(PE)에 동기하여 상기 수신기(310)와 상기 신호 라인(SL, SLB)을 연결할 수 있다. 상기 동기 스위치(330)는 상기 수신 클럭 신호(PE)에 동기하여 상기 증폭 신호(AOUT, AOUTB)를 상기 신호 라인(SL, SLB)으로 전송할 수 있고, 상기 수신 클럭 신호(PE)의 인에이블 구간에서 상기 증폭 신호(AOUT, AOUTB)를 상기 신호 라인(SL, SLB)으로 출력할 수 있다. 상기 프리차지부(340)는 상기 신호 라인(SL, SLB)과 연결될 수 있다. 상기 프리차지부(340)는 프리차지 신호(PCG)를 수신하여 상기 신호 라인(SL, SLB)을 프리차지시킬 수 있다. 상기 프리차지부(340)는 상기 프라차지 신호(PCG)가 인에이블되었을 때, 상기 신호 라인(SL, SLB) 및 상기 신호 라인 상의 증폭 신호(AOUT, AOUTB)의 레벨을 초기화시킬 수 있다. 상기 프리차지 신호(PCG)는 상기 샘플링 클럭 신호(PS)보다 늦은 위상을 가질 수 있다. 상기 프라치지 신호(PCG)는 상기 샘플링 회로(320)의 샘플링 동작이 완료된 이후 인에이블될 수 있다. 상기 프라차지부(340)는 예를 들어 고전압(VH)을 수신할 수 있고, 상기 프리차지 신호(PCG)에 기초하여 상기 신호 라인(SL, SLB)의 전압 레벨을 상기 고전압(VH)으로 프리차지시킬 수 있다. 상기 캐패시터(350)는 상기 신호 라인(SL, SLB)과 연결될 수 있다. 상기 캐패시터(350)는 예를 들어 저전압(VL) 단자 및 상기 신호 라인(SL, SLB) 사이에 연결될 수 있다. 상기 저전압(VL)은 상기 고전압(VH)보다 낮은 레벨을 가질 수 있다. 일 실시예에서, 상기 고전압(VH) 및 상기 저전압(VL)은 상기 수신기(310) 또는 상기 샘플링 회로(320)의 전원전압에 대응하는 전압 레벨을 가질 수 있다. 상기 캐패시터(350)는 상기 동기 스위치(330)에 의해 상기 증폭 신호(AOUT, AOUTB)가 상기 신호 라인(SL, SLB)으로 전송되었을 때 상기 신호 라인(SL, SLB)의 전압 레벨을 안정적으로 유지시킬 수 있다.
도 4는 도 2에 도시된 내부 클럭 생성 회로(210)의 구성을 보여주는 도면이다. 도 4에서, 상기 내부 클럭 생성 회로(210)는 수신 클럭 생성기(410), 샘플링 클럭 생성기(420) 및 클럭 버퍼(430)를 포함할 수 있다. 상기 클럭 버퍼(430)는 상기 외부 클럭 신호(CLKE)를 수신하여 기준 클럭 신호(CLKR)를 생성할 수 있다. 상기 외부 클럭 신호(CLKE)는 차동 신호로서 수신될 수 있고, 상기 클럭 버퍼(430)는 상기 외부 클럭 신호(CLKE)와 상보 신호(CLKEB)를 차동 증폭하여 상기 기준 클럭 신호(CLKR)를 생성할 수 있다. 상기 수신 클럭 생성기(410)는 상기 기준 클럭 신호(CLKR)에 기초하여 지연 클럭 신호(CLKD) 및 상기 수신 클럭 신호(PE)를 생성할 수 있다. 상기 수신 클럭 생성기(410)는 상기 기준 클럭 신호(CLKR)를 제 1 시간 지연시켜 상기 지연 클럭 신호(CLKD)를 생성하고, 상기 지연 클럭 신호(CLKD)를 제 2 시간 지연시켜 상기 수신 클럭 신호(PE)를 생성할 수 있다. 상기 샘플링 클럭 생성기(420)는 상기 지연 클럭 신호(CLKD)를 수신할 수 있다. 상기 샘플링 클럭 생성기(420)는 상기 지연 클럭 신호(CLKD)를 상기 제 2 시간 및 제 3 시간 지연시켜 상기 샘플링 클럭 신호(PS)를 생성할 수 있다. 상기 제 1 내지 제 3 시간에 대해서는 후술하기로 한다.
도 4에서, 상기 내부 클럭 생성 회로(210)는 분주기(440)를 더 포함할 수 있다. 상기 분주기(440)는 상기 클럭 버퍼(430)로부터 출력된 기준 클럭 신호(CLKR)를 주파수 분주시켜 분주된 기준 클럭 신호를 생성할 수 있다. 예를 들어, 상기 분주기(440)는 상기 기준 클럭 신호(CLKR)를 2분주 또는 4분주시켜 상기 분주된 기준 클럭 신호를 생성할 수 있다. 상기 분주기(440)를 사용할 때, 상기 분주된 기준 클럭 신호(CLKR)는 상기 외부 클럭 신호(CLKE)보다 낮은 주파수 및 긴 주기를 가질 수 있다.
도 5는 도 4에 도시된 수신 클럭 생성기(410) 및 샘플링 클럭 생성기(420)의 구성을 보여주는 도면이다. 상기 수신 클럭 생성기(410)는 제 1 가변 지연기(511), 제 2 가변 지연기(512), 제 3 가변 지연기(513) 및 로직 게이트(514)를 포함할 수 있다. 상기 제 1 가변 지연기(511)는 상기 기준 클럭 신호(CLKR)를 수신하고, 상기 기준 클럭 신호(CLKR)를 소정 시간(tA)만큼 지연시킬 수 있다. 상기 소정 시간(tA)은 다양하게 변화될 수 있다. 상기 제 1 가변 지연기(511)는 예를 들어 트레이닝 코드(TC)를 수신할 수 있고, 상기 트레이닝 코드(TC)에 기초하여 변화되는 지연량을 가질 수 있다. 상기 트레이닝 코드(TC)는 도 1에 도시된 상기 외부 장치(110)와 상기 반도체 장치(200) 사이에서 수행되는 트레이닝 동작에 기초하여 생성될 수 있다. 상기 제 1 가변 지연기(511)는 상기 수신 클럭 신호(PE)의 인에이블 시점이 상기 입력 신호(IN)의 유효 윈도우 및/또는 유효 아이의 시작 시점과 동기될 수 있도록 한다. 상기 제 2 가변 지연기(512)는 상기 제 1 가변 지연기(511)의 출력을 수신하여 상기 지연 클럭 신호(CLKD)를 출력할 수 있다. 상기 제 2 가변 지연기(512)는 상기 제 1 가변 지연기(511)의 출력을 상기 제 1 시간(t1)만큼 지연시켜 상기 지연 클럭 신호(CLKD)를 생성할 수 있다. 상기 제 1 시간(t1)은 상기 입력 신호(IN)의 유효 윈도우 및/또는 유효 아이의 시작 시점부터 상기 입력 신호(IN)의 센터까지의 시간을 정의할 수 있다. 상기 입력 신호(IN)의 센터는 상기 외부 클럭 신호(CLKE) 및/또는 상기 기준 클럭 신호(CLKR)와 동기되는 시점일 수 있다. 상기 제 2 가변 지연기(512)의 지연량 및 상기 제 1 시간(t1)은 상기 트레이닝 코드(TC)에 기초하여 변화될 수 있다. 상기 제 3 가변 지연기(513)는 상기 지연 클럭 신호(CLKD)를 수신할 수 있다. 상기 제 3 가변 지연기(513)는 상기 지연 클럭 신호(CLKD)를 제 2 시간(t2) 지연시킬 수 있다. 상기 제 3 가변 지연기(513)는 상기 지연 클럭 신호(CLKD)를 제 2 시간(t2)만큼 지연시켜 생성된 신호를 반전시켜 출력할 수 있다. 상기 제 2 시간(t2)은 상기 입력 신호(IN)의 센터로부터 상기 입력 신호(IN)의 유효 윈도우 및/또는 유효 아이의 종료 시점까지의 시간을 정의할 수 있다. 상기 제 3 가변 지연기(513)의 지연량 및 상기 제 2 시간(t2)은 상기 트레이닝 코드(TC)에 기초하여 변화될 수 있다. 상기 로직 게이트(514)는 상기 제 3 가변 지연기(513)의 출력 및 상기 기준 클럭 신호(CLKR)를 수신하여 상기 수신 클럭 신호(PS)를 생성할 수 있다. 상기 로직 게이트(514)는 예를 들어, 앤드 게이트를 포함할 수 있다. 상기 로직 게이트에 의한 지연 시간은 tL일 수 있다. 상기 로직 게이트(514)에 의한 지연 시간(tL)이 아주 작은 값이라고 가정할 때, 상기 제 1 시간 및 제 2 시간(t1, t2)의 합은 상기 입력 신호(IN)의 유효 윈도우 및/또는 유효 아이의 듀레이션에 대응하는 시간일 수 있고, 상기 수신 클럭 신호(PE)는 상기 제 1 시간 및 제 2 시간(t1, t2)의 합에 대응하는 펄스 폭을 가질 수 있다.
상기 샘플링 클럭 생성기(420)는 제 4 가변 지연기(521)를 포함할 수 있다. 상기 제 4 가변 지연기(521)는 상기 지연 클럭 신호(CLKD)를 수신하여 상기 샘플링 클럭 신호(PS)를 생성할 수 있다. 상기 제 4 가변 지연기(521)의 지연량은 상기 트레이닝 코드(TC)에 기초하여 변화될 수 있다. 상기 제 4 가변 지연기(521)의 지연량은 상기 제 2 시간(t2), 상기 로직 게이트(514)에 의한 지연 시간(tL) 및 제 3 시간(t3)의 합일 수 있다. 상기 제 3 시간(t3)은 상기 수신 클럭 신호(PE)가 디스에이블된 후 상기 샘플링 클럭 신호(PS)가 인에이블되는 시점을 정의할 수 있다. 도 5에서, 상기 수신 클럭 생성기(410) 및 상기 샘플링 클럭 생성기(420)의 일 실시예를 예시하였지만, 이에 한정하려는 의도는 아니다. 상기 수신 클럭 신호(PE) 및 샘플링 클럭 신호(PS)를 생성하기 위한 클럭 생성기들은 다양한 방식으로 설계될 수 있을 것이다.
도 6은 본 발명의 실시예에 따른 반도체 장치(200)의 동작을 보여주는 타이밍도이다. 도 2 내지 도 6을 참조하여 본 발명의 실시예에 따른 반도체 장치(200)의 동작을 설명하면 다음과 같다. 상기 외부 클럭 신호(CLKE)는 상기 입력 신호(IN)의 윈도우 및/또는 아이에 센터 얼라인되어 수신될 수 있다. 일 실시예에서, 상기 외부 클럭 신호(CLKE)는 상기 입력 신호(IN)의 윈도우 및/또는 아이에 에지 얼라인되어 수신될 수도 있다. 상기 입력 신호(IN)는 로우 레벨을 갖는 신호임을 가정하자. 상기 기준 클럭 신호(CLKR)는 상기 외부 클럭 신호(CLKE)를 2분주시켜 생성될 수 있으므로, 상기 외부 클럭 신호(CLKE)와 마찬가지로 상기 입력 신호(IN)와 센터 얼라인될 수 있다.
상기 내부 클럭 생성 회로(210)는 상기 입력 신호(IN)의 유효 윈도우 및/또는 유효 아이에 대응하는 시간(TE) 동안 인에이블되는 펄스를 갖는 상기 수신 클럭 신호(PE)를 생성할 수 있다. 상기 수신 클럭 신호(PE)는 상기 기준 클럭 신호(CLKR)의 라이징 에지보다 제 1 시간(t1)만큼 앞서 발생되는 라이징 에지를 갖고, 상기 기준 클럭 신호(CLKR)의 라이징 에지보다 제 2 시간(t2)만큼 늦게 발생되는 폴링 에지를 가질 수 있다. 상기 로직 게이트(514)에 의한 지연 시간(tL)은 고려하지 않기로 한다. 상기 수신기(310)는 상기 수신 클럭 신호(PE)에 동기하여 상기 입력 신호(IN)의 유효 윈도우에 대응하는 시간(TE) 동안 상기 입력 신호(IN)를 증폭하여 로우 레벨을 갖는 증폭 신호(AOUT)를 생성할 수 있다. 따라서, 상기 수신기(310)는 상기 입력 신호(IN)의 유효 레벨을 정확하게 증폭하여 상기 증폭 신호(AOUT)를 생성할 수 있다. 상기 동기 스위치(330)는 상기 수신 클럭 신호(PE)에 동기하여 상기 증폭 신호(AOUT)를 상기 신호 라인(SL, SLB)으로 전송할 수 있다. 따라서, 상기 신호 라인(SL)의 전압 레벨은 로우 레벨로 하강하고, 하강된 로우 레벨을 유지할 수 있다. 상기 수신 클럭 신호(PE)가 디스에이블되면, 상기 수신기(310)는 증폭 동작을 중지하고, 상기 동기 스위치(330)는 턴오프될 수 있다. 상기 신호 라인(SL)은 상기 증폭 신호(AOUT)에 대응하는 전압 레벨로 유지될 수 있다.
상기 수신 클럭 신호(PE)가 디스에이블된 후 제 3 시간(t3)이 경과하면 상기 샘플링 클럭 신호(PS)가 인에이블될 수 있다. 상기 샘플링 회로(320)는 상기 샘플링 클럭 신호(PS)에 동기하여 상기 신호 라인(SL)의 전압 레벨을 샘플링하여 상기 출력 신호(OUT)를 생성할 수 있다. 따라서, 상기 샘플링 클럭 신호(PS)가 인에이블되는 시점에 상기 출력 신호(OUT)는 로우 레벨을 갖도록 천이될 수 있다. 상기 샘플링 클럭 신호(PS)가 디스에이블되면 상기 프리차지 신호(PCG)가 인에이블될 수 있다. 상기 프리차지 신호(PCG)가 인에이블되면, 상기 프리차지부(340)는 상기 신호 라인(SL)을 상기 고전압(VH)의 레벨로 프리차지시킬 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 장치(700)의 구성을 보여주는 도면이다. 도 7에서, 상기 반도체 장치(700)는 내부 클럭 생성 회로(710) 및 복수의 수신 회로를 포함할 수 있다. 상기 복수의 수신 회로는 제 1 수신 회로(721), 제 2 수신 회로(722), 제 3 수신 회로(723) 및 제 4 수신 회로(724)를 포함할 수 있다. 상기 내부 클럭 생성 회로(710)는 상기 외부 클럭 신호(CLKE)를 수신할 수 있다. 상기 내부 클럭 생성 회로(710)는 상기 외부 클럭 신호(CLKE)로부터 기준 클럭 신호를 생성할 수 있다. 상기 기준 클럭 신호는 복수의 위상 클럭 신호를 포함할 수 있다. 상기 복수의 위상 클럭 신호는 제 1 위상 클럭 신호(ICLK), 제 2 위상 클럭 신호(QCLK), 제 3 위상 클럭 신호(IBCLK) 및 제 4 위상 클럭 신호(QBCLK)를 포함할 수 있다. 상기 제 2 위상 클럭 신호(QCLK)는 상기 제 1 위상 클럭 신호(ICLK)보다 90도 늦은 위상을 가질 수 있고, 상기 제 3 위상 클럭 신호(IBCLK)는 상기 제 2 위상 클럭 신호(QCLK)보다 90도 늦은 위상을 가질 수 있으며, 상기 제 4 위상 클럭 신호(QBCLK)는 상기 제 3 위상 클럭 신호(IBCLK)보다 90도 늦은 위상을 가질 수 있다. 상기 내부 클럭 생성 회로(710)는 상기 제 1 내지 제 4 위상 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)에 기초하여 제 1 수신 클럭 신호(PEI), 제 2 수신 클럭 신호(PEQ), 제 3 수신 클럭 신호(PEIB) 및 제 4 수신 클럭 신호(PEQB)를 생성할 수 있다. 또한, 상기 내부 클럭 생성 회로(710)는 상기 제 1 내지 제 4 위상 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)에 기초하여 제 1 샘플링 클럭 신호(PSI), 제 2 샘플링 클럭 신호(PSQ), 제 3 샘플링 클럭 신호(PSIB) 및 제 4 샘플링 클럭 신호(PSQB)를 생성할 수 있다. 상기 제 1 내지 제 4 위상 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)는 순차적으로 수신되는 첫 번째 내지 네 번째 입력 신호(IN)에 각각 동기될 수 있다. 예를 들어, 상기 제 1 위상 클럭 신호(ICLK)는 첫 번째 입력 신호(IN)에 센터 얼라인될 수 있고, 상기 제 1 수신 클럭 신호(PEI)는 상기 첫 번째 입력 신호(IN)의 유효 윈도우 및/또는 유효 아이에 대응하는 펄스 폭을 가질 수 있다. 상기 제 2 위상 클럭 신호(QCLK)는 두 번째 입력 신호(IN)에 센터 얼라인될 수 있고, 상기 제 2 수신 클럭 신호(PEQ)는 상기 두 번째 입력 신호(IN)의 유효 윈도우 및/또는 유효 아이에 대응하는 펄스 폭을 가질 수 있다. 상기 제 2 수신 클럭 신호(PEQ)의 펄스는 상기 제 1 수신 클럭 신호(PEI)의 펄스에 비해 상기 기준 클럭 신호의 90도 대응하는 위상만큼 늦게 발생될 수 있다. 즉, 상기 제 1 및 제 2 수신 클럭 신호(PEI, PEQ)의 위상 차이는 상기 제 1 및 제 2 위상 클럭 신호(ICLK, QCLK)의 위상 차이와 동일할 수 있다. 상기 제 3 위상 클럭 신호(IBCLK)는 세 번째 입력 신호(IN)에 센터 얼라인될 수 있고, 상기 제 3 수신 클럭 신호(PEIB)는 상기 세 번째 입력 신호(IN)의 유효 윈도우 및/또는 유효 아이에 대응하는 펄스 폭을 가질 수 있다. 상기 제 3 수신 클럭 신호(PEIB)의 펄스는 상기 제 2 수신 클럭 신호(PEQ)의 펄스에 비해 상기 기준 클럭 신호의 90도 대응하는 위상만큼 늦게 발생될 수 있다. 즉, 상기 제 2 및 제 3 수신 클럭 신호(PEQ, PEIB)의 위상 차이는 상기 제 2 및 제 3 위상 클럭 신호(QCLK, IBCLK)의 위상 차이와 동일할 수 있다. 상기 제 4 위상 클럭 신호(QBCLK)는 네 번째 입력 신호(IN)에 센터 얼라인될 수 있고, 상기 제 4 수신 클럭 신호(PEQB)는 상기 네 번째 입력 신호(IN)의 유효 윈도우 및/또는 유효 아이에 대응하는 펄스 폭을 가질 수 있다. 상기 제 4 수신 클럭 신호(PEQB)의 펄스는 상기 제 3 수신 클럭 신호(PEIB)의 펄스에 비해 상기 기준 클럭 신호의 90도 대응하는 위상만큼 늦게 발생될 수 있다. 즉, 상기 제 3 및 제 4 수신 클럭 신호(PEIB, PEQB)의 위상 차이는 상기 제 3 및 제 4 위상 클럭 신호(IBCLK, QBCLK)의 위상 차이와 동일할 수 있다.
상기 제 1 내지 제 4 수신 회로(721, 722, 723, 724)는 상기 입력 신호(IN)와 상기 입력 신호(IN)의 상보 신호(INB) 및 기준 전압(VREF) 중 하나를 공통 수신할 수 있다. 상기 제 1 수신 회로(721)는 제 1 수신 클럭 신호(PEI) 및 상기 제 1 샘플링 클럭 신호(PSI)를 수신하고, 상기 제 1 수신 클럭 신호(PEI)에 동기하여 상기 입력 신호(IN)를 증폭할 수 있다. 상기 제 1 수신 회로(721)는 상기 제 1 샘플링 클럭 신호(PSI)에 동기하여 상기 증폭된 신호를 샘플링하여 상기 제 1 출력 신호(OUTI)를 생성할 수 있다. 상기 제 2 수신 회로(722)는 제 2 수신 클럭 신호(PEQ) 및 상기 제 2 샘플링 클럭 신호(PSQ)를 수신하고, 상기 제 2 수신 클럭 신호(PEQ)에 동기하여 상기 입력 신호(IN)를 증폭할 수 있다. 상기 제 2 수신 회로(722)는 상기 제 2 샘플링 클럭 신호(PSQ)에 동기하여 상기 증폭된 신호를 샘플링하여 상기 제 2 출력 신호(OUTQ)를 생성할 수 있다. 상기 제 3 수신 회로(723)는 제 3 수신 클럭 신호(PEIB) 및 상기 제 3 샘플링 클럭 신호(PSIB)를 수신하고, 상기 제 3 수신 클럭 신호(PEIB)에 동기하여 상기 입력 신호(IN)를 증폭할 수 있다. 상기 제 3 수신 회로(723)는 상기 제 3 샘플링 클럭 신호(PSIB)에 동기하여 상기 증폭된 신호를 샘플링하여 상기 제 3 출력 신호(OUTIB)를 생성할 수 있다. 상기 제 4 수신 회로(724)는 제 4 수신 클럭 신호(PEQB) 및 상기 제 4 샘플링 클럭 신호(PSQB)를 수신하고, 상기 제 4 수신 클럭 신호(PEQB)에 동기하여 상기 입력 신호(IN)를 증폭할 수 있다. 상기 제 4 수신 회로(724)는 상기 제 4 샘플링 클럭 신호(PSQB)에 동기하여 상기 증폭된 신호를 샘플링하여 상기 제 4 출력 신호(OUTQB)를 생성할 수 있다. 도 3에 도시된 수신 회로(220)는 상기 제 1 내지 제 4 수신 회로(721, 722, 723, 724)로 각각 적용될 수 있다.
도 8은 본 발명의 실시예에 따른 반도체 장치(700)의 동작을 보여주는 도면이다. 도 7 및 도 8을 참조하여 본 발명의 실시예에 따른 반도체 장치(700)의 동작을 설명하면 다음과 같다. 상기 입력 신호(IN)는 연속되는 스트림으로서 입력될 수 있고, 첫 번째 내지 네 번째 입력 신호(IN<0>, IN<1>, IN<2>, IN<3>)가 입력되는 것을 예시하였다. 상기 외부 클럭 신호(CLKE)의 라이징 에지 및 폴링 에지는 각각 상기 첫 번째 내지 네 번째 입력 신호(IN<0>, IN<1>, IN<2>, IN<3>))에 센터 얼라인될 수 있다. 상기 내부 클럭 생성 회로(710)는 상기 외부 클럭 신호(CLKE)를 분주시켜 순차적으로 90도의 위상 차이를 갖는 상기 제 1 위상 클럭 신호(ICLK), 상기 제 2 위상 클럭 신호(QCLK), 상기 제 3 위상 클럭 신호(IBCLK) 및 상기 제 4 위상 클럭 신호(QBCLK)를 생성할 수 있다. 상기 내부 클럭 생성 회로(710)는 상기 제 1 내지 제 4 위상 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)에 기초하여 상기 제 제 1 내지 제 4 수신 클럭 신호(PEI, PEQ, PEIB, PEQB) 및 제 1 내지 제 4 샘플링 클럭 신호(PSI, PSQ, PSIB, PSQB)를 생성할 수 있다. 예를 들어, 상기 내부 클럭 생성 회로(710)는 상기 제 4 위상 클럭 신호(QBCLK)를 지연시켜 상기 제 1 수신 클럭 신호(PEI) 및 상기 제 1 샘플링 클럭 신호(PSI)를 생성하고, 상기 제 1 위상 클럭 신호(ICLK)를 지연시켜 상기 제 2 수신 클럭 신호(PEQ) 및 상기 제 2 샘플링 클럭 신호(PSQ)를 생성하며, 상기 제 2 위상 클럭 신호(QCLK)를 지연시켜 상기 제 3 수신 클럭 신호(PEIB) 및 상기 제 3 샘플링 클럭 신호(PSIB)를 생성하고, 상기 제 3 위상 클럭 신호(IBCLK)를 지연시켜 상기 제 4 수신 클럭 신호(PEQB) 및 상기 제 4 샘플링 클럭 신호(PSQB)를 생성할 수 있다. 일 실시예에서, 상기 반도체 장치(700)는 상기 입력 신호(IN)를 지연시킬 수 있다. 상기 내부 클럭 생성 회로(710)는 상기 제 1 위상 클럭 신호(ICLK)를 지연시켜 상기 제 1 수신 클럭 신호(PEI) 및 제 1 샘플링 클럭 신호(PSI)를 생성하고, 상기 제 2 위상 클럭 신호(QCLK)를 지연시켜 상기 제 2 수신 클럭 신호(PEQ) 및 제 2 샘플링 클럭 신호(PSQ)를 생성하고, 상기 제 3 위상 클럭 신호(IBCLK)를 지연시켜 상기 제 3 수신 클럭 신호(PEIB) 및 제 3 샘플링 클럭 신호(PSIB)를 생성하고, 상기 제 4 위상 클럭 신호(QBCLK)를 지연시켜 상기 제 4 수신 클럭 신호(PEQB) 및 제 4 샘플링 클럭 신호(PSQB)를 생성할 수 있다. 상기 반도체 장치(700)는 상기 입력 신호(IN)를 상기 위상 클럭 신호의 90도에 대응하는 위상만큼 지연시킴으로써, 지연된 입력 신호가 상기 제 1 내지 제 4 위상 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)를 지연시켜 생성된 상기 제 1 내지 제 4 수신 클럭 신호(PEI, PEQ, PEIB, PEQB)와 각각 동기될 수 있도록 한다.
상기 제 1 수신 클럭 신호(PEI)는 첫 번째 입력 신호(IN<0>)의 유효 윈도우에 및/또는 유효 아이에 대응하는 펄스 폭을 가질 수 있고, 상기 제 2 수신 클럭 신호(PEQ)는 상기 두 번째 입력 신호(IN<1>)의 유효 윈도우 및/또는 유효 아이에 대응하는 펄스 폭을 가질 수 있으며, 상기 제 3 수신 클럭 신호(PEIB)는 세 번째 입력 신호(IN<2>)의 유효 윈도우 및/또는 유효 아이에 대응하는 펄스 폭을 가질 수 있고, 상기 제 4 수신 클럭 신호(PEQB)는 상기 네 번째 입력 신호(IN<3>)의 유효 윈도우 및/또는 유효 아이에 대응하는 펄스 폭을 가질 수 있다. 상기 제 1 내지 제 4 수신 클럭 신호(PEI, PEQ, PEIB, PEQB)의 펄스 폭은 모두 동일할 수 있다. 상기 제 1 수신 회로(721)는 상기 제 1 수신 클럭 신호(PEI)에 동기하여 상기 첫 번째 입력 신호(IN<0>)의 레벨을 증폭하고, 상기 제 2 수신 회로(722)는 상기 제 2 수신 클럭 신호(PEQ)에 동기하여 상기 두 번째 입력 신호(IN<1>)의 레벨을 증폭하며, 상기 제 3 수신 회로(723)는 상기 제 3 수신 클럭 신호(PEIB)에 동기하여 상기 세 번째 입력 신호(IN<2>)의 전압 레벨을 증폭하고, 상기 제 4 수신 회로(724)는 상기 제 4 수신 클럭 신호(PEQB)에 동기하여 상기 네 번째 입력 신호(IN<3>)의 전압 레벨을 증폭할 수 있다.
상기 제 1 내지 제 4 샘플링 클럭 신호(PSI, PSQ, PSIB, PSQB)는 각각 상기 제 1 내지 제 4 수신 클럭 신호(PEI, PEQ, PEIB, PEQB)가 디스에이블된 후 인에이블될 수 있다. 상기 제 1 수신 회로(721)는 상기 제 1 샘플링 클럭 신호(PSI)에 동기하여 상기 제 1 수신 클럭 신호(PEI)에 동기되어 증폭된 신호를 샘플링하여 상기 제 1 출력 신호(OUTI)를 생성할 수 있다. 상기 제 1 샘플링 클럭 신호(PSI)가 디스에이블되면 상기 프리차지 신호(PCGI)가 인에이블되고, 상기 제 1 수신 회로(721)의 신호 라인은 프리차지될 수 있다. 상기 제 2 수신 회로(722)는 상기 제 2 샘플링 클럭 신호(PSQ)에 동기하여 상기 제 2 수신 클럭 신호(PEQ)에 동기되어 증폭된 신호를 샘플링하여 상기 제 2 출력 신호(OUTQ)를 생성할 수 있다. 상기 제 2 샘플링 클럭 신호(PSQ)가 디스에이블되면 상기 프리차지 신호(PCGQ)가 인에이블되고, 상기 제 2 수신 회로(722)의 신호 라인은 프리차지될 수 있다. 상기 제 3 수신 회로(723)는 상기 제 3 샘플링 클럭 신호(PSIB)에 동기하여 상기 제 3 수신 클럭 신호(PEIB)에 동기되어 증폭된 신호를 샘플링하여 상기 제 3 출력 신호(OUTIB)를 생성할 수 있다. 상기 제 3 샘플링 클럭 신호(PSIB)가 디스에이블되면 상기 프리차지 신호(PSCIB)가 인에이블되고, 상기 제 3 수신 회로(723)의 신호 라인은 프리차지될 수 있다. 상기 제 4 수신 회로(724)는 상기 제 4 샘플링 클럭 신호(PSQB)에 동기하여 상기 제 4 수신 클럭 신호(PEQB)에 동기되어 증폭된 신호를 샘플링하여 상기 제 4 출력 신호(OUTQB)를 생성할 수 있다. 상기 제 4 샘플링 클럭 신호(PSQB)가 디스에이블되면 상기 프리차지 신호(PCGQB)가 인에이블되고, 상기 제 4 수신 회로(724)의 신호 라인은 프리차지될 수 있다.
도 9는 본 발명의 실시예에 따른 반도체 장치(900)의 구성을 보여주는 도면이다. 도 9에서, 상기 반도체 장치(900)는 내부 클럭 생성 회로(910) 및 복수의 채널 수신 회로를 포함할 수 있다. 상기 복수의 채널 수신 회로는 제 1 채널 수신 회로(921), 제 2 채널 수신 회로(922), 제 3 채널 수신 회로(923) 및 제 4 채널 수신 회로(924)를 포함할 수 있다. 상기 제 1 채널 수신 회로(921)는 제 1 채널 및/또는 제 1 신호 버스와 연결되어 제 1 입력 신호(IN1)를 수신할 수 있다. 상기 제 1 채널 수신 회로(921)는 상기 제 1 입력 신호(IN1)의 상보 신호(IN1B) 또는 제 1 기준 전압(VREF1)을 수신할 수 있다. 상기 제 2 채널 수신 회로(922)는 제 2 채널 및/또는 제 2 신호 버스와 연결되어 제 2 입력 신호(IN2)를 수신할 수 있다. 상기 제 2 채널 수신 회로(922)는 상기 제 2 입력 신호(IN2)의 상보 신호(IN2B) 또는 제 2 기준 전압(VREF2)을 수신할 수 있다. 상기 제 3 채널 수신 회로(923)는 제 3 채널 및/또는 제 3 신호 버스와 연결되어 제 3 입력 신호(IN3)를 수신할 수 있다. 상기 제 3 채널 수신 회로(923)는 상기 제 3 입력 신호(IN3)의 상보 신호(IN3B) 또는 제 3 기준 전압(VREF3)을 수신할 수 있다. 상기 제 4 채널 수신 회로(924)는 제 4 채널 및/또는 제 4 신호 버스와 연결되어 제 4 입력 신호(IN4)를 수신할 수 있다. 상기 제 4 채널 수신 회로(924)는 상기 제 4 입력 신호(IN4)의 상보 신호(IN4B) 또는 제 4 기준 전압(VREF4)을 수신할 수 있다. 상기 제 1 내지 제 4 신호 버스는 서로 다른 채널일 수 있고, 서로 다른 채널 특성 및 스큐를 가질 수 있다. 상기 반도체 장치(900)는 도 1에 도시된 외부 장치(110)와 상기 제 1 내지 제 4 채널에 대한 트레이닝 동작을 수행할 수 있고, 상기 제 1 내지 제 4 채널의 특성에 따라 상기 제 1 내지 제 4 기준 전압(VREF1, VREF2, VREF3, VREF4)의 레벨을 동일하거나 다르게 설정할 수 있다.
상기 내부 클럭 생성 회로(910)는 상기 외부 클럭 신호(CLKE)를 수신하여 기준 클럭 신호(CLKR)를 생성할 수 있다. 상기 내부 클럭 생성 회로(910)는 상기 기준 클럭 신호(CLKR)에 기초하여 제 1 내지 제 4 채널 수신 클럭 신호(PE1, PE2, PE3, PE4)와 제 1 내지 제 4 샘플링 클럭 신호(PS1, PS2, PS3, PS4)를 생성할 수 있다. 상기 제 1 채널 수신 클럭 신호(PE1)는 상기 제 1 입력 신호(IN1)의 유효 윈도우 및/또는 유효 아이에 대응하는 펄스 폭을 가질 수 있다. 상기 제 2 채널 수신 클럭 신호(PE2)는 상기 제 2 입력 신호(IN2)의 유효 윈도우 및/또는 유효 아이에 대응하는 펄스 폭을 가질 수 있다. 상기 제 3 채널 수신 클럭 신호(PE3)는 상기 제 3 입력 신호(IN3)의 유효 윈도우 및/또는 유효 아이에 대응하는 펄스 폭을 가질 수 있다. 상기 제 4 채널 수신 클럭 신호(PE4)는 상기 제 4 입력 신호(IN4)의 유효 윈도우 및/또는 유효 아이에 대응하는 펄스 폭을 가질 수 있다. 상기 제 1 내지 제 4 채널 수신 클럭 신호(PE1, PE2, PE3, PE4)의 펄스 폭은 상기 제 1 내지 제 4 채널의 특성에 따라 서로 동일하거나 서로 다를 수 있다. 즉, 상기 제 1 내지 제 4 채널 수신 클럭 신호(PE1, PE2, PE3, PE4)는 상기 제 1 내지 제 4 채널의 특성에 따라 서로 다른 시점에 인에이블될 수도 있고, 서로 다른 시점에 디스에이블될 수도 있다. 또한, 상기 제 1 내지 제 4 채널 샘플링 클럭 신호(PS1, PS2, PS3, PS4)는 상기 제 1 내지 제 4 채널의 특성에 따라 서로 다른 시점에 인에이블될 수 있다.
상기 제 1 채널 수신 회로(921)는 상기 제 1 채널 수신 클럭 신호(PE1)에 동기하여 상기 제 1 입력 신호(IN1)를 증폭할 수 있다. 상기 제 1 채널 수신 회로(921)는 상기 제 1 샘플링 클럭 신호(PS1)에 동기하여 상기 제 1 채널 수신 클럭 신호(PE1)에 동기하여 증폭된 신호를 샘플링하여 제 1 출력 신호(OUT1)를 생성할 수 있다. 상기 제 2 채널 수신 회로(922)는 상기 제 2 채널 수신 클럭 신호(PE2)에 동기하여 상기 제 2 입력 신호(IN2)를 증폭할 수 있다. 상기 제 2 채널 수신 회로(922)는 상기 제 2 샘플링 클럭 신호(PS2)에 동기하여 상기 제 2 채널 수신 클럭 신호(PE2)에 동기하여 증폭된 신호를 샘플링하여 제 2 출력 신호(OUT2)를 생성할 수 있다. 상기 제 3 채널 수신 회로(923)는 상기 제 3 채널 수신 클럭 신호(PE3)에 동기하여 상기 제 3 입력 신호(IN3)를 증폭할 수 있다. 상기 제 3 채널 수신 회로(923)는 상기 제 3 샘플링 클럭 신호(PS3)에 동기하여 상기 제 3 채널 수신 클럭 신호(PE3)에 동기하여 증폭된 신호를 샘플링하여 제 3 출력 신호(OUT3)를 생성할 수 있다. 상기 제 4 채널 수신 회로(924)는 상기 제 4 채널 수신 클럭 신호(PE4)에 동기하여 상기 제 4 입력 신호(IN4)를 증폭할 수 있다. 상기 제 4 채널 수신 회로(924)는 상기 제 4 샘플링 클럭 신호(PS4)에 동기하여 상기 제 4 채널 수신 클럭 신호(PE4)에 동기하여 증폭된 신호를 샘플링하여 제 4 출력 신호(POUT4)를 생성할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (22)
- 기준 클럭 신호에 기초하여 수신 클럭 신호 및 상기 수신 클럭 신호와 다른 위상을 갖는 샘플링 클럭 신호를 생성하는 내부 클럭 생성 회로;
상기 수신 클럭 신호에 동기하여 입력 신호를 수신하여 증폭 신호를 생성하고, 상기 입력 신호는 신호 버스를 통해 외부 장치로부터 전송되는 수신기; 및
상기 샘플링 클럭 신호에 동기하여 상기 증폭 신호를 샘플링하여 출력 신호를 생성하는 샘플링 회로를 포함하는 반도체 장치. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 수신 클럭 신호는 상기 입력 신호의 유효 윈도우에 대응하는 펄스 폭을 갖는 반도체 장치. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 샘플링 클럭 신호는 상기 기준 클럭 신호와 동일한 펄스 폭을 갖는 반도체 장치. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 내부 클럭 생성 회로는 상기 기준 클럭 신호를 소정 시간 및 제 1 시간만큼 지연시켜 지연 클럭 신호를 생성하고, 상기 지연 클럭 신호를 제 2 시간만큼 지연시켜 상기 수신 클럭 신호를 생성하는 수신 클럭 생성기; 및
상기 지연 클럭 신호를 상기 제 2 시간 및 제 3 시간 지연시켜 상기 샘플링 클럭 신호를 생성하는 샘플링 클럭 생성기를 포함하는 반도체 장치. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 4 항에 있어서,
상기 제 1 시간 및 상기 제 2 시간의 합은 상기 입력 신호의 유효 윈도우의 듀레이션(duration)에 대응하는 반도체 장치. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 4 항에 있어서,
외부 클럭 신호를 수신하여 상기 기준 클럭 신호를 생성하는 클럭 버퍼; 및
상기 기준 클럭 신호를 분주시켜 분주된 기준 클럭 신호를 생성하는 분주기를 더 포함하고,
상기 내부 클럭 생성 회로는 상기 분주된 기준 클럭 신호를 소정 시간 및 제 1 시간만큼 지연시켜 상기 지연 클럭 신호를 생성하는 반도체 장치. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 수신 클럭 신호에 동기하여 상기 증폭 신호를 출력하는 동기 스위치를 더 포함하는 반도체 장치. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
프리차지 신호에 기초하여 상기 증폭 신호의 레벨을 초기화시키는 프리차지부를 더 포함하고,
상기 프리차지 신호는 상기 샘플링 클럭 신호보다 늦은 위상을 갖는 반도체 장치. - 기준 클럭 신호에 기초하여 제 1 펄스 폭을 갖는 수신 클럭 신호 및 상기 제 1 펄스 폭과 다른 제 2 펄스 폭을 갖고 상기 수신 클럭 신호보다 늦은 위상을 갖는 샘플링 클럭 신호를 생성하는 내부 클럭 생성 회로;
상기 수신 클럭 신호에 동기하여 입력 신호를 수신하여 증폭 신호를 생성하고, 상기 입력 신호는 신호 버스를 통해 외부 장치로부터 전송되는 수신기; 및
상기 샘플링 클럭 신호에 동기하여 상기 증폭 신호를 샘플링하여 출력 신호를 생성하는 샘플링 회로를 포함하는 반도체 장치. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 9 항에 있어서,
상기 제 2 펄스 폭은 상기 제 1 펄스 폭보다 넓은 반도체 장치. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제 9 항에 있어서,
상기 제 1 펄스 폭은 상기 입력 신호의 유효 윈도우의 듀레이션에 대응하는 반도체 장치. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 9 항에 있어서,
상기 내부 클럭 생성 회로는 상기 기준 클럭 신호를 소정 시간 및 제 1 시간만큼 지연시켜 지연 클럭 신호를 생성하고, 상기 지연 클럭 신호를 제 2 시간만큼 지연시켜 상기 수신 클럭 신호를 생성하는 수신 클럭 생성기; 및
상기 지연 클럭 신호를 상기 제 2 시간 및 제 3 시간 지연시켜 상기 샘플링 클럭 신호를 생성하는 샘플링 클럭 생성기를 포함하는 반도체 장치. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 12 항에 있어서,
상기 제 1 시간 및 상기 제 2 시간의 합은 상기 입력 신호의 유효 윈도우의 듀레이션에 대응하는 반도체 장치. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제 12 항에 있어서,
외부 클럭 신호를 수신하여 상기 기준 클럭 신호를 생성하는 클럭 버퍼; 및
상기 기준 클럭 신호를 분주시켜 분주된 기준 클럭 신호를 생성하는 분주기를 더 포함하고,
상기 내부 클럭 생성 회로는 상기 분주된 기준 클럭 신호를 소정 시간 및 제 1 시간만큼 지연시켜 상기 지연 클럭 신호를 생성하는 반도체 장치. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제 12 항에 있어서,
상기 수신 클럭 신호에 동기하여 상기 증폭 신호를 출력하는 동기 스위치를 더 포함하는 반도체 장치. - ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제 12 항에 있어서,
프리차지 신호에 기초하여 상기 증폭 신호의 레벨을 초기화시키는 프리차지부를 더 포함하고,
상기 프리차지 신호는 상기 샘플링 클럭 신호보다 늦은 위상을 갖는 반도체 장치. - 수신 클럭 신호에 동기하여 입력 데이터를 수신하여 증폭 데이터를 생성하고, 상기 입력 데이터는 신호 버스를 통해 외부 장치로부터 전송되는 수신기;
상기 수신 클럭 신호에 기초하여 소정 시간 동안 상기 증폭 데이터의 레벨을 유지시키는 신호 라인; 및
샘플링 클럭 신호에 동기하여 상기 신호 라인의 전압 레벨을 샘플링하여 출력 데이터를 생성하는 샘플링 회로를 포함하는 수신 회로. - ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제 17 항에 있어서,
상기 샘플링 클럭 신호는 상기 수신 클럭 신호보다 넓은 펄스 폭을 갖고, 상기 수신 클럭 신호보다 늦은 위상을 갖는 수신 회로. - ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제 17 항에 있어서,
상기 수신 클럭 신호는 상기 데이터의 유효 윈도우의 듀레이션에 대응하는 펄스 폭을 갖는 수신 회로. - ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제 17 항에 있어서,
상기 수신 클럭 신호에 동기하여 상기 증폭 데이터를 상기 신호 라인으로 제공하는 동기 스위치를 더 포함하는 수신 회로. - ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈제 17 항에 있어서,
상기 신호 라인에 연결되어 상기 증폭 데이터의 레벨을 유지시키는 캐패시터를 더 포함하는 수신 회로. - ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈제 17 항에 있어서,
프리차지 신호에 기초하여 상기 신호 라인의 전압 레벨을 초기화시키는 프리차지부를 더 포함하고,
상기 프리차지 신호는 상기 샘플링 클럭 신호보다 늦은 위상을 갖는 수신 회로.
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