KR100564593B1 - 반도체 메모리 소자의 입력신호 수신장치 - Google Patents

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Abstract

반도체 메모리의 수신 장치가 개시된다. 본 발명에 따른 수신 장치는 수신단자로 입력되는 신호를 증폭하여 출력하는 다수개의 전치증폭기들과, 상기 전치증폭기들과 전기적으로 연결되고, 입력되는 데이터 신호를 샘플링하는 다수개의 샘플러를 구비하며, 다수개의 샘플러들은 각각 대응되는 전치증폭기의 출력단들과 각각 접속되고, 샘플러들 각각은 대응되는 클록신호에 응답하여 상기 입력단들로 입력되는 데이터 신호들을 샘플링한다. 본 발명에 따른 반도체 메모리 장치에 따르면, 오버 샘플링시 칩 외부에서 바라보는 입력 커패시턴스를 줄이고 상호 간접 현상을 방지하여 데이터 추출 시 발생할 수 있는 에러를 방지하고, 데이터를 수신하기 위해 정렬을 위한 클록을 받는 샘플러를 위한 전치 증폭기와 데이터를 중복 수신하기 위한 클록을 받는 샘플러를 위한 전치 증폭기를 따로 설치 제어함으로써 4배 이상의 오버 샘플링도 가능하게 된다.
반도체 메모리 수신 장치, 전치 증폭기, 오버 샘플링

Description

반도체 메모리 소자의 입력신호 수신장치{Device for receiving input signal in semiconductor memory unit}
도 1은 종래의 다수개의 샘플러를 갖는 메모리 소자의 입력 신호 수신장치를 나타낸 도이다.
도 2는 NMOS 입력 신호를 받는 신호 샘플러의 회로도이다.
도 3a는 본 발명에 따른 반도체 메모리의 수신 장치를 나타낸 도이다.
도 3b는 도 3a에 입력되는 클록 신호와 데이터 신호와의 관계를 나타낸 도이다.
도 4a는 본 발명의 다른 실시예에 따른 반도체 메모리의 수신 장치를 나타낸 도이다.
도 4b는 도 4a에 입력되는 클록 신호와 데이터 신호와의 관계를 나타낸 도이다
도 5는 본 발명의 또 다른 실시예에 따른 반도체 메모리의 수신 장치를 나타낸 도이다.
도 6a 내지 도 6c는 스윙 레벨에 따른 샘플링 결과를 비교한 그래프이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로는, 외부에서 입력되는 신호를 수신하는 반도체 메모리의 수신 장치에 관한 것이다.
일반적으로 반도체 메모리 장치(memory device)는 입력신호에 의해 모든 동작을 수행하게 되는데, 이러한 입력신호는 클록 신호에 동기하여 입력 신호 수신장치를 통해서 입력된다.
반도체 메모리 장치를 사용하는 시스템이 고속화됨에 따라 반도체 메모리 장치의 데이터 처리 속도도 점점 더 빨라지고 있다. 이러한 고속의 데이터 처리 장치에 적합하도록 하기 위해 반도체 메모리 장치는 다수개의 입력 수신기들을 구비하고 있다. 상기 다수개의 입력 수신기들은 각각 상기 데이터를 기준 전압과 비교하여 데이터를 샘플링하는 센싱래치 회로 즉, 샘플러 회로를 구비한다.
본 발명이 이루고자 하는 기술적 과제는, 소신호 고속 동작 시 인접 샘플러와의 상호 간섭을 줄이고, 입력 커패시턴스를 줄여 데이터 추출시의 정확성을 개선할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 오버 샘플링으로 인한 입력 부하를 줄여 다수배 오버 샘플링이 가능한 반도체 메모리 장치를 제공하는 것이다.
상술한 바와 같은 본 발명의 목적을 달성하기 위해, 본 발명의 특징에 의한 반도체 메모리의 수신 장치는, 수신단자로 입력되는 신호를 증폭하여 출력하는 다수개의 전치증폭기들과, 상기 전치증폭기들과 전기적으로 연결되며 입력되는 데이터 신호를 샘플링하는 다수개의 샘플러를 구비하고, 다수개의 샘플러들은 각각 대응되는 전치증폭기의 출력단들과 각각 접속되고, 샘플러들 각각은 대응되는 클록신호에 응답하여 상기 입력단들로 입력되는 데이터 신호들을 샘플링한다.
바람직하게는, 본 발명의 특징에 의한 반도체 메모리용 수신 장치는 소정의 기준 전압들을 발생하여 상기 샘플러로 출력하는 기준 전압 발생기와, 외부 클록 신호로부터 다수개로 분주된 클록 신호를 발생하여 상기 샘플러로 출력하는 분주 회로를 더 구비하며, 상기 샘플러는 입력 데이터들을 상기 기준 전압과 비교하여 입력 데이터들을 샘플링한다.
본 발명의 목적을 달성하기 위한 반도체 메모리의 수신 장치는, 다수개의 샘플러들 중에서 제1그룹의 샘플러들 각각의 입력단들은 다수개의 전치증폭기들 중에서 대응되는 제1전치증폭기의 출력단들과 각각 접속되고, 다수개의 샘플러들 중에서 제2그룹의 샘플러들 각각의 입력단들은 다수개의 전치증폭기들 중에서 대응되는 제2전치증폭기의 출력단들과 각각 접속되고,
상기 제1그룹의 샘플러들 각각은 대응되는 클록신호에 응답하여 입력단들로 입력되는 데이터 신호들을 샘플링하고, 제2그룹의 샘플러들 각각은 대응되는 클록신호에 응답하여 입력단들로 입력되는 데이터 신호들을 샘플링한다.
바람직하게는, 수신 장치는, 제1그룹의 샘플러들 각각과 제2그룹의 샘플러들 각각은 서로 다른 위상을 갖는 대응되는 클록신호에 응답하여 입력되는 신호들을 샘플링하며, 제1그룹의 샘플러들에 입력되는 클록신호는 데이터의 에지에 대응되는 위상들을 갖고, 제2그룹의 샘플러들에 입력되는 클록신호는 데이터의 에지와 에지 사이의 소정의 위치에 대응되는 위상을 갖는다.
본 발명의 목적을 달성하기 위한 반도체 메모리 수신 장치는, 분주회로는 다수개의 샘플러들 각각에 대응되는 내부 클록들을 생성하고, 내부 클록들의 주파수는 데이터의 주파수보다 작다.
본 발명의 목적을 달성하기 위한 다른 반도체 메모리 수신 장치는, 다수개의 샘플러들 중에서 제1그룹의 샘플러들 각각의 입력단들은 다수개의 전치증폭기들 중에서 대응되는 제1전치증폭기의 출력단들과 각각 접속되고, 다수개의 샘플러들 중에서 제2그룹의 샘플러들 각각의 입력단들은 상기 다수개의 전치증폭기들 중에서 대응되는 제2전치증폭기의 출력단들과 각각 접속되고, 다수개의 샘플러들 중에서 제3그룹의 샘플러들 각각의 입력단들은 다수개의 전치증폭기들 중에서 대응되는 제3전치증폭기의 출력단들과 각각 접속되고, 제1그룹의 샘플러들 각각은 대응되는 클록신호에 응답하여 입력단들로 입력되는 데이터 신호들을 샘플링하고, 제2그룹의 샘플러들 각각은 대응되는 클록신호에 응답하여 입력단들로 입력되는 데이터 신호들을 샘플링하고, 제3그룹의 샘플러들 각각은 대응되는 클록신호에 응답하여 입력단들로 입력되는 데이터 신호들을 샘플링한다.
바람직하게는, 반도체 메모리 수신 장치는, 제1그룹의 샘플러들 내지 제3그룹의 샘플러들 각각은 서로 다른 위상을 갖는 대응되는 클록신호에 응답하여 입력되는 신호들을 샘플링하며, 제1그룹의 샘플러들에 입력되는 클록신호는 데이터의 에지에 대응되는 위상들을 갖고, 제2그룹의 샘플러들에 입력되는 클록신호는 데이터의 에지와 에지 사이의 소정 위치에 대응되는 위상을 갖고, 제3그룹의 샘플러들에 입력되는 클록신호는 데이터의 에지와 에지의 사이의 소정의 다른 위치에 대응 되는 위상을 갖는다.
본 발명과 본 발명의 동작성의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 종래의 다수개의 샘플러를 갖는 메모리 소자의 입력 신호 수신장치를 나타낸 도이다.
각각의 샘플러들이 입력되는 데이터를 샘플링하기 위해서는 입력 데이터 주파수보다 더 큰 주파수를 갖는 클록 신호를 통해 샘플링해야 한다. 하지만, 반도체 메모리 장치가 고속화함에 따라, 데이터 신호와 정확히 정렬되는 고 주파수의 클록 신호를 생성하는 것이 어렵기 때문에, 다중 위상차를 갖는 내부 클록 신호를 생성하여 오버 샘플링을 통해 데이터를 샘플링함으로써 데이터 주파수보다 낮은 클록 주파수를 사용할 수 있게 하고 있다.
도 1을 참조하면, 도 1에 도시된 수신 회로는 플래쉬 타입의 메모리 장치에서의 오버 샘플링 방식의 수신 회로이다. 이러한 방식의 입력 신호 수신회로는 차동 입력신호 (IN, INB)를 입력으로 받는 샘플러가 8개가 병렬로 연결되어 있어 원하는 데이터를 오버 샘플링을 통해 추출한다. 이때 서로 다른 4개의 위상으로 분주되어 1개의 데이터에 2번의 샘플링에 의해 데이터를 가져오기 때문에 신호 수신 의 신뢰성을 높일 수 있다.
하지만, 칩 외부에서 바라보는 입력 커패시턴스가 너무 커서 입력신호가 고속으로 동작할 때 고주파 특성이 좋지 않다. 또한, 데이터 형태에 따라서, 서로 다른 입력 셋업-홀드 특성을 나타내므로 실질적인 샘플링 범위를 줄이게 되어 에러가 날 수 있는 가능성이 크다. 또한, 주파수 대비 수신 특성을 높이면서 입력 커패시터를 줄이기 위해서, 고속 클록발생기가 필요하므로 이에 따른 칩 면적 및 전력 소모가 늘어나게 된다. 또한, 클록 자체의 잡음이 데이터의 실질적 수신 윈도우(window)에 영향을 주게 되는 문제점이 있다.
도 2는 NMOS 입력 신호를 받는 신호 샘플러의 회로도이다.
도 2에 도시된 클록에 동기되는 신호 샘플러는 일반적으로 사용되는 샘플러로서 칩 외부의 입력신호를 NMOS로만 받는다. 따라서, 입력신호 레벨이 고전압일 경우에 가장 큰 전압 이득을 얻을 수 있지만, 저전압의 입력 신호가 들어오게 되면 고전압의 입력 신호 때보다 적은 전압 이득으로 인해 실질적인 셋업-홀드 여유가 다르게 되어 전체적인 수신 윈도우(window)를 줄이게 된다.
또한, 선수신단이 없이 바로 클록에 의해 래치를 하므로 입력 핀에 병렬로 도 1에 도시된 바와 같이 8개의 샘플러가 연결되어야 한다. 따라서, NMOS 게이트 커패시턴스 값이 커지게 되어 전체 수신부의 능력을 저하시키게 된다. 또한, 8개의 샘플러가 인접하여 배치되기 때문에 소신호 고속 동작을 하는 경우에는 상호 신호 간접 현상을 일으킬 수 있다. 또한, 다양한 입출력 특성을 가지는 반도체 칩과의 통신을 위해서는 반드시 신호 레벨을 변환해 주는 송수신기가 별도로 필요하다. 또한, 선수신단이 없기 때문에 전체 수신부의 전압 이득이 떨어져 차동 신호만이 수신가능하고 기준전압 대비 움직이는 하나의 신호만으로 데이터를 전달하는 신호체계에서는 사용이 불가능한 문제가 있다.
도 3a는 본 발명에 따른 반도체 메모리의 수신 장치를 나타낸 도이다.
도 3a를 참조하면, 외부에서 입력되는 데이터 신호는 차동 입력 신호(IN, INB)로 입력된다. 수신 장치(300)는 다수개의 전치증폭기(302, 306) 및 다수개의 샘플러들(304, 308)을 구비한다. 다수개의 샘플러들 각각의 입력단들은 대응되는 전치 증폭기의 출력단에 각각 접속된다.
또한, 상기 수신 장치(300)는 소정의 기준 전압들을 발생하는 기준 전압 발생기(미도시)와 외부 클록 신호로부터 다수 개로 분주된 클록 신호를 발생하는 분주 회로(미도시)를 구비하여, 샘플러들(304, 308)은 상기 입력 데이터들을 상기 기준 전압과 비교하거나, 차동 증폭된 상보 데이터를 서로 비교하여 데이터들을 샘플링할 수 있다.
제1 샘플러 그룹(304) 및 제2 샘플러 그룹(308)은 각각 8개의 샘플러를 포함하고 있다. 각각의 샘플러는 대응되는 클록 신호(Clk_ei, Clk_di, i=1 to 8)에 응답하여 데이터 신호들을 샘플링한다.
도 3b는 도 3a에 입력되는 클록 신호와 데이터 신호와의 관계를 나타낸 도이다.
제1 샘플러 그룹에 입력되는 클록 신호(Clk_e1 내지 Clk_e8)는 입력되는 데이터 신호의 라이징 및/또는 폴링 에지에서 동기되어 데이터와의 정렬에 사용되는 신호이다. 상기 클록 신호(Clk_e1 내지 Clk_e8)는 입력되는 데이터 주파수에 대응되는 위상차들을 갖는다. 제2 샘플러 그룹에 입력되는 클록 신호(Clk_d1 내지 Clk_d8)는 데이터 신호의 에지와 에지사이의 중간 부분에서 데이터를 샘플링하도록 동기되는 신호이다. 또한, 상기 클록 신호(Clk_d1 내지 Clk_d8)도 입력되는 데이터 주파수에 대응되는 위상차들을 갖는다.
만일 입력되는 데이터 신호(IN, INB)가 5GHz의 데이터라고 가정하면, 하나의 샘플러를 통해 입력 데이터 신호를 샘플링하기 위해서는 10GHz 정도의 주파수를 갖는 샘플 클록이 필요하다. 하지만, 데이터를 정확히 샘플링하기 위한 정확한 고 주파수의 클록 신호를 생성하는 것은 매우 어려운 일이다. 또한, 반도체 메모리 장치가 갈수록 고속화되고 있어 고주파수의 클록 신호를 통한 하나의 샘플러를 통해서 샘플링하는 것은 더욱 어렵게 된다.
따라서, 입력되는 주파수보다 낮은 주파수를 이용하고 대신 입력되는 데이터 신호의 주파수에 대응되는 위상차를 갖는 다수개의 클록 신호를 이용하여 차례로 샘플링하는 방법을 사용한다. 즉, 5GHz의 데이터 신호가 입력되면, 45도의 위상차를 갖는 8개의 0.625GHz의 샘플링 신호를 이용하거나 60도의 위상차를 갖는 6개의 0.833GHz의 샘플링 신호, 또는 90도의 위상차를 갖는 4개의 1.25GHz 샘플링 신호를 이용한다. 이러한 방식을 사용하면, 생성하기 쉬운 저주파수를 이용하여 정확한 샘플링을 할 수 있게 된다. 이러한 방법을 오버샘플링 방식이라고 한다.
도 3a에 도시된 회로는 2 오버 샘플링용 샘플러를 이용한 수신 장치를 나타낸 것으로 0.625GHz의 클록으로 8분주하여 차동 데이터 신호와의 정렬을 위해 사용 하고 있다. 또한, 이 분주된 클록은 데이터의 가운데에서 신호를 올바르게 추출하는데 사용된다.
도 3b에서 차동 데이터 신호와의 정렬에 사용되는 클록을 Clk_ei(i=1 to 8) 라 하고, 데이터 가운데에서 신호를 올바르게 추출하는데 사용하는 클록을 Clk_di(i=1 to 8)라 하면 이는 각각 8개가 있으므로 샘플러가 8개씩 필요하게 된다. 하나의 전치 증폭기를 사용하는 것보다는 전압의 이득을 유지하기 위해 두 개 전치 증폭기를 독립적으로 사용하는 것이 효과적이다.
도 3a 및 도 3b를 참조하면, 수신단자(IN, INB)로 입력되는 데이터 신호는 전치 증폭기(302, 306)를 통해 신호가 증폭된다. 제1 전치 증폭기(302)에서 출력된 데이터 신호는 데이터 신호의 에지에 대응되는 샘플링 신호에 동기되어 데이터와 클록 신호를 정렬시키는 8개의 샘플러(304)로 입력된다. 8개의 샘플러(304) 각각은 대응되는 위상차를 갖는 샘플링 클록 신호에 동기되어 데이터를 샘플링하고 이를 출력한다.
제2 전치 증폭기(306)에서 출력된 데이터 신호는 도 3b에 도시된 바와 같이 데이터 신호의 중간 위치에 대응되는 샘플링 신호에 동기되어 샘플링 시키는 8개의 샘플러(308)로 입력된다. 8개의 샘플러(308) 각각은 대응되는 위상차를 갖는 샘플링 클록 신호에 동기되어 데이터를 샘플링하고 이를 출력한다.
다 위상차를 이용한 샘플링 클록과 오버 샘플링을 이용하여 데이터를 샘플링하게 되면, 입력 커패시턴스가 매우 크기 때문에 소신호 고속동작에서는 데이터 샘플링 시 에러가 발생할 수 있다. 소신호 고속동작에 따른 전압 이득을 유지하기 위해 전치증폭기(302, 306)를 통해 전압과 전류를 다수개의 샘플러에 충분히 공급할 수 있고 따라서 샘플링 에러를 방지된다.
또한, 수신 성능을 높이기 위해 2배의 중복 수신을 3배 이상으로 수신하는 방법을 생각할 수 있다.
도 4a는 본 발명의 다른 실시예에 따른 반도체 메모리의 수신 장치를 나타낸 도이다.
도 4a를 참조하면, 본 발명에 따른 데이터 수신 장치는 다수개의 전치 증폭기(402, 406, 410)를 포함하고, 전치증폭기 각각에는 오버 샘플링을 위한 다수개의 샘플러를 구비한 샘플러 그룹(404, 408, 412)들이 연결되어 있다.
제1 샘플러 그룹(404), 제2 샘플러 그룹(408) 및 제3 샘플러 그룹(412)은 각각 4개의 샘플러를 포함하고 있다.
각각의 샘플러는 대응되는 클록 신호에 응답하여 데이터 신호들을 샘플링한다.
도 4b는 도 4a에 입력되는 클록 신호와 데이터 신호와의 관계를 나타낸 도이다
제1 샘플러 그룹(404)에 입력되는 제1 클록 신호(Clk_e1 내지 Clk_e4)는 입력되는 데이터 신호의 라이징 및/또는 폴링 에지에서 데이터를 샘플링하도록 동기되는 신호이다. 즉, 이 제2 클록 신호(Clk_e1 내지 Clk_e4)는 차동 데이터 신호와 클록 신호의 정렬에 사용된다. 상기 클록 신호(Clk_e1 내지 Clk_e4)는 입력되는 데이터 주파수에 대응되는 위상차들을 갖는다. 제2 샘플러 그룹(408)에 입력되는 제2 클록 신호(Clk_dI1 내지 Clk_dI4)는 데이터 신호의 에지와 에지사이의 소정 부분에서 데이터를 샘플링하도록 동기되는 신호이다. 또한, 상기 제2클록 신호(Clk_dI1 내지 Clk_dI4)도 입력되는 데이터 주파수에 대응되는 위상차들을 갖는다. 제3 샘플러 그룹(412)에 입력되는 제3 클록 신호(Clk_dJ1 내지 Clk_dJ4)는 데이터 신호의 에지와 에지사이에서 제2 클록 신호와는 다른 소정 부분에서 데이터를 샘플링하도록 동기되는 신호이다. 또한, 상기 제3 클록 신호(Clk_dJ1 내지 Clk_dJ4)도 입력되는 데이터 주파수에 대응되는 위상차들을 갖는다.
도 4a에 도시된 회로는 3 오버 샘플링용 샘플러를 이용한 수신 장치를 나타낸 것으로 1.25GHz의 클록으로 4분주하여 차동 데이터 신호와의 정렬을 위해 사용하고 있다. 또한, 이 분주된 클록은 데이터의 가운데에서 샘플링을 두 번 실행하여 신호를 올바르게 추출하는데 사용된다.
도 4a 및 도 4b를 참조하면, 수신단자(IN, INB)로 입력되는 데이터 신호는 전치 증폭기(402, 406, 410)를 통해 신호가 증폭된다. 제1 전치 증폭기(402)에서 출력된 데이터 신호는 데이터 신호의 에지에 대응되는 샘플링 신호에 동기되어 데이터와 클록 신호를 정렬시키는 4개의 샘플러(404)로 입력된다. 4개의 샘플러(404) 각각은 대응되는 위상차를 갖는 샘플링 클록 신호에 동기되어 데이터를 샘플링하고 이를 출력한다.
제2 전치 증폭기(406)에서 출력된 데이터 신호는 도 4b에 도시된 바와 같이 데이터 신호의 제1 소정 위치에 대응되는 샘플링 신호에 동기되어 샘플링 시키는 4개의 샘플러(408)로 입력된다. 4개의 샘플러(408) 각각은 대응되는 위상차를 갖는 샘플링 클록 신호에 동기되어 데이터를 샘플링하고 이를 출력한다.
마찬가지로, 제3 전치 증폭기(410)에서 출력된 데이터 신호는 도 4b에 도시된 바와 같이 데이터 신호의 제2 소정 위치에 대응되는 샘플링 신호에 동기되어 샘플링 시키는 4개의 샘플러(412)로 입력된다. 4개의 샘플러(412) 각각은 대응되는 위상차를 갖는 샘플링 클록 신호에 동기되어 데이터를 샘플링하고 이를 출력한다.
수신 성능을 높이기 위해 2배의 중복 수신을 3배 이상으로 수신하는 방법을 사용하는 경우에도, 이력 커패시턴스를 줄이면서 소신호 고속동작에 따른 전압 이득을 유지하기 위해 전치 증폭기를 통해서 병렬 오버 샘플링으로 데이터를 수신한다. 만일 8분주된 클록 신호를 이용하여 데이터를 샘플링하면 총 24 개의 샘플러가 필요하게 되고 전치 증폭기 출력에서 바라보는 입력 부하가 너무 커질 수 있다. 이러한 경우에는 1.25GHz의 고속 클록을 4분주하여 사용할 수 있다. 고주파수의 클록 신호를 이용한다는 단점은 3배의 중복 샘플링을 통해 데이터를 수신하여 수신 신뢰성은 높이는 장점으로 극복될 수 있다.
또한, 6분주된 0.833Ghz의 클록을 이용하여 데이터를 3배로 중복 수신함으로써 전치 증폭기 출력에서 바라보는 입력 부하도 줄이면서 고속 클록 발생기에 따른 칩 크기의 중가 및 전력 소모를 해소할 수도 있다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 메모리의 수신 장치를 나타낸 도이다.
도 5에 도시된 수신 장치는 도 4a에 도시된 수신 장치와 오버 샘플러 수만 상이할 뿐 동일한 방식으로 데이터를 샘플링 한다. 즉, 6 분주된 0.833GHz의 클록 을 이용하여 데이터를 3배로 중복 수신하고, 각각의 샘플러 앞에는 전치 증폭기를 설치하여 전압 이득을 유지하여 데이터 추출시 에러를 방지한다.
도 4a 및 도 5에 도시된 수신 장치에서와 같이 3배 이상의 중복 수신을 하는 경우에는 입력 단자에서 바라보는 커패시터 값이 상당히 커진다. 여러 개의 데이터 핀이 있는 기존의 반도체 메모리 장치의 수신 장치의 경우에는 이런 많은 면적과 전류를 소모하여 효율적이지 못하였다. 요즈음 사용되는 병렬 신호를 고속 소신호 직렬 신호로 변환하여 보내는 반도체 메모리 장치의 경우에는 입출력 핀의 개수가 극히 제한되고 수신 성능의 신뢰성을 높이는 것이 중요하다.
이와 같은 경우에 도 4a 및 도5에 도시된 바와 같은 3배 이상의 중복 수신을 하는 수신 장치가 다수 그룹의 샘플러를 구비하여 수신 신뢰성을 높이면서도, 다수 그룹 샘플러들 각각에 대응되는 다수개의 전치 증폭기를 구비하여 입력 커패시턴스를 줄이고 전압 이득을 충분히 늘릴 수 있다.
이때, 데이터 수신을 위한 전치 증폭기는 데이터와의 정렬을 위한 전치 증폭기에 비해 전압이득이 그리 크지 않아도 된다. 따라서, 데이터 수신을 위한 전치 증폭기는 1개만 설치하여 다수개 그룹의 샘플러로 신호를 공급할 수 있다. 따라서, 데이터 정렬을 위한 수신 경로의 전치 증폭기와 데이터 수신을 위한 전치 증폭기만을 설치하여 필요 이상으로 커질 수 있는 칩 면적과 전력 손실을 줄일 수 있으면서 시스템의 특성에 따라서 중복 수신을 이용하여 수신성능을 조절할 수 있다.
즉, 본 발명에 따른 수신 장치를 이용하면, 오버 샘플링시 칩 외부에서 바라보는 입력 커패시턴스를 줄이고 소신호 고속 동작시 필요한 전체 전압 이득을 키울 수 있어 상호 간접 현상을 방지할 수 있다. 또한, 데이터를 수신하기 위해 정렬을 위한 클록을 받는 샘플러를 위한 전치 증폭기와 데이터를 중복 수신하기 위한 클록을 받는 샘플러를 위한 전치 증폭기를 따로 설치 및 제어함으로써 오버 샘플링으로 인한 입력 부하를 나눌 수 있다. 또한, 샘플러의 개수에 제한을 받지 않기 때문에 수신 신뢰성을 높이기 위해 4배 이상의 오버 샘플링도 가능하게 되는 효과가 있다.
도 6a 내지 도 6c는 스윙 레벨에 따른 샘플링 결과를 비교한 그래프이다.
도 6a는 데이터가 150mV 레벨로 스윙할 때의 샘플링 결과를 종래 기술과 본 발명을 이용한 결과를 비교한 도이며, 도 6b는 140mV의 레벨로 스윙할 때의 결과이며, 도 6c는 130mV의 레벨로 스윙할 때의 비교 결과이다.
입력되는 데이터가 150mV 의 충분한 크기의 레벨로 스윙하는 경우에는 전치 증폭기가 없어도 데이터 추출시에 에러가 발생하지 않지만, 140mV 또는 130mV 및 그 이하의 낮은 레벨로 스윙하는 데이터의 경우에는 종래의 수신 장치에서는 도 6b 및 도 6c의 왼쪽에 나타난 바와 같이 에러가 나타난다. 하지만, 오른쪽 그래프에 도시된 본 발명의 수신 장치를 이용한 결과는 데이터의 스윙 레벨이 낮더라도 샘플링 에러가 발생하지 않고 정확한 데이터 추출을 할 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 반도체 메모리의 수신 장치에 따르면, 전치 증폭기를 이용하여 오버 샘플링 시 칩 외부에서 바라보는 입력 커패시턴스를 줄이고 상호 간접 현상을 방지하여 데이터 추출 시 발생할 수 있는 에러를 방지한다.
또한, 데이터를 수신하기 위해 정렬을 위한 클록을 받는 샘플러를 위한 전치 증폭기와 데이터를 중복 수신하기 위한 클록을 받는 샘플러를 위한 전치 증폭기를 따로 제어함으로써 오버 샘플링으로 인한 입력 부하를 나눌 수 있고, 수신 신뢰성을 높이기 위해 4배 이상의 오버 샘플링도 가능하게 된다.

Claims (13)

  1. 반도체 메모리의 수신 장치에 있어서,
    수신단자로 입력되는 신호를 증폭하여 출력하는 다수개의 전치증폭기들; 및
    상기 전치증폭기들과 전기적으로 연결되며, 입력되는 데이터 신호를 샘플링하는 다수개의 샘플러를 구비하며,
    상기 다수개의 샘플러들 각각의 입력단들은 각각 대응되는 상기 전치증폭기의 출력단들과 각각 접속되고,
    상기 샘플러들 각각은 대응되는 클록신호에 응답하여 상기 입력단들로 입력되는 데이터 신호들을 샘플링하는 것을 특징으로 하는 반도체 메모리용 수신 장치.
  2. 제1항에 있어서,
    상기 반도체 메모리용 수신 장치는
    소정의 기준 전압들을 발생하여 상기 샘플러로 출력하는 기준 전압 발생기; 및
    외부 클록 신호로부터 다수개로 분주된 클록 신호를 발생하여 상기 샘플러로 출력하는 분주 회로를 더 구비하며,
    상기 샘플러는 상기 입력 데이터들을 상기 기준 전압과 비교하여 상기 입력 데이터들을 샘플링하는 것을 특징으로 하는 반도체 메모리용 수신 장치.
  3. 제1항에 있어서,
    상기 다수개의 샘플러들 중에서 제1그룹의 샘플러들 각각의 입력단들은 상기 다수개의 전치증폭기들 중에서 대응되는 제1전치증폭기의 출력단들과 각각 접속되고,
    상기 다수개의 샘플러들 중에서 제2그룹의 샘플러들 각각의 입력단들은 상기 다수개의 전치증폭기들 중에서 대응되는 제2전치증폭기의 출력단들과 각각 접속되고,
    상기 제1그룹의 샘플러들 각각은 대응되는 클록신호에 응답하여 상기 입력단들로 입력되는 데이터 신호들을 샘플링하고,
    상기 제2그룹의 샘플러들 각각은 대응되는 클록신호에 응답하여 상기 입력단들로 입력되는 데이터 신호들을 샘플링하는 것을 특징으로 하는 반도체 메모리용 수신 장치.
  4. 제3항에 있어서,
    상기 제1그룹의 샘플러들 각각과 상기 제2그룹의 샘플러들 각각은 서로 다른 위상을 갖는 대응되는 클록신호에 응답하여 상기 입력되는 신호들을 샘플링하며,
    상기 제1그룹의 샘플러들에 입력되는 클록신호는 상기 데이터의 에지에 대응되는 위상들을 갖고 상기 데이터 신호와 상기 클록 신호의 정렬 신호를 정렬하는데 이용되며,
    상기 제2그룹의 샘플러들에 입력되는 클록신호는 상기 데이터의 에지와 에지 사이의 소정의 위치에 대응되는 위상을 갖고 상기 데이터 신호를 추출하는데 이용되는 것을 특징으로 하는 반도체 메모리용 수신 장치.
  5. 제1항에 있어서,
    상기 분주회로는 상기 다수개의 샘플러들 각각에 대응되는 내부 클록들을 생성하고, 상기 내부 클록들의 주파수는 상기 데이터의 주파수보다 작은 것을 특징으로 하는 반도체 메모리용 수신 장치.
  6. 제1항에 있어서,
    상기 다수개의 샘플러들 중에서 제1그룹의 샘플러들 각각의 입력단들은 상기 다수개의 전치증폭기들 중에서 대응되는 제1전치증폭기의 출력단들과 각각 접속되고,
    상기 다수개의 샘플러들 중에서 제2그룹의 샘플러들 각각의 입력단들은 상기 다수개의 전치증폭기들 중에서 대응되는 제2전치증폭기의 출력단들과 각각 접속되 고,
    상기 다수개의 샘플러들 중에서 제3그룹의 샘플러들 각각의 입력단들은 상기 다수개의 전치증폭기들 중에서 대응되는 제3전치증폭기의 출력단들과 각각 접속되고,
    상기 제1그룹의 샘플러들 각각은 대응되는 클록신호에 응답하여 상기 입력단들로 입력되는 데이터 신호들을 샘플링하고,
    상기 제2그룹의 샘플러들 각각은 대응되는 클록신호에 응답하여 상기 입력단들로 입력되는 데이터 신호들을 샘플링하고,
    상기 제3그룹의 샘플러들 각각은 대응되는 클록신호에 응답하여 상기 입력단들로 입력되는 데이터 신호들을 샘플링하는 것을 특징으로 하는 반도체 메모리용 수신 장치.
  7. 제6항에 있어서,
    상기 제1그룹의 샘플러들 내지 상기 제3그룹의 샘플러들 각각은 서로 다른 위상을 갖는 대응되는 클록신호에 응답하여 상기 입력되는 신호들을 샘플링하며,
    상기 제1그룹의 샘플러들에 입력되는 클록신호는 상기 데이터의 에지에 대응되는 위상들을 갖고 상기 데이터 신호와 상기 클록 신호의 정렬 신호를 정렬하는데 이용되며,
    상기 제2그룹의 샘플러들에 입력되는 클록신호는 상기 데이터의 에지와 에지 사이의 소정 위치에 대응되는 위상을 갖고 상기 데이터 신호를 추출하는데 이용되 며,
    상기 제3그룹의 샘플러들에 입력되는 클록신호는 상기 데이터의 에지와 에지의 사이의 소정의 다른 위치에 대응되는 위상을 갖고 상기 데이터 신호를 추출하는데 이용되는 것을 특징으로 하는 반도체 메모리용 수신 장치.
  8. 외부로부터 입력되는 데이터를 증폭하여 출력하는 다수개의 전치증폭기들;
    상기 다수개의 전치증폭기들 각각에 대응하여 연결되고, 상기 다수개의 전치증폭기들로부터 출력된 데이터를 다수 번 샘플링하는 다수개의 오버 샘플링 수신기들;
    소정의 기준 전압을 발생하여 상기 다수개의 오버 샘플링 수신기들로 출력하는 기준 전압 발생기; 및
    외부 클록 신호의 위상과 주파수를 분주하여 다수개의 다 위상 내부 클록 신호를 발생하여 상기 다수개의 오버 샘플링 수신기들로 출력하는 분주 회로;을 포함하고,
    상기 오버 샘플링 수신기들로부터 출력된 데이터를 조합하여 최종 수신 데이터를 검출하는 것을 특징으로 하는 반도체 메모리용 수신 장치.
  9. 제8항에 있어서,
    상기 오버 샘플링 수신기들 각각은 상기 내부 클록 신호에 동기되어 상기 데이터를 상기 기준 전압과 비교하여 샘플링하는 다수개의 샘플러들로 구성되고,
    상기 다수개의 샘플러들 각각에 대응되는 상기 내부 클록 신호는 상기 데이터 신호의 주파수에 대응되는 위상차를 갖는 것을 특징으로 하는 반도체 메모리용 수신 장치.
  10. 반도체 메모리에서 데이터를 수신하는 방법에 있어서,
    외부에서 수신되는 데이터를 증폭하는 단계 및
    상기 증폭된 데이터를 내부 발생 클록에 동기되어 샘플링하는 단계를 구비하는 데이터 수신 방법.
  11. 제10항에 있어서,
    상기 데이터 샘플링 단계는,
    외부에서 입력되는 클록신호를 다위상차를 갖는 다수개의 내부 클록을 생성하는 단계;
    상기 다수개의 내부 클록에 동기되어 상기 데이터를 샘플링하는 단계; 및
    상기 샘플링된 다수개의 데이터를 상기 위상차 순서에 따라 차례로 출력하는 단계를 구비하는 데이터 수신 방법.
  12. 제11항에 있어서,
    상기 데이터 샘플링 단계는.
    동일 데이터를 다수번 중복 샘플링하는 단계 및
    상기 중복 샘플링된 데이터의 조합에 의해 샘플링된 데이터를 검출하는 단계를 더 구비하는 데이터 수신 방법.
  13. 제10항에 있어서,
    상기 데이터 샘플링 단계는 상기 데이터를 기준 전압과 비교하여 샘플링하는 데이터 수신 방법.
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