KR100340298B1 - 신호 전송 시스템 - Google Patents

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KR100340298B1
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다무라히로다까
아라끼히사가쓰
와까야마시게도시
고또고따로
오가와준지
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아끼구사 나오유끼
후지쯔 가부시끼가이샤
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Abstract

본 발명은 복수의 신호선을 사용한 신호의 전송 및 수신용 신호전송 시스템으로서, 상기 각 신호선상의 스큐에 따른 상기 신호의 전송과 수신 중에 생기는 신호의 지연량을 조정하는 타이밍 조정수단을 구비하며, 그에 따라 상기 각 신호선에 설치된 수신회로의 신호래치 타이밍을 조정함으로써 상기 래치 타이밍이 상기 신호선에 대해 최적이 되도록 하는 것을 특징으로 한다.

Description

신호 전송 시스템{SIGNAL TRANSMISSION SYSTEM}
본 발명은 신호 전송 시스템에 관한 것으로, 특히 LSI(대규모 집적회로)칩간 또는 복수의 장치간 또는 1개 칩 내의 회로블록간의 신호전송 속도의 증가를 목적으로 하는 신호 전송 시스템에 관한 것이다.
근년에 와서 컴퓨터나 기타의 정보처리 기기에 사용되는 부품의 성능이 급속히 향상되고 있다. 특히, 다이나믹 랜덤 액세스 메모리(DRAM) 및 프로세서의 성능이 해를 거듭할수록 현저하게 향상되고 있다.
즉, 프로세서의 성능이 속도면에서 현저히 증가함과 동시에, DRAM의 성능이 주로 기억용량면에서 현저하게 향상되고 있다. 그러나, DRAM 속도의 향상은 기억용량의 증가에 비해 그다지 현저하지가 못하고, 그 결과 최근에는 DRAM 속도와 프로세서 속도간의 차가 벌어져서 컴퓨터의 성능 향상에 장해가 되고 있다.
또한, 칩 크기의 증가에 따라 칩간의 신호전송 속도뿐 아니라 장치간 또는 LSI칩 내의 구성회로(회로블록)간의 신호전송 속도가 칩 성능의 주요한 제한요소가 되고 있다.
반면에, 예를 들어 LSI칩간의 신호전송 속도를 극단적으로 증가시킬 경우에는, 신호 수신회로를 신호와 정확한 타이밍으로 동작시킬 필요가 있으며, 이와 같은 필요성에 따라 DLL(Delay Locked Loop), PLL(Phase Locked Loop) 등의 기술이 공지되어 있다.
또한, LSI칩간, 예를 들어 DRAM과 프로세서(논리회로)간이나, 복수의 장치간 또는 1개 LSI칩 내의 회로블록간의 신호전송에 대한 고속화의 필요성이 생긴다. 따라서, 간단한 구성이면서 고 정밀도로 소정의 위상차를 가지며 기준 클록에 동기하는 복수의 타이밍신호를 발생할 수 있는 타이밍신호 발생회로의 출현이 요구되고 있다.
또한, LSI의 동작속도가 증가함에 따라 LSI간 및 복수의 LSI로 구성된 기기간의 대용량의 신호전송을 할 수 있는 신호전송 시스템의 출현도 요구되고 있다.
종래기술 및 종래기술에 관한 문제점 등은 도면을 참조하여 이후에 상세히 설명한다.
본 발명의 제1 양태의 목적은 각 신호선 상의 스큐(skew)에 영향을 받는 일이 없이 고속이며 에러가 없는 신호 전송이 가능한 신호 전송 시스템을 제공하는데 있다.
도 1은 종래의 DRAM의 구성을 나타낸 개략도.
도 2는 본 발명의 제1 태양에 따른 제1 실시예의 반도체 집적회로 장치를 나타낸 개략 블록도.
도 3은 도 2의 반도체 집적회로 장치에 있는 타이밍신호 발생회로의 일부를 나타낸 개략 블록회로도.
도 4는 도 2 및 도 3의 회로의 동작의 일례를 나타낸 타이밍 차트.
도 5는 본 발명의 제1 양태에 따른 제2 실시예의 타이밍신호 발생회로의 일부를 나타낸 블록회로도.
도 6은 본 발명의 제1 양태에 따른 제3 실시예의 타이밍신호 발생회로의 일부를 나타낸 블록회로도.
도 7은 본 발명의 제1 양태에 따른 제4 실시예의 DRAM 제어 발생회로의 일부를 나타낸 블록회로도.
도 8은 본 발명의 제1 양태에 따른 제5 실시예의 타이밍신호 발생회로의 일부를 나타낸 블록회로도.
도 9는 본 발명의 제1 양태에 따른 제6 실시예의 DRAM 제어회로의 일부를 나타낸 블록회로도.
도 10은 종래의 신호전송 시스템의 일례를 나타낸 개략 블록회로도.
도 11은 본 발명의 제2 양태에 따른 신호전송 시스템의 기본기능의 구성을 나타낸 블록회로도.
도 12는 도 11의 신호전송 시스템의 동작의 일례를 설명한 타이밍도(1).
도 13은 도 11의 신호전송 시스템의 동작의 일례를 설명한 타이밍도(2).
도 14는 본 발명의 제2 양태에 따른 신호전송 시스템의 제1 실시예를 나타낸 개략 블록회로도.
도 15는 도 14의 신호전송 시스템의 동작의 일례를 설명한 타이밍도.
도 16은 도 14의 신호전송 시스템의 변형예를 나타낸 개략 블록회로도.
도 17은 도 16에 나타낸 변형예의 신호전송 시스템의 동작의 일례를 설명한 타이밍도.
도 18은 본 발명의 제2 양태에 따른 신호전송 시스템의 제2 실시예를 나타낸 개략 블록회로도.
도 19는 본 발명의 제2 양태에 따른 신호전송 시스템의 제3 실시예를 나타낸 개략 블록회로도.
도 20은 본 발명의 제2 양태에 따른 신호전송 시스템의 제4 실시예를 나타낸 개략 블록회로도.
도 21은 도 20의 신호전송 시스템에 있는 위상보간기(phase interpolator)의 일례를 나타낸 회로도.
도 22는 본 발명의 제2 양태에 따른 신호전송 시스템의 제5 실시예를 나타낸 개략 블록회로도.
도 23은 도 22의 신호전송 시스템의 동작의 일례를 설명한 타이밍도(1).
도 24는 도 22의 신호전송 시스템의 동작의 일례를 설명한 타이밍도(2).
도 25는 본 발명의 제2 양태에 따른 신호전송 시스템의 제6 실시예를 나타낸 개략 블록회로도.
도 26은 도 25의 신호전송 시스템의 동작의 일례를 설명한 타이밍도(1).
도 27은 도 25의 신호전송 시스템의 동작의 일례를 설명한 타이밍도(2).
도 28은 본 발명의 제2 양태에 따른 신호전송 시스템의 제7 실시예를 나타낸 개략 블록도.
도 29는 도 28의 신호전송 시스템에 있는 PRD 증폭기의 일례를 나타낸 회로도.
도 30은 도 28의 신호전송 시스템에 사용되는 타이밍신호를 설명한 도면.
도 31은 도 28의 신호전송 시스템의 동작의 일례를 설명한 도면(1).
도 32는 도 28의 신호전송 시스템의 동작의 일례를 설명한 도면(2).
도 33은 본 발명의 제2 양태에 따른 신호전송 시스템의 제8 실시예를 나타낸 개략 블록회로도.
도 34는 본 발명의 제2 양태에 따른 신호전송 시스템의 제9 실시예를 나타낸 개략 블록회로도.
도 35는 도 34의 신호전송 시스템의 변형예를 나타낸 개략 블록회로도.
도 36은 본 발명의 제2 양태에 따른 신호전송 시스템의 제10 실시예를 나타낸 개략 블록회로도.
도 37은 도 36의 신호전송 시스템의 동작의 일례를 설명한 타이밍도.
도 38은 도 36의 신호전송 시스템의 내부 클록상태와 각 래치의 출력 사이의 관계를 나타낸 도면.
도 39는 본 발명의 제2 양태에 따른 신호전송 시스템의 제11 실시예를 설명한 타이밍도.
도 40은 본 발명의 제2 양태에 따른 신호전송 시스템의 제12 실시예를 나타낸 블록회로도(1).
도 41은 본 발명의 제2 양태에 따른 신호전송 시스템의 제12 실시예를 나타낸 블록회로도(2).
도 42는 종래의 타이밍신호 발생회로의 일례를 나타낸 블록도.
도 43은 본 발명의 제3 양태에 따른 타이밍신호 발생회로의 기본기능의 구성을 나타낸 블록도.
도 44는 본 발명의 제3 양태에 따른 제1 실시예의 타이밍신호 발생회로의 구성예를 나타낸 블록도.
도 45는 도 44의 타이밍신호 발생회로에 있는 가변 지연선에 사용되는 지연부의 일례를 나타낸 회로도.
도 46은 도 44의 타이밍신호 발생회로에 있는 위상비교기회로의 일례를 나타낸 회로도.
도 47은 도 46의 위상비교기회로의 동작을 설명한 타이밍도.
도 48은 도 44의 타이밍신호 발생회로에 있는 차지펌프회로(charge pump circuit)의 일례를 나타낸 회로도.
도 49는 도 45는 도 44의 타이밍신호 발생회로에 있는 가변 지연선에 사용되는 지연부의 일례를 나타낸 회로도.
도 50은 본 발명의 제3 양태에 따른 제2 실시예의 타이밍신호 발생회로에 있는 제어신호 발생회로의 구성예를 나타낸 블록회로도.
도 51은 도 50의 제어신호 발생회로의 출력을 변환하는 전류/전압 변환회로의 일례를 나타낸 회로도.
도 52는 본 발명의 제3 양태에 따른 제3 실시예의 타이밍신호 발생회로의 요부 구성의 일례를 나타낸 블록도.
도 53은 도 52에 나타낸 업다운 카운터 출력의 D/A변환을 행하기 위한 D/A변환기의 일례를 나타낸 블록회로도.
도 54는 도 53에 나타낸 D/A변환기에 있는 하나의 전류매트릭스 셀의 구성예를 나타낸 회로도.
도 55는 본 발명의 제3 양태에 따른 제4 실시예의 부회로(slave circuit)에 적용하는 타이밍신호 발생회로의 구성예를 나타낸 블록도.
도 56은 도 55의 위상보간기의 일례를 나타낸 회로도.
도 57은 본 발명의 제3 양태에 따른 제5 실시예의 위상보간기의 구성예를 나타낸 회로도.
도 58은 본 발명의 제3 양태에 따른 제5 실시예의 시뮬레이션을 행하기 위해 사용하는 타이밍신호 발생회로의 구성예를 나타낸 회로도.
도 59는 도 58의 타이밍신호 발생회로의 시뮬레이션 결과를 나타낸 도면.
도 60은 본 발명의 제3 양태에 따른 제6 실시예의 타이밍신호 발생회로의 구성예를 나타낸 블록도.
도 61은 본 발명의 제3 양태에 따른 제7 실시예의 타이밍신호 발생회로의 구성예를 나타낸 블록도.
도 62는 본 발명의 제3 양태에 따른 제8 실시예의 사인파 발생회로의 구성예를 나타낸 블록도.
도 63a, 63b, 63c는 사인파 발생회로의 시뮬레이션 결과를 나타낸 도면.
도 64는 본 발명의 제3 양태에 따른 제9 실시예의 타이밍 발생회로의 구성예를 나타낸 블록도.
도 65는 본 발명의 제3 양태에 따른 제10 실시예의 타이밍신호 발생회로의 구성예를 나타낸 블록도.
도 66은 본 발명의 제3 양태에 따른 제11 실시예의 타이밍신호 발생회로의 요부 구성의 일례를 나타낸 블록도.
도 67은 도 66의 타이밍신호 발생회로에 있는 위상보간기(위상조정기)의 일례를 나타낸 회로도.
도 68은 도 66의 타이밍신호 발생회로에 사용하는 4상 PLL회로의 일례를 나타낸 회로도.
도 69는 도 68의 PLL회로에 있는 신호변환블록의 일례를 나타낸 회로도.
도 70은 도 68의 4상 PLL회로에 있는 차동증폭기블록의 일례를 나타낸 회로도.
도 71은 도 68의 4상 PLL회로의 출력신호를 나타낸 도면.
도 72는 본 발명에 의한 위상보간기의 기본기능의 구성을 나타낸 블록도.
도 73은 도 72의 위상보간기의 동작을 설명한 파형도.
도 74는 본 발명의 제12 실시예의 위상보간기의 구성예를 나타낸 회로도.
도 75는 도 74의 위상보간기에 있는 웨이팅 제어블록의 구성예를 나타낸 회로도.
도 76은 본 발명의 제13 실시예의 위상보간기의 구성예를 나타낸 회로도.
도 77은 본 발명의 제14 실시예의 위상보간기의 구성예를 나타낸 회로도.
도 78은 본 발명의 제15 실시예의 위상보간기의 구성예를 나타낸 회로도.
도 79a, 79b는 도 78의 위상보간기에 있는 트랜스컨덕터의 예를 나타낸 회로도.
도 80은 본 발명의 제16 실시예에 의한 위상보간기의 구성예를 나타낸 회로도.
도 81은 도 80의 위상보간기에 있는 바이어스 신호 발생회로의 일례를 나타낸 회로도.
도 82는 도 80의 위상보간기에 있는 바이어스신호 발생회로의 다른 예를 나타낸 회로도.
도 83은 도 80에 나타낸 제16 실시예의 변형예의 각종 전류 원의 구성예를 나타낸 회로도.
도 84는 본 발명의 제17 실시예의 위상보간기의 일부 구성예를 나타낸 회로도.
도 85는 본 발명의 제18 실시예의 위상보간기의 구성예를 설명한 도면.
본 발명에 의하면, 각 신호선 상의 스큐에 따른 신호의 전송과 수신 중에 생기는 신호의 지연량을 조정하는 타이밍 조정부를 구비하며, 그에 따라 각 신호선에 설치된 수신회로의 신호래치 타이밍을 조정함으로써, 래치 타이밍이 신호선에 대해 최적이 되도록 하는, 복수의 신호선을 사용한 신호의 전송 및 수신용 신호전송 시스템을 제공한다.
타이밍 조정부는 각 신호를 래치하기 위해 각 수신회로를 구동하기 위한 클록을 실효적으로 가변 지연시킬 수 있다. 타이밍 조정부는 다른 위상의 복수의 클록으로부터 중간 위상을 갖는 하나의 새로운 클록을 발생하는 위상보간기를 구비한다. 타이밍 조정부는 다른 지연량의 복수의 클록으로부터 중간 지연량을 갖는 하나의 새로운 클록을 발생하는 위상보간기를 구비한다. 타이밍 조정부는 송신단의 각 신호를 실효적으로 가변 지연시킬 수 있다.
신호전송 시스템은 복수의 신호선으로부터 최적의 타이밍에서 래치된 복수의 신호를 리타이밍하여, 모든 복수의 신호가 공통 클록에 동기하여 변동하도록 하는 리타이밍 회로; 및 데이터 주기 이상의 스큐가 발생했을 경우에, 데이터 주기의 정수 배와 등가의 필요한 지연량을 삽입하는 디스큐회로를 더 구비한다.
타이밍 조정부는 신호를 래치하는 복수의 래치회로를 구비하며, 이 복수의 래치회로를 사용하여 2개 이상의 부분간의 인터리빙(interleaving) 동작을 수행한다. 인터리빙 동작을 수행하는 복수의 래치회로는 각각 PRD법을 채용한 회로로 구성한다. 각 신호를 래치하기 위해 각 수신회로를 구동하는 클록은 전용의 클록선상의 신호로부터 도입한다. 각 신호를 래치하기 위해 각 수신회로를 구동하는 클록은 데이터선 또는 전용의 클록선과 수신회로 내부의 기준 클록간의 위상 비교에 의거해서 내부적으로 발생한다.
타이밍 조정부는 신호래치 타이밍의 최적점을 규정하는 최적 타이밍 규정부를 구비하며, 이 최적 타이밍 규정부는 제1 클록과 이 제1 클록에 대해 소정의 위상차를 갖는 제2 클록을 사용하여 신호래치 타이밍의 최적점을 구한다.
제2 클록은 제1 클록에 대해 약 180도의 위상차를 갖는다. 최적 타이밍 규정부는 제1 클록을 사용하여 데이터의 천이영역(transient area)을 검출하고, 제2 클록을 사용하여 신호래치 타이밍의 최적점을 규정으로써, 수신회로의 신호의 래칭을 최적의 타이밍에서 수행할 수 있게 한다. 타이밍 조정부는 수신단에서 신호래치 타이밍의 최적점을 규정하는 최적 타이밍 규정부를 구비하며, 이 최적 타이밍 규정부는 듀티 사이클(duty cycle)이 약 50%의 클록을 사용하여 신호래치 타이밍의 최적점을 구한다.
최적 타이밍 규정부는 클록을 사용하여 데이터의 천이영역을 검출하고, 클록의 반전된 클록을 사용하여 신호래치 타이밍의 최적점을 규정함으로써, 수신회로의 신호의 래칭을 최적의 타이밍에서 수행할 수 있게 한다. 타이밍 조정부는 송신단에 신호래치 타이밍의 최적점을 규정하는 최적 타이밍 규정부를 구비하며, 이 최적 타이밍 규정부는 수신단의 클록이 데이터의 최적점에 생길 수 있는 타이밍에서 데이터를 전송한다.
최적 타이밍 규정부는 제1 타이밍에서의 전송 데이터의 캘리브레인션(calibration) 모드와, 이 제1 타이밍에 대해 소정의 위상차만큼 변동한 타이밍에서의 전송 데이터의 데이터 전송 모드를 구비하며, 여기서 캘리브레이션 모드는 수신단의 클록을 사용하여 제1 타이밍의 데이터 내의 천이영역을 검출하고, 데이터 전송 모드는 제1 타이밍에 대해 소정의 위상차만큼 변동한 타이밍의 데이터가 수신단의 클록을 사용해서 수신회로에 래치되는 것을 보장한다. 제1 타이밍에 대해 소정의 위상차만큼 변동한 타이밍은 제1 타이밍에 대해 약 180도의 위상차를 갖는 타이밍이다.
신호전송 시스템은 클록선 또는 데이터선상의 클록의 위상정보를 추출하는 위상정보 추출부; 및 이 클록의 위상정보를 각 수신회로에 송신하고, 각 수신회로마다 각 수신회로에 요구되는 최적수신 타이밍과 실제 사용한 클록간의 위상차를 표시하는 상대 위상치를 기억하는 기억부를 더 구비하며, 여기에서 신호의 래칭을 수행할 때는 각 수신회로의 최적수신 타이밍은 각 수신회로 마다 클록의 위상정보와 기억된 상대 위상치의 합계를 취함으로써 구해진다.
타이밍 조정부는 수신단에 데이터를 지연시키는 지연회로를 구비한다. 이 지연회로는 아날로그신호를 지연시킬 수 있는 가변 지연회로로서 구성할 수가 있다.
본 발명의 각 양태에 따른 실시 예들을 설명하기 전에 우선 종래의 반도체 집적회로 장치를 설명한다.
도 1은 종래의 DRAM의 조직의 개략 도를 나타낸다. 하기 설명에서 저 레벨 "L"(활성 로우 신호)에서 활성상태를 취하는 신호는 일반적으로 "/"을 앞에 붙여서 표시한다.
칩 선택신호(/CS), 행 어드레스 스트로브신호(/RAS), 열 어드레스 스트로브신호(/CAS) 및 기입 이네이블신호(/WE)가 명령디코더(1)에 공급되고, 또한 필요에 따라 다른 신호들의 논리조합신호가 공급된다. 명령 디코더(1)로부터 출력된 명령신호는 타이밍신호 발생회로(2)에 공급된다. 이 명령신호는 소정 타이밍에서 활성화 또는 비활성화 되고 또한 DRAM 제어신호로서 DRAM 코어(3)에 공급된다. 여기서, 소정 타이밍은 명령발생의 타이밍 또는 클록 CLKi의 단부 타이밍을 지연시킴으로서 생성된다. 클록 CLKi는 외부클록 CLK를 클록버퍼회로(4)에 공급함으로써 얻어진다.
행 어드레스 스트로브신호(/RAS)의 고레벨 "H"기간 동안 제어신호(PR)가 타이밍신호 발생회로(2)로부터 출력되어 프리차지 회로(5)에 공급되어 메모리셀 어레이(6)내의 비트선(BL 및 /BL) 예를 들어 VDD/2의 전위까지 예비 충전된다. 열 어드레스 스트로브신호(/CAS)가 고레벨 "H"에 있을 경우 CAS 데이터 버스(DB)와 데이터 I/O 버퍼회로(13)의 예비충전이 수행된다.
행 어드레스 스트로브신호(/RAS)가 저레벨 "L"로 변동되면 다음 열의 RAS 관련 동작이 클록(CLKi)과 비동기하여 수행된다. 즉, 고순위부의 어드레스(A23-A12)는 타이밍신호 발생회로(2)로부터의 신호에 의해 행 어드레스 버퍼 레지스터(7) 내에 래치되고, 또한 로우 디코더(8)에 의해 디코드 된다. 선택된 워드선(WL)은 타이밍신호 발생회로(2)로부터의 신호(RX)에 의해 높은 전압으로 상승하므로 셀(6a)내의 전하가 비트선(BL)으로 판독 출력된다. 타이밍신호 발생회로(2)로부터의 제어신호 SAP(센스증폭기 어레이(9)내의 pMOS 트랜지스터를 온 또는 오프하기 위한 신호)와 SAN(센스증폭기 어레이(9)내의 nMOS 트랜지스터를 온 또는 오프하기 위한 신호)에 의해 센스증폭기 어레이(9)가 활성화되어 비트선(BL 및 /BL) 간에 발생되는 아주 작은 전위차가 증폭된다. 만일, 활성화가 급하게 개시되면 비트선(BL 및 /BL) 간의 전위차가 적합하지 못할 수도 있으며, 노이즈로 인해 반대방향으로 증폭될 수도 있다.
열 어드레스 스트로브신호(/CAS)가 저레벨 "L"로 변동될 경우, 일련의 CAS 관련 동작들이 개시된다. 열 어드레스 스트로브신호(/CAS)의 상승 시에, 만일 기입 이네이블신호(/WE)가 고레벨 "H"에 있을 경우, 판독동작이 개시되고, 만일 저레벨 "L"에 있을 경우, 기입동작이 개시된다. 저순위부의 어드레스(A11-A0)는 타이밍신호 발생회로(2)로부터의 신호에 의해 열 어드레스 버퍼 레지스터(10) 내에 래치되고, 또한 열 디코더(11)에 의해 디코드 되어, 열 게이트 어레이(12) 내의 1 열 게이트를 선택하므로, 결국 비트선(BL 및 /BL)이 데이터 버스(DB)에 접속된다. 판독동작에서는 비트선(BL 및 /BL) 상의 데이터가 데이터 I/O 버퍼회로(13)를 통하여 판독출력되며, 기입동작에서는 데이터 버스(DB) 상의 데이터가 비트선(BL 및 /BL)을 통하여 셀(6a)내에 기입된다. 그 다음, 워드선(WL)이 저레벨이 되어 제어신호(SAP 및 SAN)가 비활성화 되어 센스증폭기 어레이(9)를 오프시킨다.
동기 DRAMs(SDRAMs) 및 램버스 DRAMs(램버스 사양에 부응하는 DRAMs)등의 클록동기(DRAMs)에서는 클록과 동기하여 CAS-관련동작을 파이프라이닝(piplining)함으로써 보다 더 고속이 성취된다. 그러나, RAS-관련동작에 대해서는 DRAM이 클록동기 DRAM 이거나 또는 비동기 DRAM 인 것에 무관하게 타이밍신호 발생회로(2) 내에서 트랜지스터, 캐패시터, 배선 등의 부하를 통한 신호지연을 이용하여 신호의 활성 및 비활성 타이밍을 조정한다. 그러한 타이밍 조정을 위한 설계는 고정밀도로 타이밍 조정을 달성하기 위해 시뮬레이션을 사용하여 실행하지만 제조공정 상의 변동, 전원전압 불안정 등을 고려해야하므로 설계시간이 길어져서 코스트가 증가한다.
품목당 대량으로 생성되는 범용 DRAMs의 경우에는 긴 설계시간이 허용되므로 문제가 적지만 인도기간이 짧고 소량으로 생산되는 ASICs 등의 DRAM/논리 혼합칩의 경우에는 문제가 된다. 이러한 문제는 동작 클록 주파수가 증가할수록 더 가중된다. 칩 설계시간을 단축하기 위해 논리회로의 동작클록과 동일한 클록에 동기하여 RAS-관련동작을 수행하는 방법이 제안된 바 있다.
그러나, 클록 주파수가 예를 들어 100 MHz일 경우, 타이밍은 10 ns단위로 설계되므로, 설사 상승 및 하강 클록 단부를 모두 사용하더라도, 타이밍 조정이 5ns 단위로만 가능하므로, 고속동작을 요하는 DRAM에는 만족될 수 없다.
(실시예)
그 다음, 본 발명의 제1 양태에 따른 실시예를 도 2∼도 9를 참조하여 설명한다.
도 2는 본 발명의 제1 양태에 따른 제1 실시예로서 반도체 집적회로 장치(20)를 개략적으로 나타낸 블록도이다. 도 1에서와 동일부분에는 동일번호를 부여한다.
도 2에 나타낸 바와 같이, 반도체 집적회로 장치(20)는 DRAM 코어(3), 클록버퍼회로(4) 및 타이밍신호 발생회로(22)를 구비하는 DRAM, CPU 또는 메모리 제어기 등의 논리회로(24) 및 다른 논리회로(25)를 구비하는 ASIC 이다.
논리회로(24, 25)는 클록(CLKi)과 동기하여 동작한다. 논리회로(24)는 칩 선택신호(/CS), 행 어드레스 스트로브신호(/RAS), 열 어드레스 스트로브신호(/CAS) 및 기입 이네이블신호(/WE)를 명령 디코더(1)에 공급하고, 명령 디코더(1)는 예를 들어 클록(CLKi)의 상승 시에 이들 신호의 논리치의 조합에 적합한 명령을 발행한다. 명령은 상술한 SAN, SAP, PR 또는 PX에 제각기 대응하는 SANC, SAPC, PRC 또는 PXC 이다. 다음 설명에서는 이 명령들 중 임의의 하나를 CNTC로 정하고, 이 명령 CNTC에 대응하는 DRAM 제어신호를 CNT로 정한다.
다상클록 발생회로(26)는 예를 들어 2m, 4m, 6m, ---, 2(n-1)m, 및 2nm 인버터를 각각 통하여 클록(CLKi)을 지연시켜서, 클록(CLKi)에 대하여 위상이 θ 및 nθ 만큼 전이된 클록(Φ1∼Φn)을 발생한다. 여기서, m은 자연수이다. 다상클록 발생회로(26)는 클록(Φn)의 위상을 클록(CLKi)의 위상과 일치시키는 DLL 회로로 구성할 수도 있다. 그 경우에, nθ = 2π가 되도록 자동으로 조정이 된다. n = 6 및 nθ = 2π의 경우에 대한 클록 Φ1∼Φ6를 클록(CLKi)과 함께 도 4에 나타낸다. 클록주기(T)는 클록 (CKLi)에 대한 것과 같이 클록(Φ1∼Φ6)에 대해서도 동일하다.
도 2내의 타이밍신호 발생회로(22)에서는 카운터회로(28)가 다상클록 발생회로(26)에 의해 발생되는 클록(Φ1∼Φ6)를 계수하여 제어신호(CNT)의 활성 및 비활성 타이밍을 규정해서, 그 결과 신호를 타이밍 버퍼회로(27)에 공급하면, 타이밍 버퍼회로(27)에서 그 타이밍의 제어신호(CNT)가 발생되어 DRAM 코어(3)에 공급된다. 타이밍 버퍼회로(27)의 일부를 형성하는 타이밍 버퍼회로(271)는 카운터회로(28)의 일부를 형성하는 카운터(281, 282)에 의해 제어된다.
도 3은 도 2의 반도체 집적회로 장치에 있는 타이밍신호 발생회로(22)의 일부를 나타낸 개략 블록도이고, 도 4는 도 2 및 도 3의 회로의 동작의 일례를 나타낸 타이밍 차트이다.
타이밍 버퍼회로(271)는 다른 입력에 접속된 각각의 인버터(31, 32)를 사용하여 구성된 플립플롭(30)을 구비한다. 플립플롭(30)의 입력단부는 pMOS 트랜지스터(33A, 33B)의 드레인들과 nMOS 트랜지스터(35)의 드레인에 접속되며, pMOS 트랜지스터(33A, 33B)의 소스는 전원선(VDD)에 접속되는 한편 nMOS 트랜지스터(35)의 소스는 접지선에 접속된다. 플립플롭(30)의 출력은 다른 입력에서 제어명령(CNTC)을 공급받는 AND 게이트(36)의 한 입력에 공급된다.
루프 카운터(281, 282) 각각의 내용은 서로 간의 값이 1비트만 차이나도록 설정되며, 예를 들어 도시된 바와 같이 리세트 펄스(RST)에 의해 "00...1"로 초기화된다. 클록 Φ3와 Φ4는 루프 카운터(281, 282)의 클록입력단자(CK)에 제각기 공급된다.
음의 리세트펄스(/RST)는 pMOS 트랜지스터(33A)에 공급되며 플립플롭(30)의 출력은 저레벨 "L"로 초기화된다. 루프 카운터(281)의 제1 비트출력은 활성타이밍신호로서 nMOS 트랜지스터(35)의 게이트에 공급된다. 리세트 펄스(RST)에 의해 초기화된 후, 루프 카운터(281)가 클록 Φ3의 제1 펄스에 의해 "10...0"으로 설정되어, nMOS 트랜지스터(35)를 온시킴으로써 플립플롭(30)의 출력이 고레벨 "H"이 된다. 루프 카운터(282)의 제2 비트의 출력은 비활성 타이밍신호(CNT2)로서 pMOS 트랜지스터(33B)의 게이트에 공급된다. 그 후, 리세트 펄스(RST)에 의해 초기화된 후, 루프 카운터(282)가 클록 Φ4의 2 펄스의 인가에 의해 "01...0"으로 설정되어, pMOS 트랜지스터(33B)를 온시킴으로써 플립플롭(30)의 출력이 저레벨 "L"이 된다.
도 4에 보인 바와 같이 예를 들어 제어명령(CNTC)은 예를 들어 메모리 듀티 사이클의 개시를 한정하는 행 어드레스 스트로브신호(/RAS)의 하강과 동기하여 상승하며, 그에 의해 AND 게이트(36)가 개방되고, 플립플롭(30)의 출력이 개방된 AND 게이트(36)를 통과하여 제어신호(CNT)로서 인도된다. 제어명령(CNTC)은 예를 들어 제어명령(PRC)이 명령디코더(1)로부터 발행될 때 행 어드레스 스트로브신호(/RAS)의 그 다음 하강단부에서 저레벨 "L"이 된다.
다른 명령에 대한 타이밍 조정도 도 3에 보인 것과 동일한 회로를 사용하여 수행한다.
제1 실시예에 의하면, 다상클록 발생회로(26)로부터 출력된 예정된 위상을 갖는 클록을 카운터로 계수하여 제어명령(CNTC)의 활성 및 비활성 타이밍을 조정한다. 즉, 다상클록 발생회로(26) 내의 지연단수의 정수배 단위로 타이밍이 디지탈 방식으로 조정되므로 타이밍 설계시에 제조공정 변동 및 전원전압 변동을 엄격하게 고려할 필요가 없다. 또한, 클록(CLKi)이 100 MHz 이고, n = 6일 경우, 타이밍 조정을 위한 설계를 10/6 = 1.7nsec의 단위로 행하므로 명령 활성 및 비활성 타이밍의 조정을 비교적 고정밀도로 달성할 수 있다.
도 5는 본 발명의 제1 양태에 따른 제2 실시예의 타이밍신호 발생회로의 일부를 나타낸 블록회로도이다.
본 발명의 제1 양태에 따른 상술한 제1 실시예에서는 루프 카운터(281, 282)의 내용이 행 어드레스 스트로브신호(/RAS)의 하강 시에 시작하고 또한 그 다음 하강 시에 종료하는 RAS 주기내의 루프 주위에서 1 주기를 완성하지 못할 정도로 비트길이를 길게 해야한다.
이러한 관점에서, 제2 실시예의 카운터회로(28A) 내의 도 5에 나타낸 바와 같이 루프 카운터(281)는 클록(CLKi)을 계수하고, 루프 카운터(281)의 클록 Φ3과 소정의 비트출력을 AND 게이트(37)에 공급하여 비활성 타이밍신호(CNT1)를 생성하고, 한편 루프 카운터(281)의 클록 Φ4와 소정의 비트출력을 AND 게이트(38)에 공급하여 비활성 타이밍신호(CNT2)를 생성한다.
그렇게 함으로써, 루프 카운터(281)의 출력을 다른 모든 명령의 조정을 위해 공통으로 사용할 수 있으므로 카운터 회로(28A)의 구성을 간략화할 수 있다. 다른 점에서는 구성이 도 3에 나타낸 것과 동일하다.
도 6은 본 발명의 제1 양태에 따른 제3 실시예로서 타이밍신호 발생회로(22)의 일부를 나타낸 블록 회로도이다.
도 6에 나타낸 바와 같이, 제3 실시예의 회로에서는 도 5 내의 AND 게이트(36)가 제거된 대신 카운터회로(28B) 내에 AND 게이트(283)를 사용하며, AND 게이트(283)에 클록(CLKi)과 제어명령(CNTC)을 공급하고, 그의 출력은 루프 카운터(281)에 의해 계수된다.
이러한 구성에 의하면, 플립플롭(30)의 출력은 제어명령(CNTC)으로서 직접 사용할 수 있으므로, 도 5 내의 AND 게이트(36)와 연관된 지연을 고려할 필요가 없다. 또한 클록(CLKi)은 AND 게이트(283)를 통과하고 또한 제어명령(CNTC)이 고레벨 "H"일 경우에만 루프 카운터(281)에 의해 계수되므로 카운터회로(28B)의 소비전력을 줄일 수 있다.
또한, 도 5 내의 pMOS 트랜지스터(33A, 33B)와 nMOS 트랜지스터(35)를 각각 nMOS 트랜지스터(35A, 35B)와 pMOS 트랜지스터(33)로 교체하고, 전원배선을 반전하면, 음의 논리제어신호(/CNT)가 플립플롭(30)으로부터 출력될 수 있다. 다른 점에서는 구성이 도 5에 보인 것과 동일하다.
도 7은 본 발명의 제1 양태에 따른 제4 실시예로서 DRAM의 일부를 나타낸 블록회로도이다.
도 7에 나타낸 바와 같이, 본 발명의 제1 양태에 따른 제4 실시예의 DRAM 제어회로에서는 도 5 내의 AND 게이트(36)를 제거하는 대신 명령디코더(1A) 내에 AND 게이트(1a)를 설비하고, 또한 루프 카운터(281)의 출력과 제어명령(CNTC)을 AND 게이트(1a)에 공급한다. 이 경우에, 도 2 내의 AND 게이트(1a)와 명령디코더(1)가 함께 명령디코더(1A)를 구성한다.
제어신호(CNT)의 활성기간이 클록(CKLi)의 1 주기보다 짧거나 또는 동일할 경우에 AND 게이트(1a)의 출력은 AND 게이트(37, 38)에 의해 할당될 수 있다.
또한, 루프 카운터(281)는 클록(CKLi) 또는 클록(Φ1∼Φ6) 중 하나만을 계수하며, 도 7에서는 클록(Φ2)을 계수하고, 그의 소정 1 주기에서 제어신호(CNT)는 클록(CKLi)의 다음 주기 내의 클록(Φ3)의 상승에서 시작하여 클록(Φ1)의 상승에서 끝나는 기간 동안 활성화된다.
제4 실시예에서도 플립플롭(30)의 출력을 직접 제어신호(CNT)로서 사용할 수 있므로, 도 5의 AND 게이트(36)와 연관된 지연을 고려할 필요가 없다.
도 8은 본 발명의 제1 양태에 따른 제6 실시예의 DRAM 제어회로의 일부를 나타낸 블록회로도이다.
낮은 DRAM 동작속도가 허용되는 적용에서는 타이밍신호 발생회로(22) 내에 더 큰 타이밍 마진(timing margin)을 허용하도록 회로를 설계함으로써 반도체 집적회로의 제조 수율을 향상시킬 수 있다. 그러나, 그 적용에 따라 설계를 변경해야하는 번거러움이 있다.
이러한 점에 비추어, 본 발명의 제1 양태에 따른 제5 실시예에서는 도 8에 나타낸 바와 같이, 카운터회로(28D) 내에 선택회로(284A, 284B, 285A, 285B)와 타이밍 설정부(286)를 설비한다. 여기서 루프 카운터(281)로부터의 각 출력비트는 선택회로(284A, 285A)에 공통으로 공급되며, 타이밍 설정부(286)의 출력에 의해 선택회로(284A, 284B, 285A, 285B) 각각에서 원하는 1 입력을 선택할 수 있도록 설비된다.
타이밍 설정부(286)의 출력은 예를 들어 레이저빔을 사용하여 퓨즈를 선택적으로 용단함으로써 원하는 대로 설정할 수 있다. 적용례 또는 제조공정 조건에 따라 각 반도체 칩을 패키징하기 전에 출력을 설정해줌으로서 회로설계를 변경하지 않고서도 반도체 집적회로 장치의 제조수율을 증가시킬 수 있다. 다른 점에서는, 구성이 도 5에 나타낸 것과 동일하다.
도 9는 본 발명의 제1 양태에 따른 제6 실시예로서 DRAM 제어회로의 일부를 나타낸 블록회로도이다.
본 발명의 제1 양태에 따른 제6실시예의 DRAM 제어회로에서는 도 8의 회로에 도 7의 개념을 적용하고, 도 8내의 타이밍 설정부(286)의 한 형태로서 타이밍 설정 레지스터(286A)를 사용한다.
제6 실시예에 의하면 타이밍 설정 레지스터(286A)에 대한 설정과 변경을 쉽게 할 수 있다.
도 9에서, 명령디코더(1B)내의 AND 게이트(261A, 261B)로부터 출력된 신호(CNT1 및 CNT2A)는 활성조 타이밍신호이다.
상술한 실시예 이외에도, 본 발명의 제1 양태에서는 여러 다른 변형예들도 포함한다. 예를 들어 /RAS 관련동작 전용으로 타이밍신호 발생회로(22)를 사용하는 구성이어도 좋다. 그 경우에, 청구항 1에 언급한 "소정 듀티 사이클"은 /RAS가 아니고, /RAS의 저레벨 기간이라 하며, /RAS가 고레벨 "H"인 기간 동안, 리세트 신호(RST)를 활성으로 설정함으로써, 루프 카운터의 비트 길이를 줄일 수 있다.
최근에, 컴퓨터와 다른 정보처리기에 사용되는 구성부품의 성능이 크게 향상되었으며, 그에 따라 LSI들(LSI칩들) 간 또는 복수의 LSI로 구성된 장치들 간에 고속 신호전송 및 수신의 필요성이 생겼다.
그 다음, 본 발명의 제2 양태에 따른 신호전송 시스템에 대하여 설명한다. 그러나, 그 전에 종래의 신호전송 시스템의 일례에 대하여 도 10을 참조하여 설명한다.
도 10은 종래의 신호전송 시스템의 일례를 개략적으로 나타낸 블록회로도이다. 도 10에서 참조번호 401은 전송단의 클록 clk에 대한 드라이버 회로(버퍼)이고, 411∼41n은 전송단의 데이터 DD1∼DDn에 대한 드라이버 회로이고, 402는 클록선(클록 신호선), 421∼42n은 데이터선(데이터 신호선)이고, 403은 수신단의 클록에 대한 드라이버 회로이고, 431∼43n은 수신단의 데이터에 대한 드라이버 회로이고, 441∼44n은 데이터 래치회로(입력 래치)이다.
도 10에 나타낸 바와 같이, 대량의 데이터를 취급하기 위한 종래의 신호전송 시스템에서는 복수의 신호선(402 및 421∼42n)을 사용하여 신호를 전송한다. 즉, 클록 clk가 예를 들어 전송버퍼(클록버퍼)(401)와 클록 신호선(402)을 통하여 수신버퍼(클록버퍼)(403)에 전송된 다음 입력래치(441∼44n)의 각 클록단자(래치타이밍 제어단자)에 공급된다.
한편 데이터(신호) DD1∼DDn은 전송버퍼(411∼41n)와 데이터 신호선(421∼42n)을 통하여 수신버퍼(431∼43n)에 전송된 다음 입력래치(441∼44n)에 공급되어 클록버퍼(403)로부터 공급된 클록에 의해 래치 타이밍이 제어된다.
도 10에 나타낸 종래의 신호전송 시스템에서는 복수의 신호선(402, 421∼42n)과 버퍼(401,411∼41n, 403, 431∼43n)를 사용하므로 각 신호선을 통하여 전송되는 신호는 서로 다르게 지연된다. 이는 최적 래치 타이밍이 각 신호선(데이터 신호선(421∼42n))을 통하여 전송되는 각 신호마다 다름을 의미한다. 이와 같은 각 신호선상의 지연차(스큐)는 예를 들어, 동작속도(전송속도)를 더 고속으로 하기 위해 클록 clk의 주파수를 증가시킬수록 더 커진다.
따라서, 만일 도 10에 나타낸 종래의 신호전송 시스템에서와 같이 신호선(421∼42n)에 대해 1 대 1로 구비된 입력래치(441∼44n)에 공통 스트로브신호(클록(clk))를 공급함으로써 신호(데이터)가 래치될 경우, 신호선들 간의 스큐를 어드레스할 수 없다.
좀더 구체적으로, 만일 최적의 신호래치 타이밍의 차가 각 신호선에 대한 입력래치들(441∼44n) 간에서 지나치게 커질 경우, 공통 타이밍(클록(clk))을 사용하여 모든 신호를 정확하게 래치(수신)할 수 없으므로, 정확한 신호전송을 위한 거리와 전송속도가 제한된다. 다른 방법으로, 신호전송거리를 늘리거나 또는 전송속도를 증가(비트율을 증가)시키기 위해 스큐를 줄이도록 특수하게 조정된 값비싼 케이블을 사용해야 된다. 그러나, 코스트가 증가할 뿐만 아니라 전송거리와 전송속도를 실질적으로 개선할 수 없으므로 이 방법을 기본적인 해결책이라고 할 수 없다.
우선, 본 발명의 제2 양태의 기본기능의 구성을 도 11∼도 13을 참조하여 설명한다.
도 11은 본 발명의 제2 양태에 따른 신호전송 시스템의 기본기능의 구성을 개략적으로 나타낸 블록회로도이며, 도 12 및 도 13은 도 11의 신호전송 시스템 내의 동작의 일례를 설명하기 위한 타이밍도이다.
도 11에서, 참조번호 511∼51n은 전송단의 데이터 DD1∼DDn에 대한 드라이버회로이고, 521∼52n은 데이터선(데이터 신호선)이고, 531∼53n은 타이밍 조정회로(최적 타이밍 규정수단)이고, 541∼54n은 데이터 래치회로(입력 래치)이다.
도 11에 나타낸 바와 같이, 본 발명의 제2 양태에 따른 신호전송 시스템에서는, 복수의 신호선(데이터 신호선)(521∼52n)을 사용하여 신호를 전송한다. 즉, 데이터(신호) DD1∼DDn이 각 전송 드라이버(511∼51n)와 데이터 신호선(521∼52n)을 통하여 수신단의 타이밍 조정회로(타이밍 조종수단)(531∼53n)에 공급된다.
타이밍 조정회로(531∼53n)는 또한 클록(clk)을 공급받으며 또한 각 입력 래치(수신회로)(541∼54n)에서의 신호래치 타이밍은 각 신호선(521∼52n) 상의 스큐에 따라 최적화된다. 여기서, 타이밍 조정회로(531∼53n)는 데이터 DD1∼DDn이 유효일 동안의 기간 중심(데이터 창) 부근에서 스트로브신호(클록)를 출력하도록 구성된다.
좀더 구체적으로 도 12에 보인 바와 같이, 신호선 등으로 인한 스큐는 도 11에 나타낸 신호전송 시스템 내의 신호선(521∼52n) 상의 PT5로 표시된 위치에 있는 데이터(신호) DD1∼DDn간에 존재한다. 따라서, 신호선(521)을 통해 전송되는 데이터 DD1을 래칭하기 위한 최적의 클록(clk)(데이터 DD1이 유효일 동안의 기간 중심부근의 타이밍에서 스트로브신호)으로는, 예를 들어, 클록 타이밍이 데이터 DDn의 천이 타이밍과 일치하므로 신호선(52n)을 통해 전송되는 데이터 DDn가 래치될 수 없다.
이에 대처하기 위해 본 발명의 제2 양태에 따른 신호전송 시스템에서는, 도 13에 나타낸 바와 같이 신호선(521∼52n) 상의 스큐에 따라 타이밍 조정회로(531∼53n)가 각각의 입력래치(541∼54n)에서 신호 래치 타이밍을 최적화한다. 좀더 구체적으로, 신호선(521) 등으로 인한 스큐를 고려함으로써 타이밍 조정회로(531)에 의해 타이밍이 조정되는 스트로브신호(클록) clkl은 데이터 DD2를 래치하는 입력래치(542)에 공급되고, 신호선(52n) 등으로 인한 스큐를 고려함으로써 타이밍 조정회로(53n)에 의해 타이밍이 조정되는 스트로브신호(클록) clkn은 데이터 DD2를 래치하는 입력래치(542)에 공급된다. 여기서, 스트로브신호 clkl의 상승 타이밍은 실질적으로 데이터 DD1이 유효인 동안의 기간의 중심과 일치하며, 스트로브신호 clk2의 상승 타이밍은 실질적으로 데이터 DD2가 유효인 동안의 기간의 중심과 일치하며, 스트로브신호 clkn의 상승 타이밍은 실질적으로 데이터 DDn이 유효인 동안의 기간의 중심과 일치한다.
이러한 식으로 고속 무 에러 신호전송이 각 신호선 상의 스큐에 의한 영향을 받지 않고 성취될 수 있다.
본 발명의 제2 양태에 따른 신호전송 시스템에서는, 각각의 타이밍 조정회로(531∼53n)에 공급되는 스트로브신호 clkl∼clkn의 타이밍을 수신단에서 조정하는 도시된 구성으로 타이밍 조정회로(531∼53n)가 제한되지 않는다. 예를 들어, 전송단에서 데이터 DD1∼DDn의 타이밍을 조정하는 식으로 구성할 수도 있다.
도 14∼도 41을 참조하여 본 발명의 제2 양태에 따른 신호전송 시스템의 실시예를 이하에서 상세히 설명한다.
도 14는 본 발명의 제2 양태에 따른 신호전송 시스템의 제1 실시예를 개략적으로 나타낸 블록회로도이고, 도 15는 도 14의 신호전송 시스템내의 동작의 일례를 설명하기 위한 타이밍도이다.
도 14에서 참조번호 530은 타이밍 조정회로(최적의 타이밍규정수단), 5301는 위상비교회로, 5302 및 5303은 가변지연회로, 540은 데이터 래치회로(입력래치), 520은 신호선(데이터 신호선)이다. 여기서 가변지연회로(5302, 5303)는 구성이 동일하며, 위상비교회로(5301)의 출력에 따른 동일한 지연량을 제공한다. 제1 실시예내의 데이터 DD, 신호선(520), 타이밍 조정회로(530) 및 입력래치(540)는 예를 들어 도 11 내의 데이터 DD1, 신호선(521), 타이밍 조정회로(531) 및 입력래치(541)와 동일하다. 그러므로, 여기에 나타낸 회로블록은 데이터(DD1∼DDn)마다 각각에 구비된다.
제1 실시예의 신호전송 시스템에서는 수신된 신호(데이터) DD와 클록(clk(clk')) 간의 상관 타이밍 관계를 조정하기 위한 타이밍 조정회로(530)가 수신단에 구비되어 있으므로, 입력래치(540)가 데이터 DD(데이터 DD가 유효인 동안의 기간의 중심 부근의 타이밍)를 최적 타이밍에서 래치할 수 있다. 좀더 구체적으로 도 14에 나타낸 바와 같이 타이밍 조정회로(530)는 제1 클록(clk)에 대해 지연을 제공하는 제1 가변지연회로(5302)와 제2 클록(clk')에 대해 지연을 제공하는 제2 가변지연회로(5303) 및 데이터 DD의 위상과 제2 가변지연회로(5303)를 통하여 공급되는 제2 클록(clk')의 위상과 비교하는 위상비교회로(5301)로 구성된다. 여기서, 제2 클록(clk')은 제1 클록(clk)에 대해 180도 만큼 위상 변동된 신호이다. 제2 실시예는 서로에 대하여 180도 위상차를 갖는 2 위상 클록(clk 및 clk')을 사용한다.
여기서, 도 15에 나타낸 바와 같이, 위상비교회로(5301)는 데이터 DD의 위상을 제2 클록(clk')의 위상과 비교하여 제2 가변지연회로(5303) 내의 지연량을 제어하여 제2클록(clk')의 상승 타이밍이 데이터 DD의 천이 타이밍과 일치하도록 만들어준다. 또한 위상비교회로(5301)는 제2 가변지연회로(5303) 내의 지연을 제어하는 것과 동일한 방식으로 제1 가변지연회로(5302)내의 지연을 제어하여 제2 가변지연회로(5303) 내의 지연량과 동일한 지연량을 제1 클록(스트로브신호)(clk)에 제공한다. 결과적으로, 제2 클록(clk')에 상대하여 180도 위상차를 갖는 제1 클록(clk)의 상승 타이밍은 데이터 DD가 유효인 동안의 기간중심(데이터 창)에 타이밍과 실질적으로 일치하므로 저 에러율로 데이터를 수신할 수 있다.
타이밍 조정회로(530)가 신호선(521∼52n)마다 설비되므로 모든 데이터선마다 정확하게 데이터를 수신할 수 있다. 도 14에서는 가변지연회로(5302, 5303)가 다단계 인버터로 구성되므로 인버터들의 단계수를 변화시킴으로써 지연량을 변경할 수 있지만 여러 다른 구성도 가능하다.
도 16은 도 14에 나타낸 신호전송 시스템의 변형예를 개략적으로 나타낸 블록 회로도이고, 도 17은 도 16의 신호전송 시스템내의 동작의 일례를 설명하기 위한 타이밍도이다.
도 13과 도 16 간을 비교하면 알 수 있는 바와 같이, 클록(clk0)이 약 50%의 듀티 사이클을 가질 경우 즉, 클록(clk0)의 고 레벨기간이 그의 저 레벨기간과 길이가 거의 동일할 경우 제1 실시예의 변형예(타이밍 조정회로(530")를 적용할 수 있다. 클록(clk0)을 도 14에서 제2 클록(clk')으로서 사용하고, 도 14 내의 제1 클록(clk)과 제1 가변지연회로(5302)를 제거할 수 있다.
도 16 및 도 17에 나타낸 바와 같이, 제1 실시예의 변형예에서는 가변지연회로(5303) 내의 지연량을 제어하여 클록(clk0)의 타이밍을 데이터(DD)의 타이밍과 일치시킬 수 있으며, 또한 입력래치(540)에서의 데이터 래치 타이밍을 인버터(5304)를 통하여 클록(clk0)을 반전시켜서 얻어지는 신호(/clk0)에 의해 제어할 수 있다.
좀더 구체적으로, 클록(clk0)의 상승 타이밍이 위상비교회로(5301)와 가변지연회로(5303)에 의해 데이터 DD의 천이 타이밍과 일치하도록 된다. 이때에 스트로브신호((클록)/clk0)의 상승 타이밍, 즉, 클록(clk0)의 반전된 클록은 데이터(DD)가 유효인 동안의 기간의 중심에 있는 타이밍과 실질적으로 일치하므로 이 신호(/clk0)를 사용함으로써 입력래치(540)가 데이터를 래치한다. 이러한 방식으로 변형예에 의하면 약 50%의 듀티 사이클을 갖는 단일 위상 클록을 사용함으로써 무 에러 신호전송을 스큐에 의한 악영향 없이 성취할 수 있다.
도 18은 본 발명의 제2 양태에 따른 신호전송 시스템의 제2 실시예를 개략적으로 나타낸 블록회로도이다. 도 18에서 참조번호 550은 타이밍 조정회로, 5501은 탭(tapped)을 분기한 지연회로, 5502는 종단저항이다.
도 18에 나타낸 바와 같이, 제2 실시예의 신호전송 시스템에서는 클록(clk)을 입력래치(540)에 대한 스트로브 신호로서 직접 사용하고, 그 대신 탭을 분기한 지연회로(5501)를 데이터(DD)의 경로에 삽입하여 타이밍을 조정한다. 여기서, 탭을 분기한 지연회로(5501)는 예를 들어 박막회로 또는 인쇄회로 기판상의 상호결선 패턴으로 형성된 탭을 분기한 전송선이며, 이 전송선을 따라 캐패시터(CC), 스위치(SW) 및 저항(RR)을 각각 구비하는 복수의 탭이 설비되며, 데이터(DD) 내에 부여될 지연량은 원하는 스위치를 온시킴으로써 가변방식으로 제어된다. 탭을 분기한 지연회로(5501)로서 예를 들어 약 5cm의 전송거리와 약 1 nsec의 최대지연을 갖는 전송선을 사용할 수 있다. 그러나, 탭을 분기한 지연회로(5501) 대신 아날로그 신호(데이터 DD)를 지연시킬 수 있는 가변 지연회로이면 어느 다른 구성이라도 사용할 수 있다.
비록 외부지연선(탭을 분기한 지연회로(5501))의 설비를 필요로 하긴 하지만 제2 실시예의 신호전송 시스템은 온도 등에 대하여 고 안정성이 있고, 또한 우수한 주파수 특성으로 지연을 제어할 수 있으므로 고속의 신호전송을 성취할 수 있다.
도 19는 본 발명의 제2 양태에 따른 신호전송 시스템의 제3 실시예를 개략적으로 나타낸 블록도이다. 도 19에서 참조번호 561∼56n은 타이밍 조정회로(최적의 타이밍 규정수단)이고, 5601은 데이터 래치회로(출력래치)이고, 5602는 가변지연회로이다.
도 19에 나타낸 바와 같이, 제3 실시예의 신호전송 시스템은 전송타이밍을 가변시킴으로써 신호 전송단에서의 타이밍을 조정할 수 있다. 각 전송 드라이버회로(드라이버)(511∼51n)의 앞에 출력래치(5601)가 설비되며, 출력래치(5601)에 대한 스트로브 신호로서 가변 지연회로(5602)를 통하여 지연된 클록(clk)을 사용한다. 즉, 지연량을 가변방식으로 제어하는 가변지연회로(5602)의 출력에 의해 드라이버(511∼51n)의 타이밍을 조정한다.
좀더 구체적으로, 예를 들어 타이밍 조정회로(561)는 드라이버(511)를 제어하여 데이터(DD1)의 최적점에서 수신단의 클록을 발생하는 그러한 타이밍(데이터(DD)가 유효인 동안의 기간의 중심과 실질적으로 일치하는 타이밍)에서 데이터(DD1)를 전송할 수 있다. 제3 실시예의 신호전송 시스템에서는 데이터(DD1∼DDn)의 전송 타이밍을 전송단의 타이밍 조정회로(561∼56n)에 의해 조정하며, 이 타이밍 조정은 예를 들어 전원이 온 된 경우 통신 프로토콜을 사용하여 수행한다. 좀 더 구체적으로, 전원이 온 되면, 예를 들어 각각의 타이밍 조정회로(561∼56n)에 의해 순차적으로 변화되는 타이밍을 갖는 소정 신호(데이터)가 각각의 신호선(521∼52n)을 통해 전송되고, 또한 각각의 타이밍 조정회로(561∼56n)로 그들의 데이터를 피드백 시킴으로써 수신단에서 데이터 래칭을 위한 최적의 타이밍이 규정된다.
제3 실시예의 신호전송 시스템은 수신단의 회로 구성을 간략화할 수 있으므로, 예를 들어 수신장치의 코스트 절감이 강력하게 요망될 경우 바람직하다.
도 20은 본 발명의 제2 양태에 따른 신호전송 시스템의 제4실시예를 개략적으로 나타낸 블록 회로도이다. 도 20에서 참조번호 5310은 타이밍 조정회로이고, 5311은 위상 보간기이다.
도 20에 나타낸 바와 같이 제4 실시예의 신호전송 시스템에서는 타이밍 조정회로(5130)가 중간 위상을 갖는 새로운 클록을 다른 위상을 갖는 복수의 클록으로부터 발생하는 위상 보간기(5311)를 구비한다. 좀더 구체적으로, 위상보간기(5311)에 4상 클록(Φ0∼Φ3)이 공급되면, 이 4상 클록을 근거로 중간 위상을 생성하여 최종 스트로브 신호(clk0)를 입력버퍼(540)에 공급한다. 말할 필요도 없이, 위상보간기(5311)는 각 신호선((520)(521∼52n))을 통하여 전송되는 데이터(DD(DD1∼DDn))를 래치하는 입력래치((540)(541∼54n)) 마다 구비된다.
도 21은 도 20의 신호전송 시스템내의 위상보간기의 일례를 나타낸 회로도이다.
도 21에 나타낸 바와 같이 위상 보간기(5311)는 한쌍의 차동 증폭단(5312, 5313)의 말미전류(末尾電流;tail current)를 변화시킴으로써 4상 입력클록(Φ0∼Φ3)의 웨이팅 합계(weighted sum)를 취한 다음, 2개의 차동증폭단(5312, 5313)으로부터의 신호(S1 및 S2)를 비교기(5313)에 공급하여 이들 2신호(S1 및 S2)의 위상들 간의 중간위상을 갖는 출력(스트로브신호(clk00))을 구한다. 여기서, 차동증폭단(5312, 5313) 내의 입력클록(Φ0∼Φ3)의 웨이팅은 예를 들어 직렬로 접속된 2개의 nMOS로 각각 구성되는 복수의 제어 트랜지스터쌍을 사용하여 실행한다. 각 쌍 내의 1 트랜지스터(5315)는 그의 게이트에 제어코드(C01,C02,---,C0n; C11,C12,---,CLn)를 공급받는 한편, 각 쌍 내의 다른 트랜지스터의 게이트는 공통 접속되어 제어전압(Vcn)을 공급받는다. 그러한 구성의 위상 보간기(5311)를 사용하면, 하나의 지연부 단계의 분해능보다 더 높은 분해능으로 출력신호(스트로브신호(clk00))의 타이밍을 디지털 방식으로 조정할 수 있는 장점이 있다.
도 22는 본 발명의 제2양태에 따른 신호전송 시스템의 제5 실시예를 개략적으로 나타낸 블록회로도이다. 도 22에서 참조번호 570은 리타이밍 회로(retiming circuit)이고, 571∼573은 래치회로, 574는 선택기, 575는 쉬프트 레지스터, 576은 가변 지연회로, 577은 지연 제어회로이다. 제5 실시예는 수신단에서 입력래치(540)를 구동시키기 위해 사용되는 클록(스트로브 신호)의 경로 내에 가변지연회로(576)를 삽입하는 경우에 적용된다. 여기서 나타낸 가변지연회로(576)와 지연제어회로(577)는 예를 들어 도 14에 나타낸 제1 실시예에서의 가변지연회로(5302)와 위상비교회로(5301)에 상응한다.
상술한 제1 실시예의 신호전송 시스템에서는, 예를 들어 입력래치(540)에 대한 클록의 경로 내에 가변지연회로(576)(5302)를 삽입하여 최적 타이밍에서 데이터(DD)를 래치하는 것이 가능 하지만, 입력래치(540)를 통과한 신호에 대해서는 비록 신호레벨이 디지털화 되지만 데이터 변경 타이밍이 케이블상의 스큐 때문에 각 신호선(데이터선)(520) 마다 상이하다.
이러한 관점에서 제5 실시예의 신호전송 시스템에서는 입력래치(540)를 리타이밍 회로(570)에 의해 추종하여 데이터를 다시 래치함으로써 모든 데이터를 동일한 타이밍으로 변경할 수 있고, 더욱이 각 데이터 간의 1 비트 또는 그 이상의 지연을 쉬프트 레지스터(575)에 의해 조정한다.
도 22에 나타낸 바와 같이 리타이밍 회로(570)는 래치회로(571∼573) 및 선택기(574)를 구비하며, 선택기(574)에 의해 2 단계 종속 결합된 래치회로(573)의 출력 또는 래치회로(573)의 출력을 선택한다. 여기서, 래치회로(571)에는 스트로브신호(RTB)가 공급되고, 래치회로(572, 573)에는 스트로브 신호(RTA)가 공급된다. 스트로브 신호(RTA)는 스트로브신호(RTB)에 대해 180도의 위상차를 갖는다.
도 23 및 도 24는 도 22의 신호전송 시스템의 동작의 일례를 설명하기 위한 타이밍도이다.
도 23에 나타낸 바와 같이, 비록 도 22에서 PT51로 나타낸 입력래치(540(541∼54n))의 출력위치의 최적 타이밍에서 각 데이터(신호) (DD(DD1∼DDn))를 래치하지만, 신호선 등으로 인한 스큐 때문에 데이터 변경 타이밍이 각 데이터(DD(DD1∼DDn)) 마다 상이하다.
그러나, 각 데이터를 변경하는 위치가 어떠하던 간에 위상차가 180도인 2 신호(스트로브신호 : RTA 및 RTB) 중 적어도 하나의 타이밍(상승 타이밍)으로 데이터를 래칭하는 것이 가능하다. 좀더 구체적으로 한 스트로브신호(RTA)의 상승 타이밍이 데이터(DD2 및 DDn)의 천이 영역 내에서 발생할 때, 예를 들어 신호(RTA)에 대해 180도의 위상차를 갖는 다른 스트로브신호 (RTB)의 상승 타이밍은 데이터(DD2 및 DDn)가 유효인 기간 동안 필연적으로 발생하므로 데이터를 래치할 수 있다.
제5 실시예의 리타이밍 회로(570)에서는 입력래치(540)의 출력을 스트로브신호(RTB)를 공급받는 래치회로(571)와 스트로브신호(RTA)를 공급받는 래치회로(573) 양자에 의해 래치함으로써 래치회로들 중 적어도 하나가 정확히 데이터를 래치할 수 있으며, 더욱이 래치회로(571) 다음에 래치회로(572)를 설비함으로써 래치회로(571(572), 573)의 출력을 스트로브신호(RTA)에 의해 한정된 타이밍에서 선택기(574)에 공급할 수 있다. 여기서, 지연제어회로(577)의 출력은 래치회로(572 또는 573)의 2 출력 중 어느 것을 선택할지를 규정하도록 선택기(574)에 공급된다.
결과적으로 도 24에 나타낸 바와 같이 도 22에서 PT52에 의해 나타낸 선택기(574)의 출력위치에서 동일한 타이밍(데이터를 리타이밍하는 타이밍)에 데이터(DD1∼DDn)을 변경한다.
그러나, 예를 들어 데이터(DD1∼DDn)간에 1 비트 또는 그 이상의 지연이 존재할 가능성이 있다.
예를 들어 도 24에 나타낸 바와 같이, 데이터(DD1)가 데이터(DD2)에 대해 1 비트만큼 지연되고, 또한 데이터(DDn)가 데이터(DD2)에 대해 2 비트만큼 지연되는 경우가 발생할 수 있다. 이를 보상하기 위해 제5 실시예의 신호전송 시스템에서는 최대 지연을 갖는 데이터(예, 데이터(DDn))의 타이밍에 모든 데이터의 출력 타이밍을 정합(디스큐(deskew))시키도록 선택기(574) 다음에 쉬프트 레지스터(575)를 구비한다.
도 25는 본 발명의 제2 양태에 따른 신호전송 시스템의 제6 실시예를 개략적으로 나타낸 블록 회로도이며, 도 26 및 도 27은 도 25의 신호전송 시스템의 동작의 일례를 설명하기 위한 타이밍도이다. 도 25에서 참조번호 580은 리타이밍 회로이고, 581∼584는 래치회로, 585 및 586은 가변지연회로, 540a 및 540b는 입력래치이다.
도 25에 나타낸 바와 같이, 제6 실시예의 신호전송 시스템에서는 상술한 제5 실시예에서의 입력래치(540)를 인터리빙 형식으로 동작하는 2 입력래치(540a 및 540b)로 교체한다. 좀더 구체적으로 도 26에 나타낸 바와 같이, 서로 간에 180도의 위상차가 있는 2 클록(스트로브신호 : aa 및 bb)을 가변지연회로(585, 586)를 통하여 입력래치(540a 및 540b)에 제각기 공급함으로써 2 입력래치(540a 및 540b)에 의해 데이터를 교대로 래치할 수 있다. 여기서, 스트로브신호(aa 및 bb)의 주파수는 예를 들어 상술한 제5 실시예의 신호(RTA 및 RTB)의 주파수의 2 배이며, 신호선(520)을 통해 순차로 전송된 데이터(DD(... , DD(m-2), DD(m-1), DD(m), DD(m+1), DD(m+2), ...))는 입력래치(540a 및 540b)에 의해 교대로 래치된다. 그에 따라 입력래치(540a 및 540b)는 실제 데이터 레이트(전송된 신호 레이트)의 1/2 속도로만 동작하면 된다.
상기 인터리빙 동작은 2 부분 간에서 수행되어도 좋지만 3 이상의 부분 간에서 수행해도 좋다.
리타이밍 회로(580)는 입력래치(540a)의 출력을 수신하는 래치회로(581, 582)의 2 단계 종속결합과 다른 입력래치(540b)의 출력을 수신하는 래치회로(583, 584)의 2 단계 종속결합을 구비하며, 래치회로(581, 582, 584)에는 스트로브신호(RTC)가 공급되며, 또한 래치회로(583)에는 스트로브신호(RTD)가 공급된다.
도 27에 나타낸 바와 같이, 스트로브신호(RTC 및 RTD)는 서로 간에 180도 위상차를 가지며, 또한 이들 신호를 스트로브신호로서 사용하여 신호선(520)을 통해 순차로 전송된 데이터(DD : ... , DD(m-2), DD(m-1), DD(m), DD(m+1), DD(m+2), ...)는 래치회로(581, 582, 584)의 출력형태로 수신될 수 있다.
이러한 방식으로 입력래치(540a 및 540b)로부터 전방의 회로가 인터리빙 동작에 의해 신호선의 1/2 전송속도로 동작될 수 있으므로, 제6 실시예의 신호전송 시스템은 고속의 신호전송에 적합하다. 이는 또한 리타이밍 회로(580)의 래치동작을 위한 시간 구속이 용이하므로 회로설계를 용이하게 할 수 있는 장점을 제공한다.
도 28은 본 발명의 제2 양태에 따른 신호전송 시스템의 제7 실시예를 개략적으로 나타낸 블록 회로도이다. 여기서는 인터리빙 래치로서 소위 PRD(부분 응답 검출)형 래치(차동 PRD 수신기)를 사용한다. 도 28에서 참조번호 520a 및 520b는 보간신호(데이터 : DD 및 /DD)를 전송하기 위한 신호선이며, 590a 및 590b는 인터리빙 형식으로 동작하는 PRD 증폭기이다.
제7 실시예에서는 한 데이터(DD)에 대한 보간 데이터(DD 및 /DD)를 전송하는 2 신호선(520a∼520b)을 구비한다. 다른 실시예에서는 또한 단일선 또는 차동(보간)선을 신호전송용으로 사용할 수도 있다.
도 28에 나타낸 바와 같이, 제7실시예의 수신회로(입력래치)는 보간 데이터(DD 및 /DD)를 공급받고, 제어신호(Φ10 및 Φ20)에 의해 제어되어 인터리빙 형식으로 동작하는 제1 PRD 증폭기(590a) 및 제2 PRD 증폭기(590b)를 구비한다. 여기서, 제1 및 제2 PRD 증폭기(590a, 590b)로부터의 출력신호는 예를 들어 다음 단계의 보다 낮은 동작 주파수를 위해, 직/병렬 변환회로 등을 통하여 처리된다.
도 29는 도 28의 신호전송 시스템의 PRD 증폭기의 일례를 나타내는 회로도이다. 도 29에서 참조번호 591은 PRD 기능블록, 592는 프리차지 기능을 갖는 차동증폭기 블록, 593 및 594는 파정형 차동증폭기 및 인버터이다.
도 29에 나타낸 바와 같이, PRD 기능블록(591)은 4 캐패시터(C10a, C10b, C20a 및 C20b)와 4개의 전송 게이트(스위치 수단 : 5911, 5912, 5913, 5914)를 구비하며, 캐패시터들의 접속은 도 31 및 도 32에 나타낸 심볼간 장애성분 제거 동작 및 신호 판정동작을 교대로 수행하도록 제어신호(Φ10(/Φ10) 및 Φ20(/Φ20))에 의해 제어된다.
도 29에 나타낸 회로를 차동 PRD 수신기로서 사용할 경우, 캐패시터(C20a 와 C20b)의 용량(C10)과 캐패시터(C20a 와 C20b)의 용량(C20) 간에 다음 관계식이 성립한다.
C20 = 1/3·C10
차동증폭기 블록(592)은 입력신호를 차동적으로 증폭하여 데이터에 대한 판정을 한다. 더욱이, 차동증폭기 블록(592)은 부호간 간섭성분 제거동작기간 동안 프리차지 동작을 수행하도록 전송 게이트(5921, 5922)를 구비한다.
차동증폭기(593)와 인버터(594)는 차동증폭기 블록(592)의 출력레벨을 증폭하여 파형의 정형된 신호를 출력하기 위해 구비된다. 도 20의 회로에서는 보간 전송 게이트가 스위치장치로서 사용되었지만 스위칭 기능을 갖는 다른 장치도 사용가능하다. 예를 들어 스위치 장치는 nMOS 트랜지스터 또는 pMOS 전송 게이트만을 사용하여 구성할 수도 있다. 더욱이, 차동증폭기 블록(592)을 nMOS 게이트 수신형으로서 구성하였으나, 기술 등에 따라 nMOS 게이트 수신형 또는 pMOS 게이트 수신형을 적당히 선택하여 사용할 수 있다.
도 30은 도 28의 신호전송 시스템에서 사용된 타이밍신호(제어신호 : Φ10 및 Φ20)를 설명하기 위한 도면이며, 도 31 및 도 32는 도 28의 신호전송 시스템의 동작의 일례를 설명하기 위한 도면이다.
도 28에 나타낸 제7 실시예의 수신기 회로는 한 타이밍에서 한 PRD 증폭기(제1 PRD 증폭기(590a))가 부호간 간섭성분 제거동작을 수행하는 한편, 다른 PRD 증폭기(제2 PRD 증폭기(590b))가 데이터 판정동작을 수행하고, 또한 그 다음 타이밍에서 한 PRD 증폭기(제1 PRD 증폭기(590a))가 데이터 판정동작을 수행하는 한편, 다른 PRD 증폭기(제2 PRD 증폭기(590b))가 심볼간 장애성분 제거동작을 수행한다.
여기서, 부호간 간섭성분 제거동작을 수행하는 PRD 증폭기에서는 동일한 PRD 증폭기의 프리차지를 동시에 수행하여, 입력레벨을 전송게이트(5921, 5922)를 통해 소정전압까지 프리차지한다. 이러한 프리차지는 인터리브 데이터 판독기간 동안 배후에서 수행되므로 프리차지 시간이 데이터 전송주기에 나쁜 영향을 주지 않는다.
제7 실시예의 신호전송 시스템에 의하면 입력신호(데이터 : DD, /DD)내에 함유된 부호간 간섭으로부터 신호전송 시스템의 제1차 응답과 연관된 성분을 제거할 수 있으므로 신호 DC 드리프트(drift)에 의해 영향 받지 않는 안정된 수신이 가능해진다. 또한, 자동 제로 수신기(auto-zero receiver)도 캐패시터(C10a 및 C10b)의 용량(C10)과 캐패시터(C20a 및 C20b)의 용량(C20) 간의 관계가 C10 = C20으로 설정될 경우, 상 노이즈(phase noise) 등을 제거할 수 있으므로 크게 향상된 상 노이즈 내구성을 얻을 수 있다.
도 33은 본 발명의 제2 양태에 따른 신호전송 시스템의 제8 실시예를 개략적으로 나타낸 블록회로도이다. 도 33에서, 참조번호 501은 전송단의 클록(clk)에 대한 드라이버 회로(클록 드라이버)이고, 502는 클록선, 503은 클록 수신기, 611∼61n은 가변지연회로(클록 타이밍 조정회로)이다.
도 33에 나타낸 바와 같이, 제8 실시예의 신호전송 시스템에서는 입력래치(541 및 54n)용으로 구비된 가변지연회로(611∼61n)에 의해 수신단에서 전송된 클록(clk)의 타이밍을 조정하므로 입력래치(541∼54n)에서 데이터 래치타이밍을 최적화할 수 있다.
여기서, 클록(clk)은 데이터(DD1∼DDn)와 함께 전송단으로부터 보내오며(클록은 "0101..."로서 반복하는 비트 패턴의 특수 데이터로서 보내오며), 만일 송신단의 클록발생회로 내에 지터(jitter)가 있을 경우, 지터는 모든 전송된 데이터와 클록(clk)에 대해 공통이다. 따라서, 제8 실시예의 신호전송 시스템에서는 데이터가 이 클록(clk)을 사용하여 래치되는 한 지터가 나쁜 영향을 주지 않는다.
도 34는 본 발명의 제2 양태에 따른 신호전송 시스템의 제9 실시예를 개략적으로 나타낸 블록 회로도이다. 도 34에서 참조번호 602와 621은 래치회로, 603은 차지펌프회로, 604, 641 및 651은 가변지연회로, 661은 지연량 기억회로이다. 여기서, 래치회로(602)의 출력은 2 단계의 인버터를 통해 차지펌프회로(603)에 공급된다.
도 34에 나타낸 바와 같이, 제9 실시예의 신호전송 시스템에서는 상술한 제8 실시예에서와 같이 클록(clk)을 데이터(DD1(DD1∼DDn))와 함께 송신단으로부터 보내온다. 이 클록(clk)은 다른 데이터 수신 래치들과 구성이 동일한 입력래치(래치)(602)에 의해 래치되며, 여기서 래치(602)내의 클록(clk)을 래치하기 위한 스트로브신호로서 가변지연회로(604)를 통과한 내부클록(clki)이 사용된다. 즉, 래치(602)를 구동시키기 위해 사용되는 클록은 가변지연단(가변지연회로(604))을 통해 수신단의 기준클록((내부클록(clki))을 통과시킴으로써 얻어진다.
상기 구성에서는 입력래치(602)의 출력이 "0"(저레벨 "L")일 경우 지연을 증가시키기 위한 신호(DOWN: DN)와 출력이 "1"(고레벨 "H")일 경우 지연을 감소시키기 위한 신호(up: UP)를 발행함으로써 내부클록(clki)을 지연시킬 경우, 클록(clk)을 래치하기 위한 타이밍이 내부클록(clki)의 상승에서 로크 될 수 있다. 그 다음 UP/DN 신호를 사용하여 차지펌프회로(603)를 동작시키고, 차지펌프회로(603)로부터 지연제어신호(DCS)를 가변지연회로(641)에 공급하여 지연을 제어한다. 또한, 지연제어신호(DCS)는 가변지연회로(641)에도 공급되어 마찬가지로 다른 데이터선에 대한 입력래치(621)의 클록 타이밍을 가변방식으로 제어하며, 이러한 방식으로 클록(clk)과 데이터(DD1)에 동시에 부가되는 지터 성분을 상술한 제8 실시예에서와 같이 제거할 수 있어 출력에 주는 나쁜 영향을 방지할 수 있다. 상술한 제8 실시예 이외에도, 제9 실시예의 신호전송 시스템은 클록(clk)에 중첩되는 노이즈를 제거할 수 있고, 또한 클록(clk)과 데이터(DD1(DD1∼DDn))의 수신을 위해 동일한 래치(602, 621)를 사용할 수 있으므로 데이터 수신 시스템의 위상과 클록수신 시스템의 위상 전이를 정합시키기 위한 특수설비가 필요 없는 장점을 갖는다.
도 35는 도 34의 신호전송 시스템의 변형예를 개략적으로 나타낸 블록회로도이다.
도 34 및 도 35 간을 비교하면 알 수 있는 바와 같이, 내부클록(clki)을 지연시키기 위해 데이터(DD1(DD1∼DDn)) 마다 구비되는 가변지연회로(641)가 제거되고, 클록래치(602)에 스트로브신호로서 공급되는 가변지연회로(604)의 출력이 각 데이터(DD1) 마다 구비되는 가변지연회로(651)에도 공급된다.
도 36은 본 발명의 제2 양태에 따른 신호전송 시스템의 제10 실시예를 개략적으로 나타낸 블록회로도이다. 본 실시예는 예를 들어 데이터 순서로 클록성분의 존재를 보장하는 8B/10B와 같은 코딩 구성(coding scheme)에 적용할 수 있다. 즉, 스트로브신호(내부클록 : Φ02)는 래치(671, 672)에 공급되고, 스트로브신호(내부클록 : Φ01)는 래치(673)에 공급된다. 여기서, 스트로브신호(Φ01 및 Φ02)는 서로 간에 180도 위상차를 갖는다.
도 37은 도 36의 신호전송 시스템의 동작의 일례를 설명하기 위한 타이밍도이고, 도 38은 도 36의 신호전송 시스템내의 각 래치의 출력과 내부클록상태 간의 관계를 나타낸 도면이다.
도 37에 나타낸 바와 같이, 스트로브신호(Φ01 및 Φ02)는 서로 간에 180도의 위상차를 갖는다. 예를 들어, 스트로브신호(Φ01)의 상승 타이밍이 데이터(예, 8B/10B 코드에 의해 부호화된 신호)의 천이영역(DT)에서 발생할 경우, 스트로브신호(Φ02)의 상승 타이밍은 데이터가 유효인 기간 동안의 중심부근에서 발생한다. 여기서, 래치(671, 672)는 스트로브신호(Φ02)를 공급받기 때문에 현재 수신되는 데이터(DB)는 예를 들어 래치(671)의 출력이고 또한 데이터(DB) 바로 앞에서 선행한 데이터(DA)는 래치(672)의 출력이다. 즉, 만일 스트로브신호(Φ01)에 의해 데이터를 래치한 래치(673)의 출력이 데이터의 천이영역(데이터 창 경계)(DT)과 일치할 경우, 스트로브신호(Φ01)에 대하여 180도 만큼 상 변동된 스트로브신호(Φ02)에 의해 데이터를 래치한 래치(671)에 의해 데이터를 정확하게 출력할 수 있다.
도 38은 내부클록(스트로브신호 : Φ01 및 Φ02)에 상관하는 래치(671)의 출력(전류데이터 : DB), 래치(672)의 출력(바로 앞의 선행 데이터 DT) 및 래치(673)의 출력(천이영역 데이터 : DT)의 관계를 나타낸다. 즉, DA, DT, DB가 "0, 0, 1" 또는 "1, 1, 0"일 경우, 이는 내부클록(Φ01, Φ02)이 전진됨을 나타내며, 이 경우에 내부클록(Φ01 및 Φ02)은 예를 들어 신호(DN)를 사용하여 지연된다. 한편 DA, DT, DB가 "0, 1, 1" 또는 "1, 0, 0"일 경우, 이는 내부클록(Φ01, Φ02)이 지연됨을 나타내며, 이 경우에 내부클록(Φ01 및 Φ02)은 예를 들어 신호(UP)를 사용하여 진행한다. 여기서, 신호(UP 또는 DN)를 사용하는 내부클록 조정은 차지펌프회로 및 가변지연회로 또는 다른 공지된 회로를 사용하여 달성된다.
제10 실시예의 신호전송 시스템에서는 특수기간(캘리브레이션 모드)을 구비하여 정상 데이터에 대한 래치 타이밍을 조정하고, 만일 데이터를 예를 들어 8B/10B를 사용하여 부호화하고, 그 결과 클록성분의 존재를 데이터 순서로 보장할 경우, 데이터 수신(데이터 전송모드) 동안의 모든 시간에 조정작업을 수행할 수 있다.
도 39는 본 발명의 제2 양태에 따른 신호전송 시스템의 제11 실시예를 설명하기 위한 타이밍도이다. 제11 실시예의 신호전송 시스템은 예를 들어 도 33에 보인 제8 실시예와 구성이 동일하며, 정상 데이터에 대해 180도의 위상차를 갖는 위상 조정데이터(DDP)(0101...의 비트 순서)를 송신단으로부터 전송하며, 수신단에서 클록(clk)은 위상 조정데이터(DDP)에 동기한다. 예를 들어, 가변지연회로의 지연량을 제어함으로써 클록(clk)의 상승 및 하강 타이밍 각각을 데이터 창 경계와 일치시킬 수 있다. 도 39는 DDR(Double Data Rate)의 경우 즉, 클록(clk)의 상승 및 하강 타이밍 양자에서 데이터를 래치하는 경우의 일례를 나타낸다. 본 발명의 신호전송 시스템의 다른 실시예에서 DDR을 적용함으로써 클록의 상승 및 하강 타이밍 모두에서 데이터를 래치할 수 있음을 알 수 있다.
클록(clk)을 위상 조정데이터(DDP)와 동기시킨후, 실제의 데이터(DD(DD1∼DDn))를 전송한다. 실제의 데이터가 위상 조정데이터(DDP)에 대해 180도 상전이 되기 때문에 위상조정데이터(DDP)에 동기된 클록(clk)의 상승 및 하강 타이밍이 데이터 창의 중심(데이터가 유효인 동안의 기간의 중심)에서 발생한다.
수신단에 클록위상을 180도 전이시키기 위한 회로 등을 구비할 필요가 없기 때문에 제11 실시예의 신호전송 시스템은 수신기 회로를 간략화할 수 있어 예를 들어 수신단의 소비전력을 줄일 수 있다.
도 40 및 도 41은 본 발명의 제2 양태에 따른 신호전송 시스템의 제12 실시예를 나타낸 블록회로도이다. 도 40 및 도 41에서 참조번호 680은 DDL(Delay Locked Loop)회로, 681은 클록(clk)에 대한 래치블록, 682는 제어신호 발생회로, 683은 업다운 카운터(up-down counter)(UDC), 684는 위상보간기(PIP), 685는 클록발생회로(CLKGE)이다. 또한, 참조번호 6811∼681n은 제각기 데이터(DD1∼DDn)에 대한 래치블록, 6841∼684n은 위상보간기(PIP), 6861∼686n은 가산기회로, 6871∼687n은 각 데이터선(521∼52n)에 대한 초기치 설정회로, 6881∼688n은 리타이밍 회로, 6891∼689n은 디스큐 및 직/병렬 변환회로(DSKW 및 SPC)이다.
도 40 및 도41에 나타낸 바와 같이, 제12 실시예의 신호전송 시스템에서는 클록신호선(502)을 통해 전송되는 클록(clk)이 클록래치블록(681)에 의해 래치된다. 클록 래치브록(681)은 클록(clk)을 공급받는 2 래치회로(681a, 681b)를 구비하며, 인터리빙 형식으로 동작한다. 래치회로(681a, 681b)는 각각 위상보간기(684)로부터의 신호(스트로브신호)에 의해 소정 타이밍에서 클록(clk)을 래치하도록 구성된다.
제어신호 발생회로(682)는 래치회로(681a, 681b)의 출력에 따라 업다운 카운터(683)로 업신호(UP)와 다운신호(DN)를 출력하고, 업다운 카운터(683)는 위상보간기(684)의 피드백 제어를 위해 업신호(UP)와 다운신호(DN)를 계수하며, 그에 의해 래치회로(681a, 681b)에 대한 스트로브 신호의 타이밍을 제어한다. 업다운 카운터(683)의 출력은 또한 각각의 데이터(DD1∼DDn)에 대한 위상보간기(6841∼684n)에 공급되어 각 래치블록(6811∼681n)내의 래치회로(6811a, 6811b∼681na)의 래치 타이밍을 제어한다.
여기서, 각 데이터선(521∼52n)에 대하여 구비된 초기치 설정회로(6871∼687n)는 예를 들어 전원 온 시 캘리브레인션 모드로서 위상조정시험을 수행하고, 각 신호선에 대한 지연량을 기억하고, 그 다음 그들의 초기치와 업다운 카운터(683)의 출력을 각 가산기회로(6861∼686n)에 의해 함께 가산하고, 그 결과를 각 위상보간기(6841∼684n)에 공급하여 초기 조건의 각 신호선들 간의 위상변동을 흡수함으로써 정상 데이터 전송모드에서 데이터를 정확하게 래치하는 것을 보장한다. 또한, 주 클록(수신 클록 : clkm)을 DDL 회로(680)에 의해 처리하고, 클록(clkm)의 주파수(f)를 8로 분할하여 얻은 4상 클록을 위상보간기(684, 6841∼684n) 각각에 공급한다. 업다운 카운터(683)로부터 위상보간기(684, 6841∼684n)로 공급된 신호와 초기치 설정회로(6871∼687n)내에 기억된 초기치는 예를 들어 6-비트 신호이다. 여기서, 업다운 카운터(683)는 예를 들어 도 34에 보인 제9 실시예의 차지펌프(603)에 상응한다. 그러나, 제9 실시예의 차지펌프(603)는 클록의 위상정보를 아날로그 방식으로 처리하지만 제12 실시예의 업다운 카운터(683)는 클록 위상정보가 디지털 값으로서 처리되는 점에 있어서 다르다.
위상보간기(684)의 출력은 논리회로용 클록(clkC)을 발생하는 클록발생회로(685) 뿐만 아니라 리타이밍 회로(6881∼688n)에 공급된다. 리타이밍 회로(6881(6881∼ 688n)는 3개의 래치회로(6881a, 6881b, 6881C)를 구비하며, 클록 래치블록(681)내의 래치회로(681a)에 공급된 것과 동일한 스트로브 신호가 래치회로(6881a)에 공급되는 한편, 클록 래치블록(681)내의 래치회로(681b)에 공급된 것과 동일한 스트로브신호가 래치회로(6881b, 6881C)에 공급된다.
리타이밍 회로(6881∼688n)로부터 예를 들어 도 24에 나타낸 데이터(DD1∼DDn)과 같은 동일한 타이밍으로 변동하는 신호가 얻어진다. 그러나, 도 24를 참고하여 상술한 바와 같이 데이터(DD1∼DDn)간에 1 비트이상 지연이 존재할 수 있는 가능성이 있다. 이를 위해 리타이밍 회로(6881∼688n)의 출력을 디스큐 및 직/병렬 변환회로(DSKW & SPC)(6891∼689n)에 공급하여 모든 데이터의 출력 타이밍을 최대 지연을 갖는 데이터의 타이밍과 정합하도록 조정하는 처리를 수행한다. 또한, 디스큐 및 직/병렬 변환회로(6891∼689n)는 데이터의 직/병렬 변환을 수행하며 그에 의해 논리회로(수신회로)내의 동작주파수를 낮출 수 있다.
이러한 방식으로, 제12 실시예의 신호전송 시스템에 의하면 클록위상정보의 분산이 디지털 신호를 사용하여 수행되므로 전송 프로세스 동안 지터의 발생 염려가 없으며, 결국 다중 비트신호의 안정한 전송과 수신이 달성될 수 있다.
상술한 바와 같이, 본 발명의 제2 양태의 실시예들에 의하면 예를 들어 데이터 기간보다 더 많은 회수의 스큐가 존재하더라도 신호를 정확하게 수신할 수 있으며, 또한 각 신호선 마다 신호래치 타이밍을 최적화할 수 있으므로 고속의 무 에러 신호전송을 달성할 수 있다.
위에서 상세히 기재된 바와 같이, 본 발명의 제2 양태의 신호전송 시스템에 의하면, 대용량의 무 에러 신호전송을 스큐에 의한 영향없이 고속으로 수행할 수 있다.
그 다음, 본 발명의 제3 양태에 따른 타이밍신호 발생회로에 대해 설명한다. 그러나, 그 전에 도 42를 참조하여 종래의 타이밍신호 발생회로의 일례를 설명한다.
도 42는 DDL 회로를 사용하는 종래의 타이밍신호 발생회로의 일례를 나타낸 블록도이다. 도 42에서 참조번호 100은 DLL회로이고, 111은 가변지연선, 112는 위상 비교회로, 113은 제어신호 발생회로, 114는 드라이버 회로(클록 드라이버), 102는 지연회로, 103은 수신기 회로이다.
DLL 회로(100)는 가변지연회로(111), 위상비교회로(112) 및 제어신호 발생회로(113)를 구비한다. 기준클록(CKr) 및 클록 드라이버(114)의 출력(내부클록 : CKin)은 입력으로서 위상비교회로에 공급되며 또한 가변지연회로(111)내의 지연량(지연부(D)의 단계수)은 클록(CKr 및 CKin) 간의 위상차를 최소화하는 그러한 방식으로 제어된다. 좀더 구체적으로 위상비교회로(112)는 기준클록(CKr)과 클록 드라이버(114)간의 위상차에 따라 제어신호 발생회로(113)에 업신호(UP) 또는 다운신호(DN)를 공급하고, 또한 제어신호 발생회로(113)는 업신호(UP) 또는 다운신호(DN)에 따라 제어신호(지연부(D)의 단계수를 선택하기 위한 신호 : CS)를 발행함으로써 가변지연선(111)내의 지연량을 제어한다. 이러한 방식으로 기준클록(CKr)에 위상동기된 내부클록(CKin)이 발생된다.
클록 드라이버(114)의 출력은 LSI 칩(반도체 집적회로)의 내부클록(CKin)으로서 공급되며, 내부클록(CKin)은 지연회로(적당한 수의 지연단계를 가짐)를 통하여 공급되며 또한 예를 들어 수신기회로(103)내의 타이밍신호(TS)로서 사용된다. 즉, 수신기회로(103)는 예를 들어 지연회로(102)를 통해 공급되는 내부클록(CKin)에 의해 전송된 신호(SS)를 래치한다. 여기서, 지연회로(102)는 클록 드라이버(114)의 구동능력, 신호선의 부하용량 등으로 인해 지연된 내부클록(CKin)의 타이밍을 조정함으로써 타이밍신호(TS)를 발생시키도록 구비된다.
도 42에 나타낸 DLL 회로를 사용하는 상술한 종래의 타이밍신호 발생회로, 또는 동일한 구성을 갖는 그러나 DLL 회로 대신 PLL 회로를 사용하는 타이밍신호 발생회로에서는 기준클록(CKr)에 위상 동기된 내부클록(CKin)을 발생할 수 있지만, 예를 들어 LSI 칩들 간의 고속 신호전송을 위해 내부클록(CKin)을 사용할 경우 아직 해결해야될 문제점들이 있다.
첫째, LSI 칩들 간(또는 전자장치들 간)의 신호전송을 위해 필요한 신호전송대역을 얻기 위해 복수의 신호선을 사용하는 다중 비트전송을 가끔 사용하지만, 그 경우에 각 신호선의 지연특성 등의 변동 때문에 각 비트마다 최적의 수신 타이밍이 상이하다. 이를 보상하기 위해, 예를 들어 복수의 DLL 회로를 구비하여 각 비트에 대한 타이밍을 조정하지만 이는 회로 사이즈가 지나치게 커지는 문제점이 있다.
또한, 1-비트폭 전송의 경우라도, 통상적으로 수신기 회로의 최적 수신타이밍이 기준클록(CKr)의 상승 타이밍 또는 하강 타이밍으로부터 상이하므로 기준클록(CKr)을 지연단계를 통과시켜 수신클록을 생성할 필요가 있다. 그러나, 설사 DLL 회로 또는 PLL 회로를 사용하는 수고를 들여서 장치 특성의 변동과 무관한 내부클록(CKin)을 발생시킨다 하더라도, 기준클록(CKr)의 주기와 무관한 지연이 지연단계에 의해 생기므로, 클록 주파수가 변화하면 최적 타이밍의 신호수신이 불가능하게되는 문제가 발생한다.
첫째, 본 발명의 제3 양태에 따른 타이밍신호 발생회로의 기본 기능의 구성을 도 43을 참조하여 설명한다.
도43은 본 발명에 의한 타이밍신호 발생회로의 기본 기능의 구성을 나타낸 블록회로도이다. 도 43에서 참조번호 301은 주회로, 302는 부회로, 310은 DLL 회로, 311은 가변지연선, 312는 위상비교회로, 313은 제어신호 발생회로, 314는 드라이브 회로(클록 드라이버)이다.
도 43에 나타낸 바와 같이, 본 발명의 제3 양태에 따른 타이밍신호 발생회로는 주회로(301)와 복수의 부회로(302)를 구비한다. 주회로(301)는 도 42에 나타낸 종래의 신호발생회로와 구성이 동일하며, DLL 회로(301)와 클록 드라이버(314)를 구비한다. 그러나, 주회로(301)는 DLL 회로를 사용하는 구성으로 제한되지 않고 예를 들어 PLL 회로를 사용하는 구성도 적용할 수 있다.
DLL 회로(310)는 가변지연선(311), 위상비교회로(312) 및 제어신호 발생회로(313)를 구비한다. 기준클록(CKr)과 클록 드라이버(314)의 출력(내부클록(CKin))이 클록(CKr)의 위상과 클록(CKin)의 위상을 비교하는 위상비교회로(312)에 입력으로서 공급된다. 위상비교의 결과에 근거하여, 제어신호 발생회로(313)는 제어신호(아날로그치의 전압 또는 전류 : CS)를 발생한다. 제어신호 발생회로(313)로부터 제어신호(CS)를 사용하여, 가변지연선(311)내의 지연량을 제어하므로, 결국 기준클록(CKr)과 내부클록(CKin)간의 위상차를 최소화한다. 여기서, 클록 드라이버(314)의 출력(CKin)은 위상비교회로(312)로 피드백 될 뿐만이니라 제어신호 발생회로(313)로부터 제어신호(CS)를 공급받는 부회로(302)에도 공급된다.
도 43에 나타낸 바와 같이, 본 발명의 제3 양태에 따른 타이밍신호 발생회로에서는 주회로(301)에서 사용되는 제어신호(제어신호 발생회로(313)의 출력신호)를 사용하여 복수의 부회로(302)를 제어한다. 즉, 주회로(301)내의 DLL 회로(310)의 가변지연선(311)내의 지연량을 제어하기 위해 사용되는 제어신호(CS)는 가변지연선(311)에서 사용되는 지연소자들(지연부들(D))과 동일한 지연소자를 사용함으로써 기준클록(CKr)의 주기에 비례하는 지연을 제공할 수 있도록 각 부회로(302)에도 사용된다.
결과적으로 각 부회로(302)도 기준클록(CKr)의 주기에 근거한 지연량을 갖는(즉, 기준클록에 대하여 소정의 위상차를 갖는) 타이밍신호(TS)도 발생할 수 있다. 또한, 부회로(302)에서도 주회로(301)에서 발생되는 제어신호(CS)를 사용함으로써 부회로(302)의 응답 주파수 특성이 기준클록(CKr)의 주파수에 따라 제어될 수 있다. 구체적으로 말해 예를 들어 각 부회로(302)에서 사용되는 필터회로의 특성 주파수(예, 차단 주파수)가 기준클록(CKr)의 주파수에 비례하여 만들어질 수 있다. 각 부회로(302)는 이러한 특색을 이용하여 예를 들어 CMOS 진폭의 사각파 클록을 여과함으로써 일정한 진폭의 정현파를 발생할 수 있다.
이러한 방식으로 본 발명의 제3 양태의 타이밍신호 발생회로에 의하면 기준클록(CKr)에 동기된 타이밍신호가 주회로(301)보다 구성이 훨씬 더 간단한 부회로(302)에서 발생될 수 있다. 더욱이, 기준클록(CKr)의 주파수에 따라 부회로(301)의 응답속도를 변화시킴으로써 넓은 주파수 범위에 걸쳐 고도의 정밀한 타이밍신호를 발생할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 제3 양태에 따른 타이밍신호 발생회로의 실시예들을 설명하면 다음과 같다.
도 44는 본 발명의 제3 양태에 따른 제1 실시예로서 타이밍신호 발생회로의 구성을 나타낸 블록회로도이다.
도 44에 나타낸 바와 같이, 부회로(302)는 주회로(301)내의 가변지연선(311)을 구성하는 지연부(D)와 동일한 복수의 지연부(D)로부터 구성된 가변지연선(321)을 구비하며, 주회로(301)내의 클록 드라이버(314)의 출력인 내부클록(CKin)은 부회로(302)내의 가변지연선(321)에 입력으로서 공급된다. 부회로(302)는 예를 들어 클록주기에 대해 소정 지연을 갖는 타이밍신호(TS)를 발생하기 위해 사용된다.
부회로(302)내의 가변지연선(321)내의 지연량(지연부(D)의 단계수)은 주회로(301)내의 제어신호 발생회로(313)(버퍼증폭기(132))로부터 출력된 제어신호(CS)에 의해 제어된다. 이러한 방식으로 주회로(301)내의 가변지연선(311)내에 사용된 것들과 동일한 지연부들(D)이 부회로(302)내에 사용함으로써 기준클록(CKr)의 주기에 비례하는 지연량을 각각 갖는 복수의 타이밍신호(TS1, TS2, ...)를 발생할 수 있다. 이들 타이밍신호(TS1, TS2, ...)는 기준클록(CKr)에 대해 소정의 지연량, 예를 들어 기준클록(CKr)에 대해 1/m, 2/m, ... 주기만큼 지연된 타이밍들을 갖는다. 또한, 하나의 주회로(301)에 대하여 하나 이상의 부회로(302)를 구비할 수 있으며, 이 경우에는 각 부회로(302)내의 가변지연선(321)을 주회로(301)내의 가변지연선(321)보다 소량의 회로 즉, 더 적은 수의 지연부(D)로 구성할 수 있다.
상기 구성에서는 주회로(301)와 복수의 부회로(302)를 단일 반도체 집적회로 장치 내에 형성할 수 있지만 그 대신 주회로(301)와 복수의 부회로(302)를 다른 단일 반도체 집적회로 장치 상에 제각기 구성할 수도 있다. 즉, 타이밍신호 발생회로는 복수의 반도체 집적회로 장치를 갖는 반도체 집적회로 시스템에 적용될 수 있다.
도 45는 도 44의 타이밍신호 발생회로내의 가변지연선 내에 사용된 각각의 지연부(D)의 일례를 나타낸 회로도이다. 도 45에 나타낸 지연부(D)의 회로예는 주회로(301)내의 가변지연선(311)내에 사용된 지연부와 부회로(302)내의 가변지연선(321)내에 사용된 지연부 모두에 적용될 수 있다.
도 45에 나타낸 바와 같이, 각각의 지연부(D)는 고레벨 전원선(Vcc)과 저레벨 전원선(Vss) 간에 설비된 p-채널 MOS(pMOS)트랜지스터와 n-채널 MOS(nMOS)트랜지스터로 구성되는 CMOS 인버터(DI)와, CMOS 인버터(DI)와 저레벨 전원선(Vss) 간에 설비된 캐패시터(DC)와 nMOS 트랜지스터(DT)를 구비한다. 가변지연선(311 또는 321)은 종속 결합된 복수의 지연부(D)로 구성된다. 도 45에 나타낸 지연부(D)는 제어전압(Vcs(제어신호 : CS))이 트랜지스터(DT)의 게이트에 입력되도록 구성된다. 그러나, 지연부(D)는 이러한 특정한 구성으로 제한되지 않고, 여러 다른 구성으로도 가능하다. 예를 들어, 정전류 모드에서 동작하는 트랜지스터가 후술되는 도 49에 나타낸 바와 같이 CMOS 인버터(DI)를 형성하는 각각의 트랜지스터(pMOS 및 nMOS)의 소스측에 부가될 수도 있다. 그 경우에는 이들 부가 트랜지스터에 인가된 제어전압(Vcn 및 Vcp)을 사용하여 지연을 제어할 수 있다. 또한, 논리반전을 피하기 위해 2개의 지연부(D)를 한 부(1 단계)로 조합할 수도 있다.
도 46은 도 44의 타이밍신호 발생회로에 있는 위상비교회로(312)의 일례를나타낸 블록 회로도이고, 도 47은 도 46의 위상비교회로의 동작을 설명한 타이밍도이다.
도 46에 나타낸 바와 같이 위상비교회로(312)는 기준클록(CKr)의 위상과 내부클록(CKin)의 위상을 비교하여 클록신호간의 위상차에 따라서 업신호(/UP) 또는 다운신호(/DN)를 출력하고 ; 여기서, 기준클록(CKr)과 내부클록(CKin)의 주파수를 2개로 분주하고, 그의 클록 주기가 원래 클록주기의 2배인 발생 기준클록(CKr')과 내부클록(CKin')으로 논리 동작을 행하여 상기 부논리 업신호(/UP)와 다운신호(/DN)를 발생시킨다.
특히, 도 47에 나타낸 바와 같이 2분 내부클록(CKin')의 상기 저레벨 "L" 부터 고레벨 "H" 의 천이 타이밍이, 2분 기준클록(CKr')의 상기 저레벨 "L" 로부터 고레벨 "H" 의 천이 타이밍보다 앞설 경우에, 상기 저레벨 "L"의 업신호(/UP)가 출력되고; 역으로, 2분 내부클록(CKr')의 상기 저레벨 "L" 부터 고레벨 "H" 의 천이 타이밍이, 상기 2분 기준클록(CKr')의 저레벨 "L" 로부터 고레벨 "H" 의 천이 타이밍보다 지연될 경우에, 상기 저레벨 "L"의 다운신호(/DN)가 출력된다.
도 48은 도 44의 타이밍 신호 발생회로에 있는 차지 펌프회로의 일례를 나타낸 회로도이다.
제 48도에 나타낸 바와 같이, 상기 차지 펌프회로(131)가 상기 고레벨 전압공급선(Vcc)과 저레벨 전압공급선(Vss)사이에 구비되고, 그 게이트에 업신호(반전 논리 업신호(/UP))가 공급되는 pMOS 트랜지스터와 그 게이트에 다운신호(/DN)가 공급되는 nMOS 트랜지스터를 구비한다. 즉, 저레벨 "L"의 업신호(/UP)가 인가되면, 출력 레벨(Vco)의 전위가 상승하고, 상기 고레벨 "H"의 다운신호(/DN)가 인가되면(/DN이 저레벨 "L"일 경우), 출력레벨(Vco)의 전위가 낮아진다.
상기 차지 펌프회로(131)의 출력(Vco)이 버퍼증폭기(132)를 거쳐서 도 45의 각 지연부(D)의 트랜지스터(DT)에 제어전압(Vcs)((제어신호(Cs))으로서 인가된다. 상기 제어전압(Vcs)이 상승하면, 각 CMOS 인버터(DI) 출력의 부하용량이 증가하고, 가변지연선(311(321))내의 지연량이 상승하여 내부클록(CKin)의 위상이 지연된다. 역으로 상기 제어전압(Vcs)이 낮아지면, 각 CMOS 인버터(DI) 출력의 부하용량이 감소하고, 가변지연선(311(321))내의 지연량이 감소하고 내부클록(CKin)의 위상이 앞선다.
도 49는 도 44의 타이밍신호 발생회로에 있는 가변 지연선에 사용되는 각 지연부(D)의 다른예를 나타낸 회로도이다.
도49에 나타낸 바와 같이, 상기 지연부(D)에서 정전류 모드에서 동작하는 트랜지스터가 CMOS 인버터(DI)를 형성하는 각 트랜지스터(pMOS와 nMOS)의 소스 측에 부가되어 이들 부가된 트랜지스터에 인가된 제어전압(Vcn, Vcp)을 사용하여 지연이 제어된다. 더욱 구체적으로는, pMOS 트랜지스터(DTp)가 고레벨 전압공급선(Vcc)과 CMOS 인버터(DI)의 pMOS 트랜지스터의 소스 사이에 구비되어 있고, nMOS 트랜지스터(DTn)가 저레벨 전압공급선(Vss)과 CMOS 인버터(DI)의 nMOS 트랜지스터의 소스사이에 구비되어 있다. 상기 제어전압(Vcp)은 pMOS 트랜지스터(DTp)의 게이트에 인가되고, 제어전압(Vcn)은 nMOS 트랜지스터(DTn)의 게이트에 인가된다. 도 49에 나타낸 지연부(D)는 하나의 지연부로 광범위한 지연량을 변경할 수 있는 이점이 있다. 상술한 바와 같이, 2개의 지연부(D)를 하나의 부(하나의 단계)로 조합하여 논리반전을 방지할 수 있다.
도 50은 본 발명의 제3 양태에 따른 제2 실시예의 타이밍신호 발생회로에 있는 제어신호 발생회로의 구성예를 나타낸 블록회로도이고, 도 51은 도 50의 제어신호 발생회로(313)의 출력을 변환하는 전류/전압 변환회로(133)의 일례를 나타낸 회로도이다.
도50에 나타낸 바와 같이, 상기 제어신호 발생회로(313)는 차지 펌프회로(131)와 전류미러 구성의 복수의 pMOS 트랜지스터(1321, 1322)를 구비하고 있다. 상기 pMOS 트랜지스터(1321, 1322)의 소스는 고레벨 전압공급선(Vcc)에 접속되어 있고, 이들 게이트는 상기 차지 펌프회로(131)의 출력에 결합되어 있다. 각 pMOS 트랜지스터(1321, 1322)의 드레인으로부터 주회로(301)와 부회로(302)로 제어신호(CS)가 출력된다. 즉 상기 제2 실시예에서, 주회로(301)와 부회로(302)로 제어신호(CS)를 전달하는데 전류신호를 이용한다. 상기 부회로용 pMOS 트랜지스터(1322)로 인하여, 이러한 복수의 트랜지스터를 예를 들어 복수의 부회로(302)에 대응하여 구비할 수 있다.
그 후, 도 51에 나타낸 바와 같이 주회로(301)와 부회로(302)에서, 제어신호 발생회로(313 (pMOS 트랜지스터(1321, 또는 1322)로 부터)로부터의 제어신호(전류신호(CS))가 전류/전압 변환회로에 의해서 제어전압(Vcn, Vcp)으로 변환된다. 이들 제어전압(Vcn, Vcp)을 예를 들어 도 49에 나타낸 지연부내의 각 트랜지스터(DTn, DTp)의 게이트에 인가한다. 도 45에 나타낸 지연부의 경우에 상기 제어전압(Vcn)이 제어전압(Vcs)으로서 사용된다. 여기에 도시한 전류/전압 변환 회로(133)는 nMOS 트랜지스터(1331, 1333)와 pMOS 트랜지스터(1332)로 구성되나 상기 구성은 특정예에 한정되지는 않는다.
상기 제2 실시예는 전류신호로서 제어신호(CS)를 전송함으로써, 예를 들어 주회로(301)와 부회로(302)가 칩 내에서 더 멀리 위치한 경우에 발생하는 트랜지스터 문턱전압의 변동에도 불구하고 제어신호(CS)를 아무런 문제없이 전송할 수 있는 이점이 있다.
도 52는 본 발명의 제3 양태에 따른 제3 실시예의 타이밍신호 발생회로의 요부 구성의 일례를 나타낸 블록도이고, 도 53은 도 52에 나타낸 업다운 카운터 출력의 디지털/아날로그변환(D/A변환)을 행하기 위한 D/A변환기의 일례를 나타낸 블록회로도이다.
도 52와 도 44간의 비교에서 알 수 있는 바와 같이. 상기 제3 실시예는 상기 제1 실시예의 차지 펌프회로(131) 대신에 업다운 카운터를 사용한 것이다. 특히, 업다운 카운터(134)는 상기 위상 비교회로(312)로부터 공급된 업신호(UP)와 다운신호(DN)를 계수하여 예를 들어 6비트 계수신호(b0-b5)를 도53에 나타낸 D/A 변환기(135)로 공급한다.
D/A 변환기(135)는 전류 매트릭스 셀형 D/A 변환기(135)이고, 제어 신호(CS)를, 예를 들어 업다운 카운터(134)로부터 출력된 6 비트 계수신호(b0-b5)를 아날로그 신호로 변환하여 출력한다.
도 54는 도 53에 나타낸 D/A 변환기(135)에 있는 각 전류 매트릭스 셀(U)의 구성예를 나타낸 회로도이다.
도 54에 나타낸 바와 같이, 각 전류 매트릭스 셀(U)은 AND게이트(UA), OR게이트(UO)와 2개의 nMOS 트랜지스터(UT1, UT2)를 구비하고, 이러한 여러 셀(U)은 매트릭스 어레이 내에 배치되어 전류 매트릭스 블록(1350)을 형성하고, 계수신호(b2, b3 ; b4, b5)는 디코더(1351, 1352)를 경유하여 전류 매트릭스 셀(U)에 인가된다. 상기 출력단자와 저레벨 전압공급선(Vss) 사이에 직렬로 접속된 각각 2개의 nMOS 트랜지스터로 된 2개의 트랜지스터 쌍(1353, 1354, ; 1355, 1356)중의 nMOS 트랜지스터(1353, 1355)의 게이트에 공급된다. 또, 상기 제어전압(Vc)은 각 트랜지스터 쌍 내의 다른 트랜지스터(1354, 1356)의 게이트에 인가된다. 또, 이러한 제어전압(Vc)은 각 전류 매트릭스 셀(U)내의 트랜지스터(UT2)의 게이트에 인가된다.
업다운 카운터(134)와 D/A 변환기(135)를 조합해서 사용함으로써, 도 52 내지 도 54에 나타낸 제3 실시예는 루프필터의 설계가 용이하고, 심지어 DLL회로를 사용하는 루프의 위상비교 동작이 완전히 정지하더라도 지연량을 일정 수준으로 유지할 수 있어 전력 소비를 절감할 수 있다.
도 55는 본 발명의 제3 양태에 따른 제4 실시예의 부회로에 적용하는 타이밍신호 발생회로의 구성예를 나타낸 블록도이고, 도 56은 도 55의 위상보간기(136)의 일례를 나타낸 회로도이다.
도 55에 나타낸 바와 같이, 상기 제4 실시예에서, 입력클록에 비해서 한단계 지연된 입력클록(in2)과 신호(in1)가 부회로(302)에서 타이밍신호(TS)를 발생시키는 위상보간기(136)에 인가된다.
도56에 나타낸 바와 같이, 상기 위상보간기(136)는 한쌍의 차동증폭기 단계(1361, 1362)의 입력 트랜지스터의 바이어스 전류(테일 전류)를 변경함으로써 두 입력(in1, in2)의 웨이팅 합계를 취하고, 2개의 차동증폭기 단계(1361, 1362)로부터 비교기(1363)로 신호(S1, S2)를 공급하여 상기 두 신호(S1, S2)의 위상간의 중간위상을 갖는 출력(타이밍신호(TS))을 얻는다. 상기 차동증폭기 단계(1361, 1362)의 입력(in1, in2)의 웨이팅은, 예를 들어 제어코드(CO1, CO2, …,COn ; C11, C12, …, C1n)를 직렬로 접속한 2개의 nMOS 트랜지스터로 된 각 트랜지스터 쌍중 하나의 트랜지스터(1364)에 인가하고, 각 쌍 중의 다른 트랜지스터(1365) 게이트에는 제어전압(Vcs)을 인가함으로서 수행할 수 있다. 이러한 구성의 위상보간기(136)를 사용함으로써 지연부 단계의 분해능 보다 더 높은 분해능을 갖는 출력신호의 타이밍(타이밍 신호(TS))을 조절할 수 있는 이점이 있다. 따라서, 더 정밀한 타이밍 조정을 달성할 수 있다.
도 57은 본 발명의 제3 양태에 따른 제5 실시예의 위상보간기(136)의 구성예를 나타낸 회로도이다.
도 57에 나타낸 위상보간기(136)는 pMOS 트랜지스터(61, 63)와 nMOS 트랜지스터(62, 64)를 포함하는 2개의 전압/전류 변환회로(136a, 136b)를 구비하고 있다. 상기 전압/전류 변환회로(136a, 136b)는 상기 전압 입력(in1, in2)을 전류 출력으로 변환한다. 각 전압/전류 변환회로 내의 복수의 출력 트랜지스터(65, 66)는 외부신호를 사용하는 스위치 수단(67)으로 제어되어 전압/전류 변환의 변환 계수를 변경시킨다. 변환된 전류를 합산하고, 그 결과를 상기 비교기에 공급하여 타이밍신호(TS)를 얻는다.
도 58은 본 발명의 제3 양태에 따른 제5 실시예의 시뮬레이션을 행하기 위해 사용하는 타이밍신호 발생회로의 구성예를 나타낸 회로도이고, 도 59는 도 58의 타이밍신호 발생회로의 시뮬레이션 결과(SPICE 시뮬레이션 결과)를 나타낸 도면이다.
도 58에 나타낸 바와 같이, 상기 위상보간기(136)는 상기 입력신호(전압신호(in1, in2))를 전류신호로 변환하는 전압/전류 변환회로(136a, 136b)를 구비한다. 여기서, 지연부(D)(가변 지연선(311))에서 사용한 동일 지연부 : 도 45 또는 도 49에 도시함)가 각 전압/전류 변환회로(136a, 136b)의 입력에 삽입되고, 상기 각 지연부(D)를 거쳐서 입력신호(in1, in2)의 변경을 조정하여 얻은 신호(in1*, in2*)를 상기 전압/전류 변환회로(136a, 136b)에 각각 공급한다. 도 58의 참조 부호(W0∼W7(/W0∼/W7))는 전달 게이트(스위치수단(67))의 전환을 제어하는데 사용하는 외부 신호이고, 이들 외부 신호(W0∼W7(/W0∼/W7))를 사용하여 전압/전류 변환회로(136a(136b))내의 복수의 출력 트랜지스터(65, 66)를 제어하여 전달게이트를 개폐한다. 이렇게 해서 도 59에 나타낸 바와 같이 출력 타이밍(Out)을 변경할 수 있다. 더 구체적으로는, 전압/전류 변환회로(136a, 136b)의 변환 계수를 변경하고, 상기 2개의 입력신호(in1, in2)에 할당될 웨이트를 변경하여 위상보간기(136)의 동작을 실행한다. 제5 실시예의 위상보간기는 도 56에 나타낸 제4 실시예와 같이 전류미러 차동증폭기 단계를 사용하지 않기 때문에 저 저전압동작이 가능한 이점이 있다.
도 60은 본 발명의 제3 양태에 따른 제6 실시예의 타이밍신호 발생회로의 구성예를 나타낸 블록도이다.
도 60에 나타낸 바와 같이, 제6 실시예에서, DLL회로는 주회로(301)와 부회로(302)를 사용하여 형성하고, 더 구체적으로는, 거친(粗) 지연제어를 행하는 거친 지연제어블록과 정밀 지연제어를 행하기 위한 정밀 지연제어블록을 주회로(301)에 구비하고, 주회로(301)내의 상기 정밀지연제어블록에 대응하는 회로를 회로(302)에 포함하고 있다.
상기 주회로(301)내의 거친 지연제어블록은 지연선(311), 위상비교기회로(312a), 업다운 카운터(134a), D/A 변환기(135), 선택기(315)를 구비하고, 상기 주회로(301) 내의 정밀 지연제어블록은 위상보간기(136)와 거친 지연제어블록(선택기(315))의 출력을 예를 들어 1개 또는 2개의 지연단계 지연시키고, 상기 위상보간기(136)에 지연된 출력을 공급하는 2개의 지연부(D)를 구비한다. 여기서, 기준클록(CKr)과 예를 들어 m지연부(D)로 되는 지연선(311)내의 최종 지연단계의 출력을 위상보간기(136)에 입력으로서 공급하고, 또 D/A 변환기(135)로부터의 출력(전류제어신호)을 지연선(311)에 공급하고, 상기 지연선은 지연부(D)의 복수의 단계의 수 따라 균등 분주된 타이밍 신호의 위상을 상기 선택기(315)로 출력한다. 상기 선택기(315)와 위상보간기(136)에는 위상 비교기회로(312b)와 업다운 카운터(134b)에 의해서 발생된 제어신호를 공급한다. 즉, 거친 지연제어블록은 복수의 지연부로 되는 지연선(311)으로부터 탭을 분기하고, 상기 선택기(선택수단)를 사용하여 각 탭의 출력을 선택하고, 상기 출력신호를 각 정밀 지연제어블록에 공급한다.
도 60에 나타낸 바와 같이, 주회로(301) 내의 정밀 지연제어블록과 같은 정밀 지연제어블록을 포함하는 각 부회로(302)는 위상보간기(236)와 1개 또는 2개의 지연단계에 의해서 주회로(301)내의 거친 지연제어블록(선택기(315))의 출력을 지연하고 지연된 출력을 상기 위상보간기(236)에 공급하는 2개의 지연부(D)를 구비하고 있다. 여기서 상기 정밀 지연제어블록 내의 상기 지연부(D)의 구성은 여러 방법으로 변경할 수 있다.
도 60에 나타낸 바와 같이 제6 실시예에서, 주회로(301)내의 거친 지연제어블록과 정밀 지연제어블록(주회로(301) 또는 각 부회로(302))이 직렬로 접속되어 있고 DLL 루프가 거친 지연제어블록 자체로 형성되어 있다. 또, 상기 위상보간기(136 또는 236)를 사용하는 상기 정밀 지연제어블록으로, 상기 주회로(301)의 하나의 지연 단계(지연부(D)) 분해능 보다 더 높은 분해능을 갖는 지연을 얻을 수 있다. 상기 정밀 지연제어블록에서 상기 위상보간기(136 또는 236)를 사용하는 지연부는 거친 지연제어블록의 지연선(311)에서 사용하는 지연부(D)와 동일하다. 또, 상기 D/A 변환기(135)의 출력(전류제어신호)은 각 부회로(302)에 공급된다.
이렇게 해서 상기 제6 실시예에 의하면, 디지털 신호를 사용하여 상기 지연선(311)의 분해능보다도 높은 분해능을 갖는 지연을 발생할 수 있으며, 이에 따라 고정밀의 DLL 신호를 얻을 수가 있다. 또, 디지털적으로 제어되는 DLL 회로는 위상비교 동작을 장기간 동안 정지시킬 수 있고, 슬립모드에서 단시간 내에 동작을 재개할 수가 있다. 또, 복수의 정밀 지연제어블록(위상보간기(236))을 부회로(302)로서 배치하면 지연선(311)의 분해능 보다 분해능이 높은 지연을 각각 갖는 복수의 타이밍 신호를 얻을 수 있는 이점도 있다.
도 61은 본 발명의 제3 양태에 따른 제7 실시예의 타이밍신호 발생회로의 구성예를 나타낸 블록도이다.
제7 실시예에서 제어신호(CS)(제어신호 발생회로(313)의 출력) 뿐만 아니라 3상 내부클록(CK1∼CK3)(지연선(311)의 지연된 출력)을 주회로(301)로부터 부회로(302)에 공급한다. 상기 부회로(302)에서, 바람직한 위상의 타이밍신호(출력클록)는 주회로(301)로부터 공급된 3상 클록(CK1∼CK3)에 의거해서 위상보간기(136)로 발생한다.
더 구체적으로는 도 61에 나타낸 바와 같이, 상기 3상 클록(CK1∼CK3)이, 예를 들어 상기 신호변화를 완화하기 위해 구비된 지연부(D)를 거쳐서 부회로(302)내의 스위치 블록(238)에 공급된다. 3상 클록의 소정의 조합은 스위치블록(238)에 의해서 선택되어, 연산증폭기(237a, 237b)의 입력부에 공급된다. 연산증폭기(237a, 237b)의 출력은 상기 위상을 분주하는 위상보간기(236)에 공급되어 소정 타이밍 신호가 발생되어 출력된다. 상기 제7 실시예는 360도 범위 내에서 바람직한 위상각을 갖는 타이밍 신호를 상기 부회로(302)에서 발생할 수 있는 이점이 있다.
도 62는 본 발명의 제3 양태에 따른 제8 실시예의 사인파 발생회로의 구성예를 나타낸 블록도이다.
최근에 클록 드라이버의 전력 소비를 감소시킬 수 있고, 또 감소된 클록 노이즈에 대한 고조파를 제거할 수 있어 클록파형으로 사인파를 사용하는 것이 주목을 받고 있다. 정현파를 사용하여 클록 드라이버의 전력소비를 감소시킬 수 있는 것은, 출력파형이 급격하게 하강하거나 상승할 필요가 없기 때문에(상기 출력이 서서히 상승하거나 하강하는 것만 필요함) 상기 클록 드라이버를 적은 구동능력을 갖는 소형 트랜지스터로 구성할 수 있다. 도 62는 예를 들어 부회로(302)에 사용하는 적용 가능한 정현파 클록 발생회로의 일례를 나타낸 것이다.
도 62에 나타낸 바와 같이, 도 51에 나타낸 전류/전압 변환회로(133)에 의해서 얻은 전압(제어전압)(Vcn, Vcp)을 도 49에 나타낸 지연부를 거쳐서 통과시킴으로써, 예를 들어 전 진폭의 CMOS 클록(사각파)이 삼각파로 변환되고, 이러한 삼각파를 비선형 입력/출력 특성을 갖는 정전류 드라이버(CD)를 통과시킴으로써, 상기 삼각파가 사이파(의사 삼각파)로 변환된다. 여기서, 상기 주회로로부터 제어신호(CS)로 동작하는 지연부(D)를 삼각파 발생부로 사용되고, 이러한 지연부(D)의 지연은 기준클록(CKr)의 주기에 비례하므로, 상기 삼각파의 진폭이 기준클록의 주파수의 변동없이 일정 레벨로 유지된다. 따라서, 상기 제8 실시예는 넓은 주파수 범위에 걸쳐 사인파를 발생시킬 수 있는 이점이 있다.
도 63a, 63b, 63c는 도 62의 사인파 발생회로의 시뮬레이션 결과를 나타낸 도면이고, 도 63a는 입력신호(클록)가 40MHz인 경우를 나타낸 것이고, 도 63b는 입력신호가 100MHz인 경우를 나타낸 것이고, 도 63c는 입력신호가 400MHz인 경우를 나타낸 것이다. 시뮬레이션은 사인파 발생회로의 출력에 예를 들어 전송로의 특성 임피던스의 1/2인 저항을 설비하여 행한다.
도 63a ∼ 도 63c에 나타낸 바와 같이, 도 62의 사인파 발생회로는 각 주파수(40MHz, 100MHz, 400MHz)마다 입력된 사각파를 거의 정현파로 변환시킬 수 있다.
도 64는 본 발명의 제3 양태에 따른 제9 실시예의 타이밍 발생회로의 구성예를 나타낸 블록도로서 PLL회로를 사용하는 타이밍신호 발생회로의 예를 설명하고 있다.
도 64에서 참조부호 312는 위상비교기회로이고, 134는 전압제어 오실레이터(VCO)이다. 상기 전압제어 오실레이터(321)는 예를 들어 도 49에 나타낸 지연부(D)와 구성이 각각 유사한 3단계의 회로를 종속 접속하여 형성한 링 오실레이터로 구성되어 있고, 제어신호 발생회로(전류/전압 변환회로(113))로부터 출력된 제어전압(Vcp, Vcn)을 각 단계마다 제어 트랜지스터(DTp, DTn)의 게이트에 인가하여 발진 주파수를 제어한다. 여기서, 각 부회로(302)는 전류/전압 변환회로(133)와 전압제어 오실레이터(321)를 구비하고 있다.
이렇게 해서 상기 제9 실시예에서는 상기 주회로(301)는 DLL회로가 아닌 PLL회로를 사용하고, 완전한 주기 클록신호를 얻을 수 없는 경우에도 출력신호(타이밍 신호)를 발생시킬 수 있다. 즉, 예를 들어 지터가 입력 기준클록(CKr)에 포함되어 있는 경우에도, 예를 들어 지터 성분을 전압제어 오실레이터(링오실레이터(321))등으로 제거할 수 있으므로, 제 9실시예는 수신 데이터로부터 클록성분을 재생할 경우에 특히 바람직하다.
도 65는 본 발명의 제3 양태에 따른 제10 실시예의 타이밍신호 발생회로의 구성예를 나타낸 블록도이다.
제10 실시예에서, 주회로(301)는 기준클록(CKr)에 로크 된 내부클록(CKin)을 출력하는 DLL회로를 사용하고, 부회로(302a ∼ 302z)는 다중 비트 수신회로(302a∼303z)의 각 비트마다 설비되어 있다. 여기서, 상기 주회로(301)는 도 60에 나타낸 것에 한정되지 않고, 다양한 다른 구성이 가능하다.
도 65에 나타낸 바와 같이, 각 부회로(302a∼302z(302a))는 도 60에 나타낸 바와 같은 선택기(315), 지연선(311), 지연부(D)와 위상보간기(136)에 대응하는 선택기(211), 지연선(215), 두 개의 지연부(D) 및 위상보간기(236)를 구비하고, 상기 대응하는 수신회로(303a, 303b)에 타이밍신호(TSa∼TSz)를 공급하여 신호(SSa∼SSz)를 래치하기 위해서 각 수신회로(303a∼303z)에 대한 타이밍을 제어한다.
제 10실시예에서, 부회로(302a∼302z)는 상기 수신회로(303a∼303z)에 대응하여 상기 신호(SSa∼SSz)의 레벨을 연속적으로 검출하고, 각 지연량을 제어하여 최적 래치 타이밍을 제공한다. 더 구체적으로는, 상기 수신회로로부터의 신호를 스위치 수단(210)으로 연속해서 선택하고(예를 들어, 상기 수신회로(303a)로부터의 신호(SSa)), 상기에서 아날로그/디지털변환(A/D변환)을 위한 A/D변환기(220)에 선택된 신호를 공급하고, 그 후 상기 선택기(216)에 의한 선택(지연선(211)에서의 지연량)이 제어회로(230)를 경유하여 제어되어 신호레벨을 최대화한다(S/N비를 증가시킴). 여기서, 상기 신호(SSa)가 최적 타이밍(TSa)으로 상기 수신회로(303a)에서 래치될 경우에 예를 들어 상기 신호(SSa)의 레벨이 최대이고, 따라서 상기 제 10실시예에서, 타이밍신호(TSa)의 타이밍을 이러한 특성을 이용하여 규정한다.
더 구체적으로는, 상기 제 10실시예에서, 상기 지연선(211)의 지연량을 예를 들어 6비트 디지털 신호를 사용하여 제어하고, 이러한 디지털신호를 제어하여 상기 신호강도가 각 수신회로(303a, 303z)에서 최대가 되게 한다. 여기서, 이러한 목적을 위한 특정 신호(비트 시퀀스 "1010 …")를 전송하면서 상기 신호강도의 최적동작이 이루어진다. 제 10실시예에 의하면, 다중비트의 병렬신호 전송에 대해서도 각 비트간의 신호선 지연을 역시 고려하여 각 수신회로의 동작 타이밍을 최적화할 수 있다.
도 66은 본 발명의 제3 양태에 따른 제11 실시예의 타이밍신호 발생회로의 요부 구성의 일례를 나타낸 블록도이다.
제11 실시예에서 앞의 제10 실시예와 같이 다중 비트용 수신타이밍을 각비트에 대해서 최적화하고, 상기 부회로(302)는 기준클록(CKr)에 로크된 신호(내부클록(CKin))을 발생한다. 여기서, 상기 제 10실시예와 같이, 상기 부회로(302(302a∼302z))를 다운비트 수신회로(303(303a∼303z))의 각 비트마다 구비하고, 제 66도에 나타낸 바와 같이 각 부회로(302)에 위상보간기(236)를 사용하는 정밀 지연제어블록을 구비하고, 6 비트 디지털 신호를 사용하여 입력 샘플링 타이밍을 제어한다.
도 66에서, 참조 부호 212는 조합논리 회로이고, 234는 업다운 카운터이고, 241과 242는 수신 래치회로이다. 상기 위상보간기(236)에는 주회로(301)의 4상 PLL회로(250)의 출력(ø1, /ø1, ø2, /ø2)이 공급되고, 제어클록(CL1, CL2)을 출력하여 상기 래치회로(241, 242)에서 샘플링 타이밍을 제어한다. 상기 래치회로(241, 242)를 2개의 D형 플립플롭(D-FFS)으로 각각 구성하고, 상기 래치회로(241)내의 2개의 플립플롭에 의한 샘플링은 제어클록(CL1)으로 제어되는 한편, 상기 래치회로(242)의 2개의 플립플롭에 의한 샘플링은 각각 제어클록(CL1, CL2)으로 제어한다.
더 구체적으로는, 제 11실시예의 각 부회로(302)(302a∼302z)에서 2개의 수신 래치회로(241, 242)가 1비트마다 구비되어 있고, 상기 래치회로(241)는 데이터 수신창(소위, 비트셀이라 함)의 중심에서 입력을 샘플링하는 한편, 다른 래치회로(242)는 2개의 인접하는 비트셀 사이의 경계에서 샘플링 한다. 상기한 목적을 달성하기 위해서, 상기 2개의 래치회로(241, 242)가 서로 위상각이 180도 다른 제어클록(CL1, CL2)으로 제어됨으로써, 입력신호가 통상의 샘플링 속도의 2배의 속도로 샘플링 된다. 상기 2개의 래치회로(241, 242)를 사용하여 "0"으로부터 "1"로 또는 "1"로부터 "0"으로의 데이터 천이가 인접 비트셀간에 발생할 경우에, 샘플링 타이밍이 상기 데이터에 대해서 진상인지 지상인지를 알 수 있게 된다.
더 구체적으로는, N번째 데이터가 "1"이고, (N+1)번째의 데이터가 "0"이 되도록 데이터 천이가 발생하면, 상기 "D(N), B(N), D(N+1)의 시퀀스가 1, 0, 0" 또는 "1,1,0"이고, 여기서 D(N)는 상기 비트셀 중심을 샘플링하는 래치회로(241)의 출력을 나타내고, B(N)는 비트셀 주변을 샘플링하는 래치회로(242)의 출력이다. 여기서, 상기 시퀀스 "1,0,0"은 상기 샘플링 제어클록(CL1, CL2)의 타이밍이 상기 데이터에 대해서 지상임을 나타내는 한편, 상기 시퀀스 "1,1.0"는 제어클록의 타이밍이 상기 데이터에 대해서 진상임을 나타낸다.
다음에, N번째 데이터가 "0"이고, (N+1)번째의 데이터가 "1"이 되도록 데이터 천이가 발생할 때, 상기 "D(N), B(N), D(N+1)의 시퀀스가 0, 0, 1" 일 경우 상기 샘플링 제어클록(CL1, CL2)의 타이밍이 상기 데이터에 대해서 앞서고, 만일 상기 시퀀스가 0, 1, 1" 일 경우에는 상기 제어클록의 타이밍이 상기 데이터에 대해서 지상이 된다.
그 후, 조합 논리회로(212)를 통해서 2개의 래치회로(241, 242)의 출력을 통과시킴으로써 제어신호(CL1, CL2)가 지상인지 진상인지를 나타내는 규정신호(업신호(UP) 또는 다운신호(DN))를 얻을 수 있다. 이러한 규정신호(UP, DN)를 업다운 카운터로 계수하고, 그 결과를 6비트 신호(C00, C01, C02, C10, C11, C12)로 변환하여 위상보간기(236)에 공급해서 제어클록(CL1, CL2)의 타이밍을 제어함으써 최대 S/N비에 대한 신호수신 타이밍을 최적화한다.
여기서, 제 11실시예의 신호수신 타이밍을 최적화하기 위한 처리는 상기 타이밍 최적화(특정 신호, 예를 들어 시퀀스 "101010…")에 기여한 신호를 전송하여야만 이루어진다. 이렇게 해서 상기 제11 실시예는 앞의 제10 실시예와 같이 아날로그 양으로 신호 수신강도를 평가하는 A/D 변환기(220)를 생략할 수 있는 이점이 있고, 스위치 수단으로 비트를 연속해서 선택하지 않고 다중 비트에 대해 병렬로 타이밍 최적화 처리를 행할 수 있다. 따라서, 소정의 주파수에서 "0∼1" 또는 "1∼0" 천이 발생이 매 비트마다 보증될 경우에는(예를 들어, 데이터가 10B/8B 등의 코딩 구성에 따라 엔코드 될 경우), 각 비트마다의 수신 타이밍 최적화의 처리를 데이터 전송과 수신을 병행해서 할 수 있다.
도 67은 도 66의 상기 타이밍 발생회로에서 위상보간기(위상 조정기 (136))의 일례를 나타낸 회로도이다.
도 66 및 도 67에 나타낸 바와 같이, 업다운 카운터(234)로부터의 6비트 신호(C00, C01, C02 ; C10, C11, C12)와 주회로(301)내의 4상 PLL회로(250)의 출력(ø1, /ø1, ø2, /ø2)이 위상보간기(236)에 공급된다. 상기 차동증폭기 단계(2361, 2362)로의 차동입력은 6비트신호를 사용하여 웨이트된다. 상기 4상 PLL회로로부터의 출력(ø, /ø1, ø2, /ø2)은, 제어신호(Sns, /Sns)에 의해서 제어되는 스위치수단(2360)을 거쳐서 전환됨으써 각 차동증폭기 단계(2361, 2362)의 입력부로 공급된다. 그 후에, 양 차동증폭기 단계(2361, 2362)의 신호출력은 상술한 도 56의 경우와 같이, 출력단계(비교기(2363))를 통과하여 제어클록(CL1, CL2)를 발생한다.
도 68은 도 66의 타이밍신호 발생회로에 사용하는 4상 PLL회로의 일례를 나타낸 회로도이다.
도 68에 나타낸 바와 같이, 4상 PLL회로(250)는 4단계의 차동증폭기 블록(2511, 2514)과, 4개의 신호변환 블록(2521∼2524)과 4개의 인버터(2531∼2534)를 구비하고 있다. 즉, 상기 4개의 차동증폭기 블록(2511∼2514)은 종속 접속되고, 소정의 신호가 상기 신호변환 블록(2521, 2524)에 공급되며, 상기 인버터(2351, 2354)에 의해서 신호레벨이 반전하고 파형이 발생되어 4상 출력(ø, /ø1, ø2, /ø2)을 얻는다.
도 69는 도 68의 4상 PLL회로에 있는 신호변환블록(252(2521∼2524))의 일례를 나타낸 회로도이고, 도 70은 도 68의 4상 PLL회로에 있는 차동증폭기 블록(252(2511∼2514)의 일례를 나타낸 회로도이다.
도 68과 도 69에 나타낸 바와 같이, 상기 신호변환 블록(252(2521∼2524))은 2개의 입력신호를 수신하고, 1개의 출력신호(Z)를 발생한다. 더 구체적으로는, 차동 증폭기 블록의 4단계 종속 접속내의 상기 제2 단계 차동증폭기 블록(2512) 또는 제 4 단계 차동증폭기 블록(2514)이 2개의 입력(A, B)을 처리하여 신호출력(Z)을 발생하는 각 신호변환 블록(252(2521∼2524))에 입력(A, B)으로서 공급된다. 그 후 레벨 반전과 파형 발생을 위해서 상기 출력이 인버터(253(2531∼2534))로 공급된다. 따라서, 상기 4상 PLL회로(250)는 출력(ø, /ø1, ø2, /ø2)을 발생한다. 여기서, 각 신호변환 블록(252)은 신호(IHN)가 고레벨 "H"일 때 고레벨 "H"의 신호(Z)를 출력하고, 상기 신호(IHN)가 저 레벨 "L"이고, 제어신호(CTL)는 고레벨 "H"일 때 상기 레벨은 입력신호(A, B)에 따라 신호(Z)를 항상 출력한다.
도 68 및 도 70에 나타낸 바와 같이, 차동증폭기 블록(251(2511∼2514))은 종속 접속되어, 차동증폭기 블록(2511, 2512, 2513)으로부터의 출력신호(OUT1, OUT2)를 입력신호(IN1, IN2)로서 차동증폭기 블록(2512, 2513, 2514)에 각각 연속적으로 공급한다. 여기서, 상기 제1 단계 차동증폭기 블록(2511)에는 마지막 단계(제4단계)의 차동증폭기 블록(2514)으로부터의 출력신호가 공급된다. 제어신호(CTL)가 고레벨 "H"이 되면 각 차동증폭기 블록(251)은 활성화된다.
도 71은 도 68의 4상 PLL회로의 출력신호를 나타낸 도면이다.
도 71에 나타낸 바와 같이, 다음 위상에 대해 90도 만큼 위상이 한번 변동하는 4상의 출력신호(ø, /ø1, ø2, /ø2)가 도 69 및 도 70에 나타낸 신호변환 블록(252)과 차동증폭기 블록(251)을 사용하여 구성된 4상 PLL회로(250)로부터 얻어진다. 상술한 바와 같이, 이들 신호(ø, /ø1, ø2, /ø2)가 예를 들어 도66에 나타낸 부회로(302)내의 위상보간기(236)에 공급된다.
상기 4상 PLL회로(250), 상기 신호변환 블록(252), 및 상기 차동증폭기 블록(251)은 상기한 구성에 한정되지 않고 다양한 다른 회로구성이 가능하다.
상기한 바와 같이, 본 발명의 제3 양태의 각 실시예의 타이밍신호 발생회로에 의하면, 상기 기준클록에 동기된 타이밍신호를 상기 주회로보다 더 간단한 구성의 각 부회로로 발생시킬 수 있다. 또 기준클록의 주파수에 의한 부회로의 응답속도를 변경함으로써 넓은 주파수 범위의 고정밀 타이밍신호를 발생시킬 수 있다. 즉, 서로 간에 소정의 위상차를 갖는 타이밍 펄스를 단순한 구성의 여러 부회로를 사용하여 기준클록과 동기하여 발생시키고, 고속신호의 전송과 수신에 필요한 고정밀 타이밍 신호를 적은 공간을 점하는 회로구성을 사용하여 발생시킬 수 있다.
주회로와 복수의 부회로를 하나의 반도체 집적회로 장치(LSI 칩)내에 구비할 수 있고, 또 다른 반도체 직접회로 장치에 주회로와 부회로를 구성할 수도 있다. 즉, 본 발명의 제3 양태의 각 실시예에 따른 타이밍신호 발생회로를 복수의 반도체 직접회로 장치 또는 다중 칩 모듈(MCM)등을 갖는 반도체 직접회로 시스템에 적용할 수 있다.
상기한 바와 같이, 본 발명의 제3 양태에 따르면, 기준클록에 동기되고 서로 간에 소정의 위상차를 갖는 복수의 타이밍신호를 단순한 회로구성을 사용하여 고정밀로 발생시킬 수 있다.
다음에, 본 발명에 의한 위상보간기의 예를 첨부한 도면을 참조하여 설명한다.
도 72는 본 발명에 의한 위상보간기의 기본기능 구성을 나타낸 블록도이고, 도 73은 도 72의 위상보간기의 동작을 설명한 파형도이다.
도 72에서 참조 부호 41, 42는 웨이팅 제어 블록이고, 44는 합계 파형 발생블록이고, 45는 아날로그/디지털 변환 블록이다.
도 72에 도시한 바와 같이, 상기 아날로그 주기파형 발생블록(41)은 제1 디지털 주기파형(DIS1)을 수신하여 그의 값을 아날로그식으로 변경하는 제1 아날로그 주기파형(f1 : 도 73 참조)을 발생시키고, 제2 디지털 주기신호(DIS2)를 수신하고, 그의 값을 아날로그 형태로 변경하는 제2 아날로그 주기파형(f2 : 도 73 참조)을 발생시킨다. 여기서, 상기 제1 디지털 주기신호(DIS1)와 제2 디지털 주기신호(DIS2)는 시간축을 따라 서로간에 변동된 신호(위상과 다른 신호)이다. 상기 위상보간기는 예를 들어 위상이 다른 디지털신호(DIS1, DIS2)를 수신해서 중간의 임의의 위상을 갖는 디지털신호를 발생시키는 장치이다.
제1 아날로그 주기파형(f1)과 제2 아날로그 주기파형(f2)은 웨이팅 제어블록(43)내에서 웨이트되고, 합계 파형 발생블록에서 합계되어 제3 아날로그 주기파형(f3 : 도 73참조)을 발생시킨다. 즉, 합계 파형 발생블록(44)의 출력에서 f3=(1-x)f1+f2(0≤x≤1)의 제3 아날로그 주기파형(f3)을 얻는다.
아날로그/디지털 변환블록(45)은 상기 제3 아날로그 주기 파형(f3)을 제3 디지털 주기신호(DO)를 출력하는 소정 위상을 갖는 디지털 신호로 변환한다. 여기서, 아날로그/디지털 변환블록(45)은 예를 들어 상기 기준전압(Vr)과 출력 "0" 또는 "1"을 갖는 제3 아날로그 주기파형(f3)을 비교하는 비교기로 구성되어 있다.
본 발명에 의한 상기 위상보간기는 예를 들어 상술한 타이밍 신호 발생회로내의 위상보간기(136, 236)(도 55, 60, 61 참조)로서 사용할 수 있으나 다양한 다른 회로에도 광범위하게 사용할 수 있다.
도 74는 본 발명의 제12 실시예의 위상보간기의 구성예를 나타낸 회로도이고, 도 75는 도 74의 위상보간기에 있는 웨이팅 제어블록의 구성예를 나타낸 회로도이다. 상기 도 74에서, 참조 부호 41a, 41b, 42a, 42b는 사인파 발생회로이고, 430은 웨이팅 제어회로(웨이팅 제어블록)이고, 440은 연산증폭기회로(합계 파형 발생회로)이고, 450은 비교기회로(아날로그/디지털 변환회로)이다.
도 62에 참고로 앞서 설명한 바와 같이, 상기 도 74에 도시한 제12 실시예의 위상보간기는 상기 디지털신호(사각파(DIS1, DIS2))를 지연회로(41a, 42a)를 통과시킴으로써 사각파를 삼각파로 변환하고, 또 상기 삼각파를 드라이버회로(비선형 증폭기 회로(41b, 42b))를 통과시킴으로써 삼각파를 사인파(의사파)로 변환활 수 있다. 그리고, 이들 사인파(f1, f2)를 각 웨이팅 제어블록(4301, 4302)에 의해서 소정 웨이트를 할당하는 웨이팅 제어회로(430)로 공급하고, 그 후에 상기 사인파를 동작 증폭회로(440)내에서 합계하고, 상기 발생파를 비교기(450)로 공급한다.
도 75에 나타낸 바와 같이 웨이팅 제어블록(4301(4302))은 입력과 출력사이에 병렬로 설비된 복수의 전달 게이트(개수 n)로 구성되어 있다. 이들 n(예를 들어, 16)개의 전달 게이트는 각 제어신호(C41∼C4n)에 의해 접속에 의해 각각 제어되어 입력과 출력간이 도통이 되는 전달 게이트의 수에 따라 사인파(f1(f2))가 웨이트된다. 더 구체적으로는, 도 75의 회로예에서, 상기 제어신호(C41∼C4n)중에서, 전달 게이트에 대응하는 수를 온 상태로 하고, 콘덕턴스(연산증폭기(440))의 입력측 콘덕턴스)를 변경하여 임의의 제어신호 수를 고 레벨 "H"로 설정한다.
도 75에서, 각 전달 게이트를 형성하는 nMOS와 pMOS 트랜지스터는 같은 크기이나, 필요에 따라 각 전달 게이트를 형성하는 nMOS 와 pMOS 트랜지스터의 크기를 변경할 수 있으며(예를 들어, 각각 최소의 트랜지스터의 게이트 폭이 1이고, 다른 트랜지스터의 게이트 폭을 1.1, 1.2, 1.3, … 설정함) ; 후자의 경우에는 상기 사인파(f1(f2))를 임의의 전달 게이트 또는 소망하는 전달 게이트에서 도통을 일으켜 소망하는 조합으로 임의의 전달 게이트수를 온함으로서 웨이트 할 수 있다.
도 76은 본 발명의 제13 실시예의 위상보간기의 구성예를 나타낸 회로도이다. 도 76에서, 참조부호 4101은 선택회로이고, 4111∼411n는 CMOS 인버터이고, 4103은 용량부하이고, 4104는 비교기 회로(비교기)이다.
상기 선택회로(4101)는 제1 디지털 주기신호(DISI)가 입력되는 CMOS 인버터(4111∼411K)의 수 k와, 제2 디지털 주기신호(DIS2)가 입력되는 CMOS 인버터(411k∼411n)의 수 n-k를 선택하기 위한 제어를 한다. 즉, 제1 디지털 주기신호(DIS1)가 입력되는 CMOS 인버터수(k)와, 제2 디지털 주기신호(DIS2)가 입력되는 상기 CMOS 인버터수(n-k)가 선택회로(4101)에 의해서 제어된다. 여기서, CMOS인버터(4111∼411n)의 총수는 예를 들어, 16 이다. 또, CMOS 인버터(4111∼411n)의 출력부는 공통으로 접속되고, 용량부하(4103)가 접속되는 단자(비교기(4104)의 입력단자)에 연결되어 있다. 비교기(4104)는 기준전압(Vr(1/2·Vcc))과 입력을 비교하고 디지털 주기신호(DO), "0" 또는 "1"을 출력한다.
각 CMOS 인버터(4111∼411n)는 그 입력으로써 4각파인 디지털신호(DIS1, DIS2)를 직접 취하나, 각 CMOS 인버터(4111∼411n)의 출력이 용량부하가 존재하므로 아날로그 형태로 변경하는 아날로그 주기 파형이 된다. 제13 실시예의 위상보간기는, 제1 및 제2 디지털 주기신호(DIS1, DIS2)에 접속될 CMOS 인버터의 수를 제어함으로써 디지털 신호(DIS1, DIS2)를 그 웨이팅 제어로 동시에 아날로그 파형으로 상기를 각각 변환한다. 이러한 제13 실시예의 상기 위상보간기는 사인파 발생회로를 설치할 필요가 없고, 웨이팅 제어의 선형성이 높은 이점이 있다.
도 77은 본 발명의 제14 실시예의 위상 보간기의 구성예를 나타낸 회로도이다.
상기 제14 실시예의 위상보간기에서, 디지털 신호(DIS1, DIS2)가 각 인버터쌍(4211, 4212, 4221, 4222)에 의해서 수신되고, 복수의 CMOS 인버터 출력단계(4231∼423n 및 4241∼424n)의 각각의 nMOS 와 pMOS 트랜지스터를 이들 인버터(4211, 4212, 4221, 4222) 출력에 의해서 구동한다. 여기서, 출력 단계(4231∼423n(4241∼424n))의 출력을 각 제어신호(C411∼C41n))로 제어되는 각 전달 게이트를 통해 취하여져 공통으로 접속되어, 비교기(4250)에 입력이 되어 공급된다.
더 구체적으로는, 상기 제14 실시예의 위상보간기는 상술한 제 13 실시예와 같이 복수의 웨이팅 제어용 CMOS 인버터를 사용하고 있지만, 입력회로(인버터 (4211, 4212, 4221, 4222))는 공통으로 설치되고, 제어신호에 의해서는 출력 단계의 수만을 제어하는 점이 다르다. 여기서, 각 출력단계(및 전달 게이트)(4231∼423n, 4241∼424n)를 형성하는 nMOS 와 pMOS 트랜지스터는 동일 크기로 하고, 접속 제어용 출력단계의 수는 예를 들어 16 또는 32이다.
회로의 입력 용량이 웨이트치에 관계 없이 일정하므로, 상기 제14 실시예의 위상 보간기는, 부하의 영향으로 인한 위상 변동은 입력 디지털신호에 생기지 않으므로, 더욱 정확한 타이밍을 갖는 디지털 신호(DO(위상차))를 발생시킬 수 있는 이점이 있다.
도 78은 본 발명의 제15 실시예의 위상보간기의 구성예를 나타낸 회로도이고, 도 79a, 79b는 도 78의 위상 보간기에 있는 트랜스 컨덕터의 예를 나타낸 회로도이다.
상기 도 78에 나타낸 바와 같이, 상기 제15 실시예의 위상보간기에서, 디지털 입력 신호(DIS1, DIS2)는 인버터(4301, 4302)와 용량부하(4303, 4304)를 구성하는 적분기 회로에 의해서 삼각파로 변환되어, 각 트랜스 컨덕터(가변 트랜스컨덕터(4305, 4306))에 공급된다. 여기서, 디지털 신호에 의해서 정전류를 전환함으로써 각 적분기 회로를 얻을 수 있으나 다양한 다른 적분기 회로를 사용할 수 있다. 디지털 신호의 고주파성분을 간단히 감쇠시킬 수 있는 여과회로를 적분기회로 대신에 사용할 수 있다.
도 79a, 79b에 나타낸 바와 같이, 입력 전압에 대응하는 전류출력을 추출하기 위해 상기 트랜스컨덕터(4305(4306))를 구비한다.
도 79a의 트랜스컨덕터(4305)는 pMOS 트랜지스터(4351, 4354)와, nMOS 와 pMOS 트랜지스터(4352), 레지스터(4353)로 구성되어 있고, 상기 트랜지스터의 게이트에 인가된 입력전압(IN)에 대응하는 전류가 상기 트랜지스터(4354)에 흐르고, 상기 트랜지스터(4351)와 전류미러 배치부에 접속된 트랜지스터(4354)를 거쳐서 흐르는 전류가 전류 출력으로서 추출되도록 하는 구성으로 된다.
한편, 도 79b의 트랜스컨덕터(4305)는 pMOS 트랜지스터(4361, 4364, 4366)와 nMOS 트랜지스터(4362, 4363, 4365)로 구성되고, 상기 차동회로의 하나의 입력(트랜지스터(4362)의 게이트)에 인가된 입력전압(IN)에 따라서 상기 트랜지스터(4364)를 거쳐서 흐르는 전류와 다른 입력에 인가된 기준전압(1/2·Vcc)이, 트랜지스터(4364)와 전류미러 배치부에 접속된 트랜지스터(4366)로부터 전류출력으로서 추출되도록 구성되어 있다.
도 79a와 도 79b에 도시한 트랜스컨덕터(4305, 4306)외에 연속시간 처리분야에서 공지된 여러 형태의 트랜스컨덕터 회로가 상기한 목적으로 사용되고 있다.
도 78에 도시한 바와 같이, 상기한 트랜스컨덕터(4305, 4306)로 3각파를 전류신호로 변환한 후에, 상기 전류 신호를 저항로드(4308)로 출력하여 웨이트를 합계 한다. 그 후, 비교기(4308)는 기준전압(1/2·Vcc)과 웨이트 합계를 비교하여 소정 위상을 갖는 디지털 신호(DO)를 발생한다.
제 15실시예의 위상보간기는 삼각파로 변환하는 회로와 상기 합계를 발생하는 회로를 분리하여 최적화할 수 있으므로, 고정밀 회로설계가 가능하다는 이점이 있다.
도 80은 본 발명의 제16 실시예에 의한 위상보간기의 구성예를 나타낸 회로도이다. 참조부호 V1+ 는 제1 디지털 주기신호(DIS1)에 대응하고, V1-는 제1 디지털 주기 신호의 반전 신호(/DIS1)에 대응하고, 참조부호 V2+는 제2 디지털 주기신호(DIS2)에 대응하고, V1-는 제2 디지털 주기 신호의 반전 신호(/DIS2)에 대응한다.
도 80에 나타낸 바와 같이. 상기 아날로그 주기파형 발생블록과 합계 파형 발생블록은, 스위치(4401, 4403, 및 4402, 4404)로 정전류원을 각 용량부하(4405, 4406)에 접속하여 구성된다. 즉, 상기 제1 입력신호(DIS1(V1+))가 고레벨 "H" 일 경우, 스위치(4401)를 갖는 정전류원에서 nMOS 트랜지스터(4414)는 ON이고, pMOS 트랜지스터(4411)는 OFF이고, 스위치(4402)를 갖는 정전류원에서는 nMOS 트랜지스터(4424)는 OFF이고, pMOS 트랜지스터(4421)는 ON이고, 그 결과 전류가 상기 nMOS 트랜지스터(4413, 4414)등을 거쳐서 상기 용량부하(4405)에 흐르고, pMOS 트랜지스터(4421, 4422)를 거쳐서 용량부하(4406)로 흐른다. 역으로, 상기 제1 입력 디지털신호(DIS1)가 저레벨 "L"인 경우에, 전류가 상기 pMOS 트랜지스터(4411, 4412)등을 거쳐서 상기 용량부하(4405)에 흐르고, nMOS 트랜지스터(4423, 4424)를 거쳐서 용량부하(4406)로 흐른다. 위상이 다른 제2 입력 디지털신호(DIS2(V2+))의 경우에도 상기와 마찬가지로 적용된다. 또한, 타단이 비교기(4407)의 정논리 입력에 접속된 용량부하(4405)의 일단이 중간전위(1/2·Vcc)로 유지되고, 또 마찬가지로 타단이 비교기(4407)의 부 논리입력에 접속된 용량부하(4406)의 일단도 중간전위(1/2·Vcc)로 유지된다.
정 논리 디지털 주기신호(DIS1, DIS2(V1+, V2+)를 합계해서 얻은 아날로그 합계 파형(용량부하(4405)의 타단에서의 파형)은 부논리 디지털 주기신호(/DIS1, /DIS2(V1-, V2-)를 합계해서 얻은 아날로그 합계 파형(용량부하(4406)의 타단에서의 파형)과 비교되어, 상기 비교 결과에 대응한 디지털 주기신호(DO)를 출력한다.
제16 실시예의 위상보간기에서 웨이팅의 제어는 바이어스 신호(Vcp1, Vcn1 ; Vcp2, Vcn2)의 전압레벨을 변경함으로써 행한다. 바이어스 신호 발생회로는 도 81과 도 82를 참조하여 후에 설명한다.
이렇게 해서 제16 실시예의 위상보간기에서, 아날로그 주기파형 발생과 합계 주기파형 발생블록은 상기 제1 디지털 주기신호(DIS1(V1+, V1-))에 의해서 상기 정전류원(4412, 4413 및 4422, 4423)으로부터 공통 용량부하(4405, 4406)로 흐르는 전류의 극성을 스위칭하는 전류극성 전환수단(4411, 4414 및 4421, 4424)과, 상기 전류원의 전류치를 제어하는 전류치 제어수단(4412, 4413 및 4422, 4423)을 구비한다. 상기 구성은 기본적으로 제2 디지털 주기신호(DIS2)와 동일하다.
정전류 모드로 바이어스된 pMOS 트랜지스터(4412)와 nMOS 트랜지스터(4413)를, CMOS 인버터를 형성하는 pMOS 트랜지스터(4411)와 nMOS 트랜지스터(4414)의 드레인측에 삽입하여 스위치수단(4401(4402∼4404))을 갖는 정전류원을 구성한다. 필요에 따라 정전류 모드로 바이어스된 pMOS 트랜지스터와 nMOS 트랜지스터를 드레인측이 아닌 CMOS 인버터를 형성하는 트랜지스터의 소스측에 삽입할 수도 있다(즉, 고레벨 전압공급선(Vcc)와 pMOS 트랜지스터(4411)의 소스사이, 저레벨 전압공급선(Vss)과 nMOS 트랜지스터(4414)의 소스 사이).
상기 제16 실시예의 위상보간기는 디지털 입력신호를 아날로그신호로 변환하는 기능(아날로그 주기 파형 발생블록의 기능)과, 하나의 단자에 설치될 합계를 발생시키는 기능(합계 파형 발생블록의 기능)을 하고, 회로구성을 단순화하여 전력 소비를 절감할 수 있다.
도 81은 도 80의 위상보간기에 있는 바이어스 신호 발생회로의 일례를 나타낸 회로도이고. 도 82는 도 80의 위상보간기에 있는 바이어스 신호 발생회로의 다른 예를 나타낸 회로도이다.
상술한 바와 같이 도 80의 위상보간기에서, 디지털 주기신호(DIS1, DIS2, /DIS1, /DIS2)의 웨이팅 제어는 바이어스 신호(Vcp1, Vcn1 ; Vcp2, Vcn2)의 전압레벨을 변경하여 행한다. 바이어스 신호를 발생하는 바이어스 신호 발생회로(4408)의 예를 도 81과 도 82에 나타낸다.
도 81에 나타낸 바와 같이, 바이어스 신호 발생회로(4408)의 일례에서, 직렬로 접속된 2개의 트랜지스터(4481, 4482)로 구성된 복수의 트랜지스터 쌍이 병렬로 설치되고, 각 쌍의 한쪽의 트랜지스터(4481)의 게이트에 인가된 기준전압(Vr)과 함께 제어신호(디지털신호(C431∼C43n))가 그 쌍의 다른쪽 트랜지스터(4482)에 인가되어 스위칭 동작을 제어하게 된다
여기서, 전체 트랜지스터 쌍(4481, 4482)이 nMOS 트랜지스터(4483)의 일단에 공통으로 접속되어 있으며 제어신호(C431∼C43n)에 의해서 선택된 트랜지스터 쌍을 흐르는 전류의 합계가 nMOS 트랜지스터(4483)로 흐르게 된다. 또, 상기 트랜지스터(4483)을 흐르는 전류는 전류미러 배치부에 접속된 nMOS 트랜지스터(4484)로 흐르고, 상기 트랜지스터(4484)에 직렬로 접속된 pMOS 트랜지스터(4485)로 흐른다. 이렇게 해서 바이어스 신호(Vcp1(Vcp2), Vcn1(Vcn2))가 트랜지스터(4485, 4484 (4483))를 통해서 얻어진다. 도 80의 상기 위상보간기에 있어서는 2개의 상기와 같은 바이어스 신호 발생회로가 필요한데 그 중의 하나는 상기 바이어스 신호(Vcp1, Vcn1)를 발생하고, 다른 하나는 바이어스 신호(Vcp2, Vcn2)를 발생하여, 바이어스신호(Vcp1, Vcn1)를 발생하는 바이어스신호 발생회로에 부논리 제어신호(C431∼C43n)를 공급하고, 예를 들어 상기 바이어스 신호(Vcp2, Vcn2)를 발생하는 바이어스 신호 발생회로에 보상 제어신호(C431∼C43n)가 되도록 웨이팅 제어가 이루어진다.
이렇게 해서 도 81에 나타낸 바이어스 신호 발생회로(4408)는 전류/출력형 D/A 컨버터로 구성되고, 상기 제어측의 전류원은 전류 미러회로를 사용하여 D/A 컨버터로부터 수신된 전류를 미러링함으로써 가변 정전류를 얻어, 제어신호(C431∼C43n)에 적합한 소정의 전압레벨을 갖는 바이어스 신호(Vcp1(Vcp2), Vcn1(Vcn2))를 발생시킨다. 제어측의 전류원의 구성을 간단하게 할 수 있으므로, 바이어스 신호 발생회로를 적은 회로구성으로 실현할 수 있는 이점이 있다.
도 82는 도 80의 위상보간기에 있는 바이어스 신호 발생회로의 다른 예를 나타낸 회로도이다.
도 82에 나타낸 바와 같이, 바이어스 신호 발생회로(4408)의 다른예에서는, 기준전압(Vr)이 각각 공급되는 복수의 pMOS 트랜지스터(4486)의 각각의 드레인은 그의 스위칭 전환동작이 제어신호(디지털신호(C441∼C44n))에 의해서 제어되는 각 pMOS 트랜지스터(4487)의 일단(전원)에 접속되어 있다. 여기서, 각 트랜지스터 쌍중의 트랜지스터(4487)의 게이트에는 대응 제어신호(C441∼C44n)가 공급되는 한편, 각 트랜지스터내 쌍중 의 트랜지스터(4488)의 게이트에는 각 인버터(4489)에 의해서 전환된 제어신호(C441∼C44n)가 공급된다. 따라서, 각 트랜지스터 쌍의 트랜지스터(4487, 4488)중 하나는 ON 되고 다른 하나는 OFF 된다.
각 트랜지스터 쌍중의 트랜지스터(4487)의 다른 단(드레인)들은 공통으로 접속되어 있어서 ON 상태의 트랜지스터(4487)를 통해 흐르는 전류의 합계가 nMOS 트랜지스터(44832)로 흐르고, 마찬가지로 각 트랜지스터 쌍중의 트랜지스터(4488)의 다른 단(드레인)들은 공통으로 접속되어 있어서 ON 상태의 트랜지스터(4488)를 통해서 흐르는 전류의 합계가 nMOS 트랜지스터(44831)로 흐른다. 그리고, 도 81을 참조하여 설명한 것과 동일한 방법으로, 상기 트랜지스터(44831, 44832)를 통하여 흐르는 전류는 각각 전류미러 구성부에 접속된 nMOS 트랜지스터(44841, 44842)로 흐르고, 또 각 트랜지스터(44841, 44842)와 직렬로 접속된 pMOS 트랜지스터(44851, 44852)로 흘러, 상기 바이어스 신호(Vcp1, Vcn1 및 Vcp2, Vcn2)를 얻는다.
이렇게 해서 도 82에 나타낸 바이어스 신호 발생회로(4408)에서, 전류원의 출력치를 제어하는 전류/제어형 D/A 컨버터의 출력은 스위칭 되어 보상 출력노드에 접속된다. 여기서, D/A 컨버터의 출력전류는 항상 일정하므로, D/A 컨버터의 출력 트랜지스터 전압을 일정하게 유지할 수 있어서 전류가 차단될 때 생기는 천이 응답 스파이크를 제거하는 이점이 있다. 또, 전류/출력형 D/A 컨버터의 전력 소비를 절감할 수 있다(약 절반으로).
도 83은 도 80에 나타낸 제16 실시예의 변형예의 각종 전류 원(4500)의 구성예를 나타낸 회로도이다. 본 실시예는 상술한 도 80의 위상보간기의 각 정전류원(4401∼4404)에 해당된다. 도 83에 나타낸 상기 전류원(4500)에서, 바이어스 신호(바이어스 전압(Vvp, Vcn))는 정전압 레벨신호이고, 제어신호(C451∼C45n)를 사용하여 웨이팅 제어를 한다.
도 83에 나타낸 바와 같이, 도 80의 정전류원(4401)과 다른 이러한 변형예의 가변전류원(4500)에는 바이어스 신호(Vcp1, Vcn1 및 Vcp2, Vcn2)가 공급되는 트랜지스터(4501, 4503(트랜지스터(4412, 4413))에 대응)가 복수쌍 구비되고, 트랜지스터(4501, 4503) 사이에는 pMOS 트랜지스터(4506)와 nMOS 트랜지스터(4508)가 각각 쌍으로 설치되어 있다. 여기서, 각 쌍 중의 트랜지스터(4508)의 게이트에 상기 정 논리 제어신호(C451∼C45n)가 공급되는 한편, 각 쌍 중의 트랜지스터(4506)의 게이트에는 각 인버터(4507)에 의해서 반전된 제어신호(/C451∼/C45n)가 공급된다. 상기 각 쌍의 트랜지스터(4506, 4508) 사이의 노드는 다른 쌍의 대응 노드에 공통으로 접속되어 있어, 출력(출력단자) "OUT"가 발생한다. 도 80에 나타낸 바와 같이 상기 출력단자 "OUT"는 예를 들어 용량부하(4405 또는 4406)의 일단과 비교기(4407)의 한쪽의 입력단자에 접속되어 있다.
이렇게 해서, 도 83에 나타낸 변형예의 상기 가변 전류원은 전류미러의 출력 트랜지스터(4506, 4508)의 수를 제어하여 가변전류를 얻어서 전류미러 동작 트랜지스터(4502, 4503)의 게이트 바이어스(바이어스 신호(Vcp, Vcn))를 항상 일정한 레벨로 유지한다. 따라서, 전류의 안정성이 향상된다. 또, 변형예의 가변전류원은 트랜지스터의 수를 제어함으로써 전류를 제어하므로 선형성이 우수한 이점이 있다.
도 84는 본 발명의 제17 실시예의 위상보간기의 일부 구성예를 나타낸 회로도로서, 도 80의 위상 보간기의 비교기(4407)의 2개의 입력단자 사이에 클램프회로(4600)를 구비하고 있다.
상기 클램프회로(4600)가 예를 들어 도 80의 위상보간기의 비교기(4407)의 2개의 입력단자(아날로그 파형이 합계로 발생되는 노드) 사이에 설치되어 있는 경우에는 도 84에 나타낸 바와 같이, 이들 모드의 공통 모드전위는 전류원의 전류치가 불평형이 되는 경우에도 클램프회로(4600)에 의해서 일정하게 유지된다. 그 결과, 다음 단계에 있는 비교기(4407)는 일정한 조건하에서 비교동작을 행할 수 있으므로 항상 타이밍의 정밀도가 향상된다.
도 84에 나타낸 클램프회로(4600)는 1/2·Vcc(기준 전압)는 직렬로 접속된 2개의 nMOS 트랜지스터(4601, 4602)의 게이트에 인가되고, 또 이들 트랜지스터(4601, 4602) 사이의 노드에 인가되어, 상기 비교기(4407)의 2개의 입력 단자사이의 전압을 클램프한다. 도 84에 나타낸 이외의 다양한 구성을 상기 클램프회로(4600)에 적용할 수 있다.
도 85는 본 발명의 제18 실시예의 위상보간기의 구성예를 설명한 도면이다. 도 85에서 횡축은 D/A 입력 코드 즉 제어신호에 의해서 선택된 트랜지스터 수이고, 종축은 선택된 트랜지스터를 거쳐서 흐르는 전류의 합계로서 출력 전류를 나타낸다.
상술한 바와 같이, 각 아날로그 주기 파형의 웨이팅을 제어하는 웨이팅 제어를 달성하기 위해서 본 발명의 위상보간기는 예를 들어 제어신호(디지털신호)를 사용해서 동일한 크기의 복수의 트랜지스터를 선택하여, 접속될 트랜지스터 수를 제어하고, 따라서 전류출력을 조정한다.
도 85의 특성 곡선(LL1)은 제어신호에 의해서 동일한 크기의 트랜지스터를 선택할 경우에 출력전류와 접속된 트랜지스터수 사이의 관계를 나타내고, 도시한 바와 같이 이 관계는 비선형 곡선으로 나타난다.
이러한 관점에서, 상기 제18 실시예에서 도 85의 특성곡선(LL2)에 나타낸 바와 같이, 제어신호에 의해서 제어된 출력전류와 트랜지스터수가 선형라인(직선)이 되도록 각 트랜지스터의 크기를 조정한다.
예를 들어, 도 81에 나타낸 바와 같이 상기 바이어스 신호 발생회로에서, 도통(접속)될 트랜지스터(4482)의 수가 제어신호(C431∼C43n)에 따라 제어되고, 도전 트랜지스터(4482)를 통해서 흐르는 전류의 합계가 트랜지스터(4483)로 흐른다. 상기 제18 실시예를 이러한 구성에 적용할 경우, 제어신호(C431∼C43n)에 따라 도통되는 트랜지스터(4482)의 수와 트랜지스터(4483)를 흐르는 전류(출력전류)사이에 선형관계를 유지하도록 각 트랜지스터(4482(4481))의 크기를 조정한다. 전류미러 회로 등에서 발생하는 비선형 성분에 대한 보상을 위해서 상기한 전류 D/A 컨버터의 트랜지스터 뿐만 아니라 전류 미러회로와 인접한 트랜지스터(예를 들어, 트랜지스터(4483, 4484, 4485 등)에 이러한 트랜지스터 크기 조정 방법을 적용할 수 있다.
이렇게 해서 제18 실시예를 적용함으로써 상기 위상보간기가 출력하는 신호의 타이밍 정밀도를 더 향상시킬 수 있다.
본 발명의 사상을 일탈하지 않는 범위 내에서 다양한 여러 실시예를 구성할 수 있고, 또 본 명세서에 기재된 특정 실시예와 첨부한 청구범위에 한정되지 않음을 아울러 밝혀두는 바이다.

Claims (21)

  1. 복수의 신호선을 사용한 신호의 전송 및 수신용 신호전송 시스템에 있어서,
    상기 각 신호선 상의 스큐(skew)에 따라 상기 신호의 전송 및 수신 중에 생기는 신호의 지연량을 조정하는 타이밍 조정수단을 구비하여, 상기 각 신호선에 설치된 수신회로의 신호래치 타이밍을 조정함으로써 상기 래치 타이밍이 상기 신호선에 대해 최적이 되도록 하고,
    상기 타이밍 조정 수단은, 데이터선 또는 클록선 상의 신호와 상기 수신 회로측의 내부 기준 클록을 비교하는 위상 비교 수단을 포함하며, 상기 각 신호를 래치하는 클록은 상기 위상 비교 수단에 의한 위상 비교에 기초하여 발생되는
    신호전송 시스템.
  2. 제 1 항에 있어서, 상기 타이밍 조정수단은 상기 각 신호를 래치하기 위해 상기 각 수신회로를 구동하도록 사용되는 클록에 대하여 실효적으로 가변 지연시키는 신호전송 시스템.
  3. 제 2 항에 있어서, 상기 타이밍 조정수단은 다른 위상을 갖는 복수의 클록으로부터 중간 위상을 갖는 새로운 클록을 발생하는 위상보간기를 구비하는 신호전송 시스템.
  4. 제 2 항에 있어서, 상기 타이밍 조정수단은 다른 지연량을 갖는 복수의 클록으로부터 중간 지연량을 갖는 새로운 클록을 발생하는 위상보간기를 구비하는 신호전송 시스템.
  5. 제 1 항에 있어서, 상기 타이밍 조정수단은 상기 각 신호에 대하여 송신단에서 실효적으로 가변 지연시키는 신호전송 시스템.
  6. 제 1 항에 있어서,
    상기 복수의 신호선으로부터 최적의 타이밍에서 래치된 복수의 신호를 리타이밍하여, 상기 복수의 신호 모두가 공통 클록에 동기하여 변동하도록 하는 리타이밍회로; 및
    데이터 주기 이상의 스큐가 발생했을 경우에, 상기 데이터 주기의 정수배와 등가의 필요한 지연량을 삽입하는 디스큐회로
    를 더 구비하는 신호전송 시스템.
  7. 제 1 항에 있어서, 상기 타이밍 조정수단은 상기 신호를 래치하는 복수의 래치회로를 구비하며, 상기 복수의 래치회로를 사용하여 2개 이상의 부분 사이에서 인터리빙 동작을 수행하는 신호전송 시스템.
  8. 제 7 항에 있어서, 상기 인터리빙 동작을 수행하는 상기 복수의 래치회로는 각각 PRD법을 채용한 회로로 구성되는 신호전송 시스템.
  9. 제 1 항에 있어서, 상기 각 신호를 래치하기 위해 상기 각 수신회로를 구동하도록 사용되는 클록은 전용의 클록선 상의 신호로부터 얻어지는 신호전송 시스템.
  10. 제 1 항에 있어서, 상기 각 신호를 래치하기 위한 상기 클록은 상기 각 수신회로를 구동하기 위해 사용되는 신호전송 시스템.
  11. 제 1 항에 있어서, 상기 타이밍 조정수단은 수신단 측에 상기 신호래치 타이밍의 최적점을 규정하는 최적 타이밍 규정수단을 구비하며, 상기 최적 타이밍 규정수단은 상기 제1 클록 및 상기 제1 클록에 대해 소정의 위상차를 갖는 제2 클록을 사용하여 상기 신호래치 타이밍의 최적점을 규정하는 신호전송 시스템.
  12. 제 11 항에 있어서, 상기 제2 클록은 상기 제1 클록에 대해 약 180도의 위상차를 갖는 신호전송 시스템.
  13. 제 11 항에 있어서, 상기 최적 타이밍 규정수단은 상기 제1 클록을 사용하여 데이터의 천이영역을 검출하고, 상기 제2 클록을 사용하여 상기 신호래치 타이밍의 최적점을 규정함으로써, 상기 수신회로에서의 신호의 래칭을 최적의 타이밍에서 수행하는 신호전송 시스템.
  14. 제 1 항에 있어서, 상기 타이밍 조정수단은 수신단에서 상기 신호래치 타이밍의 최적점을 규정하는 최적 타이밍 규정수단을 구비하며, 상기 최적 타이밍 규정수단은 듀티 사이클이 약 50%인 클록을 사용하여 상기 신호래치 타이밍의 최적점을 규정하는 신호전송 시스템.
  15. 제 14 항에 있어서, 상기 최적 타이밍 규정수단은 상기 클록을 사용하여 데이터의 천이영역을 검출하고, 상기 클록의 반전된 클록을 사용하여 상기 신호래치 타이밍의 최적점을 규정함으로써, 상기 수신회로에서의 신호의 래칭을 최적의 타이밍에서 수행하는 신호전송 시스템.
  16. 제 1 항에 있어서, 상기 타이밍 조정수단은 송신단에서 상기 신호래치 타이밍의 최적점을 규정하는 최적 타이밍 규정수단을 구비하며, 상기 최적 타이밍 규정수단은 수신단에서의 클록이 데이터의 최적점에 생길 수 있는 타이밍에서 데이터를 전송하는 신호전송 시스템.
  17. 제 16 항에 있어서, 상기 최적 타이밍 규정수단은 제1 타이밍에서 데이터를 전송하는 캘리브레이션 모드와, 상기 제1 타이밍에 대해 소정의 위상차 만큼 쉬프트한 타이밍에서 데이터를 전송하는 데이터 전송모드를 구비하며,
    상기 캘리브레이션 모드는 수신단에서의 상기 클록을 사용하여 상기 제1 타이밍의 데이터에서의 천이영역을 검출하고, 상기 데이터 전송 모드는 상기 제1 타이밍에 대해 상기 소정의 위상차 만큼 쉬프트된 타이밍의 데이터가 상기 수신단에서의 상기 클록을 사용해서 상기 수신회로에 의해 래치되도록 되어 있는 신호전송 시스템.
  18. 제 17 항에 있어서, 상기 제1 타이밍에 대해 상기 소정의 위상차 만큼 쉬프트된 타이밍은 상기 제1 타이밍에 대해 약 180도의 위상차를 갖는 타이밍인 신호전송 시스템.
  19. 제 1 항에 있어서, 클록선 또는 데이터선 상의 클록의 위상정보를 추출하는 위상정보 추출수단, 및
    상기 클록의 상기 위상정보를 상기 각 수신회로에 송신하고, 상기 각 수신회로에서 요구되는 최적 수신 타이밍과 실제로 사용하는 클록간의 위상차를 표시하는 상대적 위상치를 상기 각 수신 회로에 기억하는 기억수단을 더 구비하며:
    상기 신호의 래칭을 수행할 때는, 상기 각 수신회로의 최적 수신 타이밍이 상기 각 수신회로 마다 상기 클록의 상기 위상정보와 상기 기억된 상대 위상치의 합계를 취함으로써 규정되는 신호전송 시스템.
  20. 제 1 항에 있어서, 상기 타이밍 조정수단은 수신단에 데이터를 지연시키는 지연회로를 구비하는 신호전송 시스템.
  21. 제 20 항에 있어서, 상기 지연회로는 아날로그 신호를 지연시킬 수 있는 가변 지연회로로서 구성되는 신호전송 시스템.
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