KR20150080060A

KR20150080060A - 스큐를 보정하는 리시버 회로, 이를 포함하는 반도체 장치 및 시스템

Info

Publication number: KR20150080060A
Application number: KR1020130166553A
Authority: KR
Inventors: 정인화
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2013-12-30
Filing date: 2013-12-30
Publication date: 2015-07-09
Also published as: TWI637266B; CN104753504A; TW201525694A; KR102165231B1; US9304532B2; CN104753504B; US20150185758A1

Abstract

리시버 회로는 병렬화부, 샘플링 클럭 제어부 및 샘플링 클럭 생성부를 포함한다. 상기 병렬화부는 샘플링 클럭 신호를 수신하여 복수의 입력 데이터를 샘플링하여 복수의 내부 데이터를 생성한다. 상기 샘플링 클럭 제어부는 상기 복수의 내부 데이터 및 제 1 그룹의 클럭 신호에 응답하여 지연 제어신호 및 동기 완료신호를 생성한다. 상기 샘플링 클럭 생성부는 상기 지연 제어신호에 응답하여 상기 제 1 그룹의 클럭 신호를 지연시키고 지연된 제 1 그룹의 클럭 신호를 상기 샘플링 클럭 신호 제공하며, 상기 동기 완료신호에 응답하여 상기 제 1 그룹의 클럭 신호보다 소정 위상이 빠른 제 2 그룹의 클럭 신호를 상기 샘플링 클럭 신호로 제공한다.

Description

스큐를 보정하는 리시버 회로, 이를 포함하는 반도체 장치 및 시스템 {RECEIVER CIRCUIT FOR CORRECTING SKEW, SEMICONDUCTOR APPARATUS AND SYSTEM INCLUDING THE SAME}

본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 마스터와 슬레이브를 포함하는 반도체 시스템에 관한 것이다.

일반적인 반도체 시스템은 마스터 장치와 슬레이브 장치를 포함할 수 있다. 상기 마스터 장치는 슬레이브 장치로 제어신호를 제공하여 상기 슬레이브 장치를 동작시킬 수 있다. 상기 슬레이브 장치는 상기 마스터 장치의 제어에 의해 상기 마스터 장치로부터 전송된 정보를 저장하거나 저장되었던 정보를 출력할 수 있으며, 상기 정보는 일반적으로 데이터일 수 있다.

도 1은 종래기술에 따른 반도체 시스템(10)의 구성을 보여주는 도면이다. 도 1에서, 상기 반도체 시스템(10)은 마스터 장치(11)와 슬레이브 장치(12)를 포함한다. 상기 마스터 장치(11)는 상기 슬레이브 장치(12)로 복수의 신호를 전송할 수 있다. 상기 마스터 장치(11)는 상기 슬레이브 장치(12)를 동작시키기 위해 커맨드 신호(CMD), 어드레스 신호(ADD) 및 클럭 신호(CLK)를 제공하고, 상기 슬레이브 장치(12)가 저장 동작을 수행할 때 상기 슬레이브 장치(12)에 저장되기 위한 데이터(DQ0-DQn)를 전송할 수 있다. 또한, 상기 마스터 장치(11)는 상기 슬레이브 장치(12)가 출력 동작을 수행할 때 상기 슬레이브 장치(12)로부터 출력되는 데이터(DQ0-DQn))를 수신할 수 있다.

상기 마스터 장치(11) 및 슬레이브 장치(12) 사이에서 상기 데이터(DQ0-DQn)는 복수의 데이터 버스를 통해 전송될 수 있다. 상기 슬레이브 장치(12)는 상기 복수의 데이터 버스와 각각 연결되는 패드 및 리시버 회로를 구비한다. 상기 슬레이브 장치(12)는 상기 패드 및 리시버 회로를 통해 상기 복수의 데이터 버스를 통해 전송되는 데이터(DQ0-DQn)를 클럭 신호(CLK)에 동기하여 수신할 수 있다. 원활한 데이터 통신을 위해, 상기 슬레이브 장치(12)는 상기 복수의 데이터 버스를 통해 데이터(DQ0-DQn)가 동시에 전송될 때 각각의 패드 및 리시버 회로를 통해 상기 마스터 장치로부터 전송된 데이터(DQ0-DQn)를 동일한 시점에 수신하여야 한다. 하지만, 상기 마스터 장치(11)에서 상기 복수의 버스를 통해 복수의 데이터가 동시에 전송되더라도 상기 데이터 버스의 환경 및 상기 패드 또는 리시버 회로의 공정 상의 스큐로 인하여 상기 슬레이브는 상기 복수의 데이터를 동일한 시점에 수신하지 못할 수 있다.

본 발명의 실시예는 슬레이브 장치가 마스터 장치로부터 전송된 데이터를 수신할 때 발생할 수 있는 스큐를 보상하는 리시버 회로 및 이를 포함하는 반도체 장치 및 시스템을 제공한다.

본 발명의 실시예에 따른 리시버 회로는 샘플링 클럭 신호를 수신하여 복수의 입력 데이터를 샘플링하여 복수의 내부 데이터를 생성하는 병렬화부; 상기 복수의 내부 데이터 및 제 1 그룹의 클럭 신호에 응답하여 지연 제어신호 및 동기 완료신호를 생성하는 샘플링 클럭 제어부; 및 상기 지연 제어신호에 응답하여 상기 제 1 그룹의 클럭 신호를 지연시키고 지연된 제 1 그룹의 클럭 신호를 상기 샘플링 클럭 신호 제공하며, 상기 동기 완료신호에 응답하여 상기 제 1 그룹의 클럭 신호보다 소정 위상이 빠른 제 2 그룹의 클럭 신호를 상기 샘플링 클럭 신호로 제공하는 샘플링 클럭 생성부를 포함한다.

본 발명의 실시예에 따른 반도체 장치의 스큐 보정 방법은 병렬화부가 제 1 그룹의 클럭 신호를 수신하여 복수의 입력 데이터를 샘플링하여 복수의 내부 데이터를 생성하는 단계; 상기 내부 데이터에 응답하여 상기 제 1 그룹의 클럭 신호를 지연시켜 상기 복수의 입력 데이터 중 하나의 에지와 상기 제 1 그룹의 클럭 신호 중 하나의 에지를 동기시키는 단계; 상기 에지들이 동기된 것에 응답하여 상기 병렬화부로 상기 제 1 그룹의 클럭 신호보다 소정 위상이 빠른 제 2 그룹의 클럭 신호를 제공하는 단계; 및 상기 병렬화부가 상기 제 2 그룹의 클럭 신호를 수신하여 상기 복수의 입력 데이터를 샘플링하여 상기 복수의 내부 데이터를 생성하는 단계를 포함한다.

본 발명의 실시예는 슬레이브 장치의 리시버 회로들이 마스터 장치로부터 데이터를 동일한 시점에 수신하게 되므로, 리시버 회로의 스큐 또는 특성에 무관하게 반도체 시스템의 동작 신뢰성을 개선할 수 있다.

도 1은 종래기술에 따른 반도체 시스템의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 3은 도 2의 슬레이브 장치의 구성을 보여주는 도면,
도 4는 도 3의 리시버 회로의 구성을 보여주는 도면,
도 5는 도 4의 지연 선택부의 구성을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 리시버 회로 및 반도체 시스템의 동작을 보여주는 타이밍도이다.

도 2에서, 반도체 시스템(20)은 마스터 장치(21) 및 슬레이브 장치(22)를 포함한다. 상기 마스터 장치(21)는 상기 복수의 제어신호를 슬레이브 장치(22)로 제공하여 상기 슬레이브 장치(22)를 동작시킬 수 있다. 상기 마스터 장치(21)는 상기 슬레이브 장치(22)로 정보를 전송할 수 있고, 상기 슬레이브 장치(22)로부터 출력되는 정보를 수신할 수 있다. 상기 정보는 데이터일 수 있다. 상기 마스터 장치(21)는 상기 제어신호 및 데이터를 상기 슬레이브 장치(22)로 제공하여 상기 슬레이브 장치(22)가 상기 데이터를 저장할 수 있도록 한다. 또한, 상기 마스터 장치(21)는 상기 제어신호를 상기 슬레이브 장치(22)로 제공하여 상기 슬레이브 장치(22)에 저장된 데이터가 출력될 수 있도록 한다. 상기 마스터 장치(21) 및 슬레이브 장치(22)는 복수의 버스를 이용하여 통신할 수 있다. 상기 복수의 버스는 커맨드 버스, 어드레스 버스, 클럭 버스 및 데이터 버스 등을 포함할 수 있으나, 이에 한정하는 것은 아니다. 상기 마스터 장치(21)는 상기 복수의 버스를 통해 커맨드 신호(CMD), 어드레스 신호(ADD), 클럭 신호(CLK) 및 데이터(DQ0-DQn)를 제공하여 상기 슬레이브 장치(22)로 상기 데이터(DQ0-DQn)를 저장시킬 수 있다. 또한, 상기 마스터 장치(21)는 커맨드 신호(CMD), 어드레스 신호(ADD) 및 클럭 신호(CLK)를 제공하여 상기 슬레이브 장치(22)로부터 출력되는 데이터(DQ0-DQn)를 수신할 수 있다. 상기 슬레이브 장치(22)는 상기 버스들을 통해 상기 마스터 장치(21)로부터 상기 신호들(CMD, ADD, CLK)을 수신하여 데이터(DQ0-DQn)를 저장하거나, 저장하고 있는 데이터(DQ0-DQn)를 상기 마스터 장치(21)로 출력할 수 있다. 상기 슬레이브 장치(22)는 패드 및 리시버 회로를 구비하고, 상기 패드 및 리시버 회로를 통해 상기 마스터 장치(21)로부터 전송되는 신호를 수신할 수 있다. 또한, 상기 슬레이브 장치(22)는 트랜시버 회로를 포함하고, 상기 패드 및 상기 트랜시버 회로를 통해 상기 마스터 장치로 신호를 출력할 수 있다.

상기 마스터 장치(21)는 메모리 컨트롤러 또는 호스트 장치일 수 있다. 상기 마스터 장치(21)는 중앙 처리 장치(Central Processing Unit, CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 디지털 신호 프로세서(Digital Signal Processor, DSP), 하나 또는 그 이상의 프로세서 코어, 싱글 코어 프로세서, 듀얼 코어 프로세서, 멀티플 코어 프로세서, 마이크로프로세서, 호스트 프로세서, 컨트롤러, 복수의 프로세서 또는 컨트롤러, 칩, 마이크로 칩, 로직 회로, 집적회로(IC) 또는 특수 용도의 집적회로(Application-Specific IC)등을 포함할 수 있다. 상기 슬레이브 장치(22)는 메모리 장치일 수 있다. 상기 메모리 장치는 DRAM과 같은 휘발성 랜덤 억세스 메모리 장치를 포함할 수 있고, PCRAM, ReRAM, FeRAM, MRAM 및 STTRAM과 같은 비휘발성 랜덤 억세스 메모리를 포함할 수 있다.

상기 마스터 장치(21) 및 상기 슬레이브 장치(22)로 전원이 공급되면, 상기 마스터 장치(21) 및 슬레이브 장치(22)는 트레이닝 동작을 수행할 수 있다. 상기 트레이닝 동작은 데이터 전송에 관한 것일 수 있다. 상기 트레이닝 동작은 상기 데이터가 전송되는 데이터 버스의 환경, 상기 패드 및 상기 리시버 회로에서 발생하는 공정 상의 스큐를 보상하기 위해 수행될 수 있다. 상기 트레이닝 동작은 상기 슬레이브 장치(22)가 상기 마스터 장치(21)로부터 전송되는 데이터를 수신하는 복수의 패드 및 리시버 회로들 사이의 스큐를 보상하기 위해 수행될 수 있다. 트레이닝 동작을 수행하기 위해 상기 마스터 장치(21)는 트레이닝 동작에 관한 정보를 갖는 커맨드 신호인 트레이닝 신호(TRN)를 상기 슬레이브 장치(22)로 제공할 수 있다. 또한, 상기 트레이닝 동작에 사용될 수 있는 트레이닝 데이터(TDQ0-TDQn)를 상기 슬레이브 장치(22)로 전송할 수 있다. 상기 트레이닝 데이터(TDQ0-TDQn)는 특정 패턴을 갖는 임의의 데이터일 수 있다. 상기 슬레이브 장치(22)는 상기 트레이닝 신호(TRN) 및 상기 트레이닝 데이터(TDQ0-TDQn)를 수신하여 스큐를 보정하는 동작을 수행할 수 있다.

도 3에 도시된 바와 같이, 상기 슬레이브 장치(22)는 상기 복수의 데이터 버스와 각각 연결되는 복수의 리시버 회로(30_0-30_n)를 포함할 수 있다. 상기 리시버 회로(30_0-30_n) 앞에 연결되는 패드들은 도시하지 않았다. 상기 데이터 리시버 회로(30_0-30_n)는 각각 상기 복수의 데이터 버스 및 패드를 통해 상기 마스터 장치(21)로부터 전송된 데이터(DQ0<0:3>-DQn<0:3>)를 수신한다. 상기 트레이닝 동작이 수행되면, 상기 마스터 장치(21)는 상기 데이터 버스를 통해 특정 패턴을 갖는 트레이닝 데이터(TDQ0-TDQn)를 데이터(DQ0<0:3>-DQn<0:3>)로서 상기 슬레이브 장치(22)로 전송할 수 있고, 상기 슬레이브 장치(22)의 리시버 회로(30_0-30_n)들은 상기 트레이닝 데이터(TDQ0-TDQn)를 수신하여 트레이닝 동작을 수행할 수 있다.

상기 슬레이브 장치(22)는 멀티 페이즈 클럭 생성부(32)를 포함한다. 상기 멀티 페이즈 클럭 생성부(32)는 상기 클럭 버스를 통해 상기 마스터 장치(21)로부터 전송된 클럭 신호(CLK)를 수신할 수 있다. 상기 멀티 페이즈 클럭 생성부(32)는 상기 클럭 신호(CLK)로부터 제 1 그룹의 클럭 신호(CLKA<0:3>)를 생성한다. 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)는 상기 클럭 신호(CLK)가 90도, 180도, 270도의 위상만큼 지연된 클럭 신호를 포함할 수 있다. 상기 리시버 회로(30_0-30_n)들은 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)에 응답하여 상기 복수의 버스들을 통해 상기 마스터 장치(21)로부터 전송되는 데이터(DQ0<0:3>-DQn<0:3>)를 수신할 수 있다. 상기 마스터 장치(21)는 복수의 데이터 버스들을 통해 순차적으로 복수의 데이터를 상기 슬레이브 장치(22)로 전송할 수 있다. 즉, 상기 마스터 장치(21)가 각각의 데이터 버스들을 통해 4개의 데이터를 순차적으로 전송하는 경우, 총 4*(n+1) 개의 데이터(DQ0<0:3>-DQn<0:3>)가 상기 슬레이브 장치(22)로 전송될 수 있다. 상기 리시버 회로(30_0-30_n)들은 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)에 동기하여 상기 복수의 데이터들을 순차적으로 수신할 수 있다. 상기 리시버 회로(30_0-30ㅡn)들은 각각의 데이터 버스를 통해 전송된 데이터들(DQ0<0:3>-DQn<0:3>)을 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)에 동기시켜 수신하고, 수신된 데이터를 내부 데이터(DIN0<0:3>-DINn<0:3>)로서 출력할 수 있다.

또한, 상기 리시버 회로들(30_0-30_n)은 트레이닝 동작 중에 상기 복수의 데이터 버스를 통해 각각 트레이닝 데이터(TDQ0-TDQn)를 상기 데이터(DQ0<0:3>-DQn<0:3>)로서 수신할 수 있다. 상기 리시버 회로들(30_0-30_n)은 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)를 지연시키고, 지연된 클럭 신호에 동기시켜 상기 트레이닝 데이터(TDQ0-TDQn)를 수신할 수 있다. 상기 리시버 회로들(30_0-30_n)은 지연된 클럭 신호에 동기되는 상기 트레이닝 데이터(TDQ0-TDQn)의 레벨의 변화를 감지하고, 감지 결과에 기초하여 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)의 지연량을 결정할 수 있다. 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)의 지연량이 결정되면, 상기 리시버 회로들(30_0-30_n)은 스큐에 무관하게 서로 동일한 시점에 상기 마스터 장치(21)로부터 전송된 데이터(DQ0<0:3>-DQn<0:3>)를 수신할 수 있다. 트레이닝 동작이 종료되고 노멀 동작이 수행되면, 상기 리시버 회로들(30_0-30_n)은 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)가 상기 결정된 지연량에 대응하는 위상을 갖는 클럭 신호에 동기시켜 상기 마스터 장치(21)로부터 상기 데이터 버스를 통해 전송되는 데이터(DQ0<0:3>-DQn<0:3>)를 수신하고, 수신된 데이터를 상기 내부 데이터(DIN0<0:3>-DINn<0:3>)로서 출력할 수 있다.

도 4는 도 3에 도시된 리시버 회로(30_0-30_n) 중 하나의 구성을 보여주는 블록도이다. 도 4는 도 3의 리시버 회로(30_0-30_n) 중 첫 번째 리시버 회로(30_0)의 구성을 도시하고, 나머지 리시버 회로들(30_2-30_n)은 상기 첫 번째 리시버 회로(30_0)와 동일한 구성을 가질 수 있다. 도 4에서, 상기 리시버 회로(30_0)는 병렬화부(100), 샘플링 클럭 제어부(200) 및 샘플링 클럭 생성부(300)를 포함할 수 있다. 상기 병렬화부(100)는 복수의 입력 데이터(DQ0<0:3>) 및 샘플링 클럭 신호(CLKA<0:3>)를 수신한다. 상기 병렬화부(100)는 상기 샘플링 클럭 신호(SCLK<0:3>)를 이용하여 상기 복수의 입력 데이터(DQ0<0:3>)를 샘플링하여 복수의 내부 데이터(DIN0<0:3>)를 생성할 수 있다. 상기 복수의 입력 데이터(DQ0<0:3>)는 상기 마스터 장치(21)로부터 상기 입력 버퍼(400)를 통해 수신된 데이터일 수 있고, 하나의 데이터 버스를 통해 순차적으로 입력되는 직렬 데이터일 수 있다. 상기 입력 버퍼(400)는 상기 마스터 장치(400)로부터 전송되는 상기 입력 데이터(DQ0<0:3>)를 버퍼링할 수 있다. 상기 병렬화부(100)가 생성하는 상기 복수의 내부 데이터(DIN0<0:3>)는 상기 슬레이브 장치(22)의 복수의 내부 데이터 버스를 통해 상기 슬레이브 장치(22)의 내부 회로들로 입력될 수 있고, 상기 복수의 내부 데이터(DIN0<0:3>)는 병렬 데이터일 수 있다. 상기 병렬화부(100)는 먼저 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)를 상기 샘플링 클럭 신호(SCLK<0:3>)로서 수신하여 상기 복수의 입력 데이터(DQ0<0:3>)를 샘플링하여 상기 복수의 내부 데이터(DIN0<0:3>)를 생성할 수 있다. 예를 들어, 상기 마스터 장치(21) 및 상기 슬레이브 장치(22)로 전원이 공급되고 트레이닝 동작이 수행되면, 상기 슬레이브 장치(22)는 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)를 이용하여 상기 마스터 장치(21)로부터 제공되는 상기 복수의 입력 데이터(DQ0<0:3>)를 샘플링할 수 있다.

상기 샘플링 클럭 제어부(200)는 상기 복수의 내부 데이터(DIN0<0:3>) 및 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)에 기초하여 상기 샘플링 클럭 신호(SCLK<0:3>)를 변화시킬 수 있다. 상기 샘플링 클럭 제어부(200)는 상기 복수의 내부 데이터(DIN0<0:3>) 및 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)에 응답하여 지연 제어신호(DU) 및 동기 완료신호(SYNCB)를 생성할 수 있고, 상기 지연 제어신호(DU) 및 상기 동기 완료신호(SYNCB)를 상기 샘플링 클럭 생성부(300)로 제공할 수 있다.

도 4에서, 상기 샘플링 클럭 제어부(200)는 동기 감지부(210) 및 지연 제어부(220)를 포함할 수 있다. 상기 동기 감지부(210)는 상기 내부 데이터(DIN0<0:3>)의 레벨을 감지하여 상기 동기 완료신호(SYNCB)를 생성할 수 있다. 상기 트레이닝 동작이 수행되면, 상기 마스터 장치(21)는 상기 슬레이브 장치(22)로 특정 패턴을 갖는 상기 입력 데이터(DQ0<0:3>) (즉, 트레이닝 데이터(TDQ0))를 전송할 수 있다. 예를 들어, 상기 복수의 입력 데이터(DQ0<0:3>) 중 하나는 하이 레벨을 가질 수 있고, 나머지는 로우 레벨을 가질 수 있다. 상기 동기 감지부(SYNCB)는 상기 복수의 입력 데이터(DQ0<0:3>)를 샘플링하여 생성된 상기 복수의 내부 데이터(DIN0<0:3>)가 모두 동일한 레벨을 갖는 것으로 감지되었을 때 상기 동기 완료신호(SYNCB)를 인에이블 시킬 수 있다. 예를 들어, 상기 동기 감지부(210)는 상기 복수의 내부 데이터(DIN0<0:3>)가 모두 로우 레벨을 가질 때 상기 동기 완료신호(SYNCB)를 인에이블 시킬 수 있다. 또한, 상기 동기 감지부(210)는 상기 복수의 내부 데이터(DIN0<0:3>) 중 하나의 에지와 상기 제 1 그룹의 클럭 신호(CLKA<0:3>) 중 하나의 에지가 동기될 때 상기 동기 완료신호(SYNCB)를 인에이블시킬 수 있다. 상기 제 1 그룹의 클럭 신호(CLKA<0:3>) 중 하나는 상기 하나의 데이터에 대응하는 클럭 신호로서, 상기 하나의 데이터를 샘플링하는데 사용되는 클럭 신호일 수 있다. 예를 들어, 상기 마스터 장치(21)로부터 전송된 상기 복수의 입력 데이터(DQ0<0:3>) 중 첫 번째 데이터(DQ0<0>)가 하이 레벨을 갖고 나머지 데이터(DQ0<1:3>)는 로우 레벨을 가질 때, 상기 동기 감지부(210)는 상기 첫 번째 데이터(DQ0<0>)의 에지와 상기 첫 번째 데이터(DQ0<0>)를 샘플링하는데 사용되는 샘플링 클럭 신호(SCLK<0>)로 제공되는 첫 번째 클럭 신호(CLKA<0>)의 에지가 동기될 때 상기 동기 완료신호(SYNCB)를 생성할 수 있다. 상기 동기 감지부(210)는 상기 복수의 내부 데이터(DIN0<0:3>)가 모두 로우 레벨을 가질 때 상기 동기 완료신호(SYNCB)를 인에이블 시키므로, 상기 첫 번째 데이터(DQ0<0>)의 폴링 에지와 상기 첫 번째 클럭 신호(CLKA<0>)의 라이징 에지가 동기될 때 상기 동기 완료신호(SYNCB)가 인에이블될 수 있다.

상기 지연 제어부(220)는 상기 동기 완료신호(SYNCB) 및 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)를 수신하여 지연 제어신호(DU)를 생성할 수 있다. 상기 지연 제어부(220)는 상기 동기 완료신호(SYNCB)가 인에이블될 때까지 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)에 응답하여 상기 지연 제어신호(DU)를 생성할 수 있다.

상기 샘플링 클럭 생성부(300)는 상기 지연 제어신호(DU) 및 상기 동기 완료신호(SYNCB)에 응답하여 상기 병렬화부(100)로 상기 샘플링 클럭 신호(SCLK<0:3>)를 제공할 수 있다. 상기 샘플링 클럭 생성부(300)는 상기 지연 제어신호(DU)에 응답하여 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)를 지연시키고, 상기 지연된 제 1 그룹의 클럭 신호를 상기 샘플링 클럭 신호(SCLK<0:3>)로서 출력할 수 있다. 또한, 상기 샘플링 클럭 생성부(300)는 상기 동기 완료신호(SYNCB)에 응답하여 상기 지연된 제 1 그룹의 클럭 신호 및 제 2 그룹의 클럭 신호(CLKB<0:3>) 중 하나를 상기 샘플링 클럭 신호(SCLK<0:3>)로서 제공할 수 있다. 상기 샘플링 클럭 생성부(300)는 상기 제 1 그룹의 클럭 신호(SCLK<0:3>) 및 지연된 제 1 그룹의 클럭 신호를 상기 샘플링 클럭 신호(SCLK<0:3>)로서 제공하고, 상기 동기 완료신호(SYNCB)가 인에이블되면 상기 제 2 그룹의 클럭 신호(CLKB<0:3>)를 상기 샘플링 클럭 신호(SCLK<0:3>)로서 제공할 수 있다. 상기 제 2 그룹의 클럭 신호(CLKB<0:3>)는 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)보다 소정 위상만큼 빠른 위상을 가질 수 있다. 또한, 상기 소정 위상은 상기 입력 데이터(DQ0<0:3>)의 윈도우에 대응하는 위상일 수 있다. 상기 샘플링 클럭 생성부(300)는 상기 지연 제어신호(DU)에 응답하여 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)를 지연시키고, 상기 동기 완료신호(SYNCB)에 응답하여 상기 지연된 제 1 그룹의 클럭 신호 및 상기 제 2 그룹의 클럭 신호(CLKB<0:3>) 중 하나를 상기 샘플링 클럭 신호(SCLK<0:3>)로서 출력하는 지연 선택부(310)를 포함할 수 있다.

상기 샘플링 클럭 생성부(300)는 위상 보간기(320)를 더 포함할 수 있다. 상기 위상 보간기(320)는 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)로부터 상기 제 2 그룹의 클럭 신호(CLKB<0:3>)를 생성할 수 있다. 앞서 설명한 바와 같이, 상기 제 2 그룹의 클럭 신호(CLKB<0:3>)는 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)보다 소정 위상만큼 빠른 위상을 갖는다. 예를 들어, 상기 하나의 데이터의 윈도우가 상기 클럭 신호의 주기의 1/4에 해당한다면 상기 소정 위상은 클럭 주기의 1/8에 해당할 수 있고, 상기 위상 보간기(320)는 각각 0도, 90도, 180도 270도의 위상을 갖는 제 1 그룹의 클럭 신호(CLKA<0:3>) 및 각각 315도, 45도, 135도, 225도의 위상을 갖는 제 2 그룹의 클럭 신호(CLKB<0:3>)를 생성할 수 있다. 상기 위상 보간기(320)는 각각 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)의 위상을 혼합하여 상기 제 2 그룹의 클럭 신호(CLKB<0:3>)를 생성할 수 있다.

도 4에서, 상기 동기 감지부(210)는 복수의 플립플롭(FF) 및 노어 게이트(NOR)를 포함할 수 있다. 상기 동기 감지부(210)는 상기 내부 데이터(DIN0<0:3>)의 개수에 대응하는 개수의 플립플롭(FF)을 포함할 수 있다. 도 4에서, 상기 입력 데이터(DQ0<0:3>) 및 상기 내부 데이터(DIN0<0:3>)는 4개인 것을 예시하였고, 상기 동기 감지부(210)는 4개의 플립플롭(FF)을 포함할 수 있다. 상기 플립플롭(FF)은 각각 할당된 복수의 내부 데이터(DIN0<0:3>)를 수신한다. 상기 플립플롭(FF)은 입력 단자로 전원전압(VDD)을 수신하고, 클럭 단자로 상기 내부 데이터(DIN0<0:3>)를 수신할 수 있다. 상기 플립플롭(FF)은 각각 자신이 수신하는 내부 데이터(DIN0<0:3>)가 하이 레벨에서 로우 레벨로 변할 때 상기 전원전압(VDD)을 출력할 수 있다. 상기 상기 노어 게이트(NOR)는 상기 복수의 플립플롭(FF)의 출력을 수신하여 상기 동기 완료신호(SYNCB)를 생성할 수 있다. 상기 노어 게이트(NOR)는 상기 복수의 플립플롭(FF)의 출력 중 어느 하나라도 하이 레벨이 될 때 상기 동기 완료신호(SYNCB)를 로우 레벨로 인에이블시킬 수 있다. 예를 들어, 초기에 상기 플립플롭(FF)의 출력은 로우 레벨이고, 상기 노어 게이트(NOR)는 하이 레벨로 디스에이블된 상기 동기 완료신호(SYNCB)를 생성할 수 있다. 이 때, 상기 복수의 내부 데이터(DIN0<0:3>) 중 어느 하나가 하이 레벨로 천이했다가 로우 레벨로 천이하게 되면, 상기 내부 데이터(DIN0<0:3>) 중 하나를 수신하는 플립플롭(FF)의 출력은 하이 레벨로 변화될 수 있다. 따라서, 상기 노어 게이트(NOR)는 상기 동기 완료 신호(SYNCB)를 로우 레벨로 인에이블시킬 수 있다.

도 4에서, 상기 지연 제어부(220)는 앤드 게이트(AND) 및 카운터(221)를 포함할 수 있다. 상기 앤드 게이트(AND)는 상기 동기 완료신호(SYNCB) 및 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)를 수신할 수 있다. 상기 앤드 게이트(AND)는 상기 동기 완료신호(SYNCB)가 하이 레벨로 디스에이블되었을 때 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)를 상기 카운터(221)로 제공하고, 상기 동기 완료신호(SYNCB)가 로우 레벨로 인에이블되면 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)가 상기 카운터(221)로 제공되는 것을 차단한다. 상기 카운터(221)는 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)에 응답하여 지연 제어신호(DU)를 생성할 수 있다. 상기 지연 제어신호(DU)는 복수의 비트를 갖는 신호일 수 있고, 상기 카운터(221)는 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)의 하이 펄스가 입력될 때마다 상기 지연 제어신호(DU)의 논리 값을 증가시킬 수 있다. 상기 지연 제어신호(DU)의 논리 값이 증가하면서, 상기 지연 선택부(310)가 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)의 위상을 지연시키는 지연량이 증가될 수 있다.

도 5는 도 4에 도시된 지연 선택부(310)의 구성을 보여주는 도면이다. 도 5에서, 상기 지연 선택부(310)는 지연부(311) 및 멀티플렉서(312)를 포함할 수 있다. 상기 지연부(311)는 상기 제 1 그룹의 클럭 신호(CLKA<0:3>) 및 상기 지연 제어신호(DU)를 수신하고, 상기 지연 제어신호(DU)에 응답하여 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)를 가변 지연시킬 수 있다. 도시하지는 않았지만, 상기 지연부(311)는 복수의 단위 지연 셀을 포함할 수 있다. 상기 지연부(311)는 상기 지연 제어부(220)에 의해 생성된 상기 지연 제어신호(DU)의 논리 값이 점차 증가되면 턴온되는 단위 지연 셀의 개수를 증가되어 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)를 지연시키기 위한 지연량이 증가할 수 있다. 상기 멀티플렉서(312)는 상기 지연부(311)의 출력(즉, 지연된 제 1 그룹의 클럭 신호(CLKAD<0:3>), 상기 제 2 그룹의 클럭 신호(CLKB<0:3>) 및 상기 동기 완료신호(SYNCB)를 수신할 수 있다. 상기 멀티플렉서(312)는 상기 동기 완료신호(SYNCB)에 응답하여 상기 지연부(311)의 출력(CLKAD<0:3>) 및 상기 제 2 그룹의 클럭 신호(CLKA<0:3>) 중 하나를 상기 샘플링 클럭 신호(SCLK<0:3>)로서 출력할 수 있다.

도 6은 본 발명의 실시예에 따른 리시버 회로(30_0)의 동작을 보여주는 타이밍도이다. 도 2 내지 도 6을 참조하여 본 발명의 실시예에 따른 리시버 회로(30_0) 및 반도체 시스템(20)의 동작을 설명하면 다음과 같다. 먼저, 마스터 장치(21) 및 슬레이브 장치(22)로 전원이 인가되면, 상기 마스터 장치(21) 및 슬레이브 장치(22)는 초기화되고 상기 슬레이브 장치(22)의 리시버 회로들(30_0-30_n)의 스큐를 보정하기 위한 트레이닝 동작을 수행할 수 있다. 상기 트레이닝 동작 중에 상기 마스터 장치(21)는 상기 슬레이브 장치(22)로 클럭 신호(CLK) 및 특정 패턴을 갖는 복수의 입력 데이터(DQ0<0:3>)를 제공할 수 있다. 예를 들어, 상기 복수의 입력 데이터(DQ<0:3>)는 순차적으로 1, 0, 0, 0의 논리 값을 갖는 직렬 데이터일 수 있다. 상기 마스터 장치(21)는 상기 클럭 신호(CLK)의 주기마다 상기 복수의 입력 데이터(DQ<0:3>)를 상기 슬레이브 장치(22)로 제공할 수 있다.

상기 슬레이브 장치(22)의 멀티 페이즈 클럭 생성부(32)는 상기 클럭 신호(CLK)로부터 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)를 생성할 수 있다. 상기 병렬화부(100)는 먼저 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)를 샘플링 클럭(SCLK<0:3>)으로서 수신하여 상기 복수의 입력 데이터(DQ0<0:3>)를 샘플링하여 각각 1, 0, 0, 0을 갖는 상기 복수의 내부 데이터(DIN0<0:3>)를 생성할 수 있다. 상기 동기 감지부(210)는 상기 동기 완료신호(SYNCB)의 디스에이블 상태를 유지하고, 상기 지연 제어부(220)는 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)를 단위 시간만큼 지연시키고, 상기 지연 선택부(310)는 상기 지연된 제 1 그룹의 클럭 신호(CLKAD<0:3>를 상기 샘플링 클럭 신호(SCLK<0:3>)로 제공한다.

이후, 상기 병렬화부(100)는 상기 지연된 제 1 그룹의 클럭 신호(CLKAD<0:3>)에 동기하여 상기 복수의 입력 데이터(DQ<0:3>)를 샘플링할 수 있다. 도 6에서, 순차적으로 지연된 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)가 상기 샘플링 클럭 신호(SCLK<0:3>)로 제공되면서, 상기 입력 데이터(DQ0<0:3>)를 샘플링하는 시점이 점차 지연되는 것을 화살표로 표시하였다. 상기 제 1 그룹의 클럭 신호(CLKA<0:3>)가 지연되어 상기 입력 데이터(DQ0<0:3>) 중 첫 번째 데이터(DQ0<0>)의 폴링 에지와 상기 제 1 그룹의 클럭 신호(CLKA<0>) 중 첫 번째 클럭 신호(SCLK<0>)의 라이징 에지가 동기되면, 상기 병렬화부(100)는 0, 0, 0, 0의 논리 값을 갖는 상기 복수의 내부 데이터(DIN0<0:3>)를 생성할 수 있다. 상기 동기 감지부(210)는 첫 번째 내부 데이터(DIN0<0>)가 하이 레벨에서 로우 레벨로 천이하는 것을 감지하고, 상기 동기 완료신호(SYNCB)를 로우 레벨로 인에이블 시킬 수 있다. 상기 동기 완료신호(SYNCB)가 인에이블되면 상기 지연 제어부(220)는 더 이상 상기 지연 제어신호(DU)의 논리 값을 증가시키지 않고, 상기 멀티플렉서(312)는 상기 제 2 그룹의 클럭 신호(CLKB<0:3>)를 상기 샘플링 클럭 신호(SCLK<0:3>)로서 제공한다.

따라서, 트레이닝 동작이 완료되고 노멀 동작이 수행되면, 상기 병렬화부(100)는 상기 제 2 그룹의 클럭 신호(CLKB<0:3>)를 이용하여 상기 마스터 장치(21)로부터 전송되는 입력 데이터(DQ0<0:3>)를 샘플링한다. 따라서, 상기 리시버 회로(30_0-30_n)는 상기 마스터 장치(21)에서 전송되는 입력 데이터(DQ0<0:3>)의 중심에서 상기 데이터(DQ0<0:3>)가 정확하게 샘플링될 수 있도록 할 수 있다. 상기 리시버 회로(30_0)는 샘플링 클럭 신호(SCLK<0:3>)로 사용되는 제 1 그룹의 클럭 신호(CLKA<0:3>)를 상기 입력 데이터(DQ0<0:3>)의 폴링 에지까지 지연시키고, 상기 입력 데이터(DQ0<0:3>)의 윈도우의 절반에 해당하는 위상만큼 빠른 위상을 갖는 상기 제 2 그룹의 클럭 신호(CLKB<0:3>)를 상기 샘플링 클럭(SCLK<0:3>)으로 사용함으로써, 상기 제 2 그룹의 클럭 신호(CLKB<0:3>)의 라이징 에지가 상기 입력 데이터(DQ<0:3>)의 중심에 정렬될 수 있도록 한다.

상기 슬레이브 장치(22)의 리시버 회로(30_1-30_n)들은 모두 상기 리시버 회로(30_0)와 동일한 트레이닝 동작을 수행할 수 있다. 따라서, 상기 리시버 회로들(30_0-30_n)은 각각 수신하는 입력 데이터(DQ0<0:3>-DQn<0:3>)를 동일한 시점에 샘플링하여 상기 내부 데이터(DIN0<0:3>-DINn<0:3>)를 생성할 수 있고, 상기 패드 및 리시버 회로에서 발생할 수 있는 스큐들은 모두 보정될 수 있다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

10/20: 반도체 시스템 11/21: 마스터 장치
12/22: 슬레이브 장치 30_0-30_n: 리시버 회로
32: 멀티 페이즈 클럭 생성부 100: 병렬화부
200: 샘플링 클럭 제어부 210: 동기 감지부
220: 지연 제어부 300: 샘플링 클럭 생성부
310: 지연 선택부 320: 위상 보간기
400: 입력 버퍼

Claims

샘플링 클럭 신호를 수신하여 복수의 입력 데이터를 샘플링하여 복수의 내부 데이터를 생성하는 병렬화부;
상기 복수의 내부 데이터 및 제 1 그룹의 클럭 신호에 응답하여 지연 제어신호 및 동기 완료신호를 생성하는 샘플링 클럭 제어부; 및
상기 지연 제어신호에 응답하여 상기 제 1 그룹의 클럭 신호를 지연시키고 지연된 제 1 그룹의 클럭 신호를 상기 샘플링 클럭 신호 제공하며, 상기 동기 완료신호에 응답하여 상기 제 1 그룹의 클럭 신호보다 소정 위상이 빠른 제 2 그룹의 클럭 신호를 상기 샘플링 클럭 신호로 제공하는 샘플링 클럭 생성부를 포함하는 리시버 회로.
제 1 항에 있어서,
상기 샘플링 클럭 제어부는 상기 복수의 내부 데이터의 레벨을 감지하여 상기 동기 완료신호를 생성하는 동기 감지부; 및
상기 동기 완료 신호가 인에이블 될 때까지 상기 제 1 그룹의 클럭 신호에 응답하여 상기 지연 제어신호를 생성하는 지연 제어부를 포함하는 리시버 회로.
제 2 항에 있어서,
상기 복수의 입력 데이터 중 하나는 하이 레벨이고, 상기 동기 감지부는 상기 복수의 내부 데이터가 모두 로우 레벨을 가질 때 상기 동기 완료신호를 인에이블시키는 리시버 회로.
제 1 항에 있어서,
상기 샘플링 클럭 생성부는 상기 지연 제어신호에 응답하여 상기 제 1 그룹의 클럭 신호를 단위 시간만큼 지연시키고, 상기 동기 완료신호에 응답하여 상기 지연된 제 1 그룹의 클럭 신호 및 상기 제 2 그룹의 클럭 신호 중 하나를 상기 샘플링 클럭 신호로서 제공하는 지연 선택부를 포함하는 리시버 회로.
제 4 항에 있어서,
상기 제 1 그룹의 클럭 신호로부터 제 2 그룹의 클럭 신호를 생성하는 위상 보간기를 더 포함하는 리시버 회로.
제 4 항에 있어서,
상기 지연 선택부는 상기 지연 제어신호에 응답하여 단위 시간만큼 순차적으로 지연된 제 1 그룹의 클럭 신호를 생성하는 지연부; 및
상기 동기 완료신호에 응답하여 상기 지연부의 출력 및 상기 제 2 그룹의 클럭 신호 중 하나를 상기 샘플링 클럭 신호로 제공하는 멀티플렉서를 포함하는 리시버 회로.
제 1 항에 있어서,
상기 소정 위상은 상기 입력 데이터의 윈도우의 절반에 대응하는 위상인 리시버 회로.
병렬화부가 제 1 그룹의 클럭 신호를 수신하여 복수의 입력 데이터를 샘플링하여 복수의 내부 데이터를 생성하는 단계;
상기 내부 데이터에 응답하여 상기 제 1 그룹의 클럭 신호를 지연시켜 상기 복수의 입력 데이터 중 하나의 에지와 상기 제 1 그룹의 클럭 신호 중 하나의 에지를 동기시키는 단계;
상기 에지들이 동기된 것에 응답하여 상기 병렬화부로 상기 제 1 그룹의 클럭 신호보다 소정 위상이 빠른 제 2 그룹의 클럭 신호를 제공하는 단계; 및
상기 병렬화부가 상기 제 2 그룹의 클럭 신호를 수신하여 상기 복수의 입력 데이터를 샘플링하여 상기 복수의 내부 데이터를 생성하는 단계를 포함하는 반도체 장치의 스큐 보정 방법.
제 8 항에 있어서,
상기 하나의 클럭 신호는 상기 하나의 데이터의 입력 순서 대응하여 상기 하나의 데이터를 샘플링하는데 사용되는 클럭 신호인 반도체 장치의 스큐 보정 방법.
제 8 항에 있어서,
상기 복수의 입력 데이터 중 하나는 하이 레벨이고,
상기 에지를 동기시키는 단계는 동기 완료신호가 인에이블될 때까지 제 1 그룹의 클럭 신호를 지연시키는 단계; 및
상기 지연된 제 1 그룹의 클럭 신호로 샘플링된 상기 복수의 내부 데이터의 레벨이 모두 로우 레벨일 때 상기 동기 완료신호를 생성하는 반도체 장치의 스큐 보정 방법.
제 10 항에 있어서,
상기 제 2 그룹의 클럭 신호를 제공하는 단계는 상기 동기 완료신호에 응답하여 수행되는 반도체 장치의 스큐 보정 방법.
제 8 항에 있어서,
상기 소정 위상은 상기 입력 데이터의 윈도우의 절반에 대응하는 위상인 반도체 장치의 스큐 보정 방법.
제 8 항에 있어서,
상기 제 1 그룹의 클럭 신호로부터 상기 제 2 그룹의 클럭 신호를 생성하는 단계를 더 포함하는 반도체 장치의 스큐 보정 방법.
제 8 항에 있어서,
마스터 장치가 트레이닝 동작에서 특정 패턴을 갖는 상기 입력 데이터를 상기 반도체 장치로 제공하는 단계를 더 포함하는 반도체 장치의 스큐 보정 방법.