KR100885888B1 - 클록-데이터 복원 회로, 이를 포함하는 멀티-포트 수신기및 클록-데이터 복원 방법 - Google Patents

클록-데이터 복원 회로, 이를 포함하는 멀티-포트 수신기및 클록-데이터 복원 방법 Download PDF

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Abstract

멀티-포트 수신기의 클록-데이터 복원 회로는 복수의 입력 포트들 및 코드 발생 회로를 포함한다. 복수의 입력 포트들은 각각의 디지털 제어 코드들에 기초하여 각각의 샘플링 클록들을 발생하고, 샘플링 클록들에 기초하여 입력 데이터 신호들을 각각 샘플링하여 출력 데이터 신호들 및 위상 검출 신호들을 발생한다. 코드 발생 회로는 파워-업시 트레이닝 모드에서 입력 포트들로부터 수신된 위상 검출 신호들에 기초하여 디지털 제어 코드들을 발생한다. 코드 발생 회로는, 공유된 차지 펌프, 루프 필터 및 아날로그-디지털 컨버터를 포함하여 디지털 제어 코드들을 순차적으로 발생하고, 디지털 제어 코드들을 저장하여 저장된 디지털 제어 코드들을 상기 입력 포트들로 각각 출력한다. 따라서 시스템의 실장 면적을 감소하고 웨이크-업 레이턴시를 감소한다.
클록-데이터 복원(CDR), 스큐, 멀티-포트

Description

클록-데이터 복원 회로, 이를 포함하는 멀티-포트 수신기 및 클록-데이터 복원 방법{Clock-data recovery circuit, multi-port receiver including the same and method of recovering clocks and data}
도 1은 종래의 클록-데이터 복원 회로를 포함하는 멀티-포트 수신기를 나타내는 블록도이다.
도 2는 도 1의 멀티-포트 수신기에 포함된 각각의 클록-데이터 복원 유닛을 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 클록-데이터 복원 회로를 포함하는 멀티-포트 수신기를 나타내는 블록도이다.
도 4는 도 3의 클록-데이터 복원 회로에 포함된 코드 발생 회로를 나타내는 블록도이다.
도 5는 도 3의 클록-데이터 복원 회로에 포함된 입력 포트를 나타내는 블록도이다.
도 6은 도 5의 입력 포트에 포함된 위상 검출기의 동작을 나타내는 도면이다.
도 7은 도 5의 입력 포트에 포함된 로컬 위상 정렬기의 일 예를 나타내는 도면이다.
도 8은 도 5의 입력 포트에 포함된 로컬 위상 정렬기의 다른 예를 나타내는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
300: 멀티-포트 수신기 400: 클록-데이터 복원 회로
410: 입력 포트 420: 샘플러
430: 로컬 위상 정렬기 431: 보간기
433: 전압 제어 지연 라인 435: 디지털-아날로그 컨버터
437: 디지털-제어 발진기 440: 위상 검출기
450: 코드 발생 회로 451: 다중화기
452: 차지 펌프/루프 필터 453: 아날로그-디지털 컨버터
454: 역다중화기 455: 레지스터 어레이
500: 위상 고정 루프 600: 제어 회로
본 발명은 데이터의 송수신에 관한 것으로서, 더욱 상세하게는 클록-데이터 복원 회로, 이를 포함하는 멀티-포트 수신기 및 클록-데이터 복원 방법에 관한 것이다.
칩들 사이의(chip-to-chip) 데이터 전송율(data rate)이 RF(Radio Frequency) 영역까지 증가함에 따라, 라우팅 경로(routing path), 기생 성 분(parasitic element), 노이즈 등으로 인한 핀들 사이의 스큐(skew)가 시스템의 성능에 큰 영향을 미칠 수 있다. 각 핀의 스큐를 보상하기 위해서는 수신측에서 데이터 스트림으로부터 클록 정보를 추출하는 것이 효과적이다. 이러한 목적을 위해 인터칩 송수신기(inter-chip transceiver) 등에 클록-데이터 복원(CDR, clock and data recovery) 개념이 도입되고 있다.
도 1은 종래의 클록-데이터 복원 회로를 포함하는 멀티-포트 수신기를 나타내는 블록도이다.
도 1을 참조하면, 멀티-포트 수신기(10)는 복수의 채널들(14) 및 입력핀(12)들을 통하여 복수의 입력 데이터 신호들(DIN1, DIN2, DINn)을 수신한다. 멀티-포트 수신기(10)는 입력 데이터 신호들(DIN1, DIN2, DINn)로부터 독립적으로 각각의 클록을 복원하여, 복원된 각각의 클록에 기초하여 출력 데이터 신호들(DOUT1, DOUT2, DOUTn)을 발생하는 복수의 클록-데이터 복원 유닛들(100)을 포함한다. 멀티-포트 수신기(10)에 포함된 위상 고정 루프(300)는 기준 클록(RCLK)에 기초하여 다중-위상 클록(MCLK)을 발생하여 복수의 클록-데이터 복원 유닛들(100)에 제공한다.
특히 칩들 사이의 데이터 전송의 경우 송신기와 수신기는 동일한 기준 클록(reference clock)을 공유하는 것이 용이하기 때문에 클록-데이터 복원의 개념이 거의 위상 정렬(phase alignment) 또는 스큐 제거(deskew)로 국한된다. 이와 같이, 실질적으로 위상 정렬 또는 스큐 제거의 기능만이 요구되는 경우에, 도 1에 도시된 바와 같이 각 핀(12)마다 클록-데이터 복원 유닛(100)을 구비하고, 이를 각각 독립적으로 작동시키는 것은 비효율적이다.
도 2는 도 1의 멀티-포트 수신기에 포함된 각각의 클록-데이터 복원 유닛을 나타내는 블록도이다.
도 2를 참조하면, 각각의 클록-데이터 복원 유닛(100)은 샘플러(110), 전압 제어 발진기(VCO, voltage-controlled oscillator)(120), 위상-주파수 검출기(130) 및 차치 펌프/루프 필터(140)를 포함한다.
샘플러(110)는 입력 데이터 신호(DIN)를 샘플링하여 출력 주파수 신호(DOUT)를 발생한다. 샘플링 클록은 전압 제어 발진기(120)에 의해 제공되고, 전압 제어 발진기(120)는 위상-주파수 검출기(130) 및 차지 펌프/루프 필터(140)에 의해 발생되는 제어 전압에 기초하여 샘플링 클록의 주파수 및 위상을 조절한다.
도 2에 도시된 바이너리 형태(binary-type) 또는 뱅-뱅(bang-bang) CDR의 동작을 위해서는 클록 복원을 위한 데이터 천이 시점을 포함하는 데이터 신호를 계속 수신하여야 한다. 따라서 종래의 멀티-포트 수신기는 스탠바이 모드에서도 CDR을 활성화시켜두고 클록 복원을 위한 최소한의 데이터 천이를 가진 신호를 송신기로부터 수신하여 각 핀별 스큐에 대한 정보를 유지하여야 한다. 만약 스탠바이 모드에서 CDR을 비활성화시키고 송신기로부터 데이터 전송을 중지하는 경우에는 스탠바이 모드에서 액티브 모드로의 전환(wake-up)시 CDR의 위상 고정(phase lock)을 위한 시간이 확보되어야 하고, 이는 시스템 측면에서 레이턴시(latency)로 작용한다.
한편 루프 필터에 포함되는 용량성 소자인 캐패시터는 통상 큰 면적을 차지하며, 따라서 도 2에 도시된 것과 같은 CDR을 각 핀마다 구비하는 것은 시스템의 실장 면적(mount area)의 측면에서 불리하며 소형화를 지향하는 시스템에 부적합하 다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 클록 복원을 위한 구성을 공유하여 시스템의 실장 면적을 감소할 수 있는 클록-데이터 복원 회로, 이를 포함하는 멀티-포트 수신기 및 클록-데이터 복원 방법을 제공하는 것을 일 목적으로 한다.
또한, 본 발명은 저장된 스큐 정보를 이용하여 스탠바이 모드에서 액티브 모드로 전환시 웨이크-업 레이턴시를 감소할 수 있는 클록-데이터 복원 회로, 이를 포함하는 멀티-포트 수신기 및 클록-데이터 복원 방법을 제공하는 것을 일 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 클록-데이터 복원 회로는 복수의 입력 포트들 및 코드 발생 회로를 포함한다.
복수의 입력 포트들은 각각의 디지털 제어 코드들에 기초하여 각각의 샘플링 클록들을 발생하고, 상기 샘플링 클록들에 기초하여 입력 데이터 신호들을 각각 샘플링하여 출력 데이터 신호들 및 위상 검출 신호들을 발생한다. 코드 발생 회로는 파워-업시 트레이닝 모드에서 상기 입력 포트들로부터 수신된 위상 검출 신호들에 기초하여 상기 디지털 제어 코드들을 발생한다.
상기 코드 발생 회로는, 공유된 차지 펌프, 루프 필터 및 아날로그-디지털 컨버터를 포함하여 상기 디지털 제어 코드들을 순차적으로 발생할 수 있다. 또한 상기 코드 발생 회로는, 상기 순차적으로 발생된 디지털 제어 코드들의 저장 수단을 구비하고, 상기 저장된 디지털 제어 코드들을 상기 입력 포트들로 각각 출력할 수 있다.
상기 코드 발생 회로는, 전력 절감을 위한 스탠바이 모드에서, 상기 저장된 디지털 제어 코드들을 유지하기 위한 전원 전압을 상기 저장 수단에 공급하고 상기 공유된 차지 펌프, 루프 필터 및 아날로그-디지털 컨버터는 모두 비활성화할 수 있다. 또한 상기 코드 발생 회로는, 액티브 모드 중에 주기적으로 상기 트레이닝 모드를 실행하여 상기 저장 수단에 저장된 디지털 제어 코드를 갱신할 수 있다.
상기 코드 발생 회로는, 포트 선택 신호에 응답하여 상기 위상 검출 신호들을 순차적으로 선택하여 출력하는 다중화기, 상기 다중화기의 출력 신호에 응답하여 각각의 제어 전압들을 발생하는 차지 펌프 및 루프 필터, 상기 각각의 제어 전압들을 상기 각각의 디지털 제어 코드로 변환하는 아날로그-디지털 컨버터, 및 상기 포트 선택 신호에 응답하여 복수의 출력 라인들을 순차적으로 선택하여 상기 아날로그-디지털 컨버터로부터 순차적으로 입력되는 상기 각각의 디지털 제어 코드들을 순차적으로 출력하는 역다중화기를 포함할 수 있다.
상기 코드 발생 회로는, 상기 포트 선택 신호에 응답하여 상기 역다중화기로부터 순차적으로 출력되는 디지털 제어 코드들을 저장하고, 상기 저장된 디지털 제어 코드들을 상기 입력 포트들로 각각 출력하는 레지스터 어레이를 더 포함할 수 있다.
상기 입력 포트들의 각각은, 다중-위상 클록 및 상기 각각의 디지털 제어 코 드에 응답하여 스큐가 제거된 상기 각각의 샘플링 클록을 발생하는 로컬 위상 정렬기, 및 상기 샘플링 클록에 응답하여 상기 각각의 입력 데이터 신호를 샘플링하여 상기 각각의 출력 데이터 신호를 발생하는 샘플러를 포함할 수 있다.
상기 입력 포트들의 각각은, 상기 각각의 출력 데이터 신호 및 상기 각각의 샘플링 클록의 위상에 기초하여 상기 각각의 위상 검출 신호를 발생하는 위상 검출기를 더 포함할 수 있다. 상기 위상 검출기는, 상기 트레이닝 모드에서만 활성화될 수 있다.
예를 들어, 상기 로컬 위상 정렬기는, 상기 각각의 디지털 제어 신호를 아날로그 신호로 변환하는 디지털-아날로그 컨버터, 상기 아날로그 신호에 응답하여 상기 다중-위상 클록의 위상을 조절하여 제 1 샘플링 클록을 발생하는 전압-제어 지연 라인, 및 상기 제 1 샘플링 클록을 보간(interpolating)하여 오버샘플링을 위한 제 2 샘플링 클록을 발생하고, 상기 제 1 샘플링 클록 및 상기 제 2 샘플링 클록을 상기 샘플러로 출력하는 보간기를 포함할 수 있다.
예를 들어, 상기 로컬 위상 정렬기는, 상기 각각의 디지털 제어 신호에 응답하여 상기 다중-위상 클록의 위상을 조절하여 제 1 샘플링 클록을 발생하는 디지털-제어 발진기, 및 상기 제 1 샘플링 클록을 보간하여 제 2 샘플링 클록을 발생하고, 상기 제 1 샘플링 클록 및 상기 제 2 샘플링 클록을 상기 샘플러로 출력하는 보간기를 포함할 수 있다.
본 발명의 일 실시예에 따른 멀티-포트 수신기는 복수의 입력 핀들, 복수의 입력 포트들, 코드 발생 회로 및 제어 회로를 포함한다.
멀티-포트 수신기는 복수의 입력 핀들을 통하여 입력 데이터 신호들을 수신한다. 복수의 입력 포트들은 각각의 디지털 제어 코드들에 기초하여 각각의 샘플링 클록들을 발생하고, 상기 샘플링 클록들에 기초하여 상기 수신된 입력 데이터 신호들을 각각 샘플링하여 출력 데이터 신호들 및 위상 검출 신호들을 발생한다. 코드 발생 회로는 파워-업시 트레이닝 모드에서 상기 입력 포트들로부터 수신된 위상 검출 신호들에 기초하여 상기 디지털 제어 코드들을 발생한다. 제어 회로는 모드 신호에 응답하여 상기 코드 발생 회로의 동작을 제어하기 위한 제어 신호를 발생한다.
일 실시예에서, 상기 멀티-포트 수신기는 송신기와 공통된 기준 클록에 기초하여 다중-위상 클록을 발생하고, 상기 다중-위상 클록을 상기 복수의 입력 포트들로 제공하는 위상 고정 루프를 더 포함할 수 있다.
다른 실시예에서, 상기 멀티-포트 수신기는 상기 입력 데이터 신호들 중 하나에 기초하여 기준 클록을 복원하고, 상기 복원된 기준 클록에 기초하여 다중-위상 클록을 발생하고, 상기 다중-위상 클록을 상기 복수의 입력 포트들로 제공하는 클록 복원 회로를 더 포함할 수 있다.
상기 코드 발생 회로는, 공유된 차지 펌프, 루프 필터 및 아날로그-디지털 컨버터를 포함하여 상기 디지털 제어 코드들을 순차적으로 발생할 수 있다. 또한 상기 코드 발생 회로는, 상기 순차적으로 발생된 디지털 제어 코드들의 저장 수단을 구비하고, 상기 저장된 디지털 제어 코드들을 상기 입력 포트들로 각각 출력할 수 있다.
상기 코드 발생 회로는, 전력 절감을 위한 스탠바이 모드에서, 상기 저장된 디지털 제어 코드들을 유지하기 위한 전원 전압을 상기 저장 수단에 공급하고 상기 공유된 차지 펌프, 루프 필터 및 아날로그-디지털 컨버터는 모두 비활성화할 수 있다.
상기 입력 포트들의 각각은 상기 각각의 출력 데이터 신호 및 상기 각각의 샘플링 클록의 위상에 기초하여 상기 각각의 위상 검출 신호를 발생하는 위상 검출기를 포함할 수 있고, 상기 위상 검출기는 상기 트레이닝 모드에서만 활성화될 수 있다.
본 발명의 일 실시예에 따른 클록-데이터 복원 방법에서 각각의 디지털 제어 코드들에 기초하여 각각의 샘플링 클록들을 발생한다. 상기 샘플링 클록들에 기초하여 입력 데이터 신호들을 각각 샘플링하여 출력 데이터 신호들을 발생하고, 상기 각각의 출력 데이터 신호들 및 상기 샘플링 클록들에 기초하여 위상 검출 신호들을 발생한다. 파워-업시 트레이닝 모드에서 상기 위상 검출 신호들에 기초하여 상기 디지털 제어 코드들을 발생한다.
공유된 차지 펌프, 루프 필터 및 아날로그-디지털 컨버터를 포함하여 상기 디지털 제어 코드들을 순차적으로 발생한다. 또한 상기 순차적으로 발생된 디지털 제어 코드들을 저장하고, 상기 저장된 디지털 제어 코드들을 상기 입력 포트들로 각각 출력할 수 있다.
일 실시예에서, 액티브 모드 중에 주기적으로 상기 트레이닝 모드를 실행하여 상기 디지털 제어 코드를 갱신할 수 있다.
따라서 시스템의 실장 면적을 감소하고 스탠바이 모드에서 액티브 모드로 전환시 위상-고정에 따른 웨이크-업 레이턴시를 감소할 수 있으며, 전력 소모를 감소할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이 다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사 용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 3은 본 발명의 일 실시예에 따른 클록-데이터 복원 회로를 포함하는 멀티-포트 수신기를 나타내는 블록도이다.
도 3을 참조하면, 멀티-포트 수신기(300)는 복수의 입력 핀들(12), 클록-데이터 복원 회로(400) 및 제어 회로(600)를 포함한다. 클록-데이터 복원 회로(400)는 복수의 입력 포트들(410) 및 코드 발생 회로(450)를 포함한다.
멀티-포트 수신기(300)는 복수의 입력 핀들(12)을 통하여 송신기로부터 전송된 각각의 채널들(14) 상의 제1 내지 제n 입력 데이터 신호들(DIN1, DIN2, DINn)을 수신한다.
클록-데이터 복원 회로(400)는 복수의 입력 포트들(410) 및 코드 발생 회로(450)를 포함한다. 복수의 입력 포트들(410)은 각 핀마다 구비되며, 제1 내지 제n 디지털 제어 코드들(PCODE1, PCODE2, PCODEn)의 각각에 기초하여 각각의 샘플링 클록들을 발생한다. 입력 포트들(410)은 내부적으로 발생된 상기 샘플링 클록들에 기초하여 수신된 제1 내지 제n 입력 데이터 신호들(DIN1, DIN2, DINn)을 각각 샘플링하여 제1 내지 제n 출력 데이터 신호들(DOUT1, DOUT2, DOUTn) 및 제1 내지 제n 위상 검출 신호들(UD1, UD2, UDn)을 발생한다. 제1 내지 제n 입력 데이터 신호들(DIN1, DIN2, DINn)은 직렬 데이터 스트림의 형태로 수신되고, 샘플링된 제1 내지 제n 출력 데이터 신호들(DOUT1, DOUT2, DOUTn)은 멀티-포트 수신기(300)의 내부 회로로 전달되어 본래의 데이터로 복원될 수 있다.
시스템이 파워-업되면 각 핀별 위상 정보 또는 스큐 정보를 나타내는 제1 내지 제n 디지털 제어 코드들(PCODE1, PCODE2, PCODEn)을 생성하기 위한 트레이닝 모드가 수행된다. 코드 발생 회로(450)는트레이닝 모드에서 입력 포트들(410)로부터 수신된 제1 내지 제n 위상 검출 신호들(UD1, UD2, UDn)에 기초하여 제1 내지 제n 디지털 제어 코드들(PCODE1, PCODE2, PCODEn)을 발생한다.
제어 회로(600)는 모드 신호(MD)에 응답하여 코드 발생 회로(450)의동작을 제어하기 위한 제어 신호를 발생한다. 모드 신호(MD)는 상기 트레이닝 모드를 나타내는 신호, 데이터 신호의 입력이 없는 동안 전력 절감을 위한 스탠바이 모드를 나타내는 신호 등을 포함할 수 있다. 제어 회로(600)는 모드 신호(MD)에 응답하여 후술할 포트 선택 신호(PTSEL), 인에이블 신호(EN) 등을 발생하여 트레이닝 동작을 제어할 수 있다.
멀티-포트 수신기(300)는 다중-위상 클록(MCLK)을 발생하여 복수의 입력 포트들(410)로 제공하는 위상 고정 루프(500)를더 포함할 수 있다. 예를 들어, 위상 고정 루프(500)는 외부로부터 제공되는 기준 클록에 기초하여 다중-위상 클록(MCLK)을 발생할 수 있다. 동일한 기판 상에 송신기와 수신기가 실장되는 경우와 같이 비교적 근거리의 데이터 송수신인 경우에는, 상기 기준 클록은 송신기의 데이터 전송을 위한 클록과 동일한 클록일 수 있다. 특히 송신기와 수신기가 동일한 기준 클록을 사용하는 경우, 멀티-포트 수신기(300)에 포함된 복수의 입력 포트들(410)은 실질적으로 위상 정렬(phase alignment) 또는 스큐 제거(deskew)의 기능을 수행하고, 데이터의 샘플링을 위한 클록의 주파수는 상기 기준 클록에 의해 결정된다.
한편 송신기와 수신기가 비교적 원거리에 위치하여 동일한 기준 클록을 제공받는 것이 용이하지 않거나 부적합한 경우, 멀티-포트 수신기(300)는 도 3에 도시된 위상 고정 루프(500)에 갈음하는 클록 복원 회로를 포함할 수 있다. 상기 클록 복원 회로는 제1 내지 제n 입력 데이터 신호들(DIN1, DIN2, DINn) 중 하나에 기초하여 기준 클록을 복원하고, 상기 복원된 기준 클록에 기초하여 다중-위상 클록(MCLK)을 발생한다.
도 4는 도 3의 클록-데이터 복원 회로에 포함된 코드 발생 회로를 나타내는 블록도이다.
시스템이 파워-업되면 각 핀별 스큐 정보를 나타내는 제1 내지 제n 디지털 제어 코드들(PCODE1, PCODE2, PCODEn)을 생성하기 위한 트레이닝 모드가 수행된다. 코드 발생 회로(450)는 트레이닝 모드에서 입력 포트들(410)로부터 수신된 제1 내지 제n 위상 검출 신호들(UD1, UD2, UDn)에 기초하여 제1 내지 제n 디지털 제어 코드들(PCODE1, PCODE2, PCODEn)을 발생한다.
도 4에 도시된 코드 발생 회로(450a)는 공유된 차지 펌프/루프 필터(452) 및 아날로그-디지털 컨버터(453)를 포함하여 제1 내지 제n 디지털 제어 코드들(PCODE1, PCODE2, PCODEn)을 순차적으로 발생한다. 또한 코드 발생 회로(450a)는 순차적으로 발생된 제1 내지 제n 디지털 제어 코드들(PCODE1, PCODE2, PCODEn)의 저장하기 위한 장치를 구비하고, 저장된 제1 내지 제n 디지털 제어 코드들(PCODE1, PCODE2, PCODEn)을 도 3에 도시된 입력 포트들(410)로 각각 출력할 수 있다.
도 4를 참조하면, 코드 발생 회로(450a)는 다중화기(451), 차지 펌프/루프 필터(452), 아날로그-디지털 컨버터(453) 및 역다중화기(454)를 포함한다.
다중화기(451)는 포트 선택 신호(PTSEL)에 응답하여 위상 검출 신호들(UD1, UD2, UDn)을 순차적으로 선택하여 출력한다. 차지 펌프/루프 필터(452)는 다중화기(451)의 출력 신호에 응답하여 각각의 제어 전압들을 발생한다. 여기서 제어 전압이라 함은 통상의 위상-고정 루프에서 전압-제어 발진기로 입력되는 제어 전압을 나타낸다. 아날로그-디지털 컨버터(453)는 각각의 제어 전압들을 각각의 디지털 제어 코드(PCODE1, PCODE2, PCODEn)로 변환한다. 역다중화기(454)는 포트 선택 신호(PTSEL)에 응답하여 복수의 출력 라인들을 순차적으로 선택하여 아날로그-디지털 컨버터(453)로부터 순차적으로 입력되는 각각의 디지털 제어 코드들(PCODE1, PCODE2, PCODEn)을 순차적으로 출력한다.
코드 발생 회로(450a)는 디지털 제어 코드들(PCODE1, PCODE2, PCODEn)을 저장하기 위한 장치를 포함할 수 있다. 예를 들어 저장 장치는 플립-플롭을 포함하는 레지스터 어레이(455)로 구현될 수 있다. 레지스터 어레이(455)는 역다중화기(454)로부터 각각의 출력 라인을 통하여 순차적으로 출력되는 디지털 제어 코드들(PCODE1, PCODE2, PCODEn)을 저장한다. 레지스터 어레이(455)는 상기 포트 선택 신호(PTSEL)에 응답하여 디지털 제어 코드들(PCODE1, PCODE2, PCODEn)을 레지스터 어레이(455)의 대응되는 위치에 순차적으로 저장할 수 있다. 저장된 디지털 제어 코드들(PCODE1, PCODE2, PCODEn)은 도 3에 도시된 입력 포트들(410)로 각각 출력된다.
파워-업시 시스템의 초기화 과정에서 각 핀별 스큐 정보를 나타내는 디지털 제어 코드들(PCODE1, PCODE2, PCODEn)을 생성하기 위한 트레이닝 모드가 실행된다. 트레이닝 모드 중에 각 핀별 스큐 정보를 나타내는 디지털 제어 코드들(PCODE1, PCODE2, PCODEn)을 발생하기 위하여 코드 발생 회로(450a)가 활성화된다. 한편 송수신 시스템이 장시간 동작하는 경우, 데이터의 입출력 환경의 변경에 따라 각 핀별 스큐 정보가 변경될 수 있다. 이러한 스큐 정보의 변경에 대비하여 코드 발생 회로(450a)는 액티브 모드 중에 주기적으로 트레이닝 모드를 실행하여 레지스터 어레이(455)와 같은 저장 장치에 저장된 디지털 제어 코드들(PCODE1, PCODE2, PCODEn)을 갱신할 수 있다.
전력 절감을 위한 스탠바이 모드에서, 코드 발생 회로(450a)는 공유된 차지 펌프/루프 필터(452) 및 아날로그-디지털 컨버터(453)를 모두 비활성화하여 전력 소모를 감소시킬 수 있다. 저장된 디지털 제어 코드들(PCODE1, PCODE2, PCODEn)을 유지하기 위한 전원 전압만이 레지스터 어레이(455)와 같은 저장 장치에 공급된다. 레지스터 어레이(455)를 플립-플롭 등을 이용하여 구현한 경우에는, 스탠바이 모드에서 레지스터 어레이(455)에 저장된 값을 유지하기 위한 전원 전압이 인가될 뿐 저장된 값을 유지하기 위한 정전류의 발생이 필요하지 않기 때문에 레지스터 어레이(455)의 소모 전력은 무시될 수 있다.
이와 같이, 디지털 제어 코드를 통하여 디지털화된 위상 정보 또는 스큐 정보는 파워-다운(power-down) 또는 스탠바이 모드(standby mode)로 전환시에 레지스터와 같은 저장 장치에만 전원을 공급하여 그 내용을 보존한다. 액티브 모드(active mode)로 전환시에는 레지스터에 저장된 디지털 제어 코드가 각 입력 포트로 전달되어 DAC를 통하여 다시 아날로그 정보로 전환되어 VCDL을 구동한다. 따라서 스탠바이 모드에서 액티브 모드로 전환시 CDR의 초기 위상을 고정하고자 하는 목표점에 근접한 값으로 제공하게 되고 이로 인해 CDR의 락킹 타임, 즉 웨이크-업 레이턴시를 감소할 수 있다.
도 5는 도 3의 클록-데이터 복원 회로에 포함된 입력 포트를 나타내는 블록도이다.
도 5를 참조하면, 각각의 입력 포트(410a)는 샘플러(420) 및 로컬 위상 정렬기(430)를 포함한다. 또한 각각의 입력 포트(410a)는 위상 검출기(440)를 더 포함할 수 있다.
로컬 위상 정렬기(430)는 다중-위상 클록(MCLK) 및 각각의 디지털 제어 코드(PCODEi)에 응답하여 스큐가 제거된 각각의 샘플링 클록을 발생한다. 샘플러(420)는 로컬 위상 정렬기(430)로부터 제공된 샘플링 클록에 응답하여 각각의 입력 데이터 신호(DINi)를 샘플링하여 각각의 출력 데이터 신호(DOUTi)를 발생한다.
각 입력 포트(410a)는 각각의 출력 데이터 신호(DOUTi) 및 각각의 샘플링 클록의 위상에 기초하여 각각의 위상 검출 신호(UDi)를 발생하는 위상 검출기(440)를 더 포함할 수 있다. 로컬 위상 정렬기(430)는 도 4의 코드 발생 회로(450a)에 저장된 디지털 제어 코드(PCODEi)에 기초하여 각 핀별 스큐를 제거한 샘플링 클록을 발생하기 때문에, 위상 검출기(440)는 디지털 제어 코드(PCODEi)를 생성하는 파워-업시의 트레이닝 모드 또는 디지털 제어 코드(PCODEi)를 갱신하기 위해 주기적으로 수행되는 트레이닝 모드에서만 활성화하고 그 밖의 동작 모드에서는 비활성되어 전력 소모를 감소할 수 있다. 로컬 위상 정렬기(430)는 제어 회로(600)로부터의 인에 이블 신호(EN)에 응답하여 활성화될 수 있다.
도 6은 도 5의 입력 포트에 포함된 위상 검출기의 동작을 나타내는 도면이다.
도 6에는 오버샘플링을 이용하여 샘플링 클록의 위상을 조정하기 위한 위상 검출 신호, 즉, 업 신호(UP) 및 다운 신호(DN)를 발생하는 예가 도시되어 있다. 샘플러(420)는 입력 데이터 신호(DINi)를 수신하여 2x 오버샘플링을 하여 오버샘플링된 출력 데이터 신호(DOUTi)를 발생한다. 이 경우, 로컬 위상 정렬기(430)는 오버샘플링을 위한 2x 샘플링 클록을 생성시키기 위한 보간기(interpolator)를 포함할 수 있다.
위상 검출기(440)는 XOR 게이트(exclusive OR-gate)와 같은 논리 소자로 구현될 수 있다. 위상 검출기(440)는 오버샘플링된 출력 데이터 신호(DOUTi)의 연속된 3개의 값으로 샘플링 클록의 위상이 각 데이터의 중앙과 비교하여 뒤지는지(lag) 또는 앞서는지(lead)를 판별하여 업 신호(UP) 또는 다운 신호(DN)를 발생한다.
오버샘플링된 출력 데이터 신호(DOUTi)의 연속된 3개의 데이터 중에서 첫 번째 데이터 DATA(CLK0) 및 두 번째 데이터 DATA(XCLK0)가 다르고, 두 번째 데이터 DATA(XCLK0) 및 세 번째 데이터 DATA(CLK1)가 동일한 경우, 위상 검출기(440)는 업 신호(UP)를 발생한다. 한편, 첫 번째 데이터 DATA(CLK0) 및 두 번째 데이터 DATA(XCLK0)가 동일하고, 두 번째 데이터 DATA(XCLK0) 및 세 번째 데이터 DATA(CLK1)가 다른 경우, 위상 검출기(440)는 다운 신호(DN)를 발생한다.
각 입력 포트(410a)의 위상 검출기(440)에서 발생된 업 신호(UP) 및 다운 신호(DN)는 위상 검출 신호(UDi)로서 코드 발생 회로(450a)로 순차적으로 제공된다. 도 3과 관련하여 설명한 바와 같이 다중화기(451)에서 순차적으로 선택된 위상 검출 신호(UDi)에 기초하여 차지 펌프는 루프 필터의 전하를 충전 또는 방전하기 위한 전류를 발생한다.
상기 충전 전류 또는 방전 전류에 의하여 아날로그 제어 전압이 결정된다. 각각의 아날로그 제어 전압은 아날로그-디지털 컨버터에 의해 디지털 제어 코드(PCODEi)로 변환되고 레지스터 어레이(455)에 저장된다. 저장된 디지털 제어 코드(PCODEi)는 각 입력 포트(410a)의 로컬 위상 정렬기(430)로 제공되어 샘플링 클록의 위상을 조절한다. 이와 같은 피드백 루프(feedback loop)를 반복하여 다중-위상 클록(MCLK)의 초기 위상을 조절하고, 샘플링 클록의 천이 시점이 입력 데이터의 중심점에 위치하도록 디지털 제어 코드(PCODEi)가 조절된다.
도 7은 도 5의 입력 포트에 포함된 로컬 위상 정렬기의 일 예를 나타내는 도면이다.
도 7을 참조하면, 로컬 위상 정렬기(430a)는 보간기(431), 전압 제어 지연 라인(433) 및 디지털-아날로그 컨버터(435)를 포함할 수 있다.
디지털-아날로그 컨버터(435)는 각각의 디지털 제어 신호(PCODE)를 아날로그 신호로 변환한다. 예를 들면, 상기 아날로그 신호는 도 4의 코드 발생 회로(450a)에서 차지 펌프/루프 필터(452)에 의해 발생된 제어 전압과 동일하게 복원된 신호일 수 있다. 전압 제어 지연 라인(433)은 상기 아날로그 신호에 응답하여 다중-위 상 클록(MCLK)의 위상을 조절하여 제 1 샘플링 클록(CLK)을 발생한다. 보간기(431)는 제 1 샘플링 클록(CLK)을 보간(interpolating)하여 오버샘플링을 위한 제 2 샘플링 클록(XCLK)을 발생하고, 제 1 샘플링 클록(CLK) 및 제 2 샘플링 클록(XCLK)을 샘플러(420)로 출력한다.
도 8은 도 5의 입력 포트에 포함된 로컬 위상 정렬기의 다른 예를 나타내는 도면이다.
도 8을 참조하면, 로컬 위상 정렬기(430b)는 보간기(431) 및 디지털-제어 발진기(437)를 포함한다. 도 7의 로컬 위상 정렬기(430a)와 비교하여, 도 8의 로컬 위상 정렬기(430b)는 전압 제어 지연 라인(433) 및 디지털-아날로그 컨버터(435)에 갈음하여 이와 유사한 기능을 수행하는 디지털-제어 발진기(437)를 포함한다.
디지털-제어 발진기(437)는 각각의 디지털 제어 신호(PCODE)에 응답하여 다중-위상 클록의 위상(MCLK)을 조절하여 제 1 샘플링 클록(CLK)을 발생한다. 보간기(431)는 제 1 샘플링 클록(CLK)을 인터폴레이팅하여 오버샘플링을 위한 제 2 샘플링 클록(XCLK)을 발생하고, 제 1 샘플링 클록(CLK) 및 제 2 샘플링 클록(XCLK)을 샘플러(420)로 출력한다. 이와 같이 도 7에서 예시한 디지털-아날로그 컨버터(435)와 전압-제어 지연 라인(433)의 구조는 도 8의 디지털-제어 발진기(437)로 대체할 수 있으며, 이 경우 디지털 제어 코드(PCODE)를 아날로그 신호로 전환하는 단계를 줄일 수 있다.
도 7 및 도 8에 도시된 예에서는 오버샘플링을 위한 실시예가 도시되어 있으나, 샘플링 클록의 위상을 검출하는 방법에 따라 오버샘플링을 위한 제 2 샘플링 클록(XCLK)이 불필요한 경우에는 보간기(431)가 생략될 수 있다. 또한, 다중-위상 클록(MCLK)은 단일 위상 클록으로 대체될 수 있으며, 이 경우 각 로컬 위상 정렬기(430a, 430b)에 포함된 보간기(321) 등에 의해 샘플링에 적합한 다중-위상 클록을 발생시킬 수 있다.
상기 설명한 바와 같이, 본 발명의 실시예에 따른 클록-데이터 복원 회로는 고속 인터페이스 구조에서 응용되고 있는 CDR 기반의 각 핀별 스큐를 제거함에 있어서, 스탠바이 모드에서 액티브 모드로 전환(wake-up)될 때의 CDR 고유의 락킹 시간(lock time)을 줄여주기 위해 각 핀별 아날로그 위상 정보를 ADC를 사용하여 디지털화(digitization)한다.
디지털화된 각 핀별 위상 정보는 웨이크-업시 초기 위상(initial phase) 정보로 이용된다. 액티브 모드(active mode)로 전환시에는 자연적으로 레지스터에 저장된 디지털 제어 코드가 각 입력 포트로 전달되어 DAC를 통하여 다시 아날로그 정보로 전환되어 VCDL을 구동한다. 따라서 CDR의 초기 위상을 고정하고자 하는 목표점에 근접한 값으로 제공하게 되고 이로 인해 CDR의 락킹 타임을 감소할 수 있다.
종래의 클록-데이터 복원 회로에서 각 핀별로 구비하였던 CDR의 차지 펌프와 루프 필터를 공유함으로써 디자인 비용(design cost)을 줄이고 시스템의 효율을 높일 수 있다.
디지털 제어 코드를 통하여 디지털화된 위상 정보 또는 스큐 정보는 파워-다운(power-down) 또는 스탠바이 모드(standby mode)로 전환시에 레지스터와 같은 저장 장치에만 전원을 공급하여 그 내용을 보존한다. 따라서 스탠바이 모드에서 송신 기로부터의 데이터 전송이 불필요하므로 비활성화되는 부분을 확대하여 전력 소모를 감소할 수 있다.
상기와 같은 본 발명의 실시예에 따른 클록-데이터 복원 회로, 이를 포함하는 멀티-포트 수신기 및 클록-데이터 복원 방법은 클록 복원을 위한 차지 펌프, 루프 필터 및 아날로그-디지털 컨버터 등을 공유하여 시스템의 실장 면적을 감소할 수 있다.
또한 본 발명의 실시예에 따른 클록-데이터 복원 회로, 이를 포함하는 멀티-포트 수신기 및 클록-데이터 복원 방법은 각 핀별 스큐 정보를 저장하고 저장된 스큐 정보를 활용함으로써 스탠바이 모드에서 액티브 모드로 전환시 위상-고정에 따른 웨이크-업 레이턴시를 감소할 수 있다.
한편, 본 발명의 실시예에 따른 클록-데이터 복원 회로, 이를 포함하는 멀티-포트 수신기 및 클록-데이터 복원 방법은 스탠바이 모드에서 클록 복원이 요구되지 않으므로 전력 소모를 감소할 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (23)

  1. 각각의 디지털 제어 코드들에 기초하여 각각의 샘플링 클록들을 발생하고, 상기 샘플링 클록들에 기초하여 입력 데이터 신호들을 각각 샘플링하여 출력 데이터 신호들 및 위상 검출 신호들을 발생하는 복수의 입력 포트들; 및
    파워-업시 트레이닝 모드에서 상기 입력 포트들로부터 수신된 위상 검출 신호들에 기초하여 상기 디지털 제어 코드들을 발생하는 코드 발생 회로를 포함하는 클록-데이터 복원 회로.
  2. 제 1 항에 있어서, 상기 코드 발생 회로는,
    공유된 차지 펌프, 루프 필터 및 아날로그-디지털 컨버터를 포함하여 상기 디지털 제어 코드들을 순차적으로 발생하는 것을 특징으로 하는 클록-데이터 복원 회로.
  3. 제 2 항에 있어서, 상기 코드 발생 회로는,
    상기 순차적으로 발생된 디지털 제어 코드들의 저장 수단을 구비하고, 상기 저장된 디지털 제어 코드들을 상기 입력 포트들로 각각 출력하는 것을 특징으로 하는 클록-데이터 복원 회로.
  4. 제 3 항에 있어서, 상기 코드 발생 회로는,
    전력 절감을 위한 스탠바이 모드에서, 상기 저장된 디지털 제어 코드들을 유지하기 위한 전원 전압을 상기 저장 수단에 공급하고 상기 공유된 차지 펌프, 루프 필터 및 아날로그-디지털 컨버터는 모두 비활성화하는 것을 특징으로 하는 클록-데이터 복원 회로.
  5. 제 3 항에 있어서, 상기 코드 발생 회로는,
    액티브 모드 중에 주기적으로 상기 트레이닝 모드를 실행하여 상기 저장 수단에 저장된 디지털 제어 코드를 갱신하는 것을 특징으로 하는 클록-데이터 복원 회로.
  6. 제 1 항에 있어서, 상기 코드 발생 회로는,
    포트 선택 신호에 응답하여 상기 위상 검출 신호들을 순차적으로 선택하여 출력하는 다중화기;
    상기 다중화기의 출력 신호에 응답하여 각각의 제어 전압들을 발생하는 차지 펌프 및 루프 필터;
    상기 각각의 제어 전압들을 상기 각각의 디지털 제어 코드로 변환하는 아날로그-디지털 컨버터; 및
    상기 포트 선택 신호에 응답하여 복수의 출력 라인들을 순차적으로 선택하여 상기 아날로그-디지털 컨버터로부터 순차적으로 입력되는 상기 각각의 디지털 제어 코드들을 순차적으로 출력하는 역다중화기를 포함하는 것을 특징으로 하는 클록-데 이터 복원 회로.
  7. 제 6 항에 있어서, 상기 코드 발생 회로는,
    상기 포트 선택 신호에 응답하여 상기 역다중화기로부터 순차적으로 출력되는 디지털 제어 코드들을 저장하고, 상기 저장된 디지털 제어 코드들을 상기 입력 포트들로 각각 출력하는 레지스터 어레이를 더 포함하는 것을 특징으로 하는 클록-데이터 복원 회로.
  8. 제 1 항에 있어서, 상기 입력 포트들의 각각은,
    다중-위상 클록 및 상기 각각의 디지털 제어 코드에 응답하여, 상기 각각의 디지털 제어 코드에 따라 스큐가 제거된 상기 각각의 샘플링 클록을 발생하는 로컬 위상 정렬기; 및
    상기 샘플링 클록에 응답하여 상기 각각의 입력 데이터 신호를 샘플링하여 상기 각각의 출력 데이터 신호를 발생하는 샘플러를 포함하는 것을 특징으로 하는 클록-데이터 복원 회로.
  9. 제 8 항에 있어서, 상기 입력 포트들의 각각은,
    상기 각각의 출력 데이터 신호 및 상기 각각의 샘플링 클록의 위상에 기초하여 상기 각각의 위상 검출 신호를 발생하는 위상 검출기를 더 포함하는 것을 특징으로 하는 클록-데이터 복원 회로.
  10. 제 9 항에 있어서, 상기 위상 검출기는,
    상기 트레이닝 모드에서만 활성화되는 것을 특징으로 하는 클록-데이터 복원 회로.
  11. 삭제
  12. 삭제
  13. 입력 데이터 신호들을 수신하기 위한 복수의 입력 핀들;
    각각의 디지털 제어 코드들에 기초하여 각각의 샘플링 클록들을 발생하고, 상기 샘플링 클록들에 기초하여 상기 수신된 입력 데이터 신호들을 각각 샘플링하여 출력 데이터 신호들 및 위상 검출 신호들을 발생하는 복수의 입력 포트들;
    파워-업시 트레이닝 모드에서 상기 입력 포트들로부터 수신된 위상 검출 신호들에 기초하여 상기 디지털 제어 코드들을 발생하는 코드 발생 회로; 및
    모드 신호에 응답하여 상기 코드 발생 회로의 동작을 제어하기 위한 제어 신호를 발생하는 제어 회로를 포함하는 멀티-포트 수신기.
  14. 제 13 항에 있어서,
    송신기와 공통된 기준 클록에 기초하여 다중-위상 클록을 발생하고, 상기 다중-위상 클록을 상기 복수의 입력 포트들로 제공하는 위상 고정 루프를 더 포함하는 것을 특징으로 하는 멀티-포트 수신기.
  15. 제 13 항에 있어서,
    상기 입력 데이터 신호들 중 하나에 기초하여 기준 클록을 복원하고, 상기 복원된 기준 클록에 기초하여 다중-위상 클록을 발생하고, 상기 다중-위상 클록을 상기 복수의 입력 포트들로 제공하는 클록 복원 회로를 더 포함하는 것을 특징으로 하는 멀티-포트 수신기.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 각각의 디지털 제어 코드들에 기초하여 각각의 샘플링 클록들을 발생하는 단계;
    상기 샘플링 클록들에 기초하여 입력 데이터 신호들을 각각 샘플링하여 출력 데이터 신호들을 발생하는 단계;
    상기 각각의 출력 데이터 신호들 및 상기 샘플링 클록들에 기초하여 위상 검출 신호들을 발생하는 단계; 및
    파워-업시 트레이닝 모드에서 상기 위상 검출 신호들에 기초하여 상기 디지털 제어 코드들을 발생하는 단계를 포함하는 클록-데이터 복원 방법.
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  22. 삭제
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