KR100603180B1 - 주파수 트래킹 기법을 이용한 씨모오스 버스트 모드 클럭데이터 복원 회로 - Google Patents

주파수 트래킹 기법을 이용한 씨모오스 버스트 모드 클럭데이터 복원 회로 Download PDF

Info

Publication number
KR100603180B1
KR100603180B1 KR1020040062078A KR20040062078A KR100603180B1 KR 100603180 B1 KR100603180 B1 KR 100603180B1 KR 1020040062078 A KR1020040062078 A KR 1020040062078A KR 20040062078 A KR20040062078 A KR 20040062078A KR 100603180 B1 KR100603180 B1 KR 100603180B1
Authority
KR
South Korea
Prior art keywords
clock
data
burst
data rate
gated
Prior art date
Application number
KR1020040062078A
Other languages
English (en)
Other versions
KR20060013206A (ko
Inventor
남장진
박홍준
Original Assignee
학교법인 포항공과대학교
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 학교법인 포항공과대학교 filed Critical 학교법인 포항공과대학교
Priority to KR1020040062078A priority Critical patent/KR100603180B1/ko
Priority to US11/148,761 priority patent/US7522686B2/en
Publication of KR20060013206A publication Critical patent/KR20060013206A/ko
Application granted granted Critical
Publication of KR100603180B1 publication Critical patent/KR100603180B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
    • H04L7/0276—Self-sustaining, e.g. by tuned delay line and a feedback path to a logical gate
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0079—Receiver details
    • H04L7/0087—Preprocessing of received signal for synchronisation, e.g. by code conversion, pulse generation or edge detection
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
    • H04L7/046—Speed or phase control by synchronisation signals using special codes as synchronising signal using a dotting sequence

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

본 발명은 버스트 모드에서 전송 데이터로부터 클럭 정보 및 데이터 정보를 추출하는 클럭 데이터 복원회로에 관한 것이다.
본 발명에 의한 버스트 모드(burst-mode) 클럭 데이터 복원장치는 클럭에 동기된 데이터 처리를 위하여 전송데이터로부터 클럭 정보 및 데이터 정보를 추출하는 버스트 모드(Burst-mode) 클럭 데이터 복원회로(Clock Data Recovery: CDR)에 있어서, 입력데이터의 천이가 발생하게 되면, 클럭주기의 반주기마다 반전신호(Dco)를 생성하고 연속되는 DC입력에 대해서는 상기 반전신호(Dco)는 'High' 값을 유지하는 데이터율 보정회로; 상기 데이터율 보정회로와 직렬로 연결되어 상기 반전신호(Dco)에 의해 동작이 제어되는 게이티드-전압제어발진기(GVCO); 및 상기 반전신호(Dco)로부터 입력데이터율을 검출한 후, 소정비트의 디지털 코드 값을 조정하여 상기 데이터율 보정회로의 지연소자와 상기 게이티드-전압제어발진기(GVCO)의 동작주파수가 입력데이터율과 같아지도록 제어하는 데이터율 검출회로;를 포함하고, 상기 게이티드-전압제어발진기(GVCO), 상기 데이터율 보정회로의 지연소자 및 상기 데이터율 검출회로는 PLL(phase locked loop) 루프로부터 출력되는 제어전압(Vcont)를 인가 받는 것을 특징으로 한다.

Description

주파수 트래킹 기법을 이용한 씨모오스 버스트 모드 클럭 데이터 복원 회로{A CMOS Burst-Mode Clock Data Recovery Circuit using Frequency Tracking Scheme}
도 1a는 종래의 버스트 모드 클럭 데이터 복원 회로(CDR)의 구조 및 동작원리를 도시한 것으로, 병렬로 동작하는 두 개의 게이티드-전압제어 발진기(GVCO)를 사용한 구조이다.
도 1b는 도 1a에 나타난 회로의 타이밍도이다.
도 1c는 종래의 버스트 모드 클럭 데이터 복원 회로(CDR)의 구조 및 동작원리를 도시한 것으로, T/4 지연소자를 추가하여 복원 클럭의 고주파 노이즈를 제거하는 회로이다.
도 1d는 도 1c에 나타난 회로의 타이밍도이다.
도 2a와 도 2b는 종래의 버스트 모드 클럭 데이터 복원 회로(CDR)구조에서 송신단과 수신단의 데이터율 차이와 입력 지터(jitter)의 함수로 표현된 전송 가능한 최대 DC 데이터 비트 수를 도시한 것이다.
도 3a는 송신단과 수신단의 데이터율 차이가 클럭 데이터 복원회로의 동작에 미치는 영향을 도시한 것으로 출력 데이터 Dout이 입력 데이터 Din보다 바이너리'1'이 하나 더 많아진 오류를 나타낸 것이다.
도 3b는 송신단과 수신단의 데이터율 차이가 클럭 데이터 복원회로의 동작에 미치는 영향을 도시한 것으로 출력 데이터 Dout이 입력 데이터 Din보다 바이너리'1'을 하나 잃어버린 오류를 나타낸 것이다.
도 4a는 본 발명에 의한 주파수 트래킹 기법을 이용한 씨모오스 버스트 모드 클럭 데이터 복원 회로의 블록도를 도시한 것이다.
도 4b는 본 발명에 의한 주파수 트래킹 기법을 이용한 씨모오스 버스트 모드 클럭 데이터 복원 회로의 타이밍 다이어그램을 도시한 것이다.
도 5a는 데이터율 검출회로(bit-rate detector)의 회로도이다.
도 5b는 도 5a의 타이밍도이다.
도 5c는 도 5a의 회로도에서 코드 값의 변화에 따른 동작 주파수의 변화를 그래프로 도시한 것이다.
도 6은 양방향 쉬프트 레지스트(BSR)에 대한 회로도를 도시한 것이다.
도 7a는 GVCO의 단위 지연소자를 도시한 것으로, 단위 지연소자 내에 발진 시점을 제어하는 기능을 내재하였다.
도 7b는 발진시점 제어가 가능한 게이티드-전압제어 발진기(GVCO)를 도시한 것이다.
도 8은 기존 방식과 본원발명에 의해 제안된 방식에서 및 변화에 따른 의 영향을 그래프로 도시한 것이다.
본 발명은 클럭 데이터 복원회로에 관한 것으로, 특히 버스트 모드에서 전송 데이터로부터 클럭 정보 및 데이터 정보를 추출하는 클럭 데이터 복원회로에 관한 것이다.
최근 기가비트 이더넷(Giga-bit Ethernet), IEEE1394, USB 2.0과 같은 고속 칩 투 칩(chip-to-chip) 통신방식이 보편화됨에 따라 케이블을 통해 전송되는 고속의 직렬 데이터를 처리가 쉬운 저속의 병렬 데이터로 변환하는 SER/DES (Serializer/Deserializer) 설계에 대한 요구가 증가하고 있다. 이러한 chip-to-chip 통신에서는 통상적으로 클럭 신호는 별도로 전송되지 않고, 데이터만이 통신채널을 통해 전송된다.
따라서, 클럭에 동기된 데이터 처리를 위해서는 수신단에서 전송 데이터로부터 클럭 정보 및 데이터 정보를 추출하는 클럭 데이터 복원회로(CDR:Clock Data Recovery)가 필수적이다.
특히, PON(Passive Optical Network), ATM, SDH/SONET과 같이 송신단과 수신단에 각각의 클럭원을 사용하는 플레시오크로너스(plesiochronous) 시스템에서 패킷 형태로 전송되는 비동기 데이터를 처리하기 위해서는 빠른 lock time을 갖는 클럭 데이터 복원회로(CDR)이 필수적이다.
도 1a는 종래의 버스트 모드 클럭 데이터 복원 회로(CDR)의 구조 및 동작원리를 도시한 것으로, 병렬로 동작하는 두 개의 게이티드-전압제어 발진기(Gated- Voltage Controlled Oscillator, GVCO:110,111)를 사용한 구조이다.
도 1a의 회로도와 도1b의 타이밍도를 참조로 하여 종래의 기술을 설명하면 다음과 같다.
먼저 입력신호 Din과 Din의 반전된 신호는 각각 게이티드-전압제어 발진기(110, 111)로 각각 입력된다.
게이티드-전압제어 발진기(110, 111)의 또 다른 입력은 PLL 루프(미도시)로부터 출력된 제어전압이고, 제1 게이티드-전압제어 발진기(110)는 도 1a의 타이밍도에서 나타낸 것처럼 입력신호 Din이 "low"로 유지되는 동안 일정 주기를 갖는 출력신호 Clk1을 발생한다.
제2 게이티드-전압제어 발진기(111)는 입력신호 Din이 "high"로 유지되는 동안 일정 주기를 갖는 출력신호 Clk2을 발생한다.
클럭신호 Clk1과 Clk2가 NOR 게이트(113)를 거치면 입력신호 Din에 동기되고 매우 일정한 주기를 갖는 신호 Cout으로 변환되고, Cout 신호는 디-플립플롭(D-F/F:114)의 클럭입력으로 인가되므로 디-플립플롭(114)의 출력 Dout은 입력신호 Din이 클럭신호 Cout에 동기된 신호가 된다.
바꾸어 말하면, 도 1a는 게이티드-전압제어 발진기(GVCO: 110,111)의 발진 시점을 입력 데이터를 이용하여 제어함으로써 데이터에 동기된 클럭을 추출하는 방식이다.
그런데, 플레시오크로너스(plesiochronous) 시스템에서는 수신단과 송신단이 각각의 클럭원을 사용함에 의해 수신단과 송신단의 클럭주파수는 서로 어느 정도의 차이가 나게 되고, 이로 인해, 연속되는 DC 데이터 입력에 대해서는 데이터 율(data rate) 차이에 의한 위상 에러(phase error)가 계속해서 누적되게 된다.
이러한 연유로, 도 1a와 같이 기존의 게이티드-전압제어발진기(GVCO)기반의 클럭 데이터 복원회로(Clock Data Recovery, CDR)에서는 천이(transition) 없이 전송 가능한 최대 데이터 비트 수는 송신단과 수신단 사이의 데이터 율 차이에 의해 크게 제한되는 단점이 있다.
이러한 단점을 개선하기 위해서는 송신 데이터에 보다 많은 천이를 인가해 주어야 하는데 대표적인 방법으로는 8B/10B와 같은 엔코딩(encoding) 블록을 송신단에 사용하는 기술이 있다.
8B/10B 기술이란 미국의 IBM사에서 제안하였던 것으로 랜(LAN) 등의 백본(back-bone)에 사용되는 10 기가비트 이더넷(ethernet) 기술에서 데이터 전송시에 사용하는 데이터 부호화 기술의 일종이다.
도 1c는 종래의 버스트 모드 클럭 데이터 복원 회로(CDR)의 구조 및 동작원리를 도시한 것으로, T/4 지연소자(130,131)를 추가하여 복원 클럭의 고주파 노이즈를 제거하는 방식을 나타낸 것이다. 즉, 데이터율의 차이로 인해 복원 클럭에 나타날 수 있는 고주파 잡음(glitches)을 제거하기 위해 입력 데이터(Din)와 T/4 지연소자(130,131)를 이용하여 게이티드-전압제어발진기(GVCO)의 발진시점을 제어하였다.
도 1c의 회로도와 도 1d의 타이밍도를 참고로 하여 회로 동작을 설명하면 다음과 같다.
입력 데이터(Din)와 T/4 지연된 데이터에 의해 GVCO2의 발진 시점이 제어되는데, 두 데이터가 모두 'low'일 경우 클럭 주기의 T/2마다 반전되는 Clk2가 생성되며, 어느 하나라도 'high'일 경우 Clk2는 'high'를 유지한다.
마찬가지로, 입력데이터(Din)의 반전된 신호와 이의 T/4 지연 신호는 GVCO1의 발진 시점을 제어하는데, 두 신호가 모두 'high'일 경우 Clk1은 T/2마다 반전되며, 어느 한 신호라도 'low'일 경우 Clk1은'high'를 유지한다.
GVCO에서 각각 생성된 Clk1과 Clk2가 NAND 게이트를 거치게 되면 주기 T를 가지는 클럭 신호(Cout)가 합성되는데, 이 출력 클럭은 입력 데이터에 의해 동기가 유지되는 특성을 갖는다.
이 경우, T/4 및 T/2 지연소자는 수신단 PLL의 VCO제어 전압(vcont)에 의해 지연양이 결정되므로, 송신단의 데이터율과는 무관하게 동작하게 된다. 따라서, T/4 지연소자를 이용하는 방법은 도 1a에 도시한 방법과 마찬가지로, 어느 범위 내에서는 고주파 노이즈 제거가 가능할지라도, 그 허용 가능한 오차 범위는 수 %내외로 제한된다.
도 2a와 도 2b는 종래의 버스트 모드 클럭 데이터 복원 회로(CDR)구조에서, 데이터율 차이와 입력 지터(jitter)가 전송 가능한 최대 DC 데이터 비트 수의 결정에 미치는 영향을 도시한 것이다. 송신 데이터에 존재하는 지터의 양은 로 표시하였으며, 수신단 클럭의 하강에지에서 데이터 샘플링이 이루어진다고 가정하였다.
도 2a는 송신단의 데이터율(fT)이 수신단의 데이터율(fR)보다 높은 경우 (fT > fR)를 나타낸 것으로, 송신단에서 N비트의 DC 데이터가 전송될 경우, 송신단과 수신단 사이의 데이터율 차이에 해당하는 위상 에러가 매 클럭마다 누적된다. 이 때, 수신단에서 에러없이 N비트를 제대로 수신하기 위해서는, 최소한 수신단 클럭의 N번째 하강에지가 송신데이터의 (N번째 비트 -
Figure 112004035281153-pat00001
)가 되는 시점보다 앞에 와야 한다. 즉, 에러 없이 전송 가능한 최대 DC 데이터 비트 수는 수학식 1과 같이 표현할 수 있다. 단, 수신단 클럭의 듀티는 50%로 보장된다고 가정 하였다.
Figure 112004035281153-pat00002
도 2b는 도 2a와는 달리 송신단의 데이터율(fT)이 수신단의 데이터율(fR)보다 낮은 경우(fT < fR)를 나타낸 것으로, 에러 없이 N비트의 DC 데이터를 수신하기 위해서는, 최악의 경우 수신단 클럭의 (N+1)번째 하강에지가 송신데이터의 (N번째 비트 +
Figure 112004035281153-pat00003
)가 되는 시점보다 뒤에 와야 한다. 따라서, 에러 없이 전송 가능한 최대 DC 데이터 비트 수는 수학식 2와 같이 표현할 수 있다.
Figure 112004035281153-pat00004
수학식 1과 2로부터, 최대 전송 가능한 DC 데이터 비트 수는 입력 지터(
Figure 112004035281153-pat00005
) 및 데이터율 차이(
Figure 112004035281153-pat00006
)에 대한 함수식으로 수학식 3과 같이 표현이 가능하다.
Figure 112004035281153-pat00007
Figure 112004035281153-pat00008
단,
수학식 3에 나타난 바와 같이, 전송 가능한 최대 DC 데이터 비트 수는 데이터율의 차이(data-rate difference)가 증가할수록 지수함수적으로 감소하고, 입력 지터(jitter)에는 선형적으로 감소하는 경향을 보인다.
USB2.0이나 Serial ATA와 같은 손실 전송선(lossy channel) 환경에서는, 허용 입력 지터가 40%에 이르기 때문에 도 1b에 보인 방식을 적용하기에는 여전히 어려움이 따른다. 이러한 이유로 버스트 모드(burst-mode) 클럭 데이터 복원 회로(CDR)는 그 동안 주로 PON 등과 같은 광통신에 사용되어 왔으며, lossy copper channel에서는 PLL을 이용한 트래킹(tracking) 방식의 클럭 데이터 복원 회로(CDR)나 오버샘플링(over-sampling) 방식의 클럭 데이터 복원 회로(CDR)가 사용되어 왔다.
그러나, 버스트 모드(burst-mode) 클럭 데이터 복원 회로(CDR)가 갖는 빠른 lock time, 간단한 하드웨어 구성과 같은 장점 등으로 인해 손실 전송선 환경에서 이를 적용시키기 위한 연구들이 이루어지고 있다.
기존의 GVCO를 이용한 버스트 모드(burst-mode) CDR은 다음과 같은 문제점들을 가진다.
첫째, 송신단과 수신단의 데이터 전송율 차이가 존재할 경우, DC 입력 데이터가 연속적으로 전송되면 복원된 클럭의 지터(jitter)가 누적되어, 전송 가능한 최대 DC데이터의 비트 수가 제약을 받게 된다.
송신단과 수신단의 데이터율 차이가 클럭 데이터 복원회로의 동작에 영향을 미칠 때는 도 3a나 도 3b와 같이 입력 데이터보다 출력 데이터 비트수가 많아지거나 작아질 수 있다.
도 3a는 fR이 fT보다 큰 경우(fT < fR)로, 그 결과로 인해 입력 데이터 Din 보다 출력 데이터 Dout이 바이너리 '1'이 하나 더 삽입되어 나타난 오류를 표현한 것이고, 도 3b는 fR이 fT보다 작은 경우(fT > fR)로써, 입력 데이터 Din 보다 출력 데이터 Dout이 바이너리 '1'을 하나 잃어버린 오류를 나타낸 것이다.
둘째, 전송선에 의한 ISI, 송신단 출력 구동 회로의 지터, 송신단 클럭 발생기의 지터 및 수신기 회로에 의한 지터 등의 영향으로 수신되는 데이터는 많은 양의 지터(jitter)를 가지게 되며 이로 인해 복원된 클럭 및 데이터에 에러를 유기할 수 있다.
셋째, 버스트 모드(burst mode) 클럭 데이터 복원회로(CDR)을 구성하는 게이티드-전압제어발진기(gated-VCO)를 ON/OFF 할 때 생기는 VCO클럭의 상승 시간 및 하강 시간의 불일치로 인해 복원된 클럭의 합성 시에 불필요한 글리치(glitch)를 발생시키게 되는데, 이 글리치의 폭이 CMOS 회로에 의해 인지될 수 있을 정도로 커지게 되면, 데이터 수신 오류를 일으키게 된다.
넷째, 종래의 버스트 모드(burst mode) 클럭 데이터 복원회로(CDR)는 입력 데이터와 입력데이터의 반전된 정보를 제어 신호로 사용하여 병렬로 동작하는 두 개의 VCO의 발진 시점을 각각 제어하는 방식이다. 따라서, VCO간의 미스매치(mismatch)로 인한 효과가 클럭 복원 시에 반영되어 클럭 데이터 복원회로(CDR)의 성능저하를 야기할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 짧은 프리앰블(preamble) 비트 기간 동안에 빠른 주파수 조정이 이루어지도록 디지털 방식으로 동작하는 새로운 구조의 데이터율 검출 회로(data rate detector)와 데이터율 보정회로(data rate corrector)를 포함하는 클럭 데이터 복원회로를 제공한다.
상기 기술적 과제를 해결하기 위한 본 발명에 의한 버스트 모드(burst-mode) 클럭 데이터 복원장치는 클럭에 동기된 데이터 처리를 위하여 전송데이터로부터 클럭 정보 및 데이터 정보를 추출하는 버스트 모드(Burst-mode) 클럭 데이터 복원회로(Clock Data Recovery: CDR)에 있어서, 입력데이터의 천이가 발생하게 되면, 클럭주기의 반주기마다 반전신호(Dco)를 생성하고 연속되는 DC입력에 대해서는 상기 반전신호(Dco)는 'high' 값을 유지하는 데이터율 보정회로; 상기 데이터율 보정회로와 직렬로 연결되어 상기 반전신호(Dco)에 의해 동작이 제어되는 게이티드-전압제어발진기(GVCO); 및 상기 반전신호(Dco)로부터 입력데이터율을 검출한 후, 소정비트의 디지털 코드 값을 조정하여 상기 데이터율 보정회로의 지연소자와 상기 게이티드-전압제어발진기(GVCO)의 동작주파수가 입력데이터율과 같아지도록 제어하는 데이터율 검출회로;를 포함하고, 상기 게이티드-전압제어발진기(GVCO), 상기 데이 터율 보정회로의 지연소자 및 상기 데이터율 검출회로는 레퍼런스 PLL(phase locked loop) 루프로부터 출력되는 제어전압(Vcont)를 인가 받는 것을 특징으로 한다.
또한, 상기 데이터율 보정회로는 T/2 지연소자와 XNOR로 구성되며, 주기 2T의 정보를 갖는 프리앰블(preamble) 비트를 이용하여, 주기 T의 정보를 가지는 보정 신호를 만드는 것을 특징으로 한다.
또한, 상기 데이터율 검출회로는 상기 데이터율 보정회로로부터 출력되는 반전신호 (Dco)를 T/2 주기 지연시키는 T/2지연소자; 상기 T/2 지연소자를 통과한 신호(Dk)의 상승에지가 항상 반전신호(Dco)의 'high' 부분을 샘플링하므로, 출력이 'high'가 되는 D 플립플롭; 상기 D 플립플롭으로부터 출력되는 비트(beat) 신호가 'high'인 동안 매 클럭 주기마다 디지털 코드 값을 한 비트씩 증가시키는 양방향 쉬프트 레지스트(BSR); 및 상기 비트(beat) 신호의 상태를 검출하여 lock 신호를 'high'로 유지하여 상기 양방향 쉬프트 레지스트(BSR)로의 클럭 공급을 중단시키는 잠금 검출기(lock detector)를 포함함을 특징으로 한다.
또한, 상기 데이터율 검출 회로는 프리앰블 데이터의 주기성과 수신단의 클럭주기와 비교함으로써, 송신단과 수신단의 데이터율 차이를 검출하고 이를 보정하는 디지털 코드 값을 만들어내는 것을 특징으로 한다.
또한, 상기 디지털 코드는 10비트의 디지털 써모미터(thermometer) 코드로서, 게이티드-전압제어발진기(GVCO)과 T/2 지연소자의 부하 커패시턴스 값을 제어함으로써 두 단위 블록의 동작 주파수를 정밀하게 조정함을 특징으로 한다.
또한, 상기 양방향 쉬프트 레지스트(BSR)는 모두 10개의 블록으로 구성되며, 각 단위 블록은 한 개의 D-플립플롭과 한 개의 MUX로 이루어짐을 특징으로 한다.
또한, 상기 양방향 쉬프트 레지스트(BSR)는 초기 값으로 임의의 T/2 지연 값을 주기 위하여, LSB 5단을 구성하는 플립플롭은 'set'가 가능하도록 설계하고, 나머지 MSB 5단을 구성하는 플립플롭은 'reset'이 가능하도록 설계함을 특징으로 한다.
또한, 상기 게이티드-전압제어발진기는 발진 시점을 제어하는 기능을 갖는 단위 지연소자를 포함함을 특징으로 한다.
이하 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 4a는 본 발명에 의한 주파수 트래킹 기법을 이용한 씨모오스 버스트 모드 클럭 데이터 복원 회로의 블록도를 도시한 것으로, 데이터율 보정회로(bit-rate corrector:410), 데이터율 검출회로(bit-rate detector:420), 제 1 게이티드-전압제어발진기(GVCO1:430), 및 D-플립플롭(440)으로 이루어진다.
레퍼런스 PLL은 위상주파수 검출기(Phase Frequency Detector,PFD:460), 전하펌프(Charge Pump,CP:470)와 루프필터(Loop Filter,LF:480) 및 제 2 게이티드-전압제어발진기(GVCO2:450) 및 나누기 회로(490)로 이루어진다.
위상주파수 검출기(460)은 그 두 입력인 fref과 피드백입력의 위상 차이를 검출하여 두 입력의 위상 차이에 비례하는 두 개의 제어신호를 생성한다.
전하펌프(470)는 위상주파수 검출기의 동작에 의해 생성된 제어신호들로부터, 위상 차이에 비례하는 전류를 생성하여 루프필터에 공급한다.
루프필터(480)는 대개 저역통과필터로 구성되고 전하펌프(470)의 출력에 포함된 고주파 성분을 제거할 뿐 아니라 레퍼런스 PLL의 동기화 특성이나 응답특성을 결정하는데 중요한 역할을 한다. 루프필터(480)의 출력인 제어 전압 Vcont는 데이터율 검출회로(420) 및 T/2 지연소자들에 공급된다.
제 2 게이티드-전압제어발진기(GVCO2:450)의 동작은 제 1 게이티드-전압제어발진기(GVCO1:430)의 동작과 동일하다.
레퍼런스 PLL의 피드백 블록인 나누기 회로(490)은 제 2 게이티드-전압제어발진기(GVCO2:450)의 출력 주파수를 낮추어 주는 역할을 한다.
본 발명의 실시 예에 있어서 나누기 회로(490)는 제 2 게이티드-전압제어발진기(GVCO2:450)의 출력주파수 1GHz를 4로 나누어 250MHz의 주파수를 갖는 신호를 위상주파수검출기(460)로 전달한다.
GVCO1(430)의 T/2 지연소자 및 데이터율 보정회로(410)의 T/2 지연소자는 레퍼런스 PLL의 VCO 제어전압에 의해 제어되므로, 초기 상태의 동작 속도는 수신단 클럭 주파수로 대략적으로(coarse) 결정된다. 데이터가 입력될 경우에는, 데이터율 검출회로(420)에서 송신단의 데이터율을 검출하여 각각의 지연소자의 동작 주파수를 10bit 디지털 코드를 사용하여 정교하게(fine) 조정하게 된다. 디지털 코드값은 지연소자의 부하 커패시턴스를 변화시킴으로써 결국 주파수를 변화시키는 방식이다. 레퍼런스 PLL을 구성하는 GVCO2(450)의 디지털 코드 값은 10bit 중 하위 다섯 bit만 high로 유지하기위해, 3E0(H) = 1111100000(2)로 설정된다.
도 4a의 전체적인 동작 설명은 도 4b의 파형으로 도시하였다.
데이터율 보정회로(bit-rate corrector:410)는 입력 데이터(Din)에 천이가 발생하게 되면 클럭 주기의 반주기마다 반전되는 신호인 Dco를 생성하고, 연속되는 DC 입력에 대해서는'High'값을 유지한다.
게이티드-전압제어발진기(GVCO:430)는 Dco가 'High'인 경우 계속해서 반주기마다 발진하게 되므로, 최종적으로는 출력 클럭(Cout)의 상승 에지는 항상 입력 데이터의 천이 시점에 위치하게 된다. 따라서, 입력 데이터로부터 동기된 클럭의 추출은 latency 없이 한 비트 이내에 이루어지게 된다.
데이터율 검출회로(bit-rate detector:420)는 데이터율 보정회로(410)의 출력(Dco)으로부터 송신단의 데이터 전송율을 검출하고, CDR 루프의 동작 주파수가 이와 송신단의 데이터율과 같아지도록 10 비트의 디지털 코드 값을 조정한다. 10비트의 디지털 코드는 데이터율 보정회로 및 게이티드-전압제어발진기(GVCO1:430)에 있는 T/2 지연소자의 부하 커패시턴스 값을 선형적으로 변화시켜 동작 주파수를 변화시킨다. 이러한 조정 과정은 입력 데이터 패킷의 프리앰블(preamble) 기간 동안만 수행 된다.
또한, PLL(phase locked loop) 루프의 GVCO2(450)와 CDR 루프의 GVCO1(430), 그리고 데이터율 보정회로(410)의 T/2 지연소자(415)는 제어전압(Vcont)이 인가될 경우, 같은 양의 지연 값을 갖도록 하기 위하여 동일한 블록을 사용하였다.
제안된 방식에서는 도 1a와 1c에 보인 기존 방식과는 달리, 데이터율 보정회로(410)와 GVCO1을 직렬로 연결한다. GVCO1(430)의 동작 시점은 Dco를 이용하여 직접 제어하기 때문에, 두 개의 VCO를 병렬로 연결하여 그 동작을 독립적으로 제어하 는 방식에 비해, VCO 간의 부정합 효과가 감소하며, 따라서 복원 클럭의 글리치 문제가 감소하는 장점이 있다.
도 5a는 데이터율 검출회로(bit-rate detector)의 회로도이고, 도 5b는 타이밍도이고, 도 5c는 코드 값의 변화에 따른 동작 주파수의 변화를 그래프로 도시한 것이다.
데이터율 검출회로(420)의 동작은 디지털 방식의 듀티 싸이클 검출회로(duty-cycle detector)의 동작과 유사하다. 입력 데이터 패킷의 초기에 전송되는preamble 데이터는 매 클럭 주기 T 마다 high/low를 반복하는 주기 신호이므로, 주기가 2T인 일종의 클럭 신호로 간주할 수 있다. 이러한 프리앰블(preamble) 신호는 통신 채널에 의한 감쇄양이 high/low 데이터에 대해 동일하므로, 수신단의 preamble 데이터는 50% 듀티를 갖는 클럭 소스와 같다. 따라서 데이터율 검출회로(bit-rate detector:420)는 preamble 데이터의 주기성과 수신단의 클럭주기와 비교함으로써, 송신단과 수신단의 데이터율 차이를 검출하고 이를 보정하는 디지털 코드 값을 만들어낸다.
도 5b에 보인 것처럼, 만일 Dco의 듀티 싸이클이 50%보다 크다면, 이는 T/2 지연소자의 지연 양이 송신단 클럭의 반주기보다 적다는 것을 의미한다. 즉 수신단의 동작 주파수가 송신단의 동작 주파수보다 빠르다는 의미이므로 T/2 지연소자의 부하 커패시턴스를 증가시키는 방향으로 보정 작용이 이루어 져야 한다.
이 경우에는, T/2 지연소자(510)를 통과한 신호(Dk)의 상승에지가 항상 Dco의 'high' 부분을 샘플링하므로, D F/F의 출력(beat)이 'high’가 된다. 양방향 쉬 프트 레지스터(BSR:Bi-directional Shift Register:520)는 beat 신호가 'high'인 동안 매 클럭 주기마다 디지털 코드 값을 한 비트씩 증가시킨다. 이 조정과정은 프리엠블 기간 동안만 수행되는데, 실제 데이터 전송이 시작될 경우, lock detector에서 이 상태를 검출하여 lock 신호를 'high'로 유지하게 되므로 양방향 쉬프트 레지스터(BSR:520)로의 클럭 공급이 중단된다. 따라서 프리앰블(Preamble) 비트가 끝나게 되면 디지털 코드 값은 일정한 값으로 고정되어 더 이상의 전력 소모는 발생하지 않게 된다.
디지털 코드의 변화는 T/2 지연소자 및 제1 GVCO를 구성하는 단위 지연 소자(unit delay cell)의 부하 커패시턴스 값을 변화시킨다. PLL로부터 공급되는 제어 전압(Vcont)은 조정 과정 동안 일정하게 Vref 값으로 유지되므로, 도 5c에 보인 바와 같이, 코드 값의 변화는 단위 지연 소자의 지연 값을 변화시켜 VCO의 특성 곡선을 상/하로 이동시키는 효과가 있기 때문에 궁극적으로는 동작 주파수를 변화시키게 된다.
본 발명에서는 수신단의 클럭 주파수를 1GHz로 가정하였으며, 입력 데이터율은 10% (from 0.9 to 1.1Gbps)의 변화를 허용하였다. CDR 루프의 주파수 조정을 위하여 10비트의 디지털 코드를 사용하였으므로, 요구되는 최소 preamble 비트 수는 5bit이 된다. 이때, 10비트의 디지털 코드로 200Mbps의 범위를 조정하므로, 디지털 코드의 한 비트 변화에 대한 주파수 스텝 간격은 20MHz가 된다. 이로 인하여 CDR 루프가 lock이 된 후에도, 송신단 데이터율과 수신단 데이터율 사이에는 최대 2%의 데이터율 에러가 존재할 수 있다.
도 6은 양방향 쉬프트 레지스트(BSR)에 대한 회로도를 도시한 것이다.
양방향 쉬프트 레지스트(BSR)는 모두 10개의 블록으로 구성되며, 각 단위 블록은 한 개의 D-플립플롭과 한 개의 MUX로 이루어진다. 양방향 쉬프트 레지스트(BSR)는 shift right/left 제어 신호인 'beat'와 클럭 'cb'를 입력으로 하고, 10비트 디지털 코드 'sw[0:9]'를 출력으로 한다. Beat가 'high'인 동안에는 ,'high' 값이 매 클럭마다 한 비트씩 증가하며(shift right), beat가 'low'인 동안은 'high' 값이 한 비트씩 감소(shift left)하므로 써모미터 코드의 생성이 이루어 진다.
초기 값으로 임의의 T/2 지연 값을 주기 위하여 LSB 5단을 구성하는 플립플롭은 'set'이 가능하도록 하였으며, MSB 5단을 구성하는 플립플롭은 'reset'이 가능하도록 설계한다.
본 발명에 의한 CDR은 짧은 프리앰블(preamble) 구간 안에 주파수 보정이 이루어져야 하는데, 이를 위해서는 송신단과 수신단의 클럭 주파수 차이를 비교하고, 이를 보정하는 동작이 빠른 시간 안에 처리되어야 한다.
양방향 쉬프트 레지스트(BSR)는 플립플롭 한 단과 MUX 한 단의 지연만이 존재하므로 고속의 보정 작용이 가능하게 된다. 또한, 바이너리 방식의 카운터는 보정 동작을 위한 디지털 코드의 값이 한꺼번에 여러 비트가 동시에 변할 수 있기 때문에, 부하 커패시턴스의 선형적인 조절을 위해서는 세심한 설계가 요구되는 반면, 본 발명에서 제안한 BSR은 한 번에 이웃한 한 비트의 코드 값만이 변하므로 선형성이 우수하다.
도 7a는 GVCO의 단위 지연소자를 도시한 것으로, 단위 지연소자 내에 발진 시점을 제어하는 기능을 내재하였다.
발진 제어 신호인 데이터 입력은 ga/gab에 인가되고, in/inb에는 다른 지연소자로부터의 클럭이 입력된다. 제어 신호 ga가 ‘high’이면, out 노드가 방전되어 ‘low’로 고정되므로 VCO는 발진을 멈추게 되고, ga가 ‘low’일 경우에는, NMOSFET이 OFF되므로, 일반적인 차동 지연소자로 동작한다.
Vcont 노드에는 루프필터로부터 생성되는 제어 전압이 인가되는데, 전압이 증가할수록 out/outb 노드에 충전된 전하의 방전 속도가 빨라지므로, 지연소자의 지연 양이 감소하게 된다.
공통모드 피드백(Cmfb) 노드에는 단위 지연소자의 출력 전압 공통모드를 제어하기 위한 제어 전압이 공통모드 피드백(Cmfb) 회로로부터 인가된다. 이 제어 전압은 지연소자의 출력전압이 VDD와 공통모드 피드백(Cmfb) 회로에 의해 정해지는 임의의 값 사이에서 변하도록 조정하는 역할을 한다.
도 7b는 발진시점 제어가 가능한 게이티드-전압제어 발진기(GVCO)를 도시한 것이다. GVCO는 도 7a에 보인 단위지연소자 4단과 공통모드 피드백(Cmfb) 회로로 구성된다.
M1~M5는 단위 지연소자의 replica 회로로 구성되며, op-amp와 M4 트랜지스트는 부궤환루프를 구성하여 a1 노드와 a2노드의 전압이 같아지도록 M4 트랜지스트의 게이트 제어전압을 조정한다. 이 제어전압(cmfb)이 4단의 지연소자에 공통으로 인가되므로, 결국 GVCO 클럭의 출력 전압 레벨은 VDD와 ‘a2’ 노드의 전압 레벨로 유지된다. Vcont 노드에는 PLL의 루프필터에서 생성된 제어 전압이 V-I 변환기를 통해 제어 전류로 변환되어 공급된다.
도 2에 설명한 바와 같이, 종래의 버스트 모드(burst-mode) CDR에서는 전송 가능한 최대 DC 데이터 비트 수(
Figure 112004035281153-pat00009
)는 송신단과 수신단의 상대적인 주파수 차이(
Figure 112004035281153-pat00010
)와 입력 데이터 지터(
Figure 112004035281153-pat00011
)에 크게 의존하며, 수학식 3과 같이 표현할 수 있었다.
만일
Figure 112004035281153-pat00012
가 2%이고,
Figure 112004035281153-pat00013
가 0.4UI라면, 데이터 천이 없이 전송 가능한 최대 DC 비트 수는 4bit이 된다. 이는,
Figure 112004035281153-pat00014
= 5bit인 8B10B와 같은 코딩 방식이 이러한 채널 환경에서는 더 이상 유효하지 못함을 의미한다.
본 발명에서 제안된 방식에서는,
Figure 112004035281153-pat00015
가 10%보다 적은 범위 내에서는 CDR 루프의 동작 주파수가 항상 입력 데이터율과 같게 되도록 조정되므로,
Figure 112004035281153-pat00016
는
Figure 112004035281153-pat00017
에 무관하게 입력 지터만의 함수로 표현되며,
Figure 112004035281153-pat00018
가 10%보다 클 경우에는 기존 방식대로 수학식 3을 따른다. 따라서 제안된 CDR의 동작 특성은 수학식 4와 같이 표현될 수 있다.
Figure 112004035281153-pat00019
Figure 112004035281153-pat00020
Figure 112004035281153-pat00021
Figure 112004035281153-pat00022
Figure 112004035281153-pat00023
가 10%보다 적을 경우에는, lock 된 상태에서 한 비트의 디지털 코드에러 에 해당하는 2%의 주파수 스텝이 존재할 수 있으므로, 수학식 3의
Figure 112004035281153-pat00024
항은 수학식 4에서, 최악의 경우를 가정하였을 때, 25비트로 고정된다.
도 8은 기존 방식과 본원발명에 의해 제안된 방식에서
Figure 112004035281153-pat00025
및
Figure 112004035281153-pat00026
변화에 따른
Figure 112004035281153-pat00027
의 영향을 그래프로 도시한 것이다.
만일
Figure 112004035281153-pat00028
가 10%보다 크다면, 본원발명의 CDR의
Figure 112004035281153-pat00029
는 기존 방식의
Figure 112004035281153-pat00030
곡선을
Figure 112004035281153-pat00031
축으로 10%만큼 이동시킨 것과 같게 되며, 이는
Figure 112004035281153-pat00032
측면에서 10% 향상된 성능을 보여준다. 만일
Figure 112004035281153-pat00033
가 10%보다 적을 경우에는, 본원발명에서 제안된 방식의
Figure 112004035281153-pat00034
는 디지털 코드의 한 비트 변화에 대응하는 주파수 스텝으로 인해, 고정된 데이터율 에러(2%)를 갖게 된다.
본원발명에 의한 CDR에서는, 데이터율 조정 범위와 프리앰블 비트 수를 설계에서 쉽게 조정이 가능하므로, 이러한 고정된 데이터율 에러는 쉽게 줄일 수 있다. 만일, preamble 비트 수가 제한될 경우에는 데이터율 조정 범위와 주파수 스텝 사이에는 trade-off가 존재하게 된다. 즉, 제한된 preamble을 사용하여 넓은 범위의 데이터율 차이를 보상하기 위해서는 그만큼 주파수 스텝이 커지게 되는 단점이 존재한다.
본원발명에 의한 버스트 모드(burst-mode) 클럭 데이터 복원회로는 0.25㎛ CMOS공정을 사용하여 설계되었으며, 전력소모 및 칩 면적은 각각 40㎽, 520㎛×190㎛였다. 기존 방식과 비교하였을 때, 데이터율 검출회로(bit-rate detector)의 추가로 인해 칩 면적은 67% 증가하였으나, 추가된 데이터율 검출회로가 CDR 루프가 lock된 후에는 동작하지 않으므로 전력소모에는 기여하지 않았다.
이상으로, 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의하면, CDR 블록을 구성하는 GVCO 및 지연소자의 동작 주파수가 입력 데이터의 데이터율과 같게 되도록 조정함으로써 데이터율 차이로 인한 지터(jitter) 누적 문제가 기존방식에 비해 완화되며, 등가적으로는 최대 전송 가능한 DC 비트 수에 대한 입력 지터의 영향도 완화시킨다.
또한, 독립적으로 동작하던 병렬 구조의 두 개의 VCO 구조 대신에, 하나의 VCO를 이용한 직렬 구조로 CDR을 구현함으로써, 오픈 루프로 동작하는 두 VCO간의 부정합에 의한 효과를 완화하였다.

Claims (19)

  1. 클럭에 동기된 데이터 처리를 위하여 전송데이터로부터 클럭 정보 및 데이터 정보를 추출하는 버스트 모드(Burst-mode) 클럭 데이터 복원회로(Clock Data Recovery: CDR)에 있어서,
    입력데이터의 천이가 발생하게 되면, 상기 클럭의 반주기마다 반전신호(Dco)를 생성하고 연속되는 DC입력에 대해서는 상기 반전신호(Dco)는 'High' 값을 유지하는 데이터율 보정회로;
    상기 데이터율 보정회로와 직렬로 연결되어 상기 반전신호(Dco)에 의해 동작이 제어되는 제 1게이티드-전압제어발진기(GVCO); 및
    상기 반전신호(Dco)로부터 입력데이터율을 검출한 후, 소정비트의 디지털 코드 값을 조정하여 상기 데이터율 보정회로의 지연소자와 상기 게이티드-전압제어발진기(GVCO)의 동작주파수가 입력데이터율과 같아지도록 제어하는 데이터율 검출회로;를 포함하고,
    상기 제 1게이티드-전압제어발진기(GVCO), 상기 데이터율 보정회로의 지연소자 및 상기 데이터율 검출회로는 PLL(phase locked loop)로부터 출력되는 제어전압(Vcont)를 인가 받는 것을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치.
  2. 제1항에 있어서, 상기 데이터율 보정회로는
    지연소자와 논리 게이트로 구성되며, 상기 클럭의 주기에 관한 정보를 갖는 이진정보를 이용하여, 보정 신호를 만드는 것을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치.
  3. 제 2항에 있어서, 상기 지연회로는 상기 클럭의 주기의 반(T/2)에 해당하는 시간만큼 그 입력신호를 지연시키는 것을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치.
  4. 제 2항에 있어서, 상기 논리게이트는 익스클루시브 노어(Exclusive NOR:XNOR) 기능을 수행하는 것을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치.
  5. 제 2항에 있어서 상기 클럭의 주기에 관한 상기 정보는 상기 클럭 주기의 두 배인 것을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치.
  6. 제 2항에 있어서 상기 보정 신호는 상기 클럭의 주기와 같은 주기를 갖는 것을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치.
  7. 제1항에 있어서, 상기 데이터율 검출회로는
    상기 데이터율 보정회로로부터 출력되는 반전신호 (Dco)를 상기 클럭의 주기 의 반을 지연시키는 T/2지연소자;
    상기 T/2 지연소자를 통과한 신호(Dk)의 상승에지가 항상 반전신호(Dco)의 'high' 또는 'low' 부분을 샘플링하여, 출력이 'high' 또는 'low'가 되는 플립플롭;
    상기 플립플롭으로부터 출력되는 비트(beat) 신호가 'high'인 동안 매 클럭 주기마다 디지털 코드 값을 한 비트씩 증가시키는 쉬프트 레지스터(BSR); 및
    상기 비트(beat) 신호의 상태를 검출하여 lock 신호를 'high'로 유지하여 상기 쉬프트 레지스트(BSR)로의 클럭 공급을 중단시키는 잠금 검출기(lock detector)를 포함함을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치.
  8. 제 7항에 있어서, 상기 플립플롭은 D 타입의 플립플롭인 것을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치.
  9. 제 7항에 있어서, 상기 쉬프트 레지스터는 양방향으로 쉬프팅 기능을 가진 레지스터 인 것을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치.
  10. 제 7항에 있어서, 상기 데이터율 검출 회로는
    프리앰블 데이터의 주기성과 수신단의 클럭주기와 비교함으로써, 송신단과 수신단의 데이터율 차이를 검출하고 이를 보정하는 디지털 코드 값을 만들어내는 것을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치.
  11. 제 10항에 있어서, 상기 디지털 코드는
    복수 비트의 디지털 써모미터(thermometer) 코드로서, 제 1게이티드-전압제어발진기(GVCO)과 T/2 지연소자의 부하 커패시턴스 값을 제어함으로써 두 단위 블록의 동작 주파수를 정밀하게 조정함을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치.
  12. 제 7항에 있어서, 상기 쉬프트 레지스트(BSR)는
    복수 개의 블록으로 구성되며, 각 단위 블록은 한 개의 D-플립플롭과 한 개의 MUX로 이루어짐을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치.
  13. 제 7항 또는 제 12항에 있어서, 상기 쉬프트 레지스트(BSR)는
    초기 값으로 클럭신호의 반주기인 T/2 지연 값을 주기 위하여, LSB 5단을 구성하는 플립플롭은 'set'가 가능하도록 설계하고, 나머지 MSB 5단을 구성하는 플립플롭은 'reset'이 가능하도록 설계함을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치.
  14. 제1항에 있어서, 상기 제 1 게이티드-전압제어발진기(GVCO)는
    발진 시점을 제어하는 기능을 갖는 단위 지연소자를 포함함을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치.
  15. 제 1항에 있어서, 상기 데이터율 보정회로와 상기 제 1 게이티드-전압제어발진기는 직렬로 연결된 것을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치.
  16. 제 1항에 있어서, 상기 PLL은 위상주파수 검출기, 루프필터, 전하펌프 및 제 2 게이티드-전압제어발진기 및 클럭신호의 사분의 일에 해당하는 시간만큼 지연시키는 지연소자(T/4)를 포함하는 것을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치.
  17. 제 16항에 있어서, 상기 전하펌프와 상기 제 2 게이티드-전압제어발진기는 직렬로 연결된 것을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치.
  18. 제 1항 또는 제 16항에 있어서, 상기 제 1 게이티드-전압제어발진기와 상기 제 2 게이티드-전압제어발진기는 차동입력(differential input)을 갖는 증폭기 인 것 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치.
  19. 제 1항 또는 제 16항에 있어서, 상기 제 1 게이티드-전압제어발진기와 상기 제 2 게이티드-전압제어발진기의 바이어스 전압은 공통모드 피드백(common mode feedback)에 의해 발생되는 전압인 것 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치.
KR1020040062078A 2004-08-06 2004-08-06 주파수 트래킹 기법을 이용한 씨모오스 버스트 모드 클럭데이터 복원 회로 KR100603180B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040062078A KR100603180B1 (ko) 2004-08-06 2004-08-06 주파수 트래킹 기법을 이용한 씨모오스 버스트 모드 클럭데이터 복원 회로
US11/148,761 US7522686B2 (en) 2004-08-06 2005-06-09 CMOS burst mode clock data recovery circuit using frequency tracking method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040062078A KR100603180B1 (ko) 2004-08-06 2004-08-06 주파수 트래킹 기법을 이용한 씨모오스 버스트 모드 클럭데이터 복원 회로

Publications (2)

Publication Number Publication Date
KR20060013206A KR20060013206A (ko) 2006-02-09
KR100603180B1 true KR100603180B1 (ko) 2006-07-20

Family

ID=35758892

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040062078A KR100603180B1 (ko) 2004-08-06 2004-08-06 주파수 트래킹 기법을 이용한 씨모오스 버스트 모드 클럭데이터 복원 회로

Country Status (2)

Country Link
US (1) US7522686B2 (ko)
KR (1) KR100603180B1 (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7542533B2 (en) * 2005-07-07 2009-06-02 Agere Systems Inc. Apparatus and method for calibrating the frequency of a clock and data recovery circuit
US8243869B2 (en) * 2006-11-28 2012-08-14 Broadlight Ltd. Burst mode clock and data recovery circuit and method
JP2008167312A (ja) * 2006-12-28 2008-07-17 Fujitsu Ltd 光信号受信装置
KR101266067B1 (ko) 2007-01-12 2013-05-22 삼성디스플레이 주식회사 클럭 임베디드 신호를 이용한 직렬 통신 방법 및 장치
JP5103940B2 (ja) * 2007-02-28 2012-12-19 横河電機株式会社 クロック再生装置
JP2008235985A (ja) * 2007-03-16 2008-10-02 Ricoh Co Ltd クロックデータリカバリー回路及び通信装置
US8228126B2 (en) * 2007-04-19 2012-07-24 Mediatek Inc. Multi-band burst-mode clock and data recovery circuit
KR100885888B1 (ko) 2007-05-16 2009-02-26 삼성전자주식회사 클록-데이터 복원 회로, 이를 포함하는 멀티-포트 수신기및 클록-데이터 복원 방법
US7929654B2 (en) 2007-08-30 2011-04-19 Zenko Technologies, Inc. Data sampling circuit and method for clock and data recovery
US7692501B2 (en) * 2007-09-14 2010-04-06 Intel Corporation Phase/frequency detector and charge pump architecture for referenceless clock and data recovery (CDR) applications
US20090119621A1 (en) * 2007-11-06 2009-05-07 Jordi Cortadella Variability-Aware Asynchronous Scheme for Optimal-Performance Delay Matching
TW201010282A (en) * 2008-08-29 2010-03-01 Jin-Cheng Huang Input signal reconstruction circuit and data reception system using the same
US8363771B2 (en) * 2008-11-05 2013-01-29 Thine Electronics, Inc. Transmission device, receiving device and communication system
TWI398151B (zh) * 2009-04-17 2013-06-01 Univ Nat Taiwan 資料時脈回復電路
TWI406504B (zh) * 2010-12-30 2013-08-21 Sunplus Technology Co Ltd 利用過取樣的資料回復裝置及其方法
US9237003B1 (en) * 2011-08-05 2016-01-12 Juniper Networks, Inc. Digital bit insertion for clock recovery
US9124413B2 (en) * 2011-10-26 2015-09-01 Qualcomm Incorporated Clock and data recovery for NFC transceivers
TWI459721B (zh) * 2012-01-03 2014-11-01 Global Unichip Corp 閘式電壓控制振盪器與時脈資料回復電路
US9077349B2 (en) * 2012-02-21 2015-07-07 Qualcomm Incorporated Automatic detection and compensation of frequency offset in point-to-point communication
US9197249B2 (en) * 2012-10-09 2015-11-24 Nec Laboratories America, Inc. Adaptive LDPC-coded multidimensional spatial-MIMO multiband generalized OFDM
TWI477081B (zh) * 2012-11-30 2015-03-11 Univ Nat Taiwan 頻率追蹤電路及其方法
US9312865B2 (en) 2013-12-05 2016-04-12 Samsung Display Co., Ltd. Bimodal serial link CDR architecture
US9673826B2 (en) * 2015-03-11 2017-06-06 Kabushiki Kaisha Toshiba Receiving device
CN106059723B (zh) * 2016-08-03 2023-04-07 索尔思光电（成都）有限公司 信号产生装置和方法、误码测试仪和方法
JP6640696B2 (ja) * 2016-10-20 2020-02-05 キオクシア株式会社 インターフェースシステム
US11233596B2 (en) * 2018-07-12 2022-01-25 Ayar Labs, Inc. Optical multiplexer/demultiplexer module and associated methods
US10630461B2 (en) 2018-09-18 2020-04-21 Samsung Display Co., Ltd. Efficient frequency detectors for clock and data recovery circuits
CN114257248B (zh) * 2021-11-25 2023-05-09 电子科技大学 一种低翻转率的移位寄存器型串并转换电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950024435A (ko) * 1994-01-03 1995-08-21 엘리 웨이스 동기신호 발생 방법 및 장치, 주기적 신호 발생 방법 및 장치
KR0152220B1 (ko) * 1995-11-16 1998-11-02 양승택 연속 및 버어스트 모드 위성통신 복조를 위한 단일 칩 클럭복원기
JPH114219A (ja) 1997-06-13 1999-01-06 Oki Electric Ind Co Ltd 電圧制御遅延回路、直接位相制御型電圧制御発振器、クロック／データ再生回路及びクロック／データ再生装置
KR20020090243A (ko) * 2001-05-24 2002-12-02 최우영 데이터 및 클럭 복원회로

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5400370A (en) * 1993-02-24 1995-03-21 Advanced Micro Devices Inc. All digital high speed algorithmic data recovery method and apparatus using locally generated compensated broad band time rulers and data edge position averaging
US5418496A (en) * 1994-02-07 1995-05-23 Motorola, Inc. Serial data clock recovery circuit using dual oscillator circuit
US6208183B1 (en) * 1999-04-30 2001-03-27 Conexant Systems, Inc. Gated delay-locked loop for clock generation applications
US6259326B1 (en) * 1999-08-24 2001-07-10 Agere Systems Guardian Corp. Clock recovery from a burst-mode digital signal each packet of which may have one of several predefined frequencies
US6731667B1 (en) * 1999-11-18 2004-05-04 Anapass Inc. Zero-delay buffer circuit for a spread spectrum clock system and method therefor
KR20010000854A (ko) * 2000-10-23 2001-01-05 홍성용 버스트 모드 광 클럭 재생기
US7010077B1 (en) * 2000-11-20 2006-03-07 Agere Systems Inc. Gated clock recovery circuit
JP4158465B2 (ja) * 2002-09-10 2008-10-01 日本電気株式会社 クロック再生装置、および、クロック再生装置を用いた電子機器
KR100467322B1 (ko) * 2002-09-18 2005-01-24 한국전자통신연구원 버스트 모드 클럭신호 재생장치 및 방법
US7242739B2 (en) * 2003-06-12 2007-07-10 Lucent Technologies Inc. Method and apparatus for multiphase, fast-locking clock and data recovery
US7068113B2 (en) * 2004-04-01 2006-06-27 Agere Systems Inc. Burst mode clock and data recovery frequency calibration
US7436920B2 (en) * 2004-06-17 2008-10-14 Matisse Networks Burst mode receiver based on charge pump PLL with idle-time loop stabilizer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950024435A (ko) * 1994-01-03 1995-08-21 엘리 웨이스 동기신호 발생 방법 및 장치, 주기적 신호 발생 방법 및 장치
KR0152220B1 (ko) * 1995-11-16 1998-11-02 양승택 연속 및 버어스트 모드 위성통신 복조를 위한 단일 칩 클럭복원기
JPH114219A (ja) 1997-06-13 1999-01-06 Oki Electric Ind Co Ltd 電圧制御遅延回路、直接位相制御型電圧制御発振器、クロック／データ再生回路及びクロック／データ再生装置
KR20020090243A (ko) * 2001-05-24 2002-12-02 최우영 데이터 및 클럭 복원회로

Also Published As

Publication number Publication date
US7522686B2 (en) 2009-04-21
KR20060013206A (ko) 2006-02-09
US20060031701A1 (en) 2006-02-09

Similar Documents

Publication Publication Date Title
KR100603180B1 (ko) 주파수 트래킹 기법을 이용한 씨모오스 버스트 모드 클럭데이터 복원 회로
US6285726B1 (en) 10/100 mb clock recovery architecture for switches, repeaters and multi-physical layer ports
US7672416B2 (en) High-speed serial transceiver with sub-nominal rate operating mode
US7203260B2 (en) Tracked 3X oversampling receiver
EP1389382B1 (en) Method and apparatus for variable bit rate clock recovery
US10892763B1 (en) Second-order clock recovery using three feedback paths
Kocaman et al. An 8.5–11.5-Gbps SONET transceiver with referenceless frequency acquisition
Yang et al. A 155.52 Mbps-3.125 Gbps continuous-rate clock and data recovery circuit
US7929654B2 (en) Data sampling circuit and method for clock and data recovery
US7081583B2 (en) Digitally controllable oscillator
US8811557B2 (en) Frequency acquisition utilizing a training pattern with fixed edge density
US7532645B1 (en) Receiver operable to receive data at a lower data rate
US7826581B1 (en) Linearized digital phase-locked loop method for maintaining end of packet time linearity
Lee An estimation approach to clock and data recovery
EP1547296B1 (en) System and method for transferring data among transceivers substantially void of data dependent jitter
Terada et al. Jitter-reduction and pulse-width-distortion compensation circuits for a 10Gb/s burst-mode CDR circuit
CA2774482C (en) Data sampling circuit and method for clock and data recovery
Tan Design of noise-robust clock and data recovery using an adaptive-bandwidth mixed PLL/DLL
KR20060106552A (ko) Ｃｄｒ 회로 및 ｐｌｌ 회로
Lee et al. Burst mode packet receiver using a second order DLL
US20020130725A1 (en) Jitter clean-up circuit for communications applications
Kwon et al. A fully digital semirotational frequency detection algorithm for Bang–Bang CDRs
KR20080051662A (ko) 데이터 속도의 1/4 주파수 클럭을 사용하는 고속의 클럭 및데이터 복원 회로 및 방법
EP1386441B1 (en) Receiver with recovery circuit using oversampling and majority decision
US12095894B2 (en) Clock recovery with loop delay cancellation

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090709

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee