KR20060106552A

KR20060106552A - Ｃｄｒ 회로 및 ｐｌｌ 회로

Info

Publication number: KR20060106552A
Application number: KR1020050055140A
Authority: KR
Inventors: 우종관; 김수환
Original assignee: 재단법인서울대학교산학협력재단
Priority date: 2005-04-06
Filing date: 2005-06-24
Publication date: 2006-10-12
Also published as: KR100707230B1

Abstract

일반적으로 많이 사용되고 있는 CDR 은 이해가 쉽고 구현이 간단하다는 장점을 가지고 있다. 이것의 동작은 외부 클럭에 의해 원하는 주파수를 만들어낸 후 그것을 데이터와 비교하여 데이터의 중간에 클럭의 경계가 오도록 phase를 조절하여, 데이터를 복원하게 된다. 이러한 구조는 Coarse Loop에서 Fine Loop으로 전환을 할 때, Bandwidth의 문제로 인해 바뀌면 안 되는 주파수가 변하게 된다는 단점을 가지고 있다. 즉, Bandwidth가 넓으면, Phase 뿐만 아니라, 주파수도 변하게 되는 문제점을 가지게 된다. 이를 방지하기 위해서 Loop Filter를 따로 두거나, VCO를 두 개 두기도 하는데, 이 경우 Size가 커지고 Mismatch의 문제가 생긴다. 또한, Coarse Loop에서 Fine Loop의 전환을 위해서 Lock Detector를 두게 되는데, PLL의 Acquisition time으로 인하여 첫 번째 주기의 lock은 fail이 된다. 따라서 CDR의 lock time이 길어지게 되고, 이를 막기 위해 Lock Detector의 count 수를 줄이게 되면 주어진 주파수의 spec을 맞추지 못하게 된다.

이러한 CDR의 문제를 해결하기 위하여 제안하는 방법은 다음과 같다.

첫째, 기존 Lock Detector를 변형하여 lock 신호를 미리 예측할 수 있는 신호를 발생시키고 이를 이용하여 Lock Detector가 판별할 수 있는 클럭의 PPM spec은 유지한 채로 CDR의 lock time을 줄인다.

둘째, lock 신호를 미리 예측하는 신호를 이용하여, loop bandwidth를 점진적으로 조절하여 coarse loop 에서 fine loop으로 전환 시 주파수가 변하는 일이 없도록 하고 jitter 특성을 좋게 한다. 이러한 bandwidth를 조절하는 방법에는 전류 펌프의 전류량을 조절하는 것과, 저항 및 Capacitor를 조절하는 방법이 있으며 CDR에서 lock 신호를 예측하는 신호를 발생시키는 Lock Detector와 이 예측된 신호를 이용한 방법은 새로운 방법이며, PLL, CDR 모두에서 적용될 수 있는 방법이다.

특히, loop filter내의 capacitor의 capacitance를 동적으로 조절하여 loop bandwidth를 조절하고 결과적으로 stability를 좋아지게 하는 방법은 구현하기가 상대적으로 쉽다는 장점을 가지고 있다. 여기서는 이 세가지 요소 모두를 고려한 CDR의 구현이 목표이며, 이것은 독립적으로 적용될 수도 있고, 유기적으로 연관시켜 만들 수도 있다.

PLL, CDR, 전하펌프, Lock Detector

Description

ＣＤＲ 회로 및 ＰＬＬ 회로{CDR Circuit and PLL Circuit}

도 1은 일반적인 구조의 CDR을 도시한 블록도,

도 2는 일반적인 직렬 송신기 구조를 도시한 블록도,

도 3은 일반적인 수신기 구조를 도시한 블록도,

도 4는 전하펌프를 사용한 PLL 회로를 도시한 블록도,

도 5는 도 4의 회로에서 VCO의 특성 곡선을 나타낸 그래프,

도 6은 도 4의 전하펌프의 일실시예를 나타낸 블록도 및 그 타이밍도,

도 7은 도 4의 PLL 회로를 도식화한 블록도,

도 8은 도 4의 루프 필터의 일실시예를 도시한 회로도,

도 9는 2중 루프 구조의 CDR을 도시한 블록도,

도 10은 도 9의 루프 필터의 일실시예를 도시한 회로도,

도 11은 본 발명의 사상에 따른 루프 필터의 일실시예를 도시한 회로도,

도 12는 본 발명의 사상에 따른 루프 필터의 다른 실시예를 도시한 회로도,

도 13은 본 발명의 사상에 따른 루프 필터의 원리를 설명하기 위한 회로도,

도 14는 도 13에 사용되는 모스 커패시터의 구조를 도시한 단면도,

도 15는 본 발명의 사상에 따른 전하펌프의 일실시예를 도시한 회로도,

도 16은 본 발명의 사상에 따른 락-예측부의 일실시예를 도시한 회로도.

본 발명은 클럭/데이터 복원회로에 관한 것으로, 특히, 입력데이터에 주파수 및 위상을 세팅하는 클럭/데이터 복원회로에 관한 것이다. 또한, 상기 클럭/데이터 복원회로에 사용되는 PLL 회로에 관한 것이다.

반도체 공정 기술의 발달에 의하여, 한 개의 칩 내부에서 처리할 수 있는 정보의 양은 기하급수적으로 증가하고 있다. 예를 들어, 현재 많이 쓰이는 펜티엄(Pentium) 프로세서의 경우, 수천만 개의 트랜지스터가 집적되어 있으며, 3.2GHz의 클럭으로 동작한다. 하지만, 제한된 핀 수와 PCB 나 케이블 등의 열악한 채널 환경으로 인하여, 칩이 외부 시스템과 데이터를 주고 받는 양은 이러한 칩 내부의 데이터 처리량을 따라가지 못하는 실정이다. 그래서 현재에 이르러서 전체 시스템의 동작 속도를 결정시키는 것은 칩 내부의 동작 속도가 아니라, 칩 간의 채널 대역폭이다.

이러한 이유로 칩 간의 고속의 데이터 송수신기를 개발하는 연구가 활발하게 이루어져 왔다. 데이터 송수신기에서 많은 양의 데이터를 보내기 위해서는 두 가지 방법이 존재한다. 한 가지 방법은 전송 채널의 수를 늘려서 전체 데이터 대역폭을 늘리는 병렬 전송 단위를 증가시키는 방식이며, 다른 방법은 하나의 채널을 통해 고속으로 데이터를 전송하는 방법이다. 병렬 전송 단위를 증가시키는 경우, 칩에 제한되어 있는 핀을 많이 쓴다는 제약이 있다. 이외에도, 데이터를 여러 채널을 통해 보내고 다른 채널을 통해 클럭을 보내게 된다. 송신부에서 데이터들을 같은 시간에 보냈다고 할지라도, 각 채널 간의 미스매치(mismatch)로 인하여 각각의 신호들이 수신부에 도착하는 시간이 달라지게 되고, 이로 인하여 데이터 복원을 위한 타이밍 마진(timing margin)이 줄어드는 단점이 있다. 직렬 전송의 경우는, 병렬 전송에서의 타이밍 마진이 줄어드는 단점을 해결하기 위하여, 단 하나의 채널을 이용하여 고속의 데이터를 클럭과 함께 전송한다. 따라서 클럭을 다른 채널을 이용하여 따로 전송하지 않기 때문에, 수신기는 받은 데이터 스트림을 이용하여 클럭을 복원하고, 이 클럭을 이용하여 다시 데이터 스트림를 샘플링하여 데이터를 복원하게 된다. 이러한 데이터 통신이 응용되는 분야에서 PC 와 네트워크 분야가 대표적이다. 이러한, 직렬 전송을 함에 있어서, 수신단에는 클럭/데이터 복원 회로(clock and data recovery : CDR) 이라는 블록을 사용하게 되는데, 이 클럭/데이터 복원 회로의 원리는 다음과 같다.

도 1의 송신기에서 보낸 데이터가 채널을 통해서 전달되어 도 2의 수신기가 받게 된다. 채널은 대부분 대역폭이 제한되어 있기 때문에, 고속으로 데이터를 보낼 경우, 수신기에서 받는 파형은 어느 정도 왜곡이 된 파형이다. 수신기는 받은 파형들을 바탕으로 클럭을 복원하고, 이 클럭을 이용하여 데이터를 복원하는 역할을 한다. 상기 CDR 회로는 클럭 및 데이터를 복원하는데 있어서 매우 중요한 역할 을 하게 되는데, 이 부분을 잘 설계하는 것이 직렬 전송의 경우 매우 중요한 품질 파라미터가 된다. 현재에는 이를 위하여 PLL(Phase Locking Loop) 회로 원리를 이용한 구조를 사용하고 있다.

도 3에 도시한 바와 같이, 일반적인 PLL 회로는 위상 검출기 및 전압 제어 발진기를 포함한다. 상기 위상 검출기에서는 복원된 클럭과 입력되는 기준 클럭과의 위상 관계를 알아내어, 이 위상 관계에 따라 전하 펌프에서 적당한 전류를 루프 필터로 보내어 전압 제어 발진기의 컨트롤 전압을 바꾸게 된다. 상기 전압 제어 발진기는 그 발진 주파수가 컨트롤 전압에 비례하는 클럭을 생성하고, 다시 이 수정 생성되는 클럭과 다음 번에 입력되는 기준 클럭과 위상을 검사한다. 이러한 피드백에 의해 전압제어 발진기의 출력인 복원된 클럭과 들어오는 데이터는 그 위상이 일치하게 된다.

도 4는 종래기술에 따라 일반적으로 널리 사용되고 있는 CDR 회로의 구조를 도시하고 있다. 이것은 이해가 쉽고 구현이 간단하다는 장점을 가지고 있다. 상기 CDR 회로의 동작은 외부 클럭에 의해 원하는 주파수를 만들어낸 후 그것을 데이터와 비교하여 데이터의 중간에 클럭의 에지(edge)가 오도록 위상(phase)을 조절하여, 데이터를 복원하게 된다. 이를 위해 매크로(macro) 범위에서 주파수를 일치시키는 커스 루프(Coarse Loop)와 마이크로(micro) 범위에서 위상까지 일치시키는 파인 루프(Fine Loop)를 구비한다.

상기 종래기술에 따른 이중 루프 구조의 단점은 바로 커스 루프에서 파인 루프로 전환될 때, 대역폭(Bandwidth)의 문제로 인해 바뀌면 안 되는 주파수가 변하 게 된다는 것이다. 특히 커스 루프의 대역폭(Bandwidth)이 넓으면, 위상 뿐만 아니라, 주파수도 쉽게 변하게 되는 문제점을 가지게 된다. 이를 방지하기 위해서 로우패스필터(LPF)를 따로 두거나, 전압 제어 발진기(VCO)를 두 개 두기도 하는데, 이 경우 칩 사이즈가 커지며, 미스매치 제거가 복잡해지는 부작용이 발생한다.

한편, 커스 루프에서 파인 루프의 전환을 위해서 락 탐지기(Lock Detector)를 두게 되는데, PLL 회로의 포착 타임(Acquisition time)으로 인하여 첫 번째 주기의 lock은 페일(fail)이 된다. 따라서, CDR 회로의 락 타임(lock time)이 길어지게 되는 문제점도 있다. 이를 막기 위해 락 탐지기(Lock Detector)의 카운트 수를 줄이게 되면, 오히려 주어진 주파수의 규격(spec)을 맞추지 못하게 된다.

이는 입력데이터는 클럭이 아닌 변동하는 데이터값이므로, 클럭 주기마다 천이(transition)가 발생하지 않는 바, 위상/주파수 검출기(PFD)로 정확한 위상 및 주파수를 맞추려고 시도하면 연속데이터 부분에서는 주파수가 다시 감소하는 등 출력주파수에 리플(ripple)이 심하게 발생하여 위상/주파수 검출기(PFD) 만으로는 위상과 주파수를 정확히 맞출 수 없기 때문이다. 그리고, 위상 검출기(PD)는 비교하는 양 신호가 어느 정도 주파수가 유사해야만 동작이 가능하기 때문에 입력데이터의 주파수를 판단할 수 없는 초기상태에서는 사용이 불가능하기 때문이다.

본 발명은 상기 문제점들을 해결하기 위하여 안출된 것으로서, 대역폭에 따라 추출 주파수의 변동이 발생하지 않는 CDR 회로를 제공하는데 그 목적이 있다.

또한, 본 발명은 칩 사이즈를 줄일 수 있으며, 미스매치를 방지할 수 있는 CDR 회로를 제공하는데 다른 목적이 있다.

또한, 본 발명은 락 타임을 줄일 수 있는 CDR 회로를 제공하는데 또 다른 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 CDR 회로는, 발진 클럭을 광범위에서 소정의 목표 주파수에 소정 오차내 범위로 일치시키기 위한 커스 루프; 및 상기 커스 루프에서 획득한 주파수를 가지는 발진 클럭을 수신 데이터 신호와 주파수 및 위상을 일치시키기 위한 파인 루프; 및 상기 발진 클럭이 상기 커스 루프에서 상기 목표 주파수에 도달한 정도에 따라 활성화되는 루프를 선택하고, 상기 커스 루프 및 파인 루프를 구성하는 루프 필터의 대역폭을 조절하기 위한 락/프리락 검출기를 포함하는 것을 특징으로 한다.

이해를 돕기 위해, 본 발명을 설명하기에 앞서 직렬 송수신기의 구조 및 윈리에 대하여 상세히 설명하겠다.

직렬 데이터 송수신기는 일반적으로 송신기에서 데이터 스트림을 직렬화 시킨 후에 구동기를 통하여 채널에 신호를 실어주면, 수신기에서는 채널을 통하여 전송된 신호를 이용하여, 클럭과 데이터를 같이 복원하는 관계를 가진다. 채널에 따라 대역폭이 제한이 되어 있으며 지터(Jitter)와 노이즈도 존재하기 때문에 수신기 에 보이는 신호의 파형은 왜곡이 된다. 수신기는 이 왜곡된 파형으로부터 원래의 신호를 복원하는 기능을 하게 된다. 송신기 구조의 일실시예를 도 1에 도시하였고, 수신기 구조의 일실시예를 도 2에 도시하였다.

도 1에 도시한 구조의 송신기는, PLL을 통하여 1.25GHz 클럭이 생성되며, 이 클럭을 이용하여 10:1 MUX에서 10개의 125MHz의 데이터를 시분할 방식을 이용하여 1.25GHz 데이터로 직렬화 시킨다. 구동기(Driver)에서는 이신호를 채널에 실어주는 역할을 하게 된다. 송신기 앞단의 패턴 발생기(Pattern Generator)는 랜덤한 신호를 발생시켜서 수신기에서 비트 에러 레이트(Bit Error Rate : BER)을 체크하는데 이용된다.

도 2에 도시한 구조의 수신기는, 송신기에서 보낸 데이터를 채널을 통해서 전달받게 된다. 채널은 대부분 대역폭이 제한되어 있기 때문에, 고속으로 데이터를 보낼 경우, 수신기에서 받는 파형은 어느 정도 왜곡이 된 파형이다. 수신기는 받은 파형들을 바탕으로 클럭을 복원하고, 이 클럭을 이용하여 데이터를 복원하는 역할을 수행한다. 이를 위하여 PLL(Phase Locked Loop) 회로 원리를 CDR 회로에 사용한다. CDR 회로는 데이터를 받으면 바로 동작하는 것이 아니라, 수신 데이터 신호와 내부 수신 동작 클럭을 동기화시키기 위해 일정한 트래킹(Tracking) 시간이 지나야 정상적인 수신 동작을 수행한다.

PLL(Phase Locked Loop) 회로는 레퍼런스 클럭(reference clock)과 주파수, 위상차가 같은 클럭을 출력하는 회로이다. PLL은 일반적으로 위상-주파수 탐지기(Phase Frequency Detector : PFD), 전하 펌프(Charge Pump : CP), 루프 필터(Loop Filter : LF), 전압제어 발진기(Voltage Controlled Oscillator : VCO)로 이루어지며, 레퍼런스 클럭보다 더 높은 주파수가 필요할 경우에 분주기(Divider)가 포함된다. 일반적인 PLL 회로의 구조를 도 3에 도시하였다.

도시한 위상-주파수 탐지기(PFD)는, 레퍼런스 클럭과 분주기(Divider)의 출력으로 나오는 분주 클럭(divided clock)의 주파수와 위상을 비교하여, 업-신호(up signal) 또는 다운-신호(down signal)을 출력한다. 업-신호(up signal)는 분주 클럭(divided clock)이 레퍼런스 클럭(reference clock) 보다 느릴 때, 전압제어 발진기의 발진 클럭이 좀 더 빨라지도록 하고, 다운-신호(down signal)는 분주 클럭(divided clock)이 레퍼런스 클럭(reference clock) 보다 빠를 때, 전압제어 발진기(VCO)가 좀 더 느리게 발진하도록 한다. 즉, 전압제어 발진기(VCO)는 제어 전압(control voltage)에 따라 높은 주파수를 출력하거나 낮은 주파수를 출력하므로, 업-신호(up signal)는 전하 펌프(CP)와 루프 필터(LF)를 거치면서 전압제어 발진기(VCO)의 제어 전압을 높여주는 역할을 하여, 전압제어 발진기(VCO)가 보다 높은 주파수를 출력 하게 한다. 반면, 다운-신호(down signal)는 전하펌프(CP)와 루프 필터(LF)를 거치면서 전압제어 발진기(VCO)의 제어 전압을 낮춰주는 역할을 하여 전압제어 발진기(VCO)가 보다 낮은 주파수에서 발진하도록 한다. 상기 분주기(frequency divider)는 전압제어 발진기(VCO)의 발진 클럭의 주파수를 나누는(frequency dividing) 동작을 하게 된다. 이런 동작 원리를 바탕으로 최종적으로 레퍼런스 클럭과 분주 클럭의 주파수와 위상이 같게 되면 PLL 회로는 안정화 된다. 상기 분주기(divider)가 10분주의 동작을 하고 레퍼런스 클럭이 125MHz라면, 안정 화 된 후 PLL 회로는 레퍼런스 클럭과 같은 위상을 갖는 125MHz의 분주 클럭과 1.25GHz 발진 클럭을 발생시킨다.

PLL 회로의 다이내믹스(Dynamics)를 살펴보는 것은, PLL이 안정적으로 동작하는지 알아내기 위해 꼭 필요한 작업이다. 그리고 PLL의 주파수 특성과 안정도(stability)를 결정하는 루프 필터(Loop Filter)의 설계는 반드시 다이내믹스(Dynamics)를 이용한 정확한 검증을 거쳐야 한다. 한편, 본 발명이 추구하는 CDR 회로도 상기 PLL 회로 구조(파일 루프)를 포함하는 바, 해당 루프에서는 유사한 다이내믹스를 가지게 된다.

우선 전압제어 발진기(VCO)부터 살펴 보면 다음과 같다. 전압제어 발진기(VCO)의 특성 곡선은 도 5와 같이 간략하게 나타낼 수 있으며, 전압제어 발진기(VCO)의 전달 함수는 다음 식 1과 같이 나타낼 수 있다.

다음으로 전하 펌프를 살펴보면, 전하 펌프의 전달 함수는 도 6으로부터 식 2로 유도된다.

위의 결과를 바탕으로 전체 PLL 루프의 특성을 살펴보자. 전체 루프을 간략화 하면 도 7과 같다.

로우 패스 필터의 일종인 루프 필터(LF)의 설계 시에는 기준 측대역폭(reference sideband)과 스위칭 속도간의 트레이드-오프를 고려해야 한다. 따라서, 루프 필터(LF)는 시스템이 요구하는 지터 레퍼런스 스퍼(reference spur)와 락-타임(lock time)이 균형을 이루도록 설계가 되어야 한다. 일반적으로 루프 필터의 대역폭(loop bandwidth)이 좁을수록 지터 레퍼런스 스퍼(reference spur)는 줄어들지만, 락-타임(lock time)이 길어지게 된다. 도 8은 수동소자로 이루어진 3차 대역 필터로 구현한 루프 필터의 구조를 보여주고 있으며, 도시한 루프 필터의 전달함수는 다음 식 3과 같다.

여기서, 오픈 루프(open loop) 전달 함수 L(s)와, 클로즈드 루프(closed loop)의 전달함수 C(s)는 다음 식 4a 및 4b와 같이 정의된다.

이 중에서 오픈 루프 전달함수의 폴(pole) 및 제로(zero) 분석을 수행하면 다음 식 5와 같이 된다.

또한, 오픈 루프 전달함수의 위상 마진(margin)을 분석하면 다음 식 6과 같다.

한편, PLL 회로 원리를 사용하는 CDR 회로에서 사용할 수 있는 주파수의 빠른 획득(Acquisition) 기법들을 설명하면 다음과 같다.

1) 주파수 Sweep 하는 방법

이 방법은 전압제어 발진기(VCO)의 주파수를 스윕(sweep)함으로써 입력 신호의 주파수를 찾는 방법이다. 입력 신호와 전압제어 발진기(VCO) 출력 신호의 주파수가 일치하는 순간 루프는 락킹이 되고 그 락킹 상태를 유지하는 기법이다.

2) 광대역폭(Wide Bandwidth)를 지원하도록 설계하는 방법

이 방법은 획득(acquisition) 모드에서는 루프 대역폭(loop bandwidth)을 넓게 하여 주파수 획득(acquisition) 속도를 향상시키고 트래킹(tracking) 모드에서는 대역폭을 줄여서 지터(jitter)특성이 나빠지지 않게 하는 기법이다.

본 발명에서는 주파수 동기화 모드에서 위상 에러(phase error)가 크게 되고 트래킹(tracking) 모드에서는 위상 에러가 작다는 것을 이용하여 위상 에러가 큰 시간 동안에 루프 대역폭을 넓게 하여 주파수 획득(acquisition)을 빠르게 하는 방법을 클럭-데이터 복원기(CDR)로 확장하여 클럭-데이터 복원기(CDR)에서 락(lock) 신호를 미리 예측하는 신호를 발생시키고 이 예측된 신호를 이용하여 루프 대역폭(loop bandwidth)를 점진적으로 조절하는 방법을 사용하였다. 자세한 것은 다음 장 에서 다루기로 한다.

본 발명의 사상은 예컨대 도 4의 구조의 CDR 회로에서 지터 특성의 악화없이 주파수의 빠른 획득의 지원을 목적으로, CDR 회로의 커스 루프 필터에 가변 루프 대역폭을 적용한 데 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 사상을 적용한 PLL 회로 원리를 적용한 CDR 회로를 제1 실시예로서 설명하며, 상기 PLL 회로 원리를 가지는 범용 PLL 회로를 제2 실시예로서 설명한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

(실시예 1)

도 9에 도시한 바와 같은 본 실시예의 CDR 회로는, 발진 클럭을 광범위에서 소정의 목표 주파수에 소정 오차내 범위로 일치시키기 위한 커스 루프; 및 상기 커스 루프에서 획득한 주파수를 가지는 발진 클럭을 수신 데이터 신호와 주파수 및 위상을 일치시키기 위한 파인 루프; 및 상기 발진 클럭이 상기 커스 루프에서 상기 목표 주파수에 도달한 정도에 따라 활성화되는 루프를 선택하고, 상기 커스 루프 및 파인 루프를 구성하는 루프 필터의 대역폭을 조절하기 위한 락/프리락 검출기(900)로 이루어진다.

도시한 커스 루프는, 입력받은 발진 전압의 크기에 비례하는 주파수를 가지는 발진 클럭을 생성하기 위한 전압 제어 발진기(200); 상기 발진 전압을 조절하기 위한 제1 조절 전류를 생성하는 제1 전하 펌프(600); 상기 제1 조절 전류를 로우 패스 대역 필터링시켜 상기 전압 제어 발진기(200)로 전달하기 위한 루프 필터(300); 및 상기 발진 클럭이 소정의 목표 주파수에 도달하였는가를 판단하여, 그에 따라 상기 제1 조절 전류의 출력을 제어하는 제1 주파수 검출기를 포함한다.

도시한 파인 루프는, 상기 전압 제어 발진기(200) 및 루프 필터(300)를 상기 커스 루프와 공유하며, 상기 전압 제어 발진기(200)의 발진 전압을 조절하기 위한 제2 조절 전류를 생성하여 상기 루프 필터(300)로 출력하는 제2 전하 펌프(400); 및 수신 데이터 신호의 주파수와 상기 발진 클럭의 주파수의 근접도에 따라 상기 제2 조절 전류의 출력을 제어하는 제2 주파수 검출기를 포함한다.

도시한 락/프리락 검출기(900)는, 상기 커스 루프에서 상기 파인 루프로 활성화 루프를 전환하는 시점이 되는, 상기 발진 클럭이 상기 목표 주파수에 근접한 시점을 검출하는 락 검출기; 및 경과한 후 상기 상기 커스 루프에서 상기 파인 루프로 활성화 루프를 전환하는 시점을 미리 소정 시간전에 감지하기 위한 프리락 검 출기를 포함한다.

이하, 도시한 구조의 CDR 회로의 세부 구현예 및 그 동작원리를 설명하기로 한다.

먼저, CDR 회로의 PLL 회로 부분에서 루프 대역폭과 주파수 획득(acquisition) 특성을 살펴보면 루프 대역폭이 넓을수록 획득 시간(acquisition time)은 짧아지고 루프 대역폭이 좁아지게 되면 획득 시간(acquisition time)은 길어지게 된다. 한편, 지터(jitter) 특성은 루프 대역폭이 넓을수록 잡음의 영향을 많이 받게 되어 지터 특성은 나빠지게 된다. 즉, 주파수 획득(acquisition)을 빠르게 하려면 루프의 대역폭이 넓을수록 좋고 지터를 작게 하려면 루프의 대역폭이 좁을수록 좋은 것이다. 앞서 설명한 것처럼 루프 대역폭은 상기 식 5와 같다. 상기 식 5로부터 알 수 있듯이 루프 대역폭을 조절할 수 있는 인자는, 전압제어 발진기(VCO)의 이득, 루프 필터의 R,C 값 및 펌프 전류의 크기이다.

도 9에 주파수(frequency) 및 위상(phase)을 두 단계로 나누어 맞추는 클럭-데이터 복원기의 구조를 도시하였다. 단일 전압제어 발진기(VCO)를 사용하여, 먼저 커스 루프(Loop I)을 통하여 주파수를 맞추게 된다. 이 때 락 검출기(Lock Detector)는 레퍼런스(reference) 클럭 주파수와 생성된 주파수가 소정의 정수비로 일치할 경우 커스 루프(Loop I)에서 파인 루프(Loop II)로 변환해 주는 역할을 수행한다. 파인 루프(Loop II)는 데이터와 이미 맞춰진 주파수의 위상(phase)을 일치시키는 역할을 수행하기 위한 것인데, 실제로는 마이크로 범위에서 주파수의 일치 동작도 함께 수행된다.

이에 따라, 본 실시예의 제1 주파수 검출기는 소정의 레퍼런스 클럭을 입력받아 상기 분주 신호와 비교하여 목표 주파수 도달여부를 판단하는 주파수-위상 검출기이며, 상기 제2 주파수 검출기는, 상기 발진 신호와 상기 수신 데이터 신호의 위상 일치 여부를 판단하여 그 전후관계에 따른 제2 전하 펌프 제어 신호를 출력하는 위상 검출기이다. 또한, 상기 제1 주파수 검출기는 상기 발진 신호를 소정 배수 분주한 분주 신호를 생성하기 위한 분주기; 및 소정의 레퍼런스 클럭을 입력받아 상기 분주 신호의 주파수 일치 여부를 판단하여 그 결과에 따른 제1 전하 펌프 제어 신호를 출력하는 주파수-위상 검출기를 포함하여, 보다 주파수가 낮은 레퍼런스 클럭을 사용할 수 있도록 구현할 수 있다.

그런데, 락 검출기(Lock Detector)를 통해 커스 루프(Loop I)에서 파인 루프(Loop II)로 바뀔 때 루프 대역폭(loop bandwidth)으로 인해 다른 주파수에 락킹 되는 폴스 락(false lock)의 문제가 발생하기도 한다. 이를 방지하기 위하여, 루프 필터(LPF)의 루프 대역폭(loop bandwidth)를 줄이게 되는데, 이렇게 될 경우 커스 루프(Loop I)에서 락 타임(lock time)이 느려지게 된다. 따라서 락 검출기(Lock Detector)에서 실제 락(lock) 신호와는 별개로 락(lock) 신호를 미리 예측하는 신호와 이를 위한 회로를 두어 이 예측된 신호를 기준으로 점진적으로 루프 대역폭(loop bandwidth)을 조절하여, 상기 문제점을 해결하려고 한다. 즉, 본 발명은 기존의 클럭-데이터 복원기(CDR) 구조들에 있어서 락(lock) 신호를 미리 예측하는 신호를 이용하여, 저항, 전류, 커패시턴스 중 하나 이상을 점진적으로 바꾸어 루프 대역폭(loop bandwidth)를 조절하고, 루프 전환 시 주파수가 변하는 것을 방지하고자 한다.

우선, 본 발명에 따라 루프 대역폭(Loop Bandwidth)를 조절하는 방법 중 하나인, 전하 펌프(Charge Pump)의 전류 또는 저항을 바꾸는 방법을 설명하고자 한다. 이를 위한 전하 펌프 및 루프 필터의 연결구조를 도 10에 도시하였으며, 도 10에서의 대역폭은 다음 식 7로 표현할 수 있다.

위의 식에서 나타난 바와 같이 전하 펌프 전류(Ip)가 작을수록 대역폭(bandwidth)이 작아지는 것을 볼 수 있다. 한편, 루프 필터(loop filter)의 저항값(R2)의 변화에 따라서 루프 대역폭(loop bandwidth)이 변함을 알 수 있다. 여기서 주의해야 할 점은 위상 마진(phase margin)의 고려이다. 단순히 대역폭(bandwidth)만 넓혔다, 줄였다 하면 되는 것이 아니라, 위상 마진(phase margin)을 고려하여 안정도(stability)에 큰 문제가 없는 범위에서 조절을 해야 한다. 클럭-데이터 복원기(CDR)에서 커스 루프(Loop I)에서 주파수를 맞출 때 안정도(stability)를 해치지 않는 범위에서 전류를 크게 저항을 작게 한 상태에서 시작하여, 주파수를 원하는 수준까지 만들어 준 후 락 검출기(Lock Detector)에서 발생시키는 예측 로직(prediction logic)을 통하여 전류나 저항을 각각 혹은 동시에 변화시켜 대역폭 (bandwidth)를 충분히 작게 만들고, 락(lock) 신호를 발생시켜 제2 루프(Loop II)로 전환시킨다. 그러면, 제1 루프(Loop I)에서는 빠른 락-타임(lock time)을 얻을 수 있고, 제2 루프(Loop II)에서는 지터(jitter)를 줄이고, 폴스-락(false lock)을 방지할 수 있다.

다음, 루프 대역폭(Loop Bandwidth)를 조절하는 방법 중 다른 하나인, 커패시턴스를 바꾸는 방법을 설명하고자 한다.

상기 식 7에서 알 수 있는 바와 같이, 커패시턴스(C1)가 클수록 대역폭(bandwidth)이 작아진다. 따라서, 클럭-데이터 복원기(CDR)에서 커스 루프(Loop I)에서 주파수를 맞출 때 안정도(stability)를 해치지 않는 범위에서 커패시턴스(C1)를 작게 한 상태에서 시작하여, 주파수를 원하는 수준까지 점진적으로 증가시킨 후 락 검출기(Lock Detector)에서 발생시키는 락-예측 신호를 통하여 커패시턴스(C1)를 변화시켜 루프 대역폭(loop bandwidth)를 충분히 작게 만들고, 락(lock) 신호를 발생시켜 파인 루프(Loop II)로 전환시킨다. 그러면, 커스 루프(Loop I)에서는 빠른 락-타임(lock time)을 얻을 수 있고, 파인 루프(Loop II)에서는 위상 노이즈(phase noise)를 줄이고, 폴스-락(false lock)을 막을 수 있다. 상기 커패시턴스(C1) 뿐만 아니라 다른 커패시턴스(C2)를 함께 또는 단독으로 변화시켜 대역폭을 조절할 수도 있는데, 상기 식 7에서 다른 커패시턴스(C2)는 그 값이 커질수록 대역폭이 좁아지는 것을 알 수 있다. 이 방법은 다른 용도의 PLL 회로에도 적용될 수 있으며, 이를 적용한 범용 PLL 회로는 하기 제2 실시예에서 기술하겠다.

도 10 및 도 11은 본 발명에서 제안하고자 하는 루프 필터의 다이내믹(dynamic) 특성을 디지털 제어 방식으로 동적으로 변화시킬 수 있는 형태의 회로 구성의 실시예를 도시주고 있다. 도 12는 도 10 또는 도 11의 루프 필터를 간략화 하여 도시한 것이다. 필터 특성의 변화는 병렬로 구비되어 있는 커패시터들을 추가로 연결하거나 떼어내어 커패시턴스를 변화시켜서 얻게 된다. 우선 최초에는 기본이 되는 루프 필터(loop filter)를 구성하는 커패시터(Cz, Cz')만이 V_control단에 연결이 되어 있으며 나머지 커패시터들은 접속시에 차지-레지스트리-버튼(chargeredistribution)에 의해 불연속적인 전압이 나타나는 것을 방지하기 위해 도 10의 버퍼(buffer)나 도 11의 비교기(comparator)로 V_control단과 동일한 전압으로 지속적으로 충전하게 된다. 버퍼(Buffer)의 한 예는 단일 이득 연산 증폭기(unity gain buffer)가 있다. 이후 PLL 구조의 발진 주파수가 목표 주파수에 근접하게 되는 것을 프리락 검출기에서 판단하여 추가적인 커패시터들을 차례대로 V_control단에 접속시켜 줌으로써 필터 특성을 자연스럽게 변화시켜 줄 수 있다. 이 회로에서는 필터 특성이 변하는 정도를 원하는 만큼 조절할 수 있도록 커패시터를 모두 균일(uniform)한 용량으로 배열할 수도 있고 배수 관계를 가지는 용량으로 배열할 수도 있다.

커패시터를 구현하는 여러 가지 방법 중에 MOSFET을 이용한 방법이 있다. 이 회로에서는 고정된 커패시터를 두고, 병렬로 커패시터를 연결하는데, 이 때 상기 커패시터들을 MOSFET을 이용하여 구현한다. 도 13a 내지 도 13c는 공핍(Depletion), 누적(Accumulation), 인버젼(Inversion) 영역을 사용하는 MOS 커패시터의 구현을 보여주고 있다. MOSFET 커패시터의 특성을 이용하여, 프리락 검출기가 동작할 때, Vmos 전압을 변화시켜서 전체 커패시턴스값을 변화시켜 대역폭(bandwidth)를 조절하게 된다.

상기 방식을 적용한 도 10 또는 도 11에 도시한 루프 필터는, 전달함수의 기본 극점을 결정하는 디폴트 폴 커패시터; 전달함수의 기본 제로점을 결정하는 디폴트 제로 거패시터; 전달함수의 실수부를 결정하는 필터 저항; 상기 디폴트 폴 커패시터에 병렬 연결되는 형태로 대역폭을 조절하기 위한 하나 이상의 부가 폴 커패시터; 상기 디폴트 폴 커패시터와 상기 부가 폴 커패시터의 병렬 연결을 제어하기 위한 하나 이상의 폴 제어 스위치; 상기 디폴트 제로 커패시터에 병렬 연결되는 형태로 대역폭을 조절하기 위한 하나 이상의 부가 제로 커패시터; 상기 디폴트 제로 커패시터와 상기 부가 제로 커패시터의 병렬 연결을 제어하기 위한 하나 이상의 제로 제어 스위치; 및 상기 부가 제로 커패시터 중 상기 디폴트 제로 커패시터와 연결되지 않은 것에 상기 디폴트 폴 커패시터와 동일한 레벨의 전위를 인가하기 위한 전위 유지부를 포함한다.

보다 제작 비용 및/또는 구현 면적을 절감하기 위한 경우에는 상기 부가 폴 커패시터 또는 상기 부가 제로 커패시터 중 한 종류만을 구현할 수 있고, 보다 대역폭 조절의 범위 및/또는 편의를 위한 경우에는 상기 부가 폴 커패시터 또는 상기 부가 제로 커패시터를 모두 구비한다. 구현되지 않는 상기 부가 폴/제로 커패시터 에 대한 폴/제로 스위치도 함께 삭제함은 당연하다.

상기 전위 유지부는 도 10에 도시한 바와 같이 디폴트 폴/제로 커패시터의 전위를 입력받아, 부가 폴/제로 커패시터로 출력하는 전압 버퍼로 구현하거나, 도 11에 도시한 바와 같이 디폴트 폴/제로 커패시터의 전위와, 부가 폴/제로 커패시터의 전위를 입력받아, 그 우열에 따라 상기 부가 폴/제로 커패시터에 대한 충전 전류를 단속하는 전압 비교기로 구현할 수 있다.

도 14는 전하 펌프에 의해 루프 필터에 공급되는 전류 크기를 변화시킬 수 있는 형태의 회로 구성을 보여주고 있다. 도시한 것은 제1 전하 펌프에 전류 조절 기능을 부여한 것으로, 도시한 제1 전하 펌프는, 상기 루프 필터와 연결이 단속되는 다수개의 전하펌프(I0 ~ In); 및 상기 락/프리락 검출기의 제어에 따라 각 전하펌프(I0 ~ In)를 스위칭하기 위한 다수개의 스위치(S1 ~ Sn)를 포함한다.

상기 구성은 루프 필터(loop filter)의 수동 소자 부분은 동일한 형태의 것을 하나만 사용하되 전하 펌프(charge pump)를 여러 개 둠으로써 루프 필터(loop filter)에 공급되는 전류의 양을 조절할 수 있다. 루프 이득(Loop gain)을 크게 하기 위해서 전류(current)를 많이 흘려줘야 할 경우에는 여러 개의 예비 전하 펌프(replica charge pump)들을 Vcontrol단에 연결할 수 있으며, 이후 PLL의 발진 주파수가 목표 주파수에 근접하게 되어 감에 따라 루프 게인(loop gain)을 줄여 안정도(stability)를 높이기 위해서 예비 전하 펌프(replica charge pump)들을 Vcontrol단로부터 분리시킬 수 있다. 이러한 형태의 구성에서도 각각의 전하 펌프를 연결하 고 분리하는 스위치에 전달되어야 하는 제어 신호를 생성하는 제어 로직의 구성에 따라 전하 펌프의 전류량을 균일(uniform)하게 구성할 수도 있고 배수 관계를 가지는 크기로 구성할 수도 있다.

도 9의 락/프리락 검출기(900)에 포함되는 프리락 검출기(Prelock detector)는 외부에서 입력되는 125MHz의 주파수(F_REF)와 내부의 전압제어 발진기에서 발진되는 1.25GHz의 주파수(F_VCO)를 적절히 비교하여, 그 주파수가 레퍼런스 클럭(F_REF)과 동일하게 되는지를 판단하는 로직 회로이다. 이것의 구현은 여러 가지가 있으며, 예컨대 도 16에 도시한 프리락 검출기(920)는, 상기 레퍼런스 클럭을 M분주한 분주 레퍼런스 클럭을 생성하기 위한 M분주기(921); 상기 분주 레퍼런스 클럭의 1주기 또는 반주기 동안에 발생하는 상기 발진 클럭의 개수를 카운트하는 발진 클럭 카운터부; 및 상기 발진 클럭 카운터부의 카운트 회수에 따라 프리락 여부를 판단하는 프리락 판정기(925)를 포함한다.

도시한 발진 클럭 카운터부는, 상기 분주 레퍼런스 클럭과 상기 발진 클럭을 동기화시키기 위한 동기화 플립플롭(922); 상기 동기화 플립플롭(922)의 출력 신호의 에지를 검출하기 위한 에지 검출기(923); 및 상기 에지 검출기(923)의 에지 검출에 따라 초기화되며, 상기 발진 클럭을 카운트 하는 발진 클럭 카운터(924)로 이루어진다. 상기 프리락 판정기(925)는 상기 에지 검출기(923)의 에지 검출 신호 및 상기 발진 클럭 카운터(924)의 카운트 신호를 입력받아 에지 검출 신호가 활성 화 되었을 때 상기 카운트 신호가 소정의 카운트 회수가 이상이면 프리락 상태로 판단하게 된다.

상기 프리락 검출기는 락 카운터(lock counter, 미도시)의 1/2 지점까지의 카운터(counter) 시점에서 락 여부를 판별하여, 실제 락(lock) 조건과 같을 경우, 즉, 남은 1/2을 카운트해도 락(lock) 될 것이라고 판단되는 경우, 프리락(prelock) 신호를 발생시켜, 대역폭(Bandwidth)를 바꿀 수 있도록 도와 준다. 프리락(Prelock)의 위치나 횟수등은 구현에 따라 더 많이 둘 수도 있고, 앞의 예처럼 하나만 둘 수도 있다.

이에 사용된 블록은 우선 레퍼런스 클럭(F_REF)쪽의 경로를 따라가 보면, 입력된 레퍼런스 클럭(F_REF)를 320분주하는 div_320블록과, 이를 발진 클럭(F_VCO)의 라이징 에지에 동기화시키기 위한 동기화 플립플롭(sadff_rst), 그리고 그 분주되어 동기화된 신호가 천이하는 부분을 감지하여 펄스로 변환시켜주는 에지 검출기(edge_detector)로 이루어진다. 한편, 발진 클럭(F_VCO)쪽의 경로를 따라가 보면, 입력되는 발진 클럭(F_VCO)의 클럭 회수(clock tick)를 세는 14bit 발진 클럭 카운터(counter_14b)와, 상기 에지 검출기의 검출 펄스가 라이징(rising)하는 순간에 발진 클럭 카운터(counter_14b)의 출력이 지정된 회수를 가리키고 있는지를 판단하여 전압제어 발진기(VCO)에서 발진 클럭(F_VCO) 주파수가 레퍼런스 클럭(F_REF)에 프리-락(prelock) 되었는지를 판단하는 프리락 판정기로 이루어진다. 그리고 그 외에 에지 검출기(edge_detector)에서 주기적으로 출력되는 검출 펄스의 발생시마다 발진 클럭 카운터(counter_14b)를 리셋하기 위한 게이트 로직(gate logic)이 추가적으로 포함될 수 있다.

도시한 회로의 자세한 동작은 다음과 같다. 우선 레퍼런스 클럭(F_REF)을 320분주하면 390.625KHz의 주파수가 되는데 에지 검출기(edge_detector)는 이 주파수의 라이징/폴링 에지(edge) 양쪽 모두를 검출하게 되므로 에지 검출기(edge_detector)의 출력으로 나오는 펄스의 주기는 1/(390.625×2) = 1.28μ초가 된다. 이 한 주기 동안 만약 1.25GHz로 정상적으로 발진된 발진 클럭(F_VCO)에 의해 카운터가 카운트 업(count up) 된다면, 한 주기의 마지막에 카운터의 출력은 1600회를 가리켜야 한다. 프리락 판정기(Pre_logic) 내부에서는 발짙 클럭 카운터의 출력과 기록(hard-wired) 되어있는 1600의 2진수 값을 비교하여 동일한 경우 프리락 신호를 하이로 내보내게 되고, 이 경우에는 발진 클럭(F_VCO)이 레퍼런스 클럭(F_REF)보다 10배 빠른 주파수에 정확하게 프리락되었음을 표시한다. 반대로 에지 검출기(edge_detector)에서 나오는 검출 펄스의 라이징 에지에서 비교하는 발진 클럭 카운터의 출력이 3200이 아니면 발진 클럭(F_VCO)은 원하는 주파수에 프리락되지 않았음을 표시하는 것이며, 이 경우에는 프리락 신호를 로우로 유지하게 된다. 실제의 하드웨어 환경에서는 프리락 된 상황에서도 어느 정도 주파수의 편차(variation) 등이 있을 수 있으므로, 프리락 되는 값은 1600에서 LSB 쪽으로부터 3bit(±8)의 오차를 허용하며, 프리락된 이후에 주파수가 프리락 상태에서 벗어나는 것을 감지 하는 값은 4bit(±16)의 오차까지는 허용할 수 있도록 설계하는 것이 바람직하다.

(실시예 2)

도 16에 도시한 바와 같은 본 실시예의 PLL 회로는, 입력받은 발진 전압의 크기에 비례하는 주파수를 가지는 발진 클럭을 생성하기 위한 전압 제어 발진기(1200); 상기 발진 전압을 조절하기 위한 조절 전류를 생성하는 전하 펌프(1600); 상기 조절 전류를 로우 패스 대역 필터링시켜 상기 전압 제어 발진기로 전달하기 위한 루프 필터(1300); 상기 발진 클럭이 소정의 목표 주파수에 도달하였는가를 판단하여, 그에 따라 상기 조절 전류의 출력을 제어하는 주파수 검출기; 및 상기 발진 클럭이 상기 목표 주파수에 도달한 정도에 따라, 상기 루프 필터의 대역폭을 조절하기 위한 프리락 검출기(1900)를 포함한다.

도시한 주파수 검출기는, 상기 발진 신호를 N 분주한 분주 신호를 생성하기 위한 N 분주기(1800); 및 소정의 레퍼런스 클럭을 입력받아 상기 분주 신호의 주파수 일치 여부를 판단하여 그 결과에 따른 제1 전하 펌프 제어 신호를 출력하는 주파수-위상 검출기(1700)로 구현하여, 목표 주파수보다 1/N배 낮은 레퍼런스 클럭을 사용하여 목표 주파수 도달여부, 즉 PLL 루프의 락킹 여부를 판단한다.

도시한 프리락 검출기(1900)는 상기 발진 클럭이 상기 목표 주파수에 근접하는 시점인 락 시점을 소정 시간전에 미리 예측하기 위한 것이다. 구현에 따라서는 상기 락 시점을 검출하여 상기 전하 펌프(1600)의 동작을 제어하기 위한 락 검출기(미도시)를 더 포함할 수도 있다.

전압 제어 발진기(1200)의 발진 클럭이 최초 저주파에서 목표 주파수로 증가하면서 락킹되는 구조인 경우에 상기 프리락 검출기(1900)는 상기 발진 클럭이 상기 목표 주파수보다 낮은 소정의 프리락 목표 주파수에 근접한가 여부를 판단하는 구성을 가지게 된다. 이를 위한 프리락 검출기의 일실시예는, 도 15에 도시한 바와 같이 상기 레퍼런스 클럭을 M분주한 분주 레퍼런스 클럭을 생성하기 위한 M분주기(921); 상기 분주 레퍼런스 클럭의 1주기 또는 반주기 동안에 발생하는 상기 발진 클럭의 개수를 카운트하는 발진 클럭 카운터부; 및 상기 발진 클럭 카운터부의 카운트 회수에 따라 프리락 여부를 판단하는 프리락 판정기(925)를 포함한다.

또한, 상기 발진 클럭 카운터부는, 상기 분주 레퍼런스 클럭과 상기 발진 클럭을 동기화시키기 위한 동기화 플립플롭(922); 상기 동기화 플립플롭(922)의 출력 신호의 에지를 검출하기 위한 에지 검출기(923); 및 상기 에지 검출기(923)의 에지 검출에 따라 초기화되며, 상기 발진 클럭을 카운트 하는 발진 클럭 카운터(924)로 이루어지며, 상기 프리락 판정기(925)는 상기 에지 검출기(923)의 에지 검출 신호 및 상기 발진 클럭 카운터(924)의 카운트 신호를 입력받아 에지 검출 신호가 활성화 되었을 때 상기 카운트 신호가 소정의 카운트 회수가 이상이면 프리락 상태로 판단한다.

한편, 가변 루프 대역폭을 얻기 위해, 상기 제1 실시예의 경우와 동일하게, 본 실시예의 루프 필터가 도 10 또는 도 11에 도시한 구조를 가지거나, 본 실시예의 전하 펌프가 도 15에 도시한 구조를 가질 수 있다.

본 실시예의 각 구성요소들의 보다 구체적인 구현예 및 그 동작 설명은 상기 제1 실시예와 중복되므로 생략한다.

본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

본 발명에 따른 PLL 회로 및 CDR 회로를 실시함에 따라, 대역폭에 따라 추출 주파수의 변동이 발생하지 않는 효과가 있다.

또한, 본 발명은, 칩 사이즈를 줄일 수 있으며, 미스매치를 방지할 수 있는 효과 및/또는 락 타임을 줄일 수 있는 효과가 있다.

Claims

입력받은 발진 전압의 크기에 비례하는 주파수를 가지는 발진 클럭을 생성하기 위한 전압 제어 발진기;

상기 발진 전압을 조절하기 위한 조절 전류를 생성하는 전하 펌프;

상기 제1 조절 전류를 로우 패스 대역 필터링시켜 상기 전압 제어 발진기로 전달하기 위한 루프 필터;

상기 발진 클럭이 소정의 목표 주파수에 도달하였는가를 판단하여, 그에 따라 상기 제1 조절 전류의 출력을 제어하는 주파수 검출기; 및

상기 발진 클럭이 상기 목표 주파수에 도달한 정도에 따라, 상기 루프 필터의 대역폭을 조절하기 위한 락/프리락 검출기

를 포함하는 PLL 회로.
제1항에 있어서, 상기 주파수 검출기는,

상기 발진 신호를 소정 배수 분주한 분주 신호를 생성하기 위한 분주기; 및

소정의 레퍼런스 클럭을 입력받아 상기 분주 신호의 주파수 일치 여부를 판단하여 그 결과에 따른 제1 전하 펌프 제어 신호를 출력하는 주파수-위상 검출기

를 포함하는 PLL 회로.
제1항에 있어서, 상기 락/프리락 검출기는,

상기 발진 클럭이 상기 목표 주파수에 근접한 락 시점을 검출하는 락 검출기; 및

상기 락 시점을 소정 시간전에 미리 예측하기 위한 프리락 검출기

를 포함하는 PLL 회로.
제3항에 있어서, 상기 프리락 검출기는,

상기 발진 클럭이 상기 목표 주파수보다 낮은 소정의 프리락 목표 주파수에 근접한가 여부를 판단하는 구성을 가지는 PLL 회로.
제4항에 있어서, 상기 프리락 검출기는,

상기 레퍼런스 클럭을 M분주한 분주 레퍼런스 클럭을 생성하기 위한 M분주기;

상기 분주 레퍼런스 클럭의 1주기 또는 반주기 동안에 발생하는 상기 발진 클럭의 개수를 카운트하는 발진 클럭 카운터부;

상기 발진 클럭 카운터부의 카운트 회수에 따라 프리락 여부를 판단하는 프리락 판정기

를 포함하는 PLL 회로.
제5항에 있어서, 상기 발진 클럭 카운터부는,

상기 분주 레퍼런스 클럭과 상기 발진 클럭을 동기화시키기 위한 동기화 플립플롭;

상기 동기화 플립플롭의 출력 신호의 에지를 검출하기 위한 에지 검출기; 및

상기 에지 검출기의 에지 검출에 따라 초기화되며, 상기 발진 클럭을 카운트 하는 발진 클럭 카운터;

를 포함하는 PLL 회로.
제6항에 있어서, 상기 프리락 판정기는,

상기 에지 검출기의 에지 검출 신호 및 상기 발진 클럭 카운터의 카운트 신호를 입력받는 PLL 회로.
제1항에 있어서, 상기 루프 필터는,

전달함수의 기본 극점을 결정하는 디폴트 폴 커패시터;

전달함수의 기본 제로점을 결정하는 디폴트 제로 거패시터;

전달함수의 실수부를 결정하는 필터 저항;

상기 디폴트 폴 커패시터에 병렬 연결되는 형태로 대역폭을 조절하기 위한 하나 이상의 부가 폴 커패시터;

상기 디폴트 폴 커패시터와 상기 부가 폴 커패시터의 병렬 연결을 제어하기 위한 하나 이상의 폴 제어 스위치; 및

상기 부가 폴 커패시터 중 상기 디폴트 폴 커패시터와 연결되지 않은 것에 상기 디폴트 폴 커패시터와 동일한 레벨의 전위를 인가하기 위한 전위 유지부

를 포함하는 PLL 회로.
제1항에 있어서, 상기 루프 필터는,

전달함수의 기본 극점을 결정하는 디폴트 폴 커패시터;

전달함수의 기본 제로점을 결정하는 디폴트 제로 거패시터;

전달함수의 실수부를 결정하는 필터 저항;

상기 디폴트 제로 커패시터에 병렬 연결되는 형태로 대역폭을 조절하기 위한 하나 이상의 부가 제로 커패시터;

상기 디폴트 제로 커패시터와 상기 부가 제로 커패시터의 병렬 연결을 제어하기 위한 하나 이상의 제로 제어 스위치; 및

상기 부가 제로 커패시터 중 상기 디폴트 제로 커패시터와 연결되지 않은 것 에 상기 디폴트 폴 커패시터와 동일한 레벨의 전위를 인가하기 위한 전위 유지부

를 포함하는 PLL 회로.
제8항 또는 제9항에 있어서, 상기 전위 유지부는

동일 전위로 유지시키려는 두 노드 중 어느 한 노드의 전위를 입력받아, 다른 노드로 출력하는 전압 버퍼인 PLL 회로.
제8항 또는 제9항에 있어서, 상기 전위 유지부는

동일 전위로 유지시키려는 두 노드의 전위를 입력받아, 그 우열에 따라 상기 부가 폴 또는 제로 커패시터에 대한 충전 전류를 단속하는 전압 비교기를 포함하는 PLL 회로.
제1항에 있어서, 상기 전하펌프는,

상기 루프 필터와 연결이 단속되는 다수개의 전하펌프; 및

상기 락/프리락 검출기의 제어에 따라 각 전하펌프를 스위칭하기 위한 다수개의 스위치를 포함하는 PLL 회로.
입력받은 발진 전압의 크기에 비례하는 주파수를 가지는 발진 클럭을 생성하기 위한 전압 제어 발진기;

상기 발진 전압을 조절하기 위한 제1 조절 전류를 생성하는 제1 전하 펌프;

상기 제1 조절 전류를 로우 패스 대역 필터링시켜 상기 전압 제어 발진기로 전달하기 위한 루프 필터; 및

상기 발진 클럭이 소정의 목표 주파수에 도달하였는가를 판단하여, 그에 따라 상기 제1 조절 전류의 출력을 제어하는 제1 주파수 검출기

를 포함하는 커스 루프;

상기 전압 제어 발진기 및 루프 필터를 상기 커스 루프와 공유하며,

상기 전압 제어 발진기의 발진 전압을 조절하기 위한 제2 조절 전류를 생성하여 상기 루프 필터로 출력하는 제2 전하 펌프; 및

수신 데이터 신호의 주파수와 상기 발진 클럭의 주파수의 근접도에 따라 상기 제2 조절 전류의 출력을 제어하는 제2 주파수 검출기

를 포함하는 파인 루프; 및

상기 발진 클럭이 상기 커스 루프에서 상기 목표 주파수에 도달한 정도에 따라 활성화되는 루프를 선택하고, 상기 루프 필터의 대역폭을 조절하기 위한 락/프리락 검출기

로 이루어지는 CDR 회로.
제13항에 있어서, 상기 제2 주파수 검출기는,

상기 발진 신호와 상기 수신 데이터 신호의 위상 일치 여부를 판단하여 그 전후관계에 따른 제2 전하 펌프 제어 신호를 출력하는 위상 검출기인 CDR 회로.
제13항에 있어서, 상기 제1 주파수 검출기는,

상기 발진 신호를 소정 배수 분주한 분주 신호를 생성하기 위한 분주기; 및

소정의 레퍼런스 클럭을 입력받아 상기 분주 신호의 주파수 일치 여부를 판단하여 그 결과에 따른 제1 전하 펌프 제어 신호를 출력하는 주파수-위상 검출기

를 포함하는 CDR 회로.
제15항에 있어서, 상기 락/프리락 검출기는,

상기 커스 루프에서 상기 파인 루프로 활성화 루프를 전환하는 시점이 되는, 상기 발진 클럭이 상기 목표 주파수에 근접한 시점을 검출하는 락 검출기; 및

경과한 후 상기 상기 커스 루프에서 상기 파인 루프로 활성화 루프를 전환하는 시점을 미리 소정 시간전에 감지하기 위한 프리락 검출기

를 포함하는 CDR 회로.
제16항에 있어서, 상기 프리락 검출기는,

상기 발진 클럭이 상기 목표 주파수보다 낮은 소정의 프리락 목표 주파수에 근접한가 여부를 판단하는 구성을 가지는 CDR 회로.
제17항에 있어서, 상기 프리락 검출기는,

상기 레퍼런스 클럭을 M분주한 분주 레퍼런스 클럭을 생성하기 위한 M분주기;

상기 분주 레퍼런스 클럭의 1주기 또는 반주기 동안에 발생하는 상기 발진 클럭의 개수를 카운트하는 발진 클럭 카운터부;

상기 발진 클럭 카운터부의 카운트 회수에 따라 프리락 여부를 판단하는 프리락 판정기

를 포함하는 CDR 회로.
제18항에 있어서, 상기 발진 클럭 카운터부는,

상기 분주 레퍼런스 클럭과 상기 발진 클럭을 동기화시키기 위한 동기화 플립플롭;

상기 동기화 플립플롭의 출력 신호의 에지를 검출하기 위한 에지 검출기; 및

상기 에지 검출기의 에지 검출에 따라 초기화되며, 상기 발진 클럭을 카운트 하는 발진 클럭 카운터

를 포함하는 CDR 회로.
제19항에 있어서, 상기 프리락 판정기는,

상기 에지 검출기의 에지 검출 신호 및 상기 발진 클럭 카운터의 카운트 신호를 입력받는 CDR 회로.
제16항에 있어서, 상기 락 검출기는,

소정기간 상기 주파수 위상 검출기의 출력 신호의 평균으로서 락 여부를 검출하는 CDR 회로.
제13항에 있어서, 상기 루프 필터는,

전달함수의 기본 극점을 결정하는 디폴트 폴 커패시터;

전달함수의 기본 제로점을 결정하는 디폴트 제로 거패시터;

전달함수의 실수부를 결정하는 필터 저항;

상기 디폴트 폴 커패시터에 병렬 연결되는 형태로 대역폭을 조절하기 위한 하나 이상의 부가 폴 커패시터;

상기 디폴트 폴 커패시터와 상기 부가 폴 커패시터의 병렬 연결을 제어하기 위한 하나 이상의 폴 제어 스위치; 및

상기 부가 폴 커패시터 중 상기 디폴트 폴 커패시터와 연결되지 않은 것에 상기 디폴트 폴 커패시터와 동일한 레벨의 전위를 인가하기 위한 전위 유지부

를 포함하는 CDR 회로.
제13항에 있어서, 상기 루프 필터는,

전달함수의 기본 극점을 결정하는 디폴트 폴 커패시터;

전달함수의 기본 제로점을 결정하는 디폴트 제로 거패시터;

전달함수의 실수부를 결정하는 필터 저항;

상기 디폴트 제로 커패시터에 병렬 연결되는 형태로 대역폭을 조절하기 위한 하나 이상의 부가 제로 커패시터;

상기 디폴트 제로 커패시터와 상기 부가 제로 커패시터의 병렬 연결을 제어하기 위한 하나 이상의 제로 제어 스위치; 및

상기 부가 제로 커패시터 중 상기 디폴트 제로 커패시터와 연결되지 않은 것에 상기 디폴트 폴 커패시터와 동일한 레벨의 전위를 인가하기 위한 전위 유지부

를 포함하는 CDR 회로.
제22항 또는 제23항에 있어서, 상기 전위 유지부는

동일 전위로 유지시키려는 두 노드 중 어느 한 노드의 전위를 입력받아, 다른 노드로 출력하는 전압 버퍼인 CDR 회로.
제22항 또는 제23항에 있어서, 상기 전위 유지부는

동일 전위로 유지시키려는 두 노드의 전위를 입력받아, 그 우열에 따라 상기 부가 폴/제로 커패시터에 대한 충전 전류를 단속하는 전압 비교기인 CDR 회로.
제13항에 있어서, 상기 제1 전하펌프는,

상기 루프 필터와 연결이 단속되는 다수개의 전하펌프; 및

상기 락/프리락 검출기의 제어에 따라 각 전하펌프를 스위칭하기 위한 다수개의 스위치를 포함하는 CDR 회로.