KR20080044543A - 병렬 인터페이스를 이용하는 메모리 장치의 스큐를보상하는 방법 - Google Patents

병렬 인터페이스를 이용하는 메모리 장치의 스큐를보상하는 방법 Download PDF

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KR20080044543A
KR20080044543A KR1020060113513A KR20060113513A KR20080044543A KR 20080044543 A KR20080044543 A KR 20080044543A KR 1020060113513 A KR1020060113513 A KR 1020060113513A KR 20060113513 A KR20060113513 A KR 20060113513A KR 20080044543 A KR20080044543 A KR 20080044543A
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Abstract

병렬 인터페이스를 이용하는 메모리 장치 및 상기 메모리 장치의 다수의 데이터 라인들 각각의 데이터의 스큐를 보상하는 방법이 개시된다. 상기 메모리 장치는 초기화 모드에서는 퍼 핀 데이터 트레이닝 수행함으로써 다수의 데이터 라인들 각각의 데이터의 스큐를 개별적으로 보상할 수 있으며, 정상 동작 모드에서는 바이트 데이터 트레이닝을 수행함으로써 상기 다수의 데이터 라인들 각각의 데이터의 스큐를 일괄적으로 보상할 수 있다.
퍼 핀 데이터 트레이닝, 바이트 데이터 트레이닝, 병렬 인터페이스, DRAM

Description

병렬 인터페이스를 이용하는 메모리 장치의 스큐를 보상하는 방법{Method for compensating skew in memory device using parallel interface}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 메모리 장치의 블럭도이다.
도 2는 본 발명의 실시예에 따른 메모리 장치에서 퍼 핀 데이터 트레이닝이 수행되는 방법을 설명하기 위한 개념도이다.
도 3은 본 발명의 실시예에 따른 메모리 장치에서 퍼 핀 데이터 트레이닝과 바이트 데이터 트레이닝이 수행되는 과정을 설명하기 위한 개략적인 타이밍도이다.
도 4는 본 발명의 실시예에 따른 데이터 트레이닝 방법이 수행되는 순서도이다.
본 발명은 병렬 인터페이스를 이용하는 메모리 장치에 관한 것으로, 보다 상세하게는 초기화 모드에서는 다수의 데이터 라인들 각각의 데이터에 대하여 데이터 트레이닝을 수행하고 정상 동작 모드에서는 상기 다수의 데이터 라인들 각각의 데 이터에 대하여 일괄적으로 데이터 트레이닝을 수행할 수 있는 메모리 장치 및 데이터 트레이닝 방법에 관한 것이다.
병렬 인터페이스를 이용하는 디램(Dynamic Random Access Memory, DRAM)과 CPU 사이, 또는 디램과 컨트롤러 사이 등 반도체 장치 사이의 데이터 전송 속도는 점점 증가하고 있다.
그러나 반도체 장치 사이의 데이터 전송 속도가 증가하면 클럭 신호와 데이터 사이 또는 데이터 사이의 채널 소요 시간의 차이에 의한 스큐(skew)가 발생한다. 여기서 스큐라 함은 클럭 신호와 데이터 사이의 위상차를 의미한다.
반도체 장치 사이에 데이터를 송수신하는 경우에 스큐가 발생하면 전압 마진과 시간 마진이 감소되며, 결과적으로 데이터 판별에 대한 불확정 영역이 증가하여 데이터의 셋업/홀드 시간을 확보하는 것이 어려워진다.
스큐를 보상하기 위한 방법으로는 시리얼 링크(Serial Link)에 이용되는 CDR(Clock Delay Recovery)이 있으나, 디램과 같은 병렬 인터페이스 방식을 이용하는 반도체 장치에는 일반적으로 데이터 트레이닝(Data Training) 방식이 이용되고 있다.
데이터 트레이닝 방법에는 퍼 핀 데이터 트레이닝(Per Pin Data Training) 방식과 바이트 데이터 트레이닝(Byte Data Training) 방식이 있다. 퍼 핀 데이터 트레이닝 방식은 모든 데이터 라인들 각각의 데이터의 데이터 유효 윈도우(Data Valid Window)를 알아내어 클럭 신호를 최적의 위치(예컨대, 데이터의 중간 지점)에 위치하도록 하는 것이다.
그러므로 퍼 핀 데이터 트레이닝 방식은 모든 데이터 라인들 각각의 데이터에 대하여 위상 정보를 검출하고, 상기 데이터 라인들 각각의 데이터에 대하여 위상 쉬프트를 해야하므로 그 과정이 복잡하다는 문제점이 있다.
바이트 트레이닝 방식은 상기 다수의 데이터 라인들 중에서 하나의 데이터 라인에 대하여 데이터 트레이닝을 한 다음, 상기 데이터 트레이닝 결과를 나머지 데이터 라인들에 적용하므로 그 과정이 퍼 핀 데이터 트레이닝 방식에 비하여 간단하다. 그러나 바이트 트레이닝 방식은 상기 다수의 데이터 라인들 각각의 데이터에 대한 스큐를 보상할 수 없는 문제점이 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 메모리 장치의 초기화 모드에서는 퍼 핀 데이터 트레이닝을 통하여 다수의 데이터 라인들 각각의 데이터에 대한 스큐를 보상하고, 정상 동작 모드에서는 바이트 데이터 트레이닝을 통하여 다수의 데이터 라인들 각각의 데이터에 대한 스큐를 보상할 수 있는 메모리 장치 및 데이터 트레이닝 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 메모리 장치는 메모리 및 컨트롤러를 구비한다. 상기 메모리는 클럭 신호 신호에 응답하여 다수의 데이터 라인들 각각을 통하여 수신되는 데이터를 저장하거나, 상기 클럭 신호에 응답하여 상기 다수의 데이터 라인들 각각으로 데이터를 출력한다.
상기 컨트롤러는 제어 신호에 응답하여 상기 다수의 데이터 라인들 각각의 데이터에 대하여 퍼 핀 데이터 트레이닝 또는 바이트 데이터 트레이닝을 수행한다.
상기 퍼 핀 데이터 트레이닝은 상기 클럭 신호의 위상과 상기 다수의 데이터 라인들 각각의 데이터의 위상을 비교한 결과값들과 상기 제어 신호에 기초하여 상기 다수의 데이터 라인들 각각의 데이터의 스큐를 개별적으로 보상하는 데이터 트레이닝이다.
상기 바이트 데이터 트레이닝은 상기 클럭 신호의 위상과 상기 다수의 데이터 라인들 중에서 어느 하나의 데이터 라인의 데이터의 위상을 비교한 결과값과 상기 제어 신호에 기초하여 상기 다수의 데이터 라인들 각각의 데이터의 스큐를 일괄적으로 보상하는 데이터 트레이닝이다.
상기 컨트롤러는 위상 검출기, 위상 제어 신호 발생기, 및 위상 쉬프트 회로를 구비한다. 상기 위상 검출기는 상기 클럭 신호의 위상과 상기 다수의 데이터 라인들 각각의 데이터의 위상을 비교하여 각각이 상기 다수의 데이터 라인들 각각의 데이터에 대응하는 다수의 스큐값들을 검출한다.
상기 위상 제어 신호 발생기는 상기 제어 신호에 응답하여 상기 다수의 스큐값들 각각에 대응하는 다수의 제1위상 제어 신호들을 출력하거나, 각각이 상기 다수의 스큐값들 중에서 어느 하나의 스큐값에 대응하는 다수의 제2위상 제어 신호들을 출력한다.
상기 위상 쉬프트 회로는 상기 클럭 신호, 및 상기 다수의 제1위상 제어 신호들 각각 또는 상기 다수의 제2위상 제어 신호들 각각에 응답하여 상기 다수의 데이터 라인들 각각의 데이터의 위상을 쉬프트시킨다.
상기 기술적 과제를 달성하기 위한 메모리 장치의 스큐 보상 방법은 클럭 신호의 위상과 다수의 데이터 라인들 각각의 데이터의 위상을 비교한 결과값들과 제어 신호에 기초하여 상기 다수의 데이터 라인들 각각의 데이터의 스큐를 개별적으로 보상하는 퍼 핀 데이터 트레이닝 단계 및 상기 클럭 신호의 위상과 상기 다수의 데이터 라인들 중에서 어느 하나의 데이터 라인의 데이터의 위상을 비교한 결과값과 상기 제어 신호에 기초하여 상기 다수의 데이터 라인들 각각의 데이터의 스큐를 일괄적으로 보상하는 바이트 데이터 트레이닝 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 메모리 장치(100)의 블럭도이다. 보다 상세하게는, 도 1은 상기 메모리 장치(100)가 쓰기 명령을 수행하는 과정에서의 데이터 트레이닝을 설명하기 위한 블럭도이다.
도 1을 참조하면, 상기 메모리 장치(100)는 컨트롤러(110) 및 메모리(120)를 구비한다. 상기 컨트롤러(110)는 제어 신호(CS)에 응답하여 다수의 데이터 라인들(DQ0~DQ7) 각각의 데이터(DATA)에 대하여 퍼 핀 데이터 트레이닝 또는 바이트 데이터 트레이닝을 수행한다. 상기 제어 신호(CS)는 MRS(Mode Register Set)로부터 출력되는 MRS 코드일 수 있다.
상기 퍼 핀 데이터 트레이닝은 상기 메모리 장치(100)가 초기화 모드에서 동작하는 경우에 상기 클럭 신호(CK)의 위상과 상기 다수의 데이터 라인들(DQ0~DQ7) 각각의 데이터(DATA)의 위상을 비교한 결과값들(SKEW)과 상기 제어 신호(CS)에 기초하여 상기 다수의 데이터 라인들(DQ0~DQ7) 각각의 데이터(DATA)의 스큐를 개별적으로 보상하는 데이터 트레이닝이다.
상기 바이트 데이터 트레이닝은 상기 메모리 장치(100)가 정상 동작 모드에서 동작하는 경우에 상기 클럭 신호(CK)의 위상과 상기 다수의 데이터 라인들(DQ0~DQ7) 중에서 어느 하나의 데이터 라인의 데이터의 위상을 비교한 결과값(SKEW)과 상기 제어 신호(CS)에 기초하여 상기 다수의 데이터 라인들(DQ0~DQ7) 각각의 데이터의 스큐를 일괄적으로 보상하는 데이터 트레이닝이다.
상기 컨트롤러(110)는 위상 검출기(112), 위상 제어 신호 발생기(114), 및 위상 쉬프트 회로(116)를 구비한다. 상기 위상 검출기(112)는 상기 클럭 신호(CK)의 위상과 상기 다수의 데이터 라인들(DQ0~DQ7) 각각의 데이터(DATA)의 위상을 비교하여 각각이 상기 다수의 데이터 라인들(DQ0~DQ7) 각각의 데이터(DATA)에 대응하는 다수의 스큐값들(SKEW)을 검출한다.
상기 메모리 장치(100)가 초기화 모드에서 동작하는 경우에 상기 위상 제어 신호 발생기(114)는 상기 제어 신호(CS)에 응답하여 상기 다수의 스큐값들(SKEW) 각각에 대응하는 다수의 위상 제어 신호들(PCS)을 출력한다.
그러나 상기 메모리 장치(100)가 정상 동작 모드에서 동작하는 경우에는 상 기 위상 제어 신호 발생기(114)는 상기 제어 신호(CS)에 응답하여 각각이 상기 다수의 스큐값들(SKEW) 중에서 어느 하나의 스큐값에 대응하는 다수의 위상 제어 신호들(PCS)을 출력한다.
예컨대, 상기 어느 하나의 데이터 스큐값은 상기 다수의 데이터 라인들(DQ0~DQ7)의 데이터의 스큐들(SKEW) 중에서 중심에 위치한 스큐를 가지는 스큐값일 수 있다. 예컨대, 상기 제어 신호(CS)는 n(n은 자연수)비트로 구성될 수 있다.
상기 위상 쉬프트 회로(116)는 상기 클럭 신호(CK)와 상기 다수의 위상 제어 신호들(PCS) 각각에 응답하여 상기 다수의 데이터 라인들(DQ0~DQ7) 각각의 데이터의 위상을 쉬프트시킨다.
상기 메모리(120)는 상기 클럭 신호(CK)에 응답하여 다수의 데이터 라인들(DQ0~DQ7) 각각을 통하여 수신되는 데이터(DATA)를 저장하거나, 상기 다수의 데이터 라인들(DQ0~DQ7) 각각으로 데이터(DATA)를 출력한다. 상기 메모리(120)는 휘발성 메모리(예컨대, 디램) 또는 비휘발성 메모리일 수 있다.
도 1을 참조하면, 상기 메모리(120)는 상기 위상이 쉬프트된 데이터(DATA), 즉, 스큐가 보상된 데이터(DATA)를 다수의 데이터 라인들(DQ~DQ7) 각각을 통하여 수신하고, 상기 수신된 데이터(DATA)를 저장한다..
만약 상기 메모리(120)로부터 데이터가 읽혀지는 경우라면, 상기 메모리 장치(100)는 상기 메모리(120)로부터 출력되는 데이터(DATA)에 대하여 스큐를 보상하고, 스큐가 보상된 데이터(DATA)를 상기 다수의 데이터 라인들(DQ~DQ7)을 통하여 데이터 입출력 회로로 출력한다.
이상에서 설명한 바와 같이 상기 메모리 장치(100)는 초기화 모드(예컨대, 전원이 공급될 때)에서는 다수의 데이터 라인들(DQ0~DQ7) 각각을 통하여 전송되는 데이터의 스큐를 보상하기 위해서 퍼 핀 데이터 트레이닝을 수행하고, 정상 동작 모드(예컨대, 읽기 동작시 또는 쓰기 동작시)에서는 모든 데이터 라인들(DQ0~DQ7)에 공통적으로 발생되는 VT 스큐(Voltage/Temperature Skew)를 보상하기 위하여 필요한 시점에서 바이트 트레이닝을 수행하는 것을 특징으로 한다.
도 2는 본 발명의 실시예에 따른 메모리 장치(100)에서 퍼 핀 데이터 트레이닝이 수행되는 방법을 설명하기 위한 개념도이고, 도 3은 본 발명의 실시예에 따른 메모지 장치(100)에서 퍼 핀 데이터 트레이닝과 바이트 데이터 트레이닝이 수행되는 과정을 설명하기 위한 개략적인 타이밍도이다. 도 4는 본 발명의 실시예에 따른 데이터 트레이닝 방법이 수행되는 순서도이다.
먼저, 상기 메모리 장치(100)에서 퍼 핀 데이터 트레이닝이 수행되는 과정을 설명한다. 위상 검출기(112)는 다수의 데이터 라인들(DQ0~DQ7) 각각의 데이터(DATA)와 각각의 데이터(DATA)를 샘플링하기 위하여 서로 다른 위상을 갖는 클럭 신호(CK)을 수신한다.
도 2를 참조하면, 상기 클럭 신호(CK)의 위상이 S1 내지 S3 또는 S11 내지 S13인 경우에 샘플링된 데이터(DATA)는 에러(Failure, F) 상태이며, S4 내지 S10인 경우에 샘플링된 데이터(DATA)는 에러가 발생하지 않은 상태, 즉, 패스(Pass, P) 상태이다.
상기 위상 검출기(112)는 상기 데이터(DATA)에 대한 샘플링 결과인 에러/패 스(F/P) 상태에 기초하여 상기 다수의 데이터 라인들(DQ0~DQ7) 각각을 통하여 전송되는 각각의 데이터에 대응하는 다수의 스큐값들(SKEW)을 검출한다(S100).
도 2를 참조하면, 상기 위상 검출기(112)는 데이터 샘플링 시 에러가 발생할 확률이 가장 적은 상기 클럭 신호(CK)의 위상(S7)을 기준으로 상기 스큐값(SKEW)을 검출한다.
위상 제어 신호 발생기(114)는 제어 신호(CS) 기초하여 상기 메모리 장치(100)의 동작 모드를 판단한다(S200). 상기 메모리 장치(100)가 초기화 모드에서 동작하는 경우에 상기 위상 제어 신호 발생기(114)는 상기 제어 신호(CS), 예컨대, 하이 레벨을 갖는 제어 신호(CS)에 응답하여 상기 다수의 스큐값들(SKEW) 각각에 대응하는 다수의 위상 제어 신호들(PCS)을 출력한다(S210).
위상 쉬프트 회로(116)는 상기 클럭 신호(CK)와 상기 다수의 위상 제어 신호들(PCS) 각각에 응답하여 상기 다수의 데이터 라인들(DQ0~DQ7) 각각의 데이터(DATA)의 위상을 쉬프트시킨다(S300).
상기 메모리 장치(100)는 다수의 데이터 라인들(DQ0~DQ7) 각각의 데이터(DATA)에 대하여 순차적으로 또는 병렬적으로 상기 과정을 수행함으로써 상기 데이터 라인들(DQ0~DQ7) 각각의 데이터(DATA)의 스큐를 보상한다.
도 3은 상기 메모리 장치(100)의 초기화 모드에서 다수의 데이터 라인들(DQ0~DQ7) 각각의 데이터의 스큐를 보상하기 위하여 퍼 핀 데이터 트레이닝이 수행되고, 정상 동작 모드에서 발생하는 VT 스큐를 보상하기 위하여 바이트 트레이닝이 수행되는 과정을 간략히 나타낸 타이밍도이다.
다수의 데이터 라인들(DQ0~DQ7) 각각의 데이터에 대하여 퍼 핀 데이터 트레이닝이 수행되는 과정은 도 2를 참조하여 설명한 바와 동일하므로 이에 대한 상세한 설명은 생략한다. 이하에서는 도 1 내지 도 4를 참조하여 바이트 트레이닝이 수행되는 과정을 설명한다.
도 3을 참조하면, 퍼 핀 데이터 트레이닝이 수행되기 전의 다수의 데이터 라인들(DQ0~DQ7) 각각의 데이터의 스큐는 상기 메모리 장치(100)의 정상 동작 모드에서 발생하는 VT 스큐보다 크고 스큐들 간의 편차도 크다.
다시 말하면, 상기 메모리 장치(100)가 정상 동작 모드에서 동작하는 경우에 발생되는 VT 스큐는 모든 데이터 라인들(DQ0~DQ7) 각각의 데이터에 대해 공통적으로 발생하고 그 크기도 작다.
그러므로 상기 다수의 데이터 라인들(DQ0~DQ7) 중에서 어느 하나의 데이터 라인(DQ7)의 데이터에 대한 데이터 트레이닝 결과를 나머지 데이터 라인들(DQ0~DQ6) 각각의 데이터에 공통적으로 적용시킬 수 있음을 의미한다.
예컨대, 상기 어느 하나의 데이터 라인은 상기 다수의 데이터 라인들(DQ0~DQ7) 각각의 데이터의 스큐들(SKEW) 중에서 중심(예컨대, 평균값(average 또는 mean) 또는 가장 큰 스큐값과 가장 작은 스큐값 사이에서 중간의 스큐값)에 위치한 스큐를 가지는 데이터 라인일 수 있다.
위상 검출기(112)는 상기 클럭 신호(CK)의 위상과 상기 다수의 데이터 라인들(DQ0~DQ7) 각각의 데이터(DATA)의 위상을 비교하여 각각이 상기 다수의 데이터 라인들(DQ0~DQ7) 각각의 데이터에 대응하는 다수의 스큐값들(SKEW)을 검출한 다(S100). 위상 제어 신호 발생기(114)는 제어 신호(CS), 예컨대 하이 레벨(이 경우, 퍼 핀 데이터 트레이닝이 수행됨) 또는 로우 레벨(이 경우, 바이트 데이터 트레이닝이 수행됨)을 갖는 제어 신호(CS)에 기초하여 상기 메모리 장치(100)의 동작 모드를 판단한다(S200).
예컨대, 퍼 핀 데이터 트레이닝을 수행하기 위하여 출력되는 다수의 위상 제어 신호들(PCS) 각각의 값은 서로 다를 수 있다. 또한 바이트 데이터 트레이닝을 수행하기 위하여 출력되는 다수의 위상 제어 신호들(PCS) 각각의 값은 서로 동일할 수 있다.
위상 제어 신호 발생기(114)는 상기 제어 신호(CS)에 응답하여 각각이 상기 다수의 스큐값들(SKEW) 중에서 어느 하나의 스큐값에 대응하는 다수의 위상 제어 신호들(PCS)을 출력한다(S220).
위상 쉬프트 회로(116)는 상기 클럭 신호(CK)와 상기 다수의 위상 제어 신호들(PCS) 각각에 응답하여 상기 다수의 데이터 라인들(DQ0~DQ7) 각각의 데이터(DATA)의 위상을 쉬프트시킨다(S300).
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 병렬 인터페이스를 이용하는 메모리 장치 및 상기 메모리 장치의 스큐를 보상하는 방법은 초기화 모드에서는 퍼 핀 데이터 트레이닝 수행함으로써 다수의 데이터 라인들 각각의 데이터의 스큐를 개별적으로 보상할 수 있으며, 정상 동작 모드에서는 바이트 데이터 트레이닝을 수행함으로써 상기 다수의 데이터 라인들 각각의 데이터의 스큐를 일괄적으로 보상할 수 있는 효과가 있다.

Claims (8)

  1. 클럭 신호에 응답하여 다수의 데이터 라인들 각각을 통하여 수신되는 데이터를 저장하거나, 상기 클럭 신호에 응답하여 상기 다수의 데이터 라인들 각각으로 데이터를 출력하는 메모리; 및
    제어 신호에 응답하여 상기 다수의 데이터 라인들 각각의 데이터에 대하여 퍼 핀 데이터 트레이닝 또는 바이트 데이터 트레이닝을 수행하는 컨트롤러를 구비하는 메모리 장치.
  2. 제1항에 있어서, 상기 퍼 핀 데이터 트레이닝은,
    상기 클럭 신호의 위상과 상기 다수의 데이터 라인들 각각의 데이터의 위상을 비교한 결과값들과 상기 제어 신호에 기초하여 상기 다수의 데이터 라인들 각각의 데이터의 스큐를 개별적으로 보상하는 데이터 트레이닝이며,
    상기 바이트 데이터 트레이닝은,
    상기 클럭 신호의 위상과 상기 다수의 데이터 라인들 중에서 어느 하나의 데이터 라인의 데이터의 위상을 비교한 결과값과 상기 제어 신호에 기초하여 상기 다수의 데이터 라인들 각각의 데이터의 스큐를 일괄적으로 보상하는 데이터 트레이닝인 메모리 장치.
  3. 제1항에 있어서, 상기 컨트롤러는,
    상기 클럭 신호의 위상과 상기 다수의 데이터 라인들 각각의 데이터의 위상을 비교하여 각각이 상기 다수의 데이터 라인들 각각의 데이터에 대응하는 다수의 스큐값들을 검출하는 위상 검출기;
    상기 제어 신호에 응답하여 상기 다수의 스큐값들 각각에 대응하는 다수의 제1위상 제어 신호들을 출력하거나, 각각이 상기 다수의 스큐값들 중에서 어느 하나의 스큐값에 대응하는 다수의 제2위상 제어 신호들을 출력하는 위상 제어 신호 발생기; 및
    상기 클럭 신호, 및 상기 다수의 제1위상 제어 신호들 각각 또는 상기 다수의 제2위상 제어 신호들 각각에 응답하여 상기 다수의 데이터 라인들 각각의 데이터의 위상을 쉬프트시키는 위상 쉬프트 회로를 구비하는 메모리 장치.
  4. 제1항에 있어서, 상기 메모리는,
    휘발성 메모리 또는 비휘발성 메모리인 메모리 장치.
  5. 제1항에 있어서, 상기 제어 신호는,
    MRS(Mode Register Set)로부터 출력되는 메모리 장치.
  6. 클럭 신호의 위상과 다수의 데이터 라인들 각각의 데이터의 위상을 비교한 결과값들과 제어 신호에 기초하여 상기 다수의 데이터 라인들 각각의 데이터의 스큐를 개별적으로 보상하는 퍼 핀 데이터 트레이닝 단계; 및
    상기 클럭 신호의 위상과 상기 다수의 데이터 라인들 중에서 어느 하나의 데이터 라인의 데이터의 위상을 비교한 결과값과 상기 제어 신호에 기초하여 상기 다수의 데이터 라인들 각각의 데이터의 스큐를 일괄적으로 보상하는 바이트 데이터 트레이닝 단계를 구비하는 메모리 장치의 스큐 보상 방법.
  7. 제6항에 있어서, 상기 퍼 핀 데이터 트레이닝 단계는,
    상기 클럭 신호의 위상과 상기 다수의 데이터 라인들 각각의 데이터의 위상을 비교하여 상기 다수의 데이터 라인들 각각의 데이터에 대응하는 다수의 스큐값들을 검출하는 단계;
    상기 제어 신호에 응답하여 각각이 상기 다수의 스큐값들 각각에 대응하는 다수의 위상 제어 신호을 출력하는 단계; 및
    상기 클럭 신호와 상기 다수의 위상 제어 신호들 각각에 응답하여 상기 다수의 데이터 라인들 각각의 데이터의 위상을 쉬프트시키는 단계를 구비하는 메모리 장치의 스큐 보상 방법.
  8. 제6항에 있어서, 상기 바이트 데이터 트레이닝 단계는,
    상기 클럭 신호의 위상과 상기 다수의 데이터 라인들 각각의 데이터의 위상을 비교하여 상기 다수의 데이터 라인들 각각의 데이터에 대응하는 다수의 스큐값들을 검출하는 단계;
    상기 제어 신호에 응답하여 각각이 상기 다수의 스큐값들 중에서 어느 하나 의 스큐값에 대응하는 다수의 위상 제어 신호들을 출력하는 단계; 및
    상기 클럭 신호와 상기 다수의 위상 제어 신호들 각각에 응답하여 상기 다수의 데이터 라인들 각각의 데이터의 위상을 쉬프트시키는 단계를 구비하는 메모리 장치의 스큐 보상 방법.
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