TWI637266B - 用於修正偏斜之接收器電路、半導體設備及包括其等之系統 - Google Patents

用於修正偏斜之接收器電路、半導體設備及包括其等之系統 Download PDF

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Abstract

一種接收器電路包括一還原序列化單元、一取樣時脈控制單元及一取樣時脈產生單元。該還原序列化單元配置成接收取樣時脈訊號、取樣複數個輸入資料訊號，及產生複數個內部資料訊號。該取樣時脈控制單元配置成產生一延遲控制訊號及一同步完成訊號以回應該等內部資料訊號及第一群組時脈訊號。該取樣時脈產生單元延遲該第一群組時脈訊號並提供經延遲之第一群組時脈訊號作為該等取樣時脈訊號以回應該延遲控制訊號，並提供相對於該第一群組時脈訊號具有一預定量之相領先之一第二群組時脈訊號作為該等取樣時脈訊號以回應該同步完成訊號。

Description

用於修正偏斜之接收器電路、半導體設備及包括其等之系統
各種實施例係關於一種半導體設備，尤指包括一主裝置及一從屬裝置之一種半導體系統。
半導體系統通常包括一主裝置及一從屬裝置。該主裝置可藉由向該從屬裝置提供控制訊號以操作該從屬裝置。該從屬裝置可在該主裝置之控制下儲存接收自該主裝置之資訊或輸出所儲存之資訊。該資訊可為資料。
參照第1圖，顯示呈現先前技術半導體系統10之一方塊圖。該半導體系統10包括一主裝置11及一從屬裝置12。該主裝置11可將複數個訊號傳輸至該從屬裝置12。該主裝置11可將一命令訊號CMD、一位址訊號ADD及一時脈訊號CLK提供至該從屬裝置12。該主裝置11可傳輸資料DQ0-DQn以儲存在該從屬裝置12中，及可自該從屬裝置12接收資料DQ0-DQn。
該資料DQ0-DQn可經由複數個資料匯流排傳輸，該等資料匯流排通訊地將該主裝置11耦合至該從屬裝置12。該從屬裝置12包括複數個墊及接收器電路，其中每一墊及接收器電路經通訊地耦合至該等資料匯流排中之相關一者。該從屬裝置12可在該等墊及接收器電路處與該時脈訊號CLK同步地接收經由該等資料匯流排傳輸之資料DQ0-DQn。在許多情形中，當該資料DQ0-DQn 在實質上相同時間下經由該等資料匯流排自該主裝置11傳輸時，該從屬裝置12可不在實質上相同時間下接收該資料。此可歸因於數種不同之狀況，舉例而言，與該等資料匯流排相關之一偏斜、與該等墊相關之製程變異或與該等接收器電路相關之製程變異。
在一實施例中，一種接收器電路可包含一還原序列化單元，配置成接收取樣時脈訊號、取樣複數個輸入資料訊號，及產生複數個內部資料訊號；一取樣時脈控制單元，配置成產生一延遲控制訊號及一同步完成訊號，以回應該等內部資料訊號及一第一群組時脈訊號；及一取樣時脈產生單元，配置成延遲該第一群組時脈訊號，並提供經延遲之第一群組時脈訊號作為該等取樣時脈訊號，以回應該延遲控制訊號，並配置成提供一第二群組時脈訊號作為該等取樣時脈訊號，以回應該同步完成訊號，其中該第二群組時脈訊號具有領先該第一群組時脈訊號的相位一預定量之相位。
在一實施例中，一種用於在一半導體設備中修正一偏斜之方法可包含在一還原序列化單元中，接收一第一群組時脈訊號、取樣複數個輸入資料訊號，及產生複數個內部資料訊號；延遲該第一群組時脈訊號，並使該第一群組時脈訊號之邊緣與該等輸入資料訊號之邊緣同步化，以回應該等內部資料訊號；提供相對於該第一群組時脈訊號具有一預定量之相位領先的一第二群組時脈訊號至該還原序列化單元，以回應該等邊緣之同步化；及在該還原序列化單元中，接收第二群組時脈訊號、取樣該等輸入資料訊號，及產生該等內部資料訊號。
10‧‧‧半導體系統
11‧‧‧主裝置
12‧‧‧從屬裝置
20‧‧‧半導體系統
21‧‧‧主裝置
22‧‧‧從屬裝置
30-0‧‧‧第一資料接收器電路
30_1-30_n‧‧‧資料接收器電路
32‧‧‧多相時脈產生單元
100‧‧‧還原序列化單元
200‧‧‧取樣時脈控制單元
210‧‧‧同步偵測單元
220‧‧‧延遲控制單元
221‧‧‧計數器
300‧‧‧取樣時脈產生單元
310‧‧‧延遲選擇單元
311‧‧‧延遲單元
312‧‧‧多工器
320‧‧‧相位內插單元
400‧‧‧輸入緩衝器
1000‧‧‧系統
1100‧‧‧中央處理單元(CPU)
1150‧‧‧晶片組
1200‧‧‧記憶體控制器
1250‧‧‧輸入/輸出(I/O)匯流排
1300‧‧‧磁碟驅動控制器
1350‧‧‧半導體記憶體裝置
1410‧‧‧滑鼠
1420‧‧‧視訊顯示器
1430‧‧‧鍵盤
1450‧‧‧內部磁碟驅動器
ADD‧‧‧位址訊號
CLK‧‧‧時脈訊號
CLKA<0：3>‧‧‧第一群組時脈訊號
CLKAD<0：3>‧‧‧經延遲之第一群組時脈訊號
CLKB<0：3>‧‧‧第二群組時脈訊號
CMD‧‧‧命令訊號
DIN0<0：3>-DINn<0：3>‧‧‧內部資料訊號
DQ0-DQn‧‧‧資料
DQ0<0：3>-DQn<0：3>‧‧‧資料訊號
DU‧‧‧延遲控制訊號
SLCK<0：3>‧‧‧取樣時脈訊號
SYNCB‧‧‧同步完成訊號
TDQ0-TDQn‧‧‧訓練資料
TRN‧‧‧訓練訊號
第1圖為呈現一先前技術半導體系統之一方塊圖。
第2圖為呈現一半導體系統之一實施例之一方塊圖。
第3圖為呈現第2圖所示之一從屬裝置之一實施例之一方塊圖。
第4圖為呈現第3圖所示之一接收器電路之一實施例之一方塊圖。
第5圖為呈現第4圖所示之一延遲選擇單元之一實施例之一方塊圖。
第6圖為一時序圖，其說明與一半導體系統的一接收器電路之一實施例之操作相關之時序。
第7圖為呈現包括一半導體設備之一實施例之系統之一方塊圖。
以下將描述一半導體設備的各種實施例。
參照第2圖，一半導體系統20可包括一主裝置21及一從屬裝置22。該主裝置21可藉由向該從屬裝置22傳輸複數個訊號以管理該從屬裝置22之操作。該主裝置21可傳輸資訊至該從屬裝置22中，及自該從屬裝置22接收資訊。該資訊可為一資料。該主裝置21可傳輸一或多個控制訊號及呈資料訊號形式之資料至該從屬裝置22中，以儲存在該從屬裝置22中。該主裝置21可發送一或多個控制訊號至該從屬裝置22中，以自該從屬裝置22請求儲存在該從屬裝置22中之資料。
該主裝置21及該從屬裝置22可經由複數個匯流排通訊。該等匯流排之實例可包括(但不限於)一命令匯流排、一位址匯流排、一時脈匯流排及一資料匯流排。該主裝置21可將一命令訊號CMD、一位址訊號ADD、一時脈訊號CLK及資料DQ0-DQn經由該等匯流排之一或多個提供至該從屬裝置22，且該 從屬裝置22可回應地將所接收資料DQ0-DQn儲存在該從屬裝置22中。該主裝置21可藉由將該命令訊號CMD、該位址訊號ADD及該時脈訊號CLK經由該等匯流排之一或多個提供至該從屬裝置22，以自該從屬裝置22請求資料DQ0-DQn。該從屬裝置22自該主裝置21接收該命令訊號CMD、該位址訊號ADD及該時脈訊號CLK，並將該經請求資料DQ0-DQn經由該等匯流排之一或多個回應地傳輸至該主裝置21。
該從屬裝置22可分別經由一命令匯流排、一位址匯流排及一時脈匯流排自該主裝置21接收該等訊號CMD、ADD及CLK。該從屬裝置22可經由複數個資料匯流排自該主裝置21接收資料DQ0-DQn，以儲存在該從屬裝置22。該從屬裝置22根據自該主裝置21接收之命令訊號CMD、位址訊號ADD及時脈訊號CLK以儲存該所接收資料DQ0-DQn。該從屬裝置22可自該主裝置21接收一請求以傳輸儲存在該從屬裝置22中之資料DQ0-DQn。該從屬裝置22可接收一命令訊號CMD、一位址訊號ADD及一時脈訊號CLK，並根據所接收之命令訊號CMD、位址訊號ADD及時脈訊號CLK擷取儲存在該從屬裝置22中之資料。該從屬裝置22可經由複數個資料匯流排將該所擷取之資料DQ0-DQn傳輸至該主裝置21。該從屬裝置22可包括墊及接收器電路，並經由該等墊及接收器電路接收自該主裝置21傳輸之訊號。該從屬裝置22可包括發射器電路，並經由該等墊及該等發射器電路傳輸訊號至該主裝置21。
該主裝置21可係一記憶體控制器或一主機裝置。該主裝置21之實例可包括(但不限於)一中央處理單元(central processing unit,CPU)、一圖形處理單元(graphic processing unit,GPU)、一數位訊號處理器(digital singal,DSP)、一或多個處理器核心、一單核心處理器、一雙核心處理器、一多核心處 理器、一微處理器、一主機處理器、一控制器、複數個處理器或控制器、一晶片、一微晶片、一邏輯電路、一積體電路(integrated circuit,IC)及特定應用IC。該從屬裝置22可為一記憶體設備。該記憶體設備之實例可包括(但不限於)一揮發性隨機存取記憶體設備及一非揮發性隨機存取記憶體設備。該揮發性隨機存取記憶體設備之實例係一動態隨機存取記憶體(dynamic random access memory,DRAM)。該非揮發性隨機存取記憶體設備之實例包括(但不限於)一相變型隨機存取記憶體(phase change random access memory,PCRAM)、一電阻式隨機存取記憶體(resistive random access memory,ReRAM)、一鐵電式隨機存取記憶體(ferroelectric random access memory,FeRAM)、一磁性隨機存取記憶體(magnetic random access memory,MRAM)及一自旋轉移力矩隨機存取記憶體(spin transfer torque random access memory,STTRAM)。
當將電力供應至該主裝置21及該從屬裝置22時，該主裝置21及該從屬裝置22可進行一訓練操作。該訓練操作可與資料傳輸相關聯。可進行該訓練操作以補償一偏斜，該偏斜之發生可歸因於與該資料匯流排、該等墊及該等接收器電路中之一或多個相關之變異。該從屬裝置22經由該墊及該接收器接收由該主裝置21以資料訊號之形式傳輸之資料。可進行該訓練操作以補償可在該等墊與接收器電路之間發生之一偏斜。作為進行該訓練操作之一部份，該主裝置21可將一訓練訊號TRN提供至該從屬裝置22，該訓練訊號TRN具有有關該訓練操作之資訊。該訓練訊號TRN可為一命令訊號CMD。該主裝置21可傳輸呈訓練資料訊號形式之訓練資料TDQ0-TDQn，以用於對該從屬裝置22之訓練操作。該訓練資料TDQ0-TDQn可為具有一預定型樣之任意資料。該從屬裝置22可自該主裝置21接收該訓練訊號TRN及該訓練資料TDQ0-TDQn。
參照第3圖，該從屬裝置22可包括複數個資料接收器電路30_0-30_n。每一資料接收器電路30_0-30_n經電耦合至一相關組之匯流排。每一資料接收器電路30_0-30_n經電耦合至一或多個相關墊(未示出)。該等資料接收器電路30_0-30_n之每一者可經由相關組之資料匯流排及墊接收呈自該主裝置21傳輸之資料訊號DQ0<0：3>-DQn<0：3>形式的資料。在該訓練操作期間，該主裝置21可傳輸具有一預定型樣之訓練資料訊號TDQ0-TDQn，該資料訊號實質上係類似於經由該資料匯流排至該從屬裝置22之資料訊號DQ0<0：3>-DQn<0：3>。該從屬裝置22之資料接收器電路30_0-30_n可藉由進行與接收該等訓練資料訊號TDQ0-TDQn相關之一或多個步驟來進行該訓練操作。
該從屬裝置22可包括一多相時脈產生單元32。該多相時脈產生單元32可經由該時脈匯流排接收自該主裝置21傳輸之時脈訊號CLK。該多相時脈產生單元32可產生一第一群組時脈訊號CLKA<0：3>。該第一群組時脈訊號CLKA<0：3>可包括相對於該所接收之時脈訊號CLK具有一90度、180度及270度的相位延遲之時脈訊號。該等資料接收器電路30_0-30_n可經由複數個資料匯流排接收該等資料訊號DQ0<0：3>-DQn<0：3>，以回應該第一群組時脈訊號CLKA<0：3>。例如，該資料接收器30_0可回應該第一群組時脈訊號CLKA<0：3>經由與該資料接收器30_0相關之一資料匯流排接收該等資料訊號DQ0<0：3>。該主裝置21可經由該等匯流排將複數個資料訊號依序傳輸至該從屬裝置22。當該主裝置21經由各該資料匯流排依序傳輸四個資料訊號時，呈資料訊號DQ0<0：3>-DQn<0：3>形式的總計4*(n+1)之資料可傳輸至該從屬裝置22。該等資料接收器電路30_0-30_n可與該第一群組時脈訊號CLKA<0：3>同步地依序接收該等資料訊號。該等資料接收器電路30_0-30_n可與該第一群組時脈訊號 CLKA<0：3>同步地接收經由每一資料匯流排傳輸之資料訊號DQ0<0：3>-DQn<0：3>，並可輸出該所接收之資料作為內部資料訊號DIN0<0：3>-DINn<0：3>。
在訓練操作期間，該等資料接收器電路30_0-30_n可經由該等資料匯流排接收該等訓練資料訊號TDQ0-TDQn作為該等資料訊號DQ0<0：3>-DQn<0：3>。該等資料接收器電路30_0-30_n可與經延遲之時脈訊號同步地延遲該第一群組時脈訊號CLKA<0：3>，並接收該等訓練資料訊號TDQ0-TDQn。該等接收器電路30_0-30_n可與經延遲之時脈訊號同步地偵測該等訓練資料訊號TDQ0-TDQn的位準改變，並基於該等偵測結果確定該第一群組時脈訊號CLKA<0：3>之延遲量。當該第一群組時脈訊號CLKA<0：3>之延遲量經確定時，不論可存在任何偏斜，該等資料接收器電路30_0-30_n可在實質上相同時間接收自該主裝置21傳輸之資料訊號DQ0<0：3>-DQn<0：3>。當完成該訓練操作並起始一正常操作時，該等資料接收器電路30_0-30_n可與經延遲之時脈訊號同步地接收經由該資料匯流排自該主裝置21傳輸之資料訊號DQ0<0：3>-DQn<0：3>。經延遲之時脈訊號可具有與由延遲該預定延遲量之第一群組時脈訊號CLKA<0：3>的相位對應之相位。該等資料接收器電路30_0-30_n可輸出所接收資料作為該等內部資料訊號DIN0<0：3>-DINn<0：3>。
第4圖為呈現第3圖所示之該等資料接收器電路30_0-30_n之一的一實施例之一方塊圖。第4圖中所示之該第一資料接收器電路30_0實質上係類似於其它資料接收器電路30_1-30_n。該第一資料接收器電路30_0可包括一還原序列化單元100、一取樣時脈控制單元200、一取樣時脈產生單元300及一輸入緩衝器400。該還原序列化單元100可接收複數個輸入資料訊號DQ0<0：3>及取樣時脈 訊號SCLK<0：3>。該還原序列化單元100可使用該等取樣時脈訊號SCLK<0：3>取樣該等輸入資料訊號DQ0<0：3>，並產生複數個內部資料訊號DIN0<0：3>。該時脈訊號可用於依該等輸入資料訊號之輸入一順序取樣該資料訊號。該等輸入資料訊號DQ0<0：3>可為經由該輸入緩衝器400自該主裝置21接收之資料訊號，或呈經由一資料匯流排依序傳輸之串列資料形式。該輸入緩衝器400可緩衝自該主裝置21接收之輸入資料訊號DQ0<0：3>。由該還原序列化單元100產生之內部資料訊號DIN0<0：3>可經由在該從屬裝置22內之複數個內部資料匯流排傳輸至該從屬裝置22之內部電路。可以平行資料形式產生該等內部資料訊號DIN0<0：3>。該還原序列化單元100可接收該第一群組時脈訊號CLKA<0：3>作為該等取樣時脈訊號SCLK<0：3>、取樣該等輸入資料訊號DQ0<0：3>，並產生複數個內部資料訊號DIN0<0：3>。例如，當將電力供應至該主裝置21及該從屬裝置22並進行訓練操作時，該從屬裝置22可使用該第一群組時脈訊號CLKA<0：3>取樣由該主裝置21接收之輸入資料訊號DQ0<0：3>。
該取樣時脈控制單元200可基於該等內部資料訊號DIN0<0：3>及該第一群組時脈訊號CLKA<0：3>調整該等取樣時脈訊號SCLK<0：3>。該取樣時脈控制單元200可產生一延遲控制訊號DU及一同步完成訊號SYNCB，以回應該等內部資料訊號DIN0<0：3>及該第一群組時脈訊號CLKA<0：3>。該取樣時脈控制單元200可將該延遲控制訊號DU及該同步完成訊號SYNCB傳輸至該取樣時脈產生單元300。
該取樣時脈控制單元200可包括一同步偵測單元210及一延遲控制單元220。該同步偵測單元210可藉由偵測該等內部資料訊號DIN0<0：3>之位準以產生該同步完成訊號SYNCB。在進行訓練操作期間，該主裝置21可將具有一 預定型樣之輸入資料訊號DQ0<0：3>，或訓練資料TDQ0傳輸至該從屬裝置22。例如，該等輸入資料訊號DQ0<0：3>之一可具有高位準，同時其它輸入資料訊號DQ0<0：3>可具有低位準。該同步偵測單元210在該同步偵測單元210偵測到所有經由取樣該等輸入資料訊號DQ0<0：3>而產生之內部資料訊號DIN0<0：3>具有相同位準時可致能該同步完成訊號SYNCB。例如，該同步偵測單元210在所有該等內部資料訊號DIN0<0：3>具有低位準時可致能該同步完成訊號SYNCB。該同步偵測單元210在該等內部資料訊號DIN0<0：3>的邊緣之一及該第一群組時脈訊號CLKA<0：3>的邊緣之一相對於彼此同步時可致能該同步完成訊號SYNCB。該第一群組時脈訊號CLKA<0：3>之一可相關於接收該等輸入資料訊號DIN0<0：3>之一，並可用來取樣該等輸入資料訊號DQ0<0：3>之一。例如，當自該主裝置21接收之輸入資料訊號DIN0<0：3>之一第一輸入資料訊號DQ0<0>具有一高位準，且其餘的輸入資料訊號DQ0<0：3>具有一低位準時，該同步偵測單元210在該第一輸入資料訊號DQ0<0>的邊緣與該第一群組時脈訊號CLKA<0：3>之一第一時脈訊號CLKA<0>的邊緣相對於彼此同步時可產生該同步完成訊號SYNCB，其中取樣時脈訊號SCLK<0>用於取樣第一輸入資料訊號DQ0<0>。該同步偵測單元210在所有該等內部資料訊號DIN0<0：3>具有低位準時可致能該同步完成訊號SYNCB。在該等輸入資料訊號DQ0<0：3>之第一輸入資料訊號DQ0<0>的一降緣與該第一群組時脈訊號CLKA<0：3>之第一時脈訊號CLKA<0>的一升緣相對於彼此同步時可致能該同步完成訊號SYNCB。
該延遲控制單元220可基於所接收之同步完成訊號SYNCB及該第一群組時脈訊號CLKA<0：3>而產生該延遲控制訊號DU。該延遲控制單元220可回應於該第一群組時脈訊號CLKA<0：3>而產生該延遲控制訊號DU直到致能 該同步完成訊號SYNCB。
該取樣時脈產生單元300可將該等取樣時脈訊號SCLK<0：3>提供至該還原序列化單元100，以回應該延遲控制訊號DU及該同步完成訊號SYNCB。該取樣時脈產生單元300可延遲該第一群組時脈訊號CLKA<0：3>，以回應該延遲控制訊號DU，並輸出經延遲之第一群組時脈訊號作為該等取樣時脈訊號SCLK<0：3>。該取樣時脈產生單元300可提供經延遲之第一群組時脈訊號CLKA<0：3>與一第二群組時脈訊號CLKB<0：3>之一者作為該等取樣時脈訊號SCLK<0：3>，以回應該同步完成訊號SYNCB。該取樣時脈產生單元300可提供該第一群組時脈訊號CLKA<0：3>及經延遲之第一群組時脈訊號作為該等取樣時脈訊號SCLK<0：3>。當致能該同步完成訊號SYNCB時，該取樣時脈產生單元300可提供第二群組時脈訊號CLKB<0：3>作為該等取樣時脈訊號SCLK<0：3>。該第二群組時脈訊號CLKB<0：3>可具有領先該第一群組時脈訊號CLKA<0：3>的相位一預定量之一相位。該相位之預定量可對應於該等輸入資料訊號DQ0<0：3>之一持續時間。該取樣時脈產生單元300可包含一延遲選擇單元310，該延遲選擇單元310配置成延遲該第一群組時脈訊號CLKA<0：3>，以回應該延遲控制訊號DU，並輸出經延遲之第一群組時脈訊號及該第二群組時脈訊號CLKB<0：3>中之一者作為該等取樣時脈訊號SCLK<0：3>，以回應該同步完成訊號SYNCB。
該取樣時脈產生單元300可包括一相位內插單元320。該相位內插單元320可基於該第一群組時脈訊號CLKA<0：3>產生該第二群組時脈訊號CLKB<0：3>。如上所述，該第二群組時脈訊號CLKB<0：3>可具有領先該第一群組時脈訊號CLKA<0：3>的相位該預定量之相位。例如，當一資料訊號之持續時間對應於大約四分之一之時脈訊號週期時，該相位之預定量可係大約八分之一 之時脈訊號週期，且該相位內插單元320可產生具有約0、90、180及270度的相位之第一群組時脈訊號CLKA<0：3>，及具有約15、45、135及225度的相位之第二群組時脈訊號CLKB<0：3>。該相位內插單元320可藉由混合該第一群組時脈訊號CLKA<0：3>之相位產生該第二群組時脈訊號CLKB<0：3>。
該同步偵測單元210可包括複數個正反器FF及一反或閘NOR。該同步偵測單元210可包括複數個正反器FF，其中該等正反器FF之數目可對應於內部資料訊號DIN0<0：3>之數目。例如，在第4圖中，存在四個輸入資料訊號DQ0<0：3>，及四個內部資料訊號DIN0<0：3>，且該同步偵測單元210包括四個正反器FF。各該正反器FF可接收對應的一內部資料訊號DIN0<0：3>。各該正反器FF可接收在該輸入終端處之一電源電壓VDD及在該時脈終端處之對應的內部資料訊號DIN0<0：3>。當對應的內部資料訊號DIN0<0：3>自一高位準改變至一低位準時，各該正反器FF可輸出該電源電壓VDD。該反或閘NOR可產生該同步完成訊號SYNCB，以回應該等正反器FF之輸出。當該等正反器FF之一或多個輸出具有一高位準時，該反或閘NOR可致能該同步完成訊號SYNCB至一低位準。例如，當該等正反器FF之輸出起先具有一低位準時，該反或閘NOR可產生具有一高位準之失能的同步完成訊號SYNCB。當該等內部資料訊號DIN0<0：3>之一改變至一高位準並接著至一低位準時，該等正反器FF之對應一者的輸出可改變至一高位準，且該反或閘NOR可產生具有一低位準之致能的同步完成訊號SYNCB。
該延遲控制單元220可包括一及閘AND與一計數器221。該及閘AND可接收該同步完成訊號SYNCB及該第一群組時脈訊號CLKA<0：3>作為輸入。當該同步完成訊號SYNCB失能並具有一高位準時，該及閘AND可將該第一 群組時脈訊號CLKA<0：3>傳輸至該計數器221中。當該同步完成訊號SYNCB致能並具有一低位準時，該及閘AND可阻止該第一群組時脈訊號CLKA<0：3>傳輸至該計數器221。該計數器221可產生該延遲控制訊號DU，以回應該第一群組時脈訊號CLKA<0：3>。當在該計數器221處接收該第一群組時脈訊號CLKA<0：3>之一高脈衝時，該延遲控制訊號DU可具有複數個位元，且該計數器221可增加該延遲控制訊號DU之一邏輯值。隨著該延遲控制訊號DU之邏輯值增加時，該延遲選擇單元310可實施以延遲該第一群組時脈訊號CLKA<0：3>的相位之一延遲量可增加。
第5圖為呈現第4圖所示之延遲選擇單元310之一實例之一方塊圖。該延遲選擇單元310可包括一延遲單元311及一多工器312。該延遲單元311可接收該第一群組時脈訊號CLKA<0：3>及該延遲控制訊號DU，並可基於該延遲控制訊號DU之值延遲該第一群組時脈訊號CLKA<0：3>。該延遲單元311可包括複數個單元延遲元件(未示出)。隨著藉由該延遲控制單元220產生的延遲控制訊號DU之邏輯值逐漸增加時，該延遲單元311可增加經開啟的單元延遲元件之數目。隨著該延遲控制訊號DU之邏輯值增加，與延遲該第一群組時脈訊號CLKA<0：3>相關之延遲量可增加。該多工器312可接收來自該延遲單元311之輸出(其中來自該延遲單元311之輸出係經延遲之第一群組時脈訊號CLKA<0：3>)、該第二群組時脈訊號CLKB<0：3>及該同步完成訊號SYNCB。該多工器312可輸出該延遲單元311之輸出(其中來自該延遲單元311之輸出係經延遲之第一群組時脈訊號CLKAD<0：3>)及該第二群組時脈訊號CLKB<0：3>中之一者作為該取樣時脈訊號SCLK<0：3>，以回應該同步完成訊號SYNCB。
第6圖為說明與一資料接收器電路30_0之一實施例的操作相關之 時序的一時序圖。以下將參考第2圖至第6圖描述該資料接收器電路30_0及該半導體系統20之一實施例的操作之時序。當開啟該主裝置21及該從屬裝置22之電力時，在初始化之後，該主裝置21及該從屬裝置22可進行該訓練操作以用來修正該從屬裝置22之資料接收器電路30_0至30_n之偏斜。在該訓練操作期間，該主裝置21可將該時脈訊號CLK及具有預定型樣之輸入資料訊號DQ0<0：3>提供至該從屬裝置22。例如，該輸入資料訊號DQ0<0：3>可呈依序傳輸之串列資料形式並具有1、0、0及0之邏輯值。該主裝置21可在每一時脈訊號CLK之週期將該等輸入資料訊號DQ0<0：3>提供至該從屬裝置22。
該從屬裝置22之多相時脈產生單元32可自該時脈訊號CLK產生該第一群組時脈訊號CLKA<0：3>。該還原序列化單元100可接收該第一群組時脈訊號CLKA<0：3>作為該取樣時脈訊號SCLK<0：3>、取樣該等輸入資料訊號DQ0<0：3>，並產生該等內部資料訊號DIN0<0：3>，其中該內部資料訊號DIN0<0：3>之值係1、0、0及0。該同步偵測單元210可維持該同步完成訊號SYNCB之失能狀態，該延遲控制單元220可延遲該第一群組時脈訊號CLKA<0：3>一單元時間週期之量，且該延遲選擇單元310可產生經延遲之第一群組時脈訊號CLKAD<0：3>作為該等取樣時脈訊號SCLK<0：3>。
該還原序列化單元100可與經延遲之第一群組時脈訊號CLKAD<0：3>同步地取樣該等輸入資料訊號DQ0<0：3>。第6圖中之箭頭指示當產生該第一群組時脈訊號CLKA<0：3>(其經依序延遲)作為該等取樣時脈訊號SCLK<0：3>時，延遲取樣該等輸入資料訊號DQ0<0：3>的時序。當延遲該第一群組時脈訊號CLKA<0：3>時，自該等輸入資料訊號DQ0<0：3>之間的第一資料訊號DQ0<0>之降緣與該第一群組時脈訊號CLKA<0：3>之間的第一時脈訊號 SCLK<0>之升緣相對於彼此同步，且該還原序列化單元100可產生具有0、0、0及0之邏輯值的內部資料訊號DIN0<0：3>。該同步偵測單元210可偵測該等內部資料訊號DIN0<0：3>之第一內部資料訊號DIN0<0>自該高位準至該低位準的轉變，並致能該同步完成訊號SYNCB至該低位準。當致能該同步完成訊號SYNCB時，該延遲控制單元220可不增加該延遲控制訊號DU之邏輯值，且該多工器312可提供該第二群組時脈訊號CLKB<0：3>作為該取樣時脈訊號SCLK<0：3>。
當已完成訓練操作並開始正常操作時，該還原序列化單元100可根據該第二群組時脈訊號CLKB<0：3>取樣接收自該主裝置21之輸入資料訊號DQ0<0：3>。該等資料接收器電路30_0至30_n可在接收自該主裝置21之輸入資料訊號DQ0<0：3>的中心處取樣該等輸入資料訊號DQ0<0：3>。該資料接收器電路30_0通常可藉由延遲該第一群組時脈訊號CLKA<0：3>(其中經延遲之第一群組時脈訊號CLKA<0：3>用作該取樣時脈訊號CLKA<0：3>)至該等輸入資料訊號DQ0<0：3>之降緣，並使用該第二群組時脈訊號CLKB<0：3>作為該等取樣時脈訊號SCLK<0：3>，以將該第二群組時脈訊號CLKB<0：3>之升緣對準該等輸入資料訊號DQ0<0：3>之中心，其中該第二群組時脈訊號CLKB<0：3>可具有約該等輸入資料訊號DQ0<0：3>之持續時間的一半之一領先相位。
該從屬裝置22之資料接收器電路30_1-30_n可實質進行如該接收器電路30_0之相同訓練操作。該等資料接收器電路30_0-30_n可分別在大約相同時序取樣該等輸入資料訊號DQ0<0：3>-DQn<0：3>，並產生該等內部資料訊號DIN0<0：3>-DINn<0：3>。這可使得可發生於該墊及該接收器電路中之偏斜得到修正。
參照第7圖，表示呈現包括一半導體記憶體裝置1350之一實施例 之一系統1000的一方塊圖。在一實施例中，一記憶體控制器1200係該主裝置21，且該半導體記憶體裝置1350係該從屬裝置22。在一實施例中，該半導體記憶體裝置1350包括該接收器電路之一實施例。
在一實施例中，該系統包括一記憶體控制器1200及一半導體記憶體裝置1350。該半導體記憶體裝置1350包括一接收器電路。該接收器電路包括一還原序列化單元100、一取樣時脈控制單元200及一取樣時脈產生單元300。該還原序列化單元100配置成接收取樣時脈訊號、取樣複數個輸入資料訊號，及產生複數個內部資料訊號。該取樣時脈控制單元200配置成產生一延遲控制訊號及一同步完成訊號，以回應該等內部資料訊號及一第一群組時脈訊號。該取樣時脈產生單元300延遲該第一群組時脈訊號，並提供經延遲之第一群組時脈訊號作為該等取樣時脈訊號，以回應該延遲控制訊號，並提供一第二群組時脈訊號作為該等取樣時脈訊號，以回應該同步完成訊號，其中該第二群組時脈具有領先該第一群組時脈訊號的相位一預定量之相位。
該半導體記憶體裝置1350之實例包括(但不限於)動態隨機存取記憶體、靜態隨機存取記憶體、同步動態隨機存取記憶體(synchronous dynamic random access,SDRAM)、同步圖形隨機存取記憶體(synchronous graphics random access memory,SGRAM)、雙倍資料速率動態隨機存取記憶體(double data rate dynamic ram,DDR)及雙倍資料速率SDRAM。
該記憶體控制器1200用於記憶體裝置、處理器及電腦系統之設計中。該系統1000可包括一或多個處理器或中央處理單元(central processing unit,CPU)1100。該CPU 1100可個別地使用或與其它CPU組合使用。儘管該CPU 1100主要參照為單數，熟悉本技術之人士應了解亦可實施具任何數目之實體或邏輯 CPU之系統。
一晶片組1150可電耦合至該CPU 1100。該晶片組1150係該系統1000之CPU 1100及其它組件間之訊號的一通訊路徑，該晶片組1150可包括該記憶體控制器1200、一輸入/輸出(「I/O」)匯流排1250及一磁碟驅動控制器1300。視該系統1000之組態而定，一些不同訊號之任何一者可經由該晶片組1150傳輸，且熟悉此項技術之人士應了解，可在不改變該系統之基本性質下輕易地調整在整個系統1000上之訊號的路由。
如上所述，該記憶體控制器1200可電耦合至該晶片組1150。該記憶體控制器1200可經由該晶片組1150接收自該CPU 1100提供之一請求。在另一實施例中，該記憶體控制器1200可整合至該晶片組1150中。該記憶體控制器1200可電耦合至一或多個半導體記憶體裝置1350中。該等半導體記憶體裝置1350可為一些工業標準記憶體類型中之任一者，包括(但不限於)單排內嵌式記憶體模組(single inline memory module,SIMM)及雙排內嵌式記憶體模組(dual inline memory module,DIMM)。進一步地，該等半導體記憶體裝置1350可藉由儲存指令與資料兩者而有助於該等外部資料儲存裝置之安全移除。
該晶片組1150可電耦合至該I/O匯流排1250。該I/O匯流排1250可用作自該晶片組1150至I/O裝置1410、1420及1430之訊號的一通訊路徑。該等I/O裝置1410、1420及1430可包括一滑鼠1410、一視訊顯示器1420及一鍵盤1430。該I/O匯流排1250可運用一些通訊協定中之任一者以與該等I/O裝置1410、1420及1430通訊。此外，該I/O匯流排1250可整合至該晶片組1150中。
該磁碟驅動控制器1300亦可電耦合至該晶片組1150。該磁碟驅動控制器1300可用作該晶片組1150與一或多個內部磁碟驅動器1450之間的通訊路 徑。該內部磁碟驅動器1450可藉由儲存指令與資料兩者而有助於外部資料儲存裝置之斷開。該磁碟驅動控制器1300及該內部磁碟驅動器1450可實際上使用任何類型之通訊協定(包括所有上述關於I/O匯流排1250者)彼此通訊或與該晶片組1150通訊。
上述與第7圖相關之系統1000僅係使用一半導體記憶體裝置1350之系統的一實例。在另一實施例中，諸如手機或數位相機，該等組件可與第5圖中所示之實施例不同。
儘管以上已描述某些實施例，熟悉本技術之人士應了解所述之實施例僅作示例用。因此，該接收器電路、半導體設備及包括本文所述之其等之系統應不受限於所述之實施例。而是，該接收器電路、半導體設備及包括本文所述之其等之系統應僅根據以下申請專利範圍並配合以上發明說明及隨附之圖示而加以限制。

Claims (14)

  1. 一種接收器電路，其包含：一還原序列化單元，配置成接收複數個取樣時脈訊號與複數個輸入資料訊號，及依據該等取樣時脈訊號對該等輸入資料訊號進取樣，以產生複數個內部資料訊號；一取樣時脈控制單元，配置成產生一延遲控制訊號及一同步完成訊號，以回應該等內部資料訊號及一第一群組時脈訊號；及一取樣時脈產生單元，配置成延遲該第一群組時脈訊號，並提供經延遲之第一群組時脈訊號，以回應該延遲控制訊號，並配置成提供一第二群組時脈訊號與經延遲之該第一群組訊號的其中一者作為該等取樣時脈訊號，以回應該同步完成訊號，其中該第二群組時脈訊號具有領先該第一群組時脈訊號的相位一預定量之一相位。
  2. 如請求項1所述之接收器電路，其中該取樣時脈控制單元包括：一同步偵測單元，配置成藉由偵測該等內部資料訊號之位準而產生該同步完成訊號；及一延遲控制單元，配置成產生該延遲控制訊號，以回應該第一群組時脈訊號直至該同步完成訊號己致能。
  3. 如請求項2所述之接收器電路，其中當該等輸入資料訊號之一具有高位準時，該同步偵測單元在該等內部資料訊號具有一低位準時致能該同步完成訊號。
  4. 如請求項1所述之接收器電路，其中該取樣時脈產生單元包括一延遲選擇單元，該延遲選擇單元配置成延遲該第一群組時脈訊號一單位時間週期 量，以回應該延遲控制訊號，並提供經延遲之該第一群組時脈訊號及該第二群組時脈訊號中之一者作為該等取樣時脈訊號，以回應該同步完成訊號。
  5. 如請求項4所述之接收器電路，其中該取樣時脈產生單元更包括一相位內插單元，該相位內插單元配置成基於該第一群組時脈訊號而產生該第二群組時脈訊號。
  6. 如請求項4所述之接收器電路，其中該延遲選擇單元包括：一延遲單元，配置成產生一延遲之第一群組時脈訊號，其依序地延遲一單元時間週期量，以回應該延遲控制訊號；及一多工器，配置成提供該延遲單元之輸出及該第二群組時脈訊號中之一者作為該等取樣時脈訊號，以回應該同步完成訊號。
  7. 如請求項1所述之接收器電路，其中該相位之預定量對應於該等輸入資料訊號之一持續時間的一半。
  8. 一種用於在一半導體設備中修正一偏斜之方法，其包含：在一還原序列化單元中，接收一第一群組時脈訊號，取樣複數個輸入資料訊號，及產生複數個內部資料訊號；延遲該第一群組時脈訊號，並使該第一群組時脈訊號之邊緣與該等輸入資料訊號之邊緣同步化，以回應該等內部資料訊號；提供相對於該第一群組時脈訊號具有一預定量之相位領先的一第二群組時脈訊號至該還原序列化單元，以回應該等邊緣之同步化；及在該還原序列化單元中，接收該第二群組時脈訊號，取樣該等輸入資料訊號，及產生該等內部資料訊號。
  9. 如請求項8所述之用於在一半導體設備中修正一偏斜之方法，其中一時脈 訊號係用於根據該等輸入資料訊號之一輸入順序來取樣該資料訊號。
  10. 如請求項8所述之用於在一半導體設備中修正一偏斜之方法，其中該等輸入資料訊號之一具有一高位準，且其中該第一群組時脈訊號之邊緣與該等輸入資料訊號之邊緣的同步化延遲該第一群組時脈訊號直至一同步完成訊號已致能，並當使用經延遲之第一群組時脈訊號取樣之該等內部資料訊號具有一低位準時產生該同步完成訊號。
  11. 如請求項10所述之用於在一半導體設備中修正一偏斜之方法，其中進行提供該第二群組時脈訊號，以回應該同步完成訊號。
  12. 如請求項8所述之用於在一半導體設備中修正一偏斜之方法，其中該相位之預定量對應於該等輸入資料訊號之一持續時間的一半。
  13. 如請求項8所述之用於在一半導體設備中修正一偏斜之方法，其更包含基於該第一群組時脈訊號產生該第二群組時脈訊號。
  14. 如請求項8所述之用於在一半導體設備中修正一偏斜之方法，其更包含在一主裝置中，於一訓練操作期間將具有一預定型樣之輸入資料訊號提供給該半導體設備。
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