JP2009070150A - メモリ制御装置 - Google Patents
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Abstract
【解決手段】本発明のメモリ制御装置は、終端抵抗のオン/オフが可能である双方向バッファを有し、上記終端抵抗のプルアップ側とプルダウン側の抵抗値を異なる値に制御することが可能であり、上記双方向バッファがストローブ信号の送受信に用いられることを特徴とする。
【選択図】図1
Description
特許文献2は、メモリデバイス制御回路において、内部クロックとDQS信号の位相関係が不確定な場合にも、コントローラ側でDQS信号にノイズ等の影響による誤動作を防ぐ仕組みを開示する。
特許文献3は、RDRAMメモリコントローラでオープンページ方式を採る場合にページが不必要に長くオープンされることによる不要な電力消費を改善する仕組みを開示する。
特許文献4は、有効なメモリ帯域幅を拡張させるためのメモリアクセス処理を制御するためのメモリコントローラの構成及び動作方法を開示する。
特許文献5は、メモリ構成の帯域幅を効率的に用いるメモリアクセス方法に対する改善されたアプローチを開示する。
特許文献6は、メモリアクセスにおけるオーバーヘッドを隠蔽した高転送効率を実現するメモリアクセス装置を開示する。
特許文献7は、メモリアクセス時にアドレスとデータとがクロストークを発生した場合にも、正常動作を保証するメモリアクセス制御回路を開示する。
特許文献8は、キャッシュメモリと主記憶装置との一貫性を保つために、2次キャッシュメモリから1次キャッシュメモリに対してキャッシュメモリエントリの無効化を要求する場合に、バスの競合を発生することなく1次キャッシュメモリの主記憶装置に対する一貫性を保ち、更に、バスアービトレーションを必要としないシステムを構築するメモリアクセス装置を開示する。
終端抵抗のオン/オフが可能である双方向バッファを有し、
上記終端抵抗のプルアップ側とプルダウン側の抵抗値を異なる値に制御することが可能であり、上記双方向バッファがストローブ信号の送受信に用いられることを特徴とする。
終端抵抗をオンする際に、終端抵抗のプルアップ側とプルダウン側の抵抗値を異なる値に制御した後に、
内部受信クロックイネーブル信号を有効にして、入力されるストローブ信号を内部受信クロックとして使用することが可能になるように制御し、更に内部受信クロックの立ち上がりを検出した後に、終端抵抗のプルアップ側とプルダウン側の抵抗値を同じ値に制御することを特徴とする請求項1に記載のメモリ制御装置である。
内部受信クロックの偶数番目の立下りを検出した後に、内部受信クロック信号を無効にし、その後終端抵抗をオフに制御することを特徴とする請求項2に記載のメモリ制御装置である。
少なくとも終端抵抗がオンにされている期間は入力バッファを入力可能な状態にし、それ以外の期間は低消費電力状態に制御することを特徴とする請求項1に記載のメモリ制御装置である。
1本のストローブ信号の送受信用の双方向バッファ、8本のデータの送受信用双方向バッファ、リードデータバッファ、ライトデータバッファ、及び、リードライト制御回路を含むデータ送受信制御回路と、
メモリのコマンドを制御するコマンド制御回路を有し、
上記コマンド制御回路が、上記データ送受信制御回路を制御することによりメモリのリード動作がなされることを特徴とする請求項1に記載のメモリ制御装置である。
複数のデータ送受信制御回路を有し、
複数の上記データ送受信制御回路を上記コマンド制御回路が制御し、
複数の上記データ送受信制御回路は、回路の物理的な配置が相互に同じであることを特徴とする請求項5に記載のメモリ制御装置である。
請求項6のメモリ制御装置と、メモリとを備え、
複数の上記データ送受信制御回路のストローブ信号の双方向バッファから上記メモリの双方向バッファまでの配線長が、夫々異なる長さであることを特徴とするメモリ制御システムである。
接続されるメモリがDDR2−SDRAMであることを特徴とする請求項1に記載のメモリ制御装置である。
上記データ送受信制御回路には、DDR2−SDRAMで必要となるデータマスク信号の出力が含まれていることを特徴とする請求項5に記載のメモリ制御装置である。
Claims (9)
- 終端抵抗のオン/オフが可能である双方向バッファを有し、
上記終端抵抗のプルアップ側とプルダウン側の抵抗値を異なる値に制御することが可能であり、上記双方向バッファがストローブ信号の送受信に用いられることを特徴とするメモリ制御装置。 - 終端抵抗をオンする際に、終端抵抗のプルアップ側とプルダウン側の抵抗値を異なる値に制御した後に、
内部受信クロックイネーブル信号を有効にして、入力されるストローブ信号を内部受信クロックとして使用することが可能になるように制御し、更に内部受信クロックの立ち上がりを検出した後に、終端抵抗のプルアップ側とプルダウン側の抵抗値を同じ値に制御することを特徴とする請求項1に記載のメモリ制御装置。 - 内部受信クロックの偶数番目の立下りを検出した後に、内部受信クロック信号を無効にし、その後終端抵抗をオフに制御することを特徴とする請求項2に記載のメモリ制御装置。
- 少なくとも終端抵抗がオンにされている期間は入力バッファを入力可能な状態にし、それ以外の期間は低消費電力状態に制御することを特徴とする請求項1に記載のメモリ制御装置。
- 1本のストローブ信号の送受信用の双方向バッファ、8本のデータの送受信用双方向バッファ、リードデータバッファ、ライトデータバッファ、及び、リードライト制御回路を含むデータ送受信制御回路と、
メモリのコマンドを制御するコマンド制御回路を有し、
上記コマンド制御回路が、上記データ送受信制御回路を制御することによりメモリのリード動作がなされることを特徴とする請求項1に記載のメモリ制御装置。 - 複数のデータ送受信制御回路を有し、
複数の上記データ送受信制御回路を上記コマンド制御回路が制御し、
複数の上記データ送受信制御回路は、回路の物理的な配置が相互に同じであることを特徴とする請求項5に記載のメモリ制御装置。 - 請求項6のメモリ制御装置と、メモリとを備え、
複数の上記データ送受信制御回路のストローブ信号の双方向バッファから上記メモリの双方向バッファまでの配線長が、夫々異なる長さであることを特徴とするメモリ制御システム。 - 接続されるメモリがDDR2−SDRAMであることを特徴とする請求項1に記載のメモリ制御装置。
- 上記データ送受信制御回路には、DDR2−SDRAMで必要とされるデータマスク信号の出力が含まれていることを特徴とする請求項5に記載のメモリ制御装置。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011198411A (ja) * | 2010-03-19 | 2011-10-06 | Fujitsu Semiconductor Ltd | 受信回路、受信回路の制御方法及び受信回路の試験方法 |
US8432754B2 (en) | 2010-03-17 | 2013-04-30 | Ricoh Company, Ltd. | Memory control apparatus and mask timing adjusting method |
US9432018B2 (en) | 2014-09-22 | 2016-08-30 | Samsung Electronics Co., Ltd. | Storage controllers, methods of operating the same and solid state disks including the same |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63275238A (ja) * | 1987-05-06 | 1988-11-11 | Hitachi Ltd | 情報通信システム |
JPH06152658A (ja) * | 1992-11-09 | 1994-05-31 | Nec Corp | 通信制御装置のインタフェース回路 |
JP2006066833A (ja) * | 2004-08-30 | 2006-03-09 | Fujitsu Ltd | 抵抗値補償方法、抵抗値補償機能を有する回路、回路の抵抗値試験方法,抵抗値補償プログラム及び回路の抵抗値試験プログラム |
JP2006134334A (ja) * | 2004-11-04 | 2006-05-25 | Samsung Electronics Co Ltd | データストローブバスラインの効率を向上させることができるメモリ装置、それを備えるメモリシステム及びデータストローブ信号の制御方法 |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63275238A (ja) * | 1987-05-06 | 1988-11-11 | Hitachi Ltd | 情報通信システム |
JPH06152658A (ja) * | 1992-11-09 | 1994-05-31 | Nec Corp | 通信制御装置のインタフェース回路 |
JP2006066833A (ja) * | 2004-08-30 | 2006-03-09 | Fujitsu Ltd | 抵抗値補償方法、抵抗値補償機能を有する回路、回路の抵抗値試験方法,抵抗値補償プログラム及び回路の抵抗値試験プログラム |
JP2006134334A (ja) * | 2004-11-04 | 2006-05-25 | Samsung Electronics Co Ltd | データストローブバスラインの効率を向上させることができるメモリ装置、それを備えるメモリシステム及びデータストローブ信号の制御方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8432754B2 (en) | 2010-03-17 | 2013-04-30 | Ricoh Company, Ltd. | Memory control apparatus and mask timing adjusting method |
JP2011198411A (ja) * | 2010-03-19 | 2011-10-06 | Fujitsu Semiconductor Ltd | 受信回路、受信回路の制御方法及び受信回路の試験方法 |
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