KR101003126B1 - 멀티 페이즈 클럭 생성회로 - Google Patents

멀티 페이즈 클럭 생성회로 Download PDF

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Abstract

본 발명에 따른 멀티 페이즈 클럭 생성회로는 기준클럭을 입력 받아 제 1 및 제 2 샘플링 클럭을 생성하고, 감지신호의 인에이블 여부에 따라 상기 제 1 및 제 2 샘플링 클럭 중 하나를 출력하는 샘플링 클럭 생성부; 상기 기준클럭을 지연하여 복수개의 지연클럭을 생성하고, 상기 제 1 및 제 2 샘플링 클럭 중 하나와 상기 복수개의 지연클럭의 위상을 비교하여 지연코드를 생성하는 위상 검출부; 상기 지연코드로부터 제 1 변환코드 및 제 2 변환코드를 생성하고, 상기 제 1 변환코드 생성이 완료되면 상기 감지신호를 인에이블 시키고, 상기 제 1 변환코드와 상기 제 2 변환코드의 연산을 통해 선택신호 및 조정신호를 생성하는 제어부; 및 상기 선택신호 및 상기 조정신호에 응답하여 복수개의 멀티 페이즈 클럭을 생성하는 멀티 페이즈 클럭 생성부; 를 포함한다.
멀티 페이즈 클럭, DLL

Description

멀티 페이즈 클럭 생성회로{Multi-Phase Clock Generating Circuit}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 반도체 메모리 장치의 멀티 페이즈 클럭 생성회로에 관한 것이다.
일반적으로 동기식 디램(Synchronous DRAM)에서는 지연 고정 루프 회로(Delayed Locked Loop Circuit, 이하 DLL 회로)를 구비하여, 외부클럭(External Clock)에 동기되는 DLL 클럭을 생성한다. 또한, 상기 동기식 디램은 고속 동작을 요하기 때문에, 상기 DLL 클럭을 입력 받는 클럭 생성부를 구비하여 멀티 페이즈 클럭을 생성한다.
종래의 DLL 회로는 두 개의 지연 라인을 사용하여 상기 외부클럭과 상기 DLL 클럭의 위상차를 맞추었다. 그러나, 두 개의 지연 라인을 사용하여 상기 클럭들의 위상 차를 맞추는 방식은 PVT 변화에 따라 지연 정도가 변화되어 위상 보상등을 제대로 수행하지 못하여 위상을 정교하게 일치시키기 어렵다.
또한, 종래에는 멀티 페이즈 클럭을 생성하는 상기 클럭 생성부가 상기 DLL 회로와 독립된 형식으로 구성되어 있었다. 따라서, 반도체 메모리 장치의 면적을 많이 차지하고, 클럭에 지터(Jitter)가 발생하는 등의 문제를 야기시킨다.
본 발명은 상기와 같은 문제점을 해결하기 위해서 하나의 지연 라인을 사용하여 외부클럭과 동기되는 멀티 페이즈 클럭 생성할 수 있는 멀티 페이즈 클럭 생성회로를 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 멀티 페이즈 클럭 생성회로는 기준클럭을 입력 받아 제 1 및 제 2 샘플링 클럭을 생성하고, 감지신호의 인에이블 여부에 따라 상기 제 1 및 제 2 샘플링 클럭 중 하나를 출력하는 샘플링 클럭 생성부, 상기 기준클럭을 지연하여 복수개의 지연클럭을 생성하고, 상기 제 1 및 제 2 샘플링 클럭 중 하나와 상기 복수개의 지연클럭의 위상을 비교하여 지연코드를 생성하는 위상 검출부, 상기 지연코드로부터 제 1 변환코드 및 제 2 변환코드를 생성하고, 상기 제 1 변환코드 생성이 완료되면 상기 감지신호를 인에이블 시키고, 상기 제 1 변환코드와 상기 제 2 변환코드의 연산을 통해 선택신호 및 조정신호를 생성하는 제어부 및 상기 선택신호 및 상기 조정신호에 응답하여 복수개의 멀티 페이즈 클럭을 생성하는 멀티 페이즈 클럭 생성부를 포함한다.
본 발명은 하나의 지연라인만을 이용하여 외부클럭과 동기되는 멀티 페이즈 클럭을 생성함으로써, 반도체 메모리 장치의 면적 마진 확보에 유리하다. 또한, 하나의 지연라인만을 사용하여, 외부클럭과 멀티 페이즈 클럭의 위상을 정교하게 일 치시킬 수 있다.
도 1은 본 발명의 실시예에 따른 멀티 페이즈 클럭 생성회로의 개략적인 블록도이다. 도 1에서, 본 발명의 실시예에 따른 멀티 페이즈 클럭 생성회로는 샘플링 클럭 생성부(100), 위상 검출부(200), 제어부(300) 및 멀티 페이즈 클럭 생성부(400)를 포함한다. 상기 샘플링 클럭 생성부(100)는 기준클럭(clk)을 입력 받아 제 1 및 제 2 샘플링 클럭(clk1, clk2)을 생성하고, 감지신호(det)에 응답하여 제 1 및 제 2 샘플링 클럭(clk1, clk2) 중 하나를 출력한다. 본 발명의 실시예에서, 상기 샘플링 클럭 생성부(100)는 상기 감지신호(det)가 디스에이블 되면 상기 제 1 샘플링 클럭(clk1)을 출력하고, 상기 감지신호(det)가 인에이블되면 상기 제 2 샘플링 클럭(clk2)을 출력한다.
상기 기준클럭(clk)은 입력버퍼를 통해 외부클럭(External Clock)이 변환된 클럭이다. 본 발명의 실시예에서, 상기 제 1 샘플링 클럭(clk1)은 상기 제 2 샘플링 클럭(clk2)보다 소정시간 지연된 클럭인 것이 바람직하고, 상기 제 2 샘플링 클럭(clk2)은 상기 기준클럭(clk)과 위상이 일치하는 클럭인 것이 바람직하다. 본 발명의 실시예에서, 상기 소정시간은 반도체 메모리 장치가 외부클럭에 동기되어 동작하도록 하는 내부적인 지연시간으로 어플리케이션에 따라 다르게 설정될 수 있다.
상기 위상 검출부(200)는 상기 기준클럭(clk)을 단위시간만큼 순차적으로 지연하여 각각 상기 단위시간만큼의 위상차이를 갖는 복수개의 지연클럭(dclk<1:n>, n은 2 이상의 자연수)을 생성하고, 상기 제 1 또는 제 2 샘플링 클럭(clk1, clk2)과 상기 복수개의 지연클럭(dclk<1:n>)의 위상을 비교한다. 상기 위상 검출부(200)는 상기 제 1 또는 제 2 샘플링 클럭(clk1, clk2)과 상기 복수개의 지연클럭(dclk<1:n>)의 위상을 비교하여 지연코드(dcode<1:n-1>)를 생성한다. 상기 위상 검출부(200)는 종래기술에 따른 타임투 디지털 컨버터(Time to Digital Coverter, TDC)로 구성될 수 있다. 상기 타임투 디지털 컨버터는 신호의 주기를 측정하기 위해서 일반적으로 사용되는 장치이다. 상기 위상 검출부(200)는 지연라인(210) 및 퀀타이징부(220)를 포함한다. 상기 지연라인(210)은 기준클럭(clk)을 단위시간만큼 지연한다. 상기 단위시간은 임의로 설정할 수 있다. 예를 들어, 상기 단위시간은 클럭의 1/2, 1/3, 1/4 주기 등으로 설정할 수 있다. 즉, 상기 지연라인(210)의 단위시간을 짧게 가져가면 갈수록, 상기 위상 검출부(200)가 보다 정교하게 주기 측정을 할 수 있다. 상기 지연라인(210)은 상기 기준클럭(clk)을 입력 받아 복수개의 지연클럭(dclk)을 생성한다. 상기 퀀타이징부(220)는 상기 복수개의 지연클럭(dclk)을 입력 받고, 상기 제 1 및 제 2 샘플링 클럭(clk1, clk2)이 하이 레벨인 구간에서 상기 복수개의 지연클럭(dclk<1:n-1>)의 레벨에 따른 디지털 신호(0 또는 1)를 출력하고, 상기 디지털 신호를 조합하여 지연코드(dcode<1:n>)를 생성한다.
상기 제어부(300)는 감지신호(det), 선택신호(scode<1:4>) 및 조정신호(tcode<1:4>)를 생성한다. 상기 제어부(300)는 상기 위상 검출부(200)에서 출력된 지연코드(dcode<1:n-1>)를 입력 받아 제 1 변환코드 및 제 2 변환코드를 생성한다. 상기 제어부(300)는 상기 샘플링 클럭 생성부(100)에서 출력되는 제 1 샘플링 클럭(clk1)과 지연라인(210)을 통해 생성되는 상기 복수개의 지연클럭(dclk<1:n>)의 위상을 비교하여 생성된 지연코드(dcode<1:n-1>)로부터 상기 제 1 변환코드를 생성한다. 상기 제어부(300)는 상기 제 1 변환코드의 생성이 완료되면 상기 감지신호(det)를 인에이블 시킨다. 상기 감지신호(det)가 인에이블 되면 상기 감지신호(det)를 입력 받는 샘플링 클럭 생성부(100)는 제 2 샘플링 클럭(clk2)을 출력하게 되므로, 상기 제어부(300)는 상기 제 2 샘플링 클럭(clk2)과 상기 복수개의 지연클럭(dclk<1:n>)의 위상을 비교하여 생성된 지연코드(dcode<1:n-1>)로부터 상기 제 2 변환코드를 생성한다. 상기 제어부(300)는 제1 변환코드와 제2 변환코드를 연산하여 상기 선택신호(scode<1:4>) 및 상기 조정신호(tcode<1:4>)를 생성한다.
상기 멀티 페이즈 클럭 생성부(400)는 상기 선택신호(scode<1:4>) 및 조정신호(tcode<1:4>)에 응답하여 상기 지연클럭(dclk<1:n>)을 입력 받아 복수개의 멀티 페이즈 클럭(mclk<1:4>)을 생성한다. 상기 멀티 페이즈 클럭 생성부(400)는 선택 출력부(410) 및 미세 조정부(420)를 포함할 수 있다. 상기 선택 출력부(410)는 상기 지연라인의 출력인 상기 복수개의 지연클럭(dclk<1:n>)을 입력 받고, 상기 선택신호(scode<1:4>)에 응답하여 복수개의 선택클럭(sclk<1:4>)을 출력한다. 상기 미세 조정부(420)는 상기 조정신호(tcode<1:4>)에 응답하여 상기 선택클럭(sclk<1:4>)을 미세 조정하여 복수개의 멀티 페이즈 클럭(mclk<1:4>)을 최종적으로 생성하게 된다.
도 2는 도 1의 샘플링 클럭 생성부의 개략적인 구성을 보여주는 블록도이다. 상기 샘플링 클럭 생성부(100)는 지연 모델링부(110) 및 먹스부(120)를 포함한다. 상기 지연 모델링부(110)는 상기 기준클럭(clk)을 소정시간만큼 지연한다. 상기 소정시간은 어플리케이션에 따라서 임의로 조절될 수 있다. 예를 들어, 외부클럭과 동기되는 멀티 페이즈 클럭을 생성하기 위해서 반도체 메모리 장치의 내부적인 지연시간만큼을 상기 소정시간으로 설정할 수 있다. 즉, 본 발명은 특정 클럭에 동기되는 멀티 페이즈 클럭을 생성하기 위해 널리 이용될 수 있다. 상기 먹스부(120)는 상기 지연 모델링부(110)의 출력을 제 1 샘플링 클럭(clk1)으로 출력하거나 기준클럭(clk)을 제 2 샘플링 클럭(clk2)으로 출력한다. 예를 들어, 상기 감지신호(det)가 인에이블되면 상기 지연 모델링부(110)의 출력을 상기 제1 샘플링 클럭(clk1)으로 출력하고, 상기 감지신호(det)가 디스에이블되면 상기 기준클럭(clk)을 상기 제2 샘플링 클럭(clk2)으로 출력하는 것이다.
상기 샘플링 클럭 생성부(100)는 위상 혼합부(130)를 더 포함할 수 있다. 상기 위상 혼합부(130)는 제 1 파인코드(f1<1:3>)에 응답하여 상기 제 1 샘플링 클럭(clk1)의 위상을 미세 조정하거나 제 2 파인코드(f2<1:3>)에 응답하여 상기 제 2 샘플링 클럭(clk2)의 위상을 미세 조정한다. 상기 제 1 및 제 2 파인코드(f1<1:3>, f2<1:3>)에 관한 내용은 이하에서 다시 상세히 설명하기로 한다.
도 3은 도 1의 위상 검출부의 실시예를 보여주는 도면이다. 상기 위상 검출부(200)는 일반적인 타임투 디지털 컨버터의 구성과 동일하다. 도 3에서, 상기 위상 검출부(200)는 지연라인(210) 및 퀀타이징부(220)를 포함한다. 상기 지연라인(210)은 복수개의 단위 지연기(UD1~UDn-1)로 구성되어 상기 기준클럭(clk)을 단위시간만큼 지연시킨다. 상기 복수개의 단위 지연기(UD1~UDn-1)는 지연시간이 상기 단위시간만큼 설정되어 상기 기준클럭(clk)을 상기 단위시간만큼 순차적으로 지연하여 상기 복수개의 지연클럭(dclk)을 생성한다. 상기 퀀타이징부(220)는 복수개의 플립플롭(FF1~FFn) 및 복수개의 앤드 게이트(AND1~ANDn-1)를 포함한다. 상기 복수개의 플립플롭(FF1~FFn)은 클럭 단으로 상기 제 1 또는 제 2 샘플링 클럭(clk1, clk2)을 입력 받고, 데이터 단으로 각각 해당하는 상기 복수개의 지연클럭(dclk<1:n>) 중 하나를 입력 받는다. 따라서, 상기 복수개의 플립플롭(FF1~FFn)은 각각 상기 제 1 또는 제 2 샘플링 클럭(clk1, clk2)이 하이 레벨일 때, 해당하는 복수개의 지연클럭(dclk<1:n>)의 레벨을 출력하게 된다. 상기 복수개의 앤드 게이트(AND1~ANDn-1)는 각각 인접하는 플립플롭(FF1~FFn)의 출력을 입력 받도록 구비된다. 상기 복수개의 앤드 게이트(AND1, ANDn-1)는 각각 어느 하나의 플립플롭(FF1~FFn-1)의 출력 및 상기 어느 하나의 플립플롭(FF1~FFn-1)의 다음 번 플립플롭(FF2~FFn)의 출력이 반전된 신호를 입력 받는다. 본 발명의 실시예에서, 상기 위상 검출부(200)는 상기 복수개의 지연클럭(dclk<1:n>)을 버퍼링하여 각각의 플립플롭(FF1~FFn)의 데이터 단으로 인가하는 복수개의 버퍼(buf1~bufn)를 더 포함할 수 있다.
상기 퀀타이징부(220)는 플립플롭(FF1~FFn)의 출력이 0에서 1로 바뀔 때에만 1의 신호를 출력하고 그 이외의 경우에는 모두 0의 신호를 출력한다. 따라서, 상기 위상 검출부(200)는 제 1 샘플링 클럭(clk1) 또는 제 2 샘플링 클럭(clk2)을 기준클럭(clk)과 비교했을 때 얼만큼 지연되었는지를 측정할 수 있다. 예를 들어, 단위 지연시간이 기준클럭(clk)의 한 주기의 1/6로 설정되고, 상기 제 1 샘플링 클 럭(clk1)이 지연 모델링부(110)를 통해 기준클럭(clk)보다 기준클럭(clk)의 한 주기의 2/3이 지연되었다고 가정하자. 상기 위상 검출부(200)는 상기 기준클럭(clk)과 상기 제 1 샘플링 클럭(clk1)을 비교하여 0, 0, 0, 0, 1로 구성된 지연코드(dcode<1:n-1>)를 생성하고, 상기 기준클럭(clk)과 상기 제 2 샘플링 클럭(clk2)을 비교하여 1, 0, 0, 0, 0으로 구성된 지연코드(dcode<1:n-1>)를 생성할 수 있다. 따라서, 상기 제 1 샘플링 클럭(clk1)과 상기 제 2 샘플링 클럭(clk2) 간에 지연코드(dcode<1:n-1>) 차이, 즉, 제 1 샘플링 클럭(clk1)이 제 2 샘플링 클럭(clk2)보다 단위 지연시간의 4배만큼 위상이 지연되었다는 것을 알 수 있다.
도 4는 도 1의 제어부의 실시예를 보여주는 개략적인 블록도이다. 도 4에서, 상기 제어부(300)는 코드 생성부(310) 및 코드 계산부(320)를 포함한다. 상기 코드 생성부(310)는 상기 지연코드(dcode<1:n-1>)를 입력 받아 제 1 변환코드 및 제 2 변환코드를 생성한다. 본 발명의 실시예에서, 상기 제 1 변환코드는 제 1 코스코드(c1<1:5>) 및 제 1 파인 코드(f1<1:3>)를 포함하고, 상기 제 2 변환코드는 제 2 코스코드(c2<1:5>) 및 제 2 파인코드(f2<1:3>)를 포함한다. 상기 코드 생성부(310)는 상기 제 1 샘플링 클럭(clk1)과 상기 기준클럭(clk)의 위상을 비교한 지연코드(dcode<1:n-1>)에 따라 상기 제 1 코스코드(c1<1:5>) 및 상기 제 1 파인코드(f1<1:3>)를 생성하고, 상기 제 1 코스코드(c1<1:5>) 및 상기 제 1 파인코드(f1<1:3>)의 생성이 완료되면 상기 감지신호(det)를 인에이블 시킨다. 상기 감지신호(det)가 인에이블 되면 상기 샘플링 클럭 생성부(100)는 제 2 샘플링 클럭(clk2)을 출력하므로, 상기 코드 생성부(310)는 상기 제 2 샘플링 클럭(clk2)과 상기 기준클럭(clk)의 위상을 비교한 지연코드(dcode<1:n-1>)에 따라 제 2 코스코드(c2<1:5>) 및 제 2 파인코드(f2<1:3>)를 생성하게 된다.
상기 코드 계산부(320)는 상기 코드 생성부(310)로부터 상기 제 1 및 제 2 코스코드(c1<1:5>, c2<1:5>), 제 1 및 제 2 파인 코드(f1<1:3>, f2<1:3>)를 입력 받고, 이를 연산하여 선택신호(scode<1:4>) 및 조정신호(tcode<1:4>)를 생성한다.
도 5는 도 4의 코드 생성부의 실시예를 보여주는 개략적인 블록도이다. 상기 코드 생성부(310)는 코스코드 생성부(311) 및 파인코드 생성부(312)를 포함한다. 상기 코스코드 생성부(311)는 상기 제 1 샘플링 클럭(clk1)과 상기 기준클럭(clk)의 위상을 비교한 지연코드(dcode<1:n-1>)에 따라 제 1 코스코드(c1<1:5>)를 생성하고, 상기 제 2 샘플링 클럭(clk2)과 상기 기준클럭(clk)의 위상을 비교한 지연코드(dcode<1:n-1>)에 따라 제 2 코스코드(c2<1:5>)를 생성한다. 상기 파인코드 생성부(312)는 상기 제 1 또는 제 2 코스코드(c1<1:5>, c2<1:5>)를 입력 받아 제 1 및 제 2 파인코드(f1<1:3>, f2<1:3>)를 생성한다. 또한 상기 파인코드 생성부(312)는 상기 제 1 파인코드(f1<1:3>)의 생성이 완료되면 상기 감지신호(det)를 인에이블 시킨다.
상기 코스코드 생성부(311)는 인코딩부(311-1), 제 1 래치부(311-2)를 포함한다. 상기 인코딩부(311-1)는 상기 지연코드(dcode<1:n-1>)를 입력 받아 이를 복수개의 비트로 구성되는 코드신호를 생성한다. 예를 들어, 상기 인코딩부(311-1)는 상기 지연코드(dcode<1:n-1>)를 입력 받아 5비트의 코드신호를 생성할 수 있다. 상기 인코딩부(311-1)는 상기 제 1 샘플링 클럭(clk1)과 상기 기준클럭(clk)의 위상 을 비교한 지연코드(dcode<1:n-1>)에 따라 5비트의 코드신호를 생성하고, 상기 제 2 샘플링 클럭(clk2)과 상기 기준클럭(clk)의 위상을 비교한 지연코드(dcode<1:n-1>)에 따라 또 다른 5비트의 코드신호를 생성한다. 상기 제 1 래치부(311-2)는 상기 각각의 5비트의 코드신호를 저장함과 동시에 상기 5비트의 코드신호를 각각 제 1 코스코드(c1<1:5>) 및 제 2 코스코드(c2<1:5>)로 출력한다.
상기 파인코드 생성부(312)는 비교부(312-1) 및 스테이트 머신(312-2)을 포함한다. 상기 비교부(312-1)는 상기 인코딩부(311-1)의 출력과 제 1 및 제 2 코스코드(c1<1:5>, c2<1:5>)를 비교한다. 상기 스테이트 머신(312-2)은 상기 비교부(312-1)의 비교 결과에 따라 복수 단계의 측정을 개시한다. 상기 스테이트 머신(312-2)은 상기 비교부(312-1)의 출력을 입력 받아 4단계의 측정을 할 수 있다. 상기 4단계의 측정은 본 발명의 실시예에 따른 멀티 페이즈 클럭 생성회로 전체뿐만 아니라 샘플링 클럭 생성부(100)에서 발생할 수 있는 딜레이를 보상하기 위해서 구비될 수 있다. 즉, 샘플링 클럭 생성부(100)가 출력하는 제 1 또는 제 2 샘플링 클럭(clk1, clk2)에 원하지 않은 딜레이가 발생하였을 때를 이를 미세 조정하기 위한 것이다. 상기 스테이트 머신(312-2)은 상기 제 1 및 제 2 샘플링 클럭(clk1, clk2)을 각기 다른 지연시간만큼 지연하여 코드신호의 변화를 측정함으로써 제 1 및 제 2 파인코드(f1<1:3>, f2<1:3>)를 생성할 수 있다. 예를 들어 설명하면 다음과 같다. 상기 인코딩부(311-1)가 상기 위상 검출부(200)를 통해 상기 기준클럭(clk)과 상기 제 1 샘플링 클럭(clk1)의 위상을 비교한 지연코드(dcode<1:n-1>)를 인코딩하고, 상기 제 1 래치부(311-2)가 상기 제 1 코스코드(c1<1:5>)를 생성하 면, 상기 스테이트 머신(312-1)은 상기 제 1 샘플링 클럭(clk1)을 0.5t(t는 짧은 임의의 시간)만큼 지연시키는 코드신호를 생성하고, 상기 비교부(312-1)는 0.5t만큼 지연된 상기 제 1 샘플링 클럭(clk1)에 대한 인코딩부(311-1)의 출력과 상기 제 1 래치부(311-2)에 저장된 상기 제 1 코스코드(c1<1:5>)를 비교한다. 이때, 상기 인코딩부(311-1)의 출력 중 1로 천이하는 코드신호의 위치에 변화가 없는 경우, 즉 인코딩부(311-1)의 출력과 상기 제 1 코스코드(c1<1:5>)가 일치하는 경우, 상기 스테이트 머신(312-2)은 상기 0.5t만큼 지연된 제 1 샘플링 클럭(clk1)을 다시 0.25t만큼 지연시키는 코드신호를 생성한다. 위와 같은 과정으로, 상기 0.75t만큼 지연된 제 1 샘플링 클럭(clk1)을 0.125t만큼 지연하고 -0.125t만큼 지연하여 최종적으로 제 1 파인코드(f1<1:3>)가 생성된다. 예를 들어, 상기 제 1 샘플링 클럭(clk1)을 0.875t만큼 지연시켰을 때, 상기 인코딩부(311-1)의 출력 중 1로 천이하는 코드신호의 위치 변화가 있는 경우, 즉 상기 인코딩부(311-1)의 출력과 상기 제 1 코스코드(c1<1:5>)가 다른 경우, 상기 스테이트 머신(312-2)은 다시 상기 0.875t만큼 지연된 클럭을 -0.125t만큼 지연시키는 코드신호를 생성한다. 상기 인코딩부(311-1)가 출력하는 코드신호가 상기 제 1 코스코드(c1<1:5>)와 다시 동일해지면 상기 제 1 샘플링 클럭(clk1)의 정확한 위상은 상기 제 1 샘플링 클럭(clk1)를 0.75t에서 0.875t의 지연시킨 위상 사이에 위치한다는 것을 알 수 있다. 상기 스테이트 머신(312-2)은 상기 측정이 종료되면 상기 감지신호(det)를 인에이블 시키고, 최종 코드신호 즉, 상기 제 1 샘플링 클럭(clk1)을 0.75t만큼 지연시키는 코드신호를 제 1 파인코드(f1<1:3>)로 생성한다.
상기 코드 생성부(310)는 제 2 샘플링 클럭(clk2)에 대해서도 제 1 샘플링 클럭(clk1)에 따른 코드 생성과 마찬가지의 방법으로 제 2 코스코드(c2<1:5>) 및 제 2 파인코드(f1<1:3>)를 생성하게 된다.
도 6은 도 4의 코드 계산부의 실시예를 개략적으로 보여주는 블록도이다. 도 6에서, 상기 코드 계산부(320)는 제 2 래치부(321), 제 3 래치부(322) 및 제 1 내지 제 4 신호 생성부(323~326)를 포함한다. 상기 제 2 래치부(321)는 상기 제 1 코스코드(c1<1:5>) 및 제 1 파인코드(f1<1:3>)를 저장한다. 상기 제 3 래치부(322)는 상기 제 2 코스코드(c2<1:5>) 및 제 2 파인코드(f2<1:3>)를 저장한다. 상기 제 1 신호 생성부(323)는 상기 제 2 코스코드(c2<1:5>)에서 상기 제 1 코스코드(c1<1:5>)를 감산한다. 상기 제 2 코스코드(c2<1:5>)에서 상기 제 1 코스코드(c1<1:5>)를 감산하는 이유는 외부클럭과 동기되는 멀티 페이즈 클럭을 생성하기 위해서이다. 상기 제 2 신호 생성부(324)는 상기 제 1 코스코드(c1<1:5>) 및 제 1 파인코드(f1<1:3>)를 입력 받아 90도만큼 위상이 지연되는 코드신호를 생성하고 상기 코드신호에서 상기 제 1 신호 생성부(323)의 출력신호를 감산한다. 마찬가지로, 제 3 신호 생성부(325) 및 제 4 신호 생성부(326)도 제 1 코스코드(c1<1:5>) 및 제 1 파인코드(f1<1:3>)를 입력 받아 각각 180도 및 270도의 위상이 지연되는 코드신호를 생성하고, 상기 코드신호에서 각각 이전 단의 신호 생성부(323, 324)의 출력신호를 감산한다. 따라서, 본 발명의 실시예에서 상기 제 1 내지 제 4 신호 생성부(323~326)는 4개의 선택신호(scode<1:4>)와 4개의 조정신호(tcode<1:4>)를 출력할 수 있다.
상기 선택 출력부(410)는 복수개의 지연클럭(dclk<1:n>)을 입력 받고, 상기 선택신호(scode<1:4>)에 응답하여 선택클럭(sclk<1:4>)을 출력한다. 상기 선택 출력부(410)는 상기 복수개의 지연클럭(dclk<1:n>)을 입력 받고, 상기 선택신호(scode<1:4>)에 해당하는 지연클럭을 출력한다. 본 발명의 실시예에서 상기 선택 출력부(410)는 일반적인 멀티플렉서(Multiplexer)로 구성될 수 있고, 상기 선택신호(scode<1:4>)에 따라 각각 90도의 위상차이를 갖는 4개의 선택클럭(sclk<1:4>)을 출력한다.
도 7은 도 1의 미세 조정부의 실시예의 개략적인 구성을 보여주는 도면이다. 상기 미세 조정부(420)는 상기 조정신호(tcode<1:4>)에 응답하여 상기 선택 출력부(410)가 출력하는 선택클럭(sclk<1:4>)의 위상을 미세 조정한다. 상기 미세 조정부(420)는 제 1 내지 제 4 위상 혼합부(421~424)로 구성될 수 있다. 상기 제 1 내지 제 4 위상 혼합부(421~424)는 각각 해당하는 조정신호(tcode<1:4>)에 응답하여 선택클럭(sclk<1:4>)의 위상을 상기 조정신호(tcode<1:4>)에 따라 미세 조정하여 멀티 페이즈 클럭(mclk<1:4>)을 생성한다.
도 1 내지 도 7을 참조하여 본 발명의 실시예에 따른 멀티 페이즈 클럭 생성회로의 동작을 살펴보면 다음과 같다. 기준클럭(clk)이 입력되면 상기 샘플링 클럭 생성부(100)는 지연 모델링부(110)를 통해 상기 기준클럭(clk)을 소정시간 지연시킨다. 이 때, 상기 감지신호(det)는 디스에이블 상태이므로 상기 먹스부(120)는 상기 지연 모델링부(110)의 출력을 상기 제 1 샘플링 클럭(clk1)으로 생성한다. 상기 위상 검출부(200)는 상기 기준클럭(clk)을 단위시간만큼 지연하여 복수개의 지연클 럭(dclk<1:n>)을 생성하고, 상기 제 1 샘플링 클럭(clk1)과 상기 복수개의 지연클럭(dclk<1:n>)의 위상을 비교하여 지연코드(dcode<1:n-1>)를 생성한다. 상기 제어부(300)의 코드 생성부(310)는 상기 지연코드(dcode<1:n-1>)를 입력 받아 제 1 코스코드(c1<1:5>) 및 제 1 파인코드(f1<1:3>)를 생성한다. 상기 제 1 코스코드(c1<1:5>) 및 제 1 파인코드(f1<1:3>)의 생성이 완료되면 상기 감지신호(det)가 인에이블 된다.
상기 감지신호(det)가 인에이블 되면 상기 샘플링 클럭 생성부(100)의 먹스부(120)는 상기 기준클럭(clk)을 제 2 샘플링 클럭(clk2)으로 생성한다. 상기 위상 검출부(200)는 제 2 샘플링 클럭(clk2)과 상기 복수개의 지연클럭(dclk<1:n>)의 위상을 비교하여 지연코드(dcode<1:n-1>)를 생성하고 상기 제어부(300)의 코드 생성부(310)는 상기 지연코드(dcode<1:n-1>)에 따라 제 2 코스코드(c2<1:5>) 및 제 2 파인코드(f2<1:3>)를 생성한다.
도 8은 본 발명의 실시예에서 클럭의 위상을 동기시키는 개념을 설명하기 위한 도면이다. 상기 복수개의 지연클럭(dclk<1:n>)과 상기 제 1 샘플링 클럭(clk1)의 위상을 비교하여 얻은 제 1 코스코드(c1<1:5>)는 상기 지연 모델링부(110)가 지연하는 지연량에서 기준클럭(clk) 주기의 정수 배(N*tclk)를 뺀 만큼의 지연량이 된다. 설명의 편의상 이를 제 1 지연량(a)이라고 한다. 상기 복수개의 지연클럭(dclk<1:n>)과 상기 제 2 샘플링 클럭(clk2)의 위상을 비교하여 얻은 제 2 코스코드(c1<1:5>)는 기준클럭(clk)의 한 주기(1tclk)만큼의 지연량이 된다. 설명의 편의상 이를 제 2 지연량(b)이라고 한다. 따라서, 상기 제 2 지연량(b)에서 상기 제 1 지연량(a)을 감산한 지연량이 외부클럭에 동기시키기 위해 기준클럭(clk)을 지연시켜야 하는 보상 지연량이 되는 것이다. 따라서, 상기 코드 계산부(320)는 상기 제 2 코스코드(c2<1:5>)에서 제 1 코스코드(c1<1:5>)를 감산한 코드신호를 상기 선택신호(scode<1:4>)를 생성하는 것이다. 또한, 상기 코드 계산부(320)는 90도 180도 및 270도의 위상차이를 갖도록 복수개의 상기 선택신호(scode<1:4>)를 생성할 수 있다. 마찬가지로, 상기 코드 계산부(320)는 상기 제 2 파인코드(f2<1:3>)에서 상기 제 1 파인코드(f1<1:3>)를 감산하여 상기 조정신호(tcode<1:4>)를 생성한다.
상기 선택 출력부(410)는 상기 복수개의 지연클럭(dclk<1:n>) 중에 상기 선택신호(scode<1:4>)에 해당하는 지연클럭(dclk<1:n>)을 선택클럭(sclk<1:4>)으로 출력한다. 상기 미세 조정부(420)는 상기 조정신호(tcode<1:4>)에 응답하여 상기 선택클럭(sclk<1:4>)의 위상을 미세 조정하여 4개의 멀티 페이즈 클럭(mclk<1:4>)을 생성할 수 있다. 상기 멀티 페이즈 클럭(mclk<1>)은 외부클럭에 동기되는 클럭이고, 상기 멀티 페이즈 클럭(mclk<2:4>)은 상기 멀티 페이즈 클럭(mclk<1>)에 비해 각각 90도, 180도, 270도만큼의 위상 차이가 나는 클럭이 된다. 따라서 본 발명의 실시예에 따른 멀티 페이즈 클럭 생성회로는 하나의 지연라인만으로도 외부클럭과 동기되면서 서로 일정한 위상 차이를 갖는 복수개의 멀티 페이즈 클럭을 생성할 수 있는 것이다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이 해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 실시예에 따른 멀티 페이즈 클럭 생성회로의 개략적인 구성을 보여주는 블록도,
도 2는 도 1의 샘플링 클럭 생성부의 개략적인 구성을 보여주는 블록도,
도 3은 도 1의 위상 검출부의 개략적인 구성을 보여주는 도면,
도 4는 도 1의 제어부의 개략적인 구성을 보여주는 블록도,
도 5는 도 4의 코드 생성부의 개략적인 구성을 보여주는 블록도,
도 6은 도 4의 코드 계산부의 계략적인 구성을 보여주는 블록도,
도 7은 도 1의 미세 조정부의 개략적인 구성을 보여주는 블록도,
도 8은 외부클럭에 동기시키기 위해 보상 지연량을 계산하는 개념을 설명하기 위한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
100: 샘플링 클럭 생성부 110: 지연 모델링부
120: 먹스부 200: 위상 검출부
210: 지연라인 220: 퀀타이징부
300: 제어부 310: 코드 생성부
320: 코드 계산부 400: 멀티 페이즈 클럭 생성부
410: 선택 출력부 420: 미세 조정부

Claims (15)

  1. 기준클럭을 입력 받아 제 1 및 제 2 샘플링 클럭을 생성하고, 감지신호의 인에이블 여부에 따라 제 1 및 제 2 샘플링 클럭 중 하나를 출력하는 샘플링 클럭 생성부;
    상기 기준클럭을 지연하여 복수개의 지연클럭을 생성하고, 상기 제 1 및 제 2 샘플링 클럭 중 하나와 상기 복수개의 지연클럭의 위상을 비교하여 지연코드를 생성하는 위상 검출부;
    상기 지연코드로부터 제 1 변환코드 및 제 2 변환코드를 생성하고, 상기 제 1 변환코드 생성이 완료되면 상기 감지신호를 인에이블 시키고, 상기 제 1 변환코드와 상기 제 2 변환코드의 연산을 통해 선택신호 및 조정신호를 생성하는 제어부; 및
    상기 선택신호 및 상기 조정신호에 응답하여 복수개의 멀티 페이즈 클럭을 생성하는 멀티 페이즈 클럭 생성부;
    를 포함하는 멀티 페이즈 클럭 생성회로.
  2. 제 1 항에 있어서,
    상기 샘플링 클럭 생성부는, 상기 감지신호가 디스에이블 된 상태이면 상기 제 1 샘플링 클럭을 출력하고, 상기 감지신호가 인에이블되면 상기 제 2 샘플링 클럭을 출력하는 것을 특징으로 하는 멀티 페이즈 클럭 생성회로.
  3. 제 1 항에 있어서,
    상기 제 1 샘플링 클럭은, 상기 제 2 샘플링 클럭에 비해 소정시간 지연된 클럭인 것을 특징으로 하는 멀티 페이즈 클럭 생성회로.
  4. 제 1 항에 있어서,
    상기 샘플링 클럭 생성부는, 상기 기준클럭을 소정시간 지연하는 지연 모델링부; 및
    상기 감지신호에 응답하여 상기 지연 모델링부의 출력을 제 1 샘플링 클럭으로 출력하거나 상기 기준클럭을 상기 제 2 샘플링 클럭으로 출력하는 먹스부;
    로 구성된 것을 특징으로 하는 멀티 페이즈 클럭 생성회로.
  5. 제 1 항에 있어서,
    상기 위상 검출부는, 상기 기준클럭을 단위시간만큼 지연하여 상기 복수개의 지연클럭을 생성하는 지연라인; 및
    상기 제 1 및 제 2 샘플링 클럭 중 하나와 상기 복수개의 지연클럭의 위상을 비교하여 상기 지연코드를 생성하는 퀀타이징부;
    로 구성되는 것을 특징으로 하는 멀티 페이즈 클럭 생성회로.
  6. 제 1 항에 있어서,
    상기 제어부는, 상기 복수개의 지연클럭과 상기 제 1 샘플링 클럭의 위상비교를 통해 생성된 상기 지연코드로부터 상기 제 1 변환코드를 생성하고, 상기 복수개의 지연클럭과 상기 제 2 샘플링 클럭의 위상비교를 통해 생성된 상기 지연코드로부터 상기 제 2 변환코드를 생성하는 것을 특징으로 하는 멀티 페이즈 클럭 생성회로.
  7. 제 6 항에 있어서,
    상기 제어부는, 상기 지연코드로부터 상기 제 1 변환코드 및 상기 제 2 변환코드를 생성하는 코드 생성부;
    상기 제 1 변환코드 및 상기 제 2 변환코드를 연산하여 상기 선택신호 및 상기 조정신호를 생성하는 코드 계산부;
    를 포함하는 것을 특징으로 하는 멀티 페이즈 클럭 생성회로.
  8. 제 7 항에 있어서,
    상기 제 1 변환코드는 제 1 코스코드 및 제 1 파인코드를 포함하고, 상기 제 2 변환코드는 제 2 코스코드 및 제 2 파인코드를 포함하며,
    상기 코드 생성부는, 상기 지연코드로부터 상기 제 1 및 제 2 코스코드를 생성하는 코스코드 생성부; 및
    상기 제 1 및 제 2 코스코드를 입력받아 상기 제 1 및 제 2 파인코드를 생성하고, 상기 제 1 파인코드 생성이 완료되면 상기 감지신호를 인에이블 시키는 파인 코드 생성부;
    로 구성되는 것을 특징으로 하는 멀티 페이즈 클럭 생성회로.
  9. 제 8 항에 있어서,
    상기 코스코드 생성부는, 상기 지연코드를 인코딩하는 인코딩부; 및
    상기 인코딩부의 출력을 저장하여 상기 제 1 및 제 2 코스코드를 출력하는 제 1 래치부;
    로 구성된 것을 특징으로 하는 멀티 페이즈 클럭 생성회로.
  10. 제 9 항에 있어서,
    상기 파인코드 생성부는, 상기 인코딩부의 출력과 상기 제 1 또는 제 2 코스코드를 비교하는 비교부; 및
    상기 비교부의 출력에 응답하여 상기 감지신호, 상기 제 1 및 제 2 파인코드를 생성하는 스테이트 머신;
    으로 구성되는 것을 특징으로 하는 멀티 페이즈 클럭 생성회로.
  11. 제 8 항에 있어서,
    상기 코드 계산부는, 상기 제 2 코스코드에서 상기 제 1 코스코드를 감산하여 상기 선택신호를 생성하고, 상기 제 2 파인코드에서 상기 제 2 파인코드를 감산하여 상기 조정신호를 생성하는 것을 특징으로 하는 멀티 페이즈 클럭 생성회로.
  12. 제 11 항에 있어서,
    상기 코드 계산부는, 상기 제 1 코스코드 및 상기 제 1 파인코드를 저장하는 제 2 래치부;
    상기 제 2 코스코드 및 상기 제 2 파인코드를 저장하는 제 3 래치부; 및
    상기 제 1 및 제 2 코스코드 간의 연산 및 상기 제 1 및 제 2 파인코드 간의 연산을 통해 상기 선택신호 및 상기 조정신호를 생성하는 제 1 내지 제 4 신호 생성부;
    로 구성된 것을 특징으로 하는 멀티 페이즈 클럭 생성회로.
  13. 제 8 항에 있어서,
    상기 샘플링 클럭 생성부는, 상기 제 1 또는 제 2 코스코드에 따라 상기 제 1 및 제 2 샘플링 클럭의 위상을 미세조정하는 위상 혼합부를 더 포함하는 것을 특징으로 하는 멀티 페이즈 클럭 생성회로.
  14. 제 1 항에 있어서,
    상기 멀티 페이즈 클럭 생성부는, 상기 선택신호에 응답하여 상기 복수개의 지연클럭을 입력 받아 소정간격의 위상차를 갖는 상기 복수개의 선택클럭을 출력하는 출력부; 및
    상기 조정신호에 응답하여 상기 복수개의 선택클럭의 위상을 미세조정하여 상기 복수개의 멀티 페이즈 클럭을 생성하는 미세 조정부;
    로 구성되는 것을 특징으로 하는 멀티 페이즈 클럭 생성회로.
  15. 제 14 항에 있어서,
    상기 미세 조정부는, 상기 복수개의 선택클럭을 각각 입력받고, 각각 상기 조정신호에 응답하여 상기 복수개의 멀티 페이즈 클럭을 생성하는 복수개의 위상 혼합부로 구성된 것을 특징으로 하는 멀티 페이즈 클럭 생성회로.
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KR100763849B1 (ko) 2006-08-10 2007-10-05 삼성전자주식회사 멀티 위상 클럭 신호들간의 위상 스큐를 감소시키는 위상보정 회로, 그 방법 및 상기 회로를 구비하는 반도체 장치

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KR100763849B1 (ko) 2006-08-10 2007-10-05 삼성전자주식회사 멀티 위상 클럭 신호들간의 위상 스큐를 감소시키는 위상보정 회로, 그 방법 및 상기 회로를 구비하는 반도체 장치

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