CN116436456A - 分频器和包括分频器的存储器设备 - Google Patents

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任政炖
张豪埈
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Abstract

公开了一种分频器，其包括分频核心电路，该分频核心电路包括多个晶体管并且被配置为基于时钟信号和反相时钟信号生成至少一个划分时钟信号，控制器，被配置为基于时钟频率信息生成体偏置控制信号，以及自适应体偏置(ABB)生成器，其被配置为基于体偏置控制信号生成至少一个体偏置，并且被配置为将至少一个体偏置施加到多个晶体管中的一个或多个的体。

Description

分频器和包括分频器的存储器设备
相关申请的交叉引用
本申请要求于2022年1月12日向韩国知识产权局提交的韩国专利申请No.10-2022-0004912的优先权，其公开内容通过引用整体并入本文。
技术领域
本文描述的本公开的实施例涉及分频器(frequency divider)和包括分频器的存储器设备，并且更具体地，涉及在宽频带中自适应操作的分频器和包括该分频器的存储器设备。
背景技术
分频器被配置为以给定比率划分输入信号的频率，并且输出频率低于输入信号的频率的信号。一般地，自振荡频率(self-oscillation frequency)是分频器的划分特性(division characteristic)之一，并且由分频器中包括的电路元件的特性来确定。自振荡频率可以是确定其中分频器能够操作的区域的重要因素。在输入信号的频率波动的情况下，分频器可能在操作区域之外。也就是说，存在分频操作失败的可能性。
现如今，由于电子设备(例如，存储器设备)中使用的时钟信号多样化，并且时钟信号的频率可变，因此对在宽频带中自适应操作的分频器存在持续的需求。正在积极进行研究以满足这种需求。
发明内容
本公开的实施例提供了一种在宽频带中自适应操作的分频器和包括该分频器的存储器设备。
根据一些实施例，分频器可以包括：分频核心电路，其包括多个晶体管，并且被配置为基于时钟信号和反相时钟信号来生成至少一个划分时钟信号；控制器，其被配置为基于时钟频率信息来生成体偏置控制信号；以及自适应体偏置(adaptive body bias，ABB)生成器，其被配置为基于体偏置控制信号来生成至少一个体偏置，并且被配置为将至少一个体偏置施加到多个晶体管中的一个或多个的主体。
根据一些实施例，分频器的操作方法可以包括基于时钟频率信息来生成体偏置控制信号，基于体偏置控制信号来调整体偏置的DC电平，以及将具有经调整的DC电平的体偏置施加到驱动晶体管和锁存器晶体管中的一个或多个的主体。
根据一些实施例，存储器设备可以包括：包括至少一个存储器单元阵列的组；控制该组的组控制器；向该组发送写入数据或从该组接收读取数据的数据缓冲器；接收时钟的时钟缓冲器；接收数据时钟的数据时钟缓冲器；同步电路，其基于时钟对数据时钟执行相位同步并输出经同步的数据时钟；内部时钟生成器，其包括分频器并且基于经同步的数据时钟来生成至少一个内部时钟；串行化器，其基于至少一个内部时钟操作以及串行化读取数据的比特；以及解串行化器，其基于至少一个内部时钟操作以及解串行化写入数据的比特。分频器可以包括：分频核心电路，其包括第一锁存器和第二锁存器，其中第一锁存器包括差分对结构的第一驱动晶体管和第二驱动晶体管以及交叉耦合结构的第一锁存器晶体管和第二锁存器晶体管，第二锁存器包括差分对结构的第三驱动晶体管和第四驱动晶体管以及交叉耦合结构的第三锁存器晶体管和第四锁存器晶体管，以及划分经同步的数据时钟以生成第一内部时钟至第四内部时钟；控制器，其基于指示经同步的数据时钟的频率的时钟频率信息来生成体偏置控制信号；以及自适应体偏置(ABB)生成器，其被配置为基于体偏置控制信号来调整第一体偏置和第二体偏置中的每一个的相应DC电平，向第一驱动晶体管至第四驱动晶体管中的每一个的相应主体施加具有经调整的相应DC电平的第一体偏置，以及向第一锁存器晶体管至第四锁存器晶体管中的每一个的相应主体施加具有经调整的DC电平的第二体偏置。
附图说明
通过参考附图详细描述了本公开的实施例，本公开的上述及其他目的和特征将变得清楚。
图1是示出根据本公开的一些实施例的分频器的框图。
图2是详细示出图1的分频核心电路的框图。
图3是详细示出根据本公开的一些实施例的分频器的电路图。
图4是示出根据本公开的一些实施例的分频器的电路图。
图5是示出根据本公开的一些实施例的分频器的电路图。
图6是详细示出根据本公开的一些实施例的分频器的电路图。
图7A至图7C是示出根据本公开的一些实施例的分频器的划分特性的图。
图8是示出根据本公开的一些实施例的电子设备的框图。
图9是详细示出图8的存储器设备的框图。
图10是示出根据本公开的一些实施例的分频器的操作的流程图。
具体实施方式
下文将以使本领域技术人员能够容易地实施本公开的程度对本公开的实施例进行详细和清晰的描述。
图1是示出根据本公开的一些实施例的分频器的框图。根据本公开的一些实施例的分频器100可以包括分频核心电路110、控制器120和自适应体偏置(adaptive bodybias，ABB)生成器130。
分频器100可以基于时钟信号，以划分比率“n”来划分时钟信号的频率。这里，“n”是2或更大的自然数。分频器100可以以任意或给定的划分比率来划分时钟信号。根据本公开的一些实施例，分频器100可以是2分分频器。在一些实施例中，分频器100可以划分频率为10MHz的时钟信号，使得时钟信号具有5MHz的频率。在一些实施例中，分频器100可以划分频率为50MHz的时钟信号，使得时钟信号具有25MHz的频率。分频器100可以通过基于输入时钟信号的频率信息控制内部电路元件(或组件)来加宽划分操作区域。
分频核心电路110可以基于时钟信号CLK和反相时钟信号CLKB来生成划分时钟信号(division clock signal)DIV_i。反相时钟信号CLKB可以具有与时钟信号CLK的相位相反的相位(即，反相时钟信号CLKB和时钟信号CLK可以是180度异相的)。划分时钟信号DIV_i可以指通过以任意或给定的划分比率划分时钟信号CLK或反相时钟信号CLKB而获得的时钟信号。划分时钟信号DIV_i的相位可以彼此不同。这里，“i”表示与时钟信号CLK的相位差，并且可以具有0或更多以及360或更少的数值。例如，划分时钟信号DIV_0和时钟信号CLK可以同相。划分时钟信号DIV_90可以滞后时钟信号CLK 90度。划分时钟信号DIV_180可以滞后时钟信号CLK 180度。划分时钟信号DIV_270可以滞后时钟信号CLK 270度。根据本公开的一些实施例，分频核心电路110可以以划分比率“2”划分时钟信号CLK和反相时钟信号CLKB中的每一个，并且可以生成具有不同相位的四个划分时钟信号DIV_0、DIV_90、DIV_180和DIV_270。
分频核心电路110可以通过基于至少一个元件控制信号CTRL和/或至少一个体偏置BB控制分频核心电路110中包括的各种类型的元件(例如，诸如晶体管和/或二极管的有源元件，或诸如电阻器、电容器和/或电感器的无源元件)来调整划分通过(dividing pass)区域。例如，分频核心电路110可以具有电流模式逻辑(current mode logic，CML)结构，但是本公开不限于此。将参考图2至图5详细描述分频核心电路110的配置和操作。
控制器120可以控制分频核心电路110和ABB生成器130的操作。控制器120可以基于时钟频率信息FI来生成体偏置控制信号BC和/或元件控制信号CTRL。时钟频率信息FI可以指关于时钟信号CLK的频率的信息。例如，时钟频率信息FI可以包括与时钟信号CLK所属的特定频率范围相对应的数字代码。根据本公开的一些实施例，分频器100还可以包括对时钟信号CLK进行计数以生成数字代码的计数器逻辑(未示出)。
控制器120可以基于由时钟频率信息FI指示的时钟信号CLK的频率来控制分频核心电路110。根据本公开的一些实施例，控制器120可以控制分频核心电路110的操作，使得根据时钟信号CLK的频率的划分操作区域被优化。
ABB生成器130可以基于体偏置控制信号BC来生成至少一个体偏置BB。ABB生成器130可以自适应地调整体偏置BB的DC电平。例如，ABB生成器130可以增加、保持或降低体偏置BB的DC电平。尽管未示出，但是ABB生成器130可以基于至少一个参考电压(未示出)来生成具有任意或给定DC电平的多个体偏置BB。这里，参考电压(未示出)可以由电压生成电路(未示出)(例如，带隙参考电路)来生成，并且电压生成电路(未示出)可以设置在ABB生成器130内、或者可以设置在ABB生成器130外或ABB生成器的外部。
ABB生成器130可以连接到分频核心电路110中包括的至少一个晶体管的主体(body)。ABB生成器130可以向至少一个晶体管的主体提供体偏置BB。根据本公开的一些实施例，ABB生成器130可以生成多个体偏置BB。多个体偏置BB可以被分别传送到不同晶体管的主体，并且可以具有相同的电压电平或不同的电压电平。
图2是详细示出图1的分频核心电路的框图。将省略参考图1给出的描述以避免冗余。参考图1和图2，分频核心电路110可以包括输入引脚IP1和IP2、第一锁存器111、第二锁存器112以及输出引脚OP1、OP2、OP3和OP4。
输入引脚IP1和IP2中的每一个可以是被提供有或接收来自分频器100外部(例如，来自主机或存储器控制器)的时钟信号CLK的端子。时钟信号CLK和反相时钟信号CLKB可以是仅输入到分频器100的单向信号，并且输入引脚IP1和IP2可以是输入端子。图2中示出了两个输入引脚IP1和IP2，但是本公开不限于此。根据本公开的一些实施例，不同于图2所示的示例，可以很好地理解的是分频核心电路110仅从输入引脚IP1接收时钟信号CLK，并且通过使用逻辑电路(例如，NOT门)来生成反相时钟信号CLKB。
第一锁存器111和第二锁存器112中的每一个可以包括输入端子“D”、反相输入端子DQ、输出端子“Q”、反相输出端子QB、时钟端子和反相时钟端子。第一锁存器111和第二锁存器112中的每一个可以基于时钟信号CLK和反相时钟信号CLKB的电压电平(例如，逻辑高或逻辑低的逻辑值)来锁存通过输入端子“D”和反相输入端子DB接收到的输入信号的逻辑值，并且可以通过输出端子“Q”和反相输出端子QB来提供锁存的逻辑值的输出信号。尽管未示出，但是第一锁存器111和第二锁存器112中的每一个还可以包括复位端子(未示出)。例如，第一锁存器111和第二锁存器112中的每一个可以响应于通过复位端子(未示出)接收到的复位信号，将通过输出端子“Q”和反相输出端子QB输出的输出信号的逻辑值复位到给定值(例如，逻辑高或逻辑低)。
在第一锁存器111中，时钟端子可以与输入引脚IP1连接，反相时钟端子可以与输入引脚IP2连接，输入端子“D”可以与第二锁存器112的反相输出端子QB连接，反相输入端子DB可以与第二锁存器112的输出端子“Q”连接，输出端子“Q”可以与输出引脚OP1和第二锁存器112的输入端子“D”连接，反相输出端子QB可以与输出引脚OP2和第二锁存器112的反相输入端子DB连接。在第二锁存器112中，时钟端子可以与输入引脚IP1连接，反相时钟端子可以与输入引脚IP2连接，输入端子“D”可以与第一锁存器111的输出端子“Q”连接，反相输入端子DB可以与第一锁存器111的反相输出端子QB连接，输出端子“Q”可以与输出引脚OP3和第一锁存器111的反相输入端子DB连接，反相输出端子QB可以与输出引脚OP4和第一锁存器111的输入端子“D”连接。
根据本公开的一些实施例，第一锁存器111和第二锁存器112中的每一个可以基于时钟信号CLK和反相时钟信号CLKB的逻辑值来锁存输入信号(例如，DIV_0、DIV_90、DIV_180和DIV_270)的逻辑值，并且可以基于锁存的逻辑值来生成输出信号(例如，DIV_0、DIV_90、DIV_180和DIV_270)。详细地，第一锁存器111可以接收划分时钟信号DIV_90和DIV_270，并且可以输出不同相位的划分时钟信号DIV_0和DIV_180。第二锁存器112可以接收划分时钟信号DIV_0和DIV_180，并且可以输出不同相位的划分时钟信号DIV_90和DIV_270。
输出引脚OP1至OP4可以是将划分时钟信号DIV_0、DIV_90、DIV_180和DIV_270输出或发送到分频器100的外部(例如，时钟缓冲器、控制电路、锁相环(phase locked loop，PLL)或延迟锁定环(delay locked loop，DLL))的端子。划分时钟信号DIV_0、DIV_90、DIV_180和DIV_270可以是从分频器100输出的单向信号。根据本公开的一些实施例，分频核心电路110还可以包括至少一个第三锁存器(未示出)。第三锁存器(未示出)可以与第一锁存器111和第二锁存器112连接，并且可以通过不同的输出引脚输出其相位与划分时钟信号DIV_0、DIV_90、DIV_180和DIV_270的相位不同的划分时钟信号(例如，DIV_45等)。在这种情况下，可以进一步提供用于输出不同相位的划分时钟信号的不同输出引脚。
控制器120可以基于时钟频率信息FI来生成至少一个元件控制信号CTRL。控制器120可以向第一锁存器111和第二锁存器112提供相同或不同的元件控制信号CTRL。类似地，ABB生成器130可以基于体偏置控制信号BC来生成至少一个体偏置BB。ABB生成器130可以向第一锁存器111和第二锁存器112提供相同或不同DC电平的体偏置BB。根据本公开的一些实施例，元件控制信号CTRL和/或体偏置BB可以允许分频器100改变自振荡频率。
图3是详细示出根据本公开的一些实施例的分频器的电路图。将省略参考图1和图2给出的描述以避免冗余。参考图1、图2和图3，分频核心电路110可以包括第一锁存器111和第二锁存器112。
根据本公开的一些实施例，图3所示的晶体管MD1至MD4、ML1至ML4、MC1至MC4、MT1和MT2可以是p沟道金属氧化物半导体(p-channel metal-oxide-semiconductor，PMOS)晶体管或n沟道金属氧化物半导体(n-channel metal-oxide-semiconductor，NMOS)晶体管。为了便于描述，作为非限制性示例，将在假设晶体管MD1至MD4、ML1至ML4、MC1至MC4、MT1和MT2是NMOS晶体管的情况下给出描述。
第一锁存器111可以包括第一电阻器R1和第二电阻器R2、第一驱动晶体管MD1和第二驱动晶体管MD2、第一锁存器晶体管ML1和第二锁存器晶体管ML2、第一时钟输入晶体管MC1和第二时钟输入晶体管MC2以及第一尾晶体管MT1。第一电阻器R1可以连接在电源电压(VDD)端子和第一节点N1之间。第二电阻器R2可以连接在电源电压(VDD)端子和第二节点N2之间。第一驱动晶体管MD1和第二驱动晶体管MD2可以具有差分对结构。第一锁存器晶体管ML1和第二锁存器晶体管ML2可以具有交叉耦合结构。
第一驱动晶体管MD1可以连接在第一节点N1和第一源极节点SN1之间，并且可以响应于划分时钟信号DIV_90而操作。详细地，第一驱动晶体管MD1的第一端子(例如，漏极)可以与第一节点N1连接，其第二端子(例如，源极)可以与第一源极节点SN1连接，其第三端子(例如，栅极)可以与第三节点N3连接，并且其第四端子(例如，主体)可以与第一体偏置BB1端子连接。第二驱动晶体管MD2可以连接在第二节点N2和第一源极节点SN1之间，并且可以响应于划分时钟信号DIV_270而操作。详细地，第二驱动晶体管MD2的第一端子(例如，漏极)可以与第二节点N2连接，其第二端子(例如，源极)可以与第一源极节点SN1连接，其第三端子(例如，栅极)可以与第四节点N4连接，并且其第四端子(例如，主体)可以与第一体偏置BB1端子连接。
第一时钟输入晶体管MC1可以连接在第一源极节点SN1和第一尾节点TN1之间，并且可以响应于时钟信号CLK而操作。详细地，第一时钟输入晶体管MC1的第一端子(例如，漏极)可以与第一源极节点SN1连接，其第二端子(例如，源极)可以与第一尾节点TN1连接，并且其第三端子(例如，栅极)可以与时钟信号(CLK)端子连接。
第一锁存器晶体管ML1可以连接在第二节点N2和第二源极节点SN2之间，并且可以响应于划分时钟信号DIV_0而操作。详细地，第一锁存器晶体管ML1的第一端子(例如，漏极)可以与第二节点N2连接，其第二端子(例如，源极)可以与第二源极节点SN2连接，其第三端子(例如，栅极)可以与第一节点N1连接，并且其第四端子(例如，主体)可以与第二体偏置BB2端子连接。第二锁存器晶体管ML2可以连接在第一节点N1和第二源极节点SN2之间，并且可以响应于划分时钟信号DIV_180而操作。详细地，第二锁存器晶体管ML2的第一端子(例如，漏极)可以与第一节点N1连接，其第二端子(例如，源极)可以与第二源极节点SN2连接，其第三端子(例如，栅极)可以与第二节点N2连接，并且其第四端子(例如，主体)可以与第二体偏置BB2端子连接。
第二时钟输入晶体管MC2可以连接在第二源极节点SN2和第一尾节点TN1之间，并且可以响应于反相时钟信号CLKB而操作。详细地，第二时钟输入晶体管MC2的第一端子(例如，漏极)可以与第二源极节点SN2连接，其第二端子(例如，源极)可以与第一尾节点TN1连接，并且其第三端子(例如，栅极)可以与反相时钟信号(CLKB)端子连接。
第一尾晶体管MT1可以连接在第一尾节点TN1和地电压端子之间，并且可以响应于偏置电压BIAS而操作。详细地，第一尾晶体管MT1的第一端子(例如，漏极)可以与第一尾节点TN1连接，其第二端子(例如，源极)可以与地电压端子连接，并且其第三端子(例如，栅极)可以与偏置电压(BIAS)端子连接。例如，第一尾晶体管MT1可以吸收(sink)或形成(source)具有任意或给定电平的尾电流。
与第一锁存器111一样，第二锁存器112可以包括第三电阻器R3和第四电阻器R4、第三驱动晶体管MD3和第四驱动晶体管MD4、第三锁存器晶体管ML3和第四锁存器晶体管ML4、第三时钟输入MC3和第四时钟输入晶体管MC4以及第二尾晶体管MT2。第三电阻器R3可以连接在电源电压(VDD)端子和第三节点N3之间。第四电阻器R4可以连接在电源电压(VDD)端子和第四节点N4之间。第三驱动晶体管MD3和第四驱动晶体管MD4可以具有差分对结构。第三锁存器晶体管ML3和第四锁存器晶体管ML4可以具有交叉耦合结构。
第三驱动晶体管MD3可以连接在第三节点N3和第三源极节点SN3之间，并且可以响应于划分时钟信号DIV_0而操作。详细地，第三驱动晶体管MD3的第一端子(例如，漏极)可以与第三节点N3连接，其第二端子(例如，源极)可以与第三源极节点SN3连接，其第三端子(例如，栅极)可以与第一节点N1连接，并且其第四端子(例如，主体)可以与第一体偏置BB1端子连接。第四驱动晶体管MD4可以连接在第四节点N4和第三源极节点SN3之间，并且可以响应于划分时钟信号DIV_180而操作。详细地，第四驱动晶体管MD4的第一端子(例如，漏极)可以与第四节点N4连接，其第二端子(例如，源极)可以与第三源极节点SN3连接，其第三端子(例如，栅极)可以与第二节点N2连接，并且其第四端子(例如，主体)可以与第一体偏置BB1端子连接。
第三时钟输入晶体管MC3可以连接在第三源极节点SN3和第二尾节点TN2之间，并且可以响应于反相时钟信号CLKB而操作。详细地，第三时钟输入晶体管MC3的第一端子(例如，漏极)可以与第三源极节点SN3连接，其第二端子(例如，源极)可以与第二尾节点TN2连接，并且其第三端子(例如，栅极)可以与反相时钟信号(CLKB)端子连接。
第三锁存器晶体管ML3可以连接在第四节点N4和第四源极节点SN4之间，并且可以响应于划分时钟信号DIV_90而操作。详细地，第三锁存器晶体管ML3的第一端子(例如，漏极)可以与第四节点N4连接，其第二端子(例如，源极)可以与第四源极节点SN4连接，其第三端子(例如，栅极)可以与第三节点N3连接，并且其第四端子(例如，主体)可以与第二体偏置BB2端子连接。第四锁存器晶体管ML4可以连接在第三节点N3和第四源极节点SN4之间，并且可以响应于划分时钟信号DIV_270而操作。详细地，第四锁存器晶体管ML4的第一端子(例如，漏极)可以与第三节点N3连接，其第二端子(例如，源极)可以与第四源极节点SN4连接，其第三端子(例如，栅极)可以与第四节点N4连接，并且其第四端子(例如，主体)可以与第二体偏置BB2端子连接。
第四时钟输入晶体管MC4可以连接在第四源极节点SN4和第二尾节点TN2之间，并且可以响应于时钟信号CLK而操作。详细地，第四时钟输入晶体管MC4的第一端子(例如，漏极)可以与第四源极节点SN4连接，其第二端子(例如，源极)可以与第二尾节点TN2连接，并且其第三端子(例如，栅极)可以与时钟信号(CLK)端子连接。
第二尾晶体管MT2可以连接在第二尾节点TN2和地电压端子之间，并且可以响应于偏置电压BIAS而操作。详细地，第二尾晶体管MT2的第一端子(例如，漏极)可以与第二尾节点TN2连接，其第二端子(例如，源极)可以与地电压端子连接，并且其第三端子(例如，栅极)可以与偏置电压(BIAS)端子连接。例如，第二尾晶体管MT2可以吸收或形成具有任意或给定电平的尾电流。
根据本公开的一些实施例，第一节点N1的电压电平可以是划分时钟信号DIV_0的电压电平，第二节点N2的电压电平可以是划分时钟信号DIV_180的电压电平，第三节点N3的电压电平可以是划分时钟信号DIV_90的电压电平，并且第四节点N4的电压电平可以是划分时钟信号DIV_270的电压电平。
ABB生成器130可以生成第一体偏置BB1和第二体偏置BB2。ABB生成器130可以基于时钟频率信息FI来调整第一体偏置BB1和第二体偏置BB2的DC电压电平。根据本公开的一些实施例，第一体偏置BB1可以被施加到第一驱动晶体管MD1至第四驱动晶体管MD4中的每一个的主体。
第一驱动晶体管MD1至第四驱动晶体管MD4中的每一个的增益可以通过第一体偏置BB1的DC电压电平来改变。例如，随着第一体偏置BB1的电平增加，第一驱动晶体管MD1至第四驱动晶体管MD4中的每一个的增益可以增加。
根据本公开的一些实施例，第二体偏置BB2可以被施加到第一锁存器晶体管ML1至第四锁存器晶体管ML4中的每一个的主体。类似地，第一锁存器晶体管ML1至第四锁存器晶体管ML4中的每一个的增益可以通过第二体偏置BB2的DC电压电平改变。例如，随着第二体偏置BB2的电平增加，第一锁存器晶体管ML1至第四锁存器晶体管ML4中的每一个的增益可以增加。
在一些实施例中，第一驱动晶体管MD1至第四驱动晶体管MD4可以具有相同的增益。此外，第一锁存器晶体管ML1至第四锁存器晶体管ML4可以具有相同的增益。下面，将基于第一驱动晶体管MD1的增益和第一锁存器晶体管ML1的增益来描述分频核心电路110的自振荡频率。
随着第一驱动晶体管MD1的增益与第一锁存器晶体管ML1的增益的比率(MD：ML)增加，分频核心电路110的自振荡频率可以增加。
表【1】
Figure BDA0003994102160000101
Figure BDA0003994102160000111
表1示出了根据本公开的一些实施例的，当特定电平的体偏置被施加到锁存器晶体管ML和驱动晶体管MD的主体时的自振荡频率Fso。在一些实施例中，假设分频器100的自振荡频率Fso是8800Mbps，其为默认值DEF。这里，作为分频器100的基本设置值的默认值DEF表示与其中附加体偏置没有被施加到锁存器晶体管ML和驱动晶体管MD的主体的情况相对应的自振荡频率。参考图3和表1，随着第一体偏置BB1的电平增加，自振荡频率Fso可以变得更高。相反，随着第二体偏置BB2的电平增加，自振荡频率Fso可以变得更低。也就是说，分频器100可以基于时钟频率信息FI来自适应地调整自振荡频率Fso。例如，在接收到频率高于默认值DEF的时钟信号CLK的情况下，ABB生成器130可以增加第一体偏置BB1的DC电平。也就是说，控制器120可以生成指示第一体偏置BB1的DC电平增加的体偏置控制信号BC。
相反，在接收到频率低于默认值DEF的时钟信号CLK的情况下，ABB生成器130可以增加第二体偏置BB2的DC电平。也就是说，控制器120可以生成指示第二体偏置BB2的DC电平增加的体偏置控制信号BC。根据本公开的一些实施例，分频器100的划分通过区域可以通过调整自振荡频率来加宽。将参考图7A至图7C详细描述分频器100的划分通过区域和自振荡频率。
图4是示出根据本公开的一些实施例的分频器的电路图。将省略参考图1至图3给出的描述以避免冗余。参考图3和图4，分频核心电路110还可以包括第一尺寸控制晶体管MSC1至第四尺寸控制晶体管MSC4和第五驱动晶体管MD5至第八驱动晶体管MD8。
在一些实施例中，控制器120可以基于时钟频率信息FI来生成第一尺寸控制信号SC1。第一尺寸控制晶体管MSC1至第四尺寸控制晶体管MSC4可以响应于第一尺寸控制信号SC1而导通或截止。图4中示出了第一尺寸控制信号SC1被输入到第一尺寸控制晶体管MSC1至第四尺寸控制晶体管MSC4的栅极的示例，但是本公开不限于此。例如，控制器120可以生成多个第一尺寸控制信号，并且多个第一尺寸控制信号可以被分别施加到第一尺寸控制晶体管MSC1至第四尺寸控制晶体管MSC4的栅极。
第五驱动晶体管MD5可以连接在第一尺寸控制晶体管MSC1和第一源极节点SN1之间，并且可以响应于划分时钟信号DIV_90而操作。类似地，第六驱动晶体管MD6可以连接在第二尺寸控制晶体管MSC2和第一源极节点SN1之间，并且可以响应于划分时钟信号DIV_270而操作。第七驱动晶体管MD7可以连接在第三尺寸控制晶体管MSC3和第三源极节点SN3之间，并且可以响应于划分时钟信号DIV_0而操作。第八驱动晶体管MD8可以连接在第四尺寸控制晶体管MSC4和第三源极节点SN3之间，并且可以响应于划分时钟信号DIV_180而操作。
例如，当第一尺寸控制晶体管MSC1导通时，第五驱动晶体管MD5可以与第一驱动晶体管MD1并联连接。在这种情况下，第五驱动晶体管MD5和第一驱动晶体管MD1可以共享第一端子至第三端子(例如，漏极、源极和栅极)。根据本公开的一些实施例，尽管未示出，但是第五驱动晶体管MD5和第一驱动晶体管MD1可以共享第四端子(例如，主体)。由于第五驱动晶体管MD5和第一驱动晶体管MD1并联连接，因此晶体管形成的沟道宽度可以增加。第六驱动晶体管MD6和第二驱动晶体管MD2之间、第七驱动晶体管MD7和第三驱动晶体管MD3之间、第八驱动晶体管MD8和第四驱动晶体管MD4之间的关系类似于第五驱动晶体管MD5和第一驱动晶体管MD1之间的关系，因此，将省略额外的描述以避免冗余。
因此，第一驱动晶体管MD1至第八驱动晶体管MD8在第一尺寸控制晶体管MSC1至第四尺寸控制晶体管MSC4导通时的增益可以不同于第一驱动晶体管MD1至第四驱动晶体管MD4在第一尺寸控制晶体管MSC1至第四尺寸控制晶体管MSC4截止时的增益。因此，控制器120可以通过基于时钟频率信息FI控制第一尺寸控制信号SC1的逻辑值来调整分频核心电路110的自振荡频率。
根据本公开的一些实施例，尽管未示出，但是除了第五驱动晶体管MD5至第八驱动晶体管MD8之外，分频核心电路110还可以包括与第一驱动晶体管MD1至第四驱动晶体管MD4并联连接的多个驱动晶体管。
图5是示出根据本公开的一些实施例的分频器的电路图。将省略参考图1至图4给出的描述以避免冗余。参考图3和图5，分频核心电路110还可以包括第五尺寸控制晶体管MSC5至第八尺寸控制晶体管MSC8和第五锁存器晶体管ML5至第八锁存器晶体管ML8。
在一些实施例中，控制器120可以基于时钟频率信息FI来生成第二尺寸控制信号SC2。第五尺寸控制晶体管MSC5至第八尺寸控制晶体管MSC8可以响应于第二尺寸控制信号SC2而导通或截止。图5中示出了第二尺寸控制信号SC2被输入到第五尺寸控制晶体管MSC5至第八尺寸控制晶体管MSC8的栅极的示例，但是本公开不限于此。例如，控制器120可以生成多个第二尺寸控制信号，并且多个第二尺寸控制信号可以被分别施加到第五尺寸控制晶体管MSC5至第八尺寸控制晶体管MSC8的栅极。
第五锁存器晶体管ML5可以连接在第五尺寸控制晶体管MSC5和第二源极节点SN2之间，并且可以响应于划分时钟信号DIV_0而操作。类似地，第六锁存器晶体管ML6可以连接在第六尺寸控制晶体管MSC6和第二源极节点SN2之间，并且可以响应于划分时钟信号DIV_180而操作。第七锁存器晶体管ML7可以连接在第七尺寸控制晶体管MSC7和第四源极节点SN4之间，并且可以响应于划分时钟信号DIV_90而操作。第八锁存器晶体管ML8可以连接在第八尺寸控制晶体管MSC8和第四源极节点SN4之间，并且可以响应于划分时钟信号DIV_270而操作。
第五锁存器晶体管ML5和第一锁存器晶体管ML1之间、第六锁存器晶体管ML6和第二锁存器晶体管ML2之间、第七锁存器晶体管ML7和第三锁存器晶体管ML3之间以及第八锁存器晶体管ML8和第四锁存器晶体管ML4之间的关系类似于参考图4描述的第五驱动晶体管MD5和第一驱动晶体管MD1之间的关系，因此，将省略额外的描述以避免冗余。
因此，第一锁存器晶体管ML1至第八锁存器晶体管ML8在第五尺寸控制晶体管MSC5至第八尺寸控制晶体管MSC8导通时的增益可以不同于第一锁存器晶体管ML1至第四锁存器晶体管ML4在第五尺寸控制晶体管MSC5至第八尺寸控制晶体管MSC8截止时的增益。因此，控制器120可以通过基于时钟频率信息FI控制第二尺寸控制信号SC2的逻辑值来调整分频核心电路110的自振荡频率。
根据本公开的一些实施例，尽管未示出，但是除了第五锁存器晶体管ML5至第八锁存器晶体管ML8之外，分频核心电路110还可以包括与第一锁存器晶体管ML1至第四锁存器晶体管ML4并联连接的多个锁存器晶体管。
图6是详细示出根据本公开的一些实施例的分频器的电路图。将省略参考图1至图3给出的描述以避免冗余。参考图3和图6，分频核心电路110还可以包括第五电阻器R5至第八电阻器R8以及第一电阻器控制晶体管MR1至第四电阻器控制晶体管MR4。
在一些实施例中，控制器120可以基于时钟频率信息FI来生成电阻器控制信号RC。第一电阻器控制晶体管MR1至第四电阻器控制晶体管MR4可以响应于电阻器控制信号RC而导通或截止。图6中示出了电阻器控制信号RC被输入到第一电阻器控制晶体管MR1至第四电阻器控制晶体管MR4的栅极的示例，但是本公开不限于此。例如，控制器120可以生成多个电阻器控制信号，并且多个电阻器控制信号可以被分别施加到第一电阻器控制晶体管MR1至第四电阻器控制晶体管MR4的栅极。
第五电阻器R5可以连接在第一电阻器控制晶体管MR1和第一节点N1之间。第六电阻器R6可以连接在第二电阻器控制晶体管MR2和第二节点N2之间。第七电阻器R7可以连接在第三电阻器控制晶体管MR3和第三节点N3之间。第八电阻器R8可以连接在第四电阻器控制晶体管MR4和第四节点N4之间。
例如，当第一电阻器控制晶体管MR1导通时，第五电阻器R5可以与第一电阻器R1并联连接。由于第五电阻器R5和第一电阻器R1并联连接，因此电源电压(VDD)端子和第一节点N1之间的电阻值可以改变。第六电阻器R6和第二电阻器R2之间、第七电阻器R7和第三电阻器R3之间、第八电阻器R8和第四电阻器R4之间的关系类似于第五电阻器R5和第一电阻器R1之间的关系，因此，将省略额外的描述以避免冗余。
因此，晶体管MD1至MD4和ML1至ML4在第一电阻器控制晶体管MR1至第四电阻器控制晶体管MR4导通时的增益可以不同于晶体管MD1至MD4和ML1至ML4在第一电阻器控制晶体管MR1至第四电阻器控制晶体管MR4截止时的增益。因此，控制器120可以通过基于时钟频率信息FI控制电阻器控制信号RC的逻辑值来调整分频核心电路110的自振荡频率。
根据本公开的一些实施例，尽管未示出，但除了第五电阻器R5至第八电阻器R8之外，分频核心电路110还可以包括与第一至第四电阻器R1至R4并联的多个电阻器。
与图4至图6所示的配置不同，根据本公开的一些实施例的分频核心电路110可以被实现为还包括第一尺寸控制晶体管MSC1至第四尺寸控制晶体管MSC4、第五驱动晶体管MD5至第八驱动晶体管MD8、第五尺寸控制晶体管MSC5至第八尺寸控制晶体管MSC8、第五锁存器晶体管ML5至第八锁存器晶体管ML8、第五电阻器R5至第八电阻器R8以及第一电阻器控制晶体管MR1至第四电阻器控制晶体管MR4中的至少一种的任意组合。然而，本公开不限于此。分频核心电路110还可以包括任意无源元件或任意有源元件。
图7A至图7C是示出根据本公开的一些实施例的分频器的划分特性的图。在图7A至图7C中，x轴表示以比特每秒(bps)为单位的输入信号的频率，y轴表示以伏特(V)为单位的输入信号的摆动电平。下面，将参考图1至图6一起描述图7A至图7C。
参考图7A，在分频器100被设计为具有特定自振荡频率Fso的情况下，分频器100具有其中自振荡频率Fso为拐点的划分特性曲线。参考图7A的示例，划分特性曲线的上部是划分通过区域，划分特性曲线的下部是划分失败区域(dividing fail region)。例如，在划分失败区域的时钟信号CLK被输入到分频器100的情况下，分频器100可能无法划分时钟信号CLK。相反，在划分通过区域的时钟信号CLK被输入到分频器100的情况下，分频器100可以成功地划分时钟信号CLK。
参考图3至图6和图7B，根据本公开的一些实施例的分频器100可以自适应地调整自振荡频率。例如，控制器120可以基于指示当前输入其中的时钟信号CLK的频率的时钟频率信息FI来生成体偏置控制信号BC。ABB生成器130可以基于体偏置控制信号BC来调整要施加到驱动晶体管(例如，MD1至MD4)和锁存器晶体管(例如，ML1至ML4)的主体的体偏置(例如，BB1和BB2)的电平。随着体偏置(例如，BB1和BB2)的电平被调整，每个锁存器晶体管(例如，ML1至ML4)的增益与每个驱动晶体管(例如，MD1至MD4)的增益的比率可以改变。此外，如参考图4至图6所述，通过调整晶体管的尺寸或调整电阻值，每个锁存器晶体管(例如，ML1至ML4)的增益与每个驱动晶体管(例如，MD1至MD4)的增益的比率可以改变。因此，可以针对当前输入到分频器100的时钟信号CLK的频率来优化自振荡频率。
例如，根据本公开的一些实施例的分频器100可以具有划分特性曲线C1，其中自振荡频率Fso是作为默认值的8000Mbps。在输入到分频器100的时钟信号CLK的频率降低的情况下，分频器100可以调整体偏置、晶体管尺寸和/或电阻值，使得实现自振荡频率Fso低于8000Mbps的划分特性曲线(例如，C2至C5)。然而，本公开不限于此。例如，在输入到分频器100的时钟信号CLK的频率增加的情况下，分频器100可以调整体偏置、晶体管尺寸和/或电阻值，使得实现自振荡频率Fso高于8000Mbps的划分特性曲线(未示出)。
参考图3至图6和图7C，根据本公开的一些实施例的分频器100可以自适应地调整自振荡频率。参考图7B描述了分频器100如何自适应地调整自振荡频率，因此，将省略额外的描述以避免冗余。因此，与图7A相比，根据本公开的一些实施例的分频器100可以在更宽的频带中确保划分通过区域，并且即使时钟信号CLK的摆动电平很小，也可以稳定地划分时钟信号CLK。
图8是示出根据本公开的一些实施例的电子设备的框图。参考图8，电子设备10可以包括存储器控制器1000和存储器设备2000。电子设备10可以指存储数据或输出所存储的数据的设备。例如，电子设备10可以用于在以下设备中存储数据：计算机、平板、膝上型计算机、笔记本计算机、个人数字助理(PDA)、移动计算设备、智能手机和/或互联网家用电器。
存储器控制器1000可以与存储器设备2000通信。存储器控制器1000可以控制存储器设备2000。存储器控制器1000可以将数据存储在存储器设备2000中、或者可以读取存储在存储器设备2000中的数据。
存储器控制器1000可以生成命令CMD、地址ADDR、时钟CK、反相时钟CKB、数据时钟WCK和反相数据时钟WCKB。存储器控制器1000可以向存储器设备2000输出命令CMD、地址ADDR、时钟CK、反相时钟CKB、数据时钟WCK和反相数据时钟WCKB。存储器控制器1000可以向存储器设备2000输出数据“DATA”、或者可以从存储器设备2000接收数据“DATA”。
存储器设备2000可以接收命令CMD、地址ADDR、时钟CK、反相时钟CKB、数据时钟WCK和反相数据时钟WCKB。存储器设备2000可以向存储器控制器1000输出数据“DATA a”、或者可以从存储器控制器1000接收数据“DATA”。也就是说，存储器设备2000可以指存储数据的设备。
存储器设备2000可以包括内部时钟生成器2800。内部时钟生成器2800可以基于时钟CK、反相时钟CKB、数据时钟WCK和/或反相数据时钟WCKB来生成用于存储器设备2000中的同步的内部时钟。内部时钟生成器2800可以包括分频器2810。分频器2810的功能和操作以及分频器2810的组件的连接关系类似于参考图1至图7C描述的分频器100的功能和操作以及分频器100的组件的连接关系，因此，将省略额外的描述以避免冗余。分频器2810可以以划分比率“n”划分时钟CK、反相时钟CKB、数据时钟WCK和/或反相数据时钟WCKB。这里，“n”是2或更大的自然数。
命令CMD可以指指示要由存储器设备2000执行的操作的信号。例如，命令CMD可以包括关于诸如读取、写入、刷新、预充电、模式寄存器、CAS或取消选择(deselect，DES)的功能的信息，但是本公开不限于此。例如，命令CMD可以取决于应用于存储器设备2000的规范而变化。
地址ADDR可以指指示存储器设备2000中将在其处执行操作的存储器群组(memoryrank)、存储器组(memory bank)、存储器单元等位置的信号。例如，地址ADDR可以包括用于激活所选存储器群组或存储器芯片的芯片选择CS、所选存储器群组中的存储器组的存储器单元的行地址和列地址等。
时钟CK可以指周期性翻转的信号。例如，时钟CK可以是具有周期性重复的逻辑高电平和逻辑低电平的电信号。时钟CK可以用于确定作为与存储器设备2000的通信或存储器设备2000的内部操作的参考的定时。反相时钟CKB的相位可以与时钟CK的相位相反(即，反相时钟CKB和时钟CK可以是180度异相的)。
数据时钟WCK可以指用于读取或写入数据的信号。数据时钟WCK的频率可以高于时钟CK的频率。例如，数据时钟WCK可以指在高频率下翻转以用于数据处理的信号。数据时钟WCK的相位可以与反相数据时钟WCKB的相位相反(即，数据时钟WCK和反相数据时钟WCKB可以是180度异相的)。
在一些实施例中，存储器控制器1000和存储器设备2000可以彼此交换数据。例如，当命令CMD是写入命令时，存储器控制器1000可以向存储器设备2000输出数据。例如，当命令CMD是读取命令时，存储器控制器1000可以从存储器设备2000接收数据。该数据可以是计算机程序或应用的至少一部分或者可以是诸如图像、视频、语音或文本的用户数据的至少一部分。
在一些实施例中，存储器控制器1000和存储器设备2000之间的通信可以符合LPDDR5中定义的规范。
图9是详细示出图8的存储器设备的框图。为了便于描述，将省略参考图8给出的描述以避免冗余。参考图8和图9，存储器设备2000可以包括至少一个存储器芯片。作为示例，图9示出了包括一个存储器芯片的存储器设备2000，并且本公开不限于此。
例如，存储器芯片可以是易失性存储器芯片，即动态随机访问存储器(DRAM)芯片。例如，DRAM芯片可以是通用DRAM芯片(诸如双倍数据速率同步动态随机访问存储器(DDRSDRAM)芯片、DDR2 SDRAM芯片、DDR3 SDRAM芯片、DDR4 SDRAM芯片、DDR5 SDRAM芯片等)、用于移动应用的DRAM芯片(诸如低功率双倍数据速率(LPDDR)SDRAM芯片、LPDDR2 SDRAM芯片、LPDDR3 SDRAM芯片、LPDDR4 SDRAM芯片、LPDDR4X SDRAM芯片、LPDDR5 SDRAM芯片等)、或者提供高带宽的DRAM芯片(诸如图形双倍数据速率(GDDR)同步图形随机访问存储器(SGRAM)芯片、GDDR2 SGRAM芯片、GDDR3 SGRAM芯片、GDDR4SGRAM芯片、GDDR5 SGRAM芯片、GDDR6SGRAM芯片、高带宽存储器(HBM)芯片、HBM2芯片、HBM3芯片、WideIO SDRAM芯片等)。
存储器设备2000可以包括命令和地址(CA)引脚2110、时钟(CK)引脚2120、数据时钟(WCK)引脚2130、数据队列(DQ)引脚2140、CA缓冲器2210、时钟缓冲器2220、数据时钟缓冲器2230、DQ缓冲器2240、命令解码器2300、组2400、组控制器2500、数据缓冲器2600、同步电路2700、内部时钟生成器2800、串行化器2910和解串行化器2920。
CA引脚2110可以是从存储器设备2000外部接收CA信号CA[1:I]的端子。CA信号CA[1:I]可以包括图8的命令CMD和地址ADDR。CA引脚2110的数量和CA信号CA[1:I]的数量可以是“I”，也就是说，可以是彼此相同的。这里，“I”可以是自然数，并且可以根据各种协议来预先确定。CA信号CA[1:I]可以包括用于控制存储器设备2000的命令和指示组2400中的存储器单元的位置的地址。CA信号CA[1:I]可以是仅被输入到存储器设备2000的单向信号，并且CA引脚2110可以是输入端子。
时钟引脚2120可以是从存储器设备2000的外部(例如，从主机或存储器控制器)接收时钟CK的端子。时钟CK可以是仅被输入到存储器设备2000的单向信号，并且时钟引脚2120可以是输入端子。为了便于描述，仅示出了一个时钟引脚2120。然而，存储器设备2000可以接收差分时钟信号，并且存储器设备2000还可以包括接收其相位与通过时钟引脚2120输入的时钟CK的相位相反的反相时钟(例如，CKB)的时钟引脚。
数据时钟引脚2130可以是从存储器设备2000的外部(例如，从主机或存储器控制器)接收数据时钟WCK的端子。数据时钟WCK可以是仅被输入到存储器设备2000的单向信号，并且数据时钟引脚2130可以是输入端子。为了便于描述，仅示出了一个数据时钟引脚2130。然而，存储器设备2000可以接收差分数据时钟信号，并且存储器设备2000还可以包括接收其相位与通过数据时钟引脚2130输入的数据时钟WCK的相位相反的反相数据时钟(例如，WCKB)的数据时钟引脚。
DQ引脚2140可以是从存储器设备2000的外部接收DQ信号DQ[1:J]或向存储器设备2000的外部输出DQ信号DQ[1:J]的端子。DQ信号DQ[1:J]可以包括图8的数据“DATA”。DQ引脚2140的数量和DQ信号DQ[1:J]的数量可以是“J”，也就是说，可以是彼此相同的。这里，“J”可以是自然数，并且可以根据各种协议来预先确定。DQ信号DQ[1:J]可以包括与写入命令相关联的写入数据或者与读取命令相关联的读取数据。DQ信号DQ[1:J]可以是输入到存储器设备2000或从存储器设备2000输出的双向信号，并且DQ引脚2140可以是输入/输出端子。
CA缓冲器2210可以作为接收CA信号CA[1:I]的接收器来操作。CA缓冲器2210的数量可以与CA引脚2110的数量相同。CA缓冲器2210可以在内部时钟信号ICK的上升沿或下降沿采样或锁存CA信号CA[1:I]。CA缓冲器2210可以将接收到的CA信号CA[1:I]中与命令相对应的信号发送到命令解码器2300。CA缓冲器2210可以将接收到的CA信号CA[1:I]中与地址相对应的信号发送到组控制器2500。包括在CA信号CA[1:I]中的命令和地址的位置可以按照各种协议来预先确定。
时钟缓冲器2220可以作为接收时钟CK的接收器(RX)来操作。时钟缓冲器2220可以接收时钟CK。时钟缓冲器2220可以向同步电路2700输出时钟CK。尽管未示出，但是时钟缓冲器2220可以向存储器设备2000的各种内部组件输出时钟CK。时钟CK可以提供作为存储器设备2000的整体操作的参考的定时。
数据时钟缓冲器2230可以作为接收数据时钟WCK的接收器来操作。数据时钟缓冲器2230可以作为接收数据时钟WCK的接收器来操作。数据时钟缓冲器2230可以向同步电路2700输出数据时钟WCK。
DQ缓冲器2240可以包括接收DQ信号DQ[1:J]的接收器和发送DQ信号DQ[1:J]的发送器。接收器的数量和发送器的数量中的每一个可以与DQ引脚2140的数量相同。DQ缓冲器2240的接收器可以将接收到的DQ信号DQ[1:J]提供给解串行化器2920。DQ缓冲器2240的发送器可以从串行化器2910接收DQ信号DQ[1:J]，并且可以通过DQ引脚2140将接收到的DQ信号DQ[1:J]输出到外部。
命令解码器2300可以从CA缓冲器2210接收CA信号CA[1:I]。命令解码器2300可以解码CA信号CA[1:I]中与命令相对应的信号。例如，命令解码器2300可以解码激活命令、写入命令、读取命令、预充电命令、模式寄存器设置(mode register set，MRS)命令等，并且可以控制存储器设备2000的组件。
命令解码器2300可以响应于激活命令、写入命令、读取命令、预充电命令、刷新命令等，向组控制器2500提供组控制信号B_CTRL、行控制信号R_CTRL和列控制信号C_CTRL。除了上述组件之外，命令解码器2300可以控制存储器设备2000的任何其他组件的操作。
组2400是指包括重复设置的存储器单元的存储器单元阵列。存储器单元可以设置在组的字线(未示出)和位线(未示出)的交叉点上。组2400的数量可以根据存储器芯片的各种协议来预先确定。随着组2400的数量增加，存储器设备2000的存储器单元可以被划分为更多的组。
组控制器2500可以基于组控制信号B_CTRL、行控制信号R_CTRL和列控制信号C_CTRL来控制组2400。在一些实施例中，组控制器2500可以分别控制组2400。在一些实施例中，一个组控制器可以控制两个或更多个组。换句话说，一个组控制器可以由两个或更多个组共享。组控制器2500中的每一个可以包括行解码器2510和列解码器2520。
行解码器2510可以从命令解码器2300接收行控制信号R_CTRL，可以从CA缓冲器2210接收行地址RA，并且可以选择字线WL。例如，为了驱动组的字线，行解码器2510可以沿着以规则间隔设置了字线的方向来设置。
列解码器2520可以从命令解码器2300接收列控制信号C_CTRL，可以从CA缓冲器2210接收列地址CA，并且可以选择列选择线CSL。因为一条或多条位线(未示出)与列选择线CSL连接，所以与列选择线CSL连接的位线可以被列解码器2520选择。例如，为了驱动组的列选择线，列解码器2520可以沿着以规则间隔设置了列选择线的方向来设置。
数据缓冲器2600可以通过全局输入/输出线GIO向组2400提供写入数据、或者可以通过全局输入/输出线GIO从组2400接收读取数据。数据缓冲器2600的数量可以等于组2400的数量，并且数据缓冲器2600可以分别与组2400交换数据。这里，可以考虑预取比特的数量、突发长度、DQ引脚2140的数量等来确定包括在写入/读取数据中的比特的数量。
数据缓冲器2600中的至少一个可以由命令解码器2300取决于读取命令或写入命令来选择。例如，可以取决于存储器设备2000的预取比特的数量来确定响应于读取命令或写入命令而选择的数据缓冲器的数量。
取决于写入命令选择的数据缓冲器可以从解串行化器2920接收写入数据，并且所选数据缓冲器可以将写入数据发送到所选存储器单元。所选数据缓冲器可以基于写入数据驱动全局输入/输出线和所选存储器单元。
取决于读取命令选择的数据缓冲器可以取决于读取命令接收和存储从所选存储器单元输出的读取数据。为此，所选数据缓冲器可以感测并放大全局输入/输出线的电压。所选数据缓冲器可以向串行化器2910提供读取数据。
同步电路2700可以从时钟缓冲器2220接收时钟CK。同步电路2700可以从数据时钟缓冲器2230接收数据时钟WCK。同步电路2700可以基于时钟CK来对数据时钟WCK执行相位同步。同步电路2700可以向内部时钟生成器2800输出经同步的数据时钟SWCK。这里，经同步的数据时钟SWCK可以包括相位彼此相反的互补信号。
数据时钟WCK的同步可以意味着将定时与时钟CK匹配，并且允许数据时钟WCK以参考频率翻转，使得在存储器设备2000内处理数据。参考频率可以是正常状态下数据时钟WCK的频率，其被确定为以比特为单位读取或写入数据。参考频率可以高于时钟CK的频率。
内部时钟生成器2800可以从同步电路2700接收经同步的数据时钟SWCK。内部时钟生成器2800可以基于经同步的数据时钟SWCK来生成至少一个内部时钟WCK_i，并且可以将内部时钟WCK_i输出到串行化器2910和解串行化器2920。内部时钟WCK_i可以用于串行化器2910和解串行化器2920中的读取操作和写入操作。在一些实施例中，内部时钟WCK_i可以包括四相内部时钟(例如，WCK_0、WCK_90、WCK_180和WCK_270)。这里，“i”表示与经同步的数据时钟SWCK的相位差，并且可以具有0或更多并且360或更小的数值。
内部时钟生成器2800可以包括分频器2810。分频器2810可以以划分比率“2”划分经同步的数据时钟SWCK，以生成四相内部时钟(例如，WCK_0、WCK_90、WCK_180和WCK_270)。然而，本公开不限于此。例如，内部时钟生成器2800可以以任意或给定的比率划分经同步的数据时钟SWCK，并且可以生成n相内部时钟。这里，“n”是2或更大的自然数。分频器2810可以基于指示经同步的数据时钟SWCK的频率的时钟频率信息来自适应地调整自振荡频率。参考图1至图7C描述了分频器2810如何调整自振荡频率，因此，将省略额外的描述以避免冗余。通过自适应地调整自振荡频率，分频器2810可以在宽频带中提供划分通过区域。
串行化器2910和解串行化器2920可以接收内部时钟WCK_i。串行化器2910和解串行化器2920可以响应于内部时钟WCK_i来控制数据的输入/输出。详细地，串行化器2910可以响应于读取命令来串行化读取数据的比特。解串行化器2920可以在写入操作中解串行化写入数据的比特。例如，串行化器2910可以被实现为包括其数量等于DQ信号DQ[1:J]的数量的串行化器，并且解串行化器2920可以被实现为包括其数量等于DQ信号DQ[1:J]的数量的解串行化器。
图10是示出根据本公开的一些实施例的分频器的操作的流程图。为了便于描述，将参考图1至图6描述图10。
在操作S110中，控制器120可以基于时钟频率信息FI来生成体偏置控制信号BC。时钟频率信息FI可以指指示输入到分频核心电路110的时钟信号CLK的频率的信号。根据本公开的一些实施例，控制器120可以基于时钟频率信息FI来生成至少一个元件控制信号CTRL。元件控制信号CTRL可以包括用于控制驱动晶体管(例如，MD1至MD4)的尺寸的第一尺寸控制信号SC1、用于控制锁存器晶体管ML1至ML4的尺寸的第二尺寸控制信号SC2和/或用于控制电阻器R1至R4的电阻值的电阻器控制信号RC。
在操作S120中，ABB生成器130可以基于体偏置控制信号BC来调整体偏置BB的DC电平。分频核心电路110的自振荡频率可以通过调整体偏置BB的DC电平来改变。
在操作S130中，ABB生成器130可以将经调整的体偏置施加到分频核心电路110中包括的驱动晶体管(例如，MD1至MD4)和锁存器晶体管ML1至ML4中的每一个的主体。晶体管的主体可以是晶体管的基底或其他部分。向晶体管的主体施加体偏置可以帮助确定晶体管如何导通或截止。
根据本公开，即使输入时钟信号的频率改变，分频器也可以自适应地应对频率改变，以稳定地执行时钟划分操作。此外，根据本公开，即使时钟信号的摆动电平很小，分频器也可以稳定地执行时钟划分操作。
尽管已经参考本公开的实施例对本公开进行了描述，但是对本领域普通技术人员而言清楚的是，可以对本公开进行各种变更和修改，而不脱离如所附权利要求阐述的本公开的精神和范围。

Claims (20)

1.一种分频器，包括：
分频核心电路，包括多个晶体管，并且被配置为基于时钟信号和反相时钟信号来生成至少一个划分时钟信号；
控制器，被配置为基于时钟频率信息来生成体偏置控制信号；以及
自适应体偏置(ABB)生成器，被配置为基于体偏置控制信号来生成至少一个体偏置，并且被配置为将所述至少一个体偏置施加到所述多个晶体管中的一个或多个的主体。
2.根据权利要求1所述的分频器，
其中，所述至少一个划分时钟信号包括第一划分时钟信号、第二划分时钟信号、第三划分时钟信号和第四划分时钟信号，以及
其中，所述分频核心电路包括：
第一锁存器，被配置为基于时钟信号和反相时钟信号的逻辑值来锁存第一划分时钟信号和第二划分时钟信号的逻辑值，以及基于第一划分时钟信号和第二划分时钟信号的锁存的逻辑值来生成第三划分时钟信号和第四划分时钟信号；以及
第二锁存器，被配置为基于时钟信号和反相时钟信号的逻辑值来锁存第三划分时钟信号和第四划分时钟信号的逻辑值，以及基于第三划分时钟信号和第四划分时钟信号的锁存的逻辑值来生成第一划分时钟信号和第二划分时钟信号。
3.根据权利要求1所述的分频器，其中，所述ABB生成器被配置为基于体偏置控制信号来调整所述至少一个体偏置的DC电平。
4.根据权利要求1所述的分频器，其中，所述控制器被配置为基于时钟频率信息来自适应地调整分频核心电路的自振荡频率。
5.根据权利要求1所述的分频器，
其中，所述分频核心电路包括第一锁存器和第二锁存器，
其中，所述第一锁存器包括：
第一电阻器，连接在电源电压端子和第一节点之间；
第二电阻器，连接在所述电源电压端子和第二节点之间；
第一驱动晶体管，连接在第一节点和第一源极节点之间，并且被配置为响应于第一划分时钟信号而操作；
第二驱动晶体管，连接在第二节点和第一源极节点之间，并且被配置为响应于第二划分时钟信号而操作；
第一锁存器晶体管，连接在第二节点和第二源极节点之间，并且被配置为响应于第三划分时钟信号而操作；
第二锁存器晶体管，连接在第一节点和第二源极节点之间，并且被配置为响应于第四划分时钟信号而操作；
第一时钟输入晶体管，连接在第一源极节点和第一尾节点之间，并且被配置为响应于时钟信号而操作；以及
第二时钟输入晶体管，连接在第二源极节点和第一尾节点之间，并且被配置为响应于所述反相时钟信号而操作，并且
其中，所述第二锁存器包括：
第三电阻器，连接在所述电源电压端子和第三节点之间；
第四电阻器，连接在所述电源电压端子和第四节点之间；
第三驱动晶体管，连接在第三节点和第三源极节点之间，并且被配置为响应于第三划分时钟信号而操作；
第四驱动晶体管，连接在第四节点和第三源极节点之间，并被配置为响应于第四划分时钟信号而操作；
第三锁存器晶体管，连接在第四节点和第四源极节点之间，并且被配置为响应于第一划分时钟信号而操作；
第四锁存器晶体管，连接在第三节点和第四源极节点之间，并被配置为响应于第二划分时钟信号而操作；
第三时钟输入晶体管，连接在第三源极节点和第二尾节点之间，并且被配置为响应于所述反相时钟信号而操作；和
第四时钟输入晶体管，连接在第四源极节点和第二尾节点之间，并且被配置为响应于所述时钟信号而操作。
6.根据权利要求5所述的分频器，
其中，所述第一锁存器还包括：
第一尾晶体管，连接在第一尾节点和地电压端子之间，并且被配置为响应于偏置电压而操作，以及
其中，所述第二锁存器还包括：
第二尾晶体管，连接在第二尾节点和所述地电压端子之间，并且被配置为响应于所述偏置电压而操作。
7.根据权利要求5所述的分频器，
其中，所述至少一个体偏置包括第一体偏置和第二体偏置，并且
其中，所述ABB生成器被配置为基于体偏置控制信号来调整第一体偏置和第二体偏置的DC电平，被配置为向第一驱动晶体管、第二驱动晶体管、第三驱动晶体管和第四驱动晶体管中的每一个的主体施加具有DC电平中的被调整的DC电平的第一体偏置，并且被配置为向第一锁存器晶体管至第四锁存器晶体管中的每一个的主体施加具有所述DC电平中的被调整的DC电平的第二体偏置。
8.根据权利要求7所述的分频器，
其中，当时钟信号的频率高于默认值的频率时，所述控制器被配置为生成指示第一体偏置的DC电平增加的体偏置控制信号，并且
其中，当时钟信号的频率低于默认值的频率时，所述控制器被配置为生成指示第二体偏置的DC电平增加的体偏置控制信号。
9.根据权利要求5所述的分频器，
其中，所述控制器还被配置为基于时钟频率信息来生成第一尺寸控制信号，
其中，所述第一锁存器还包括：
第一尺寸控制晶体管和第二尺寸控制晶体管，被配置为响应于第一尺寸控制信号而导通或截止；
第五驱动晶体管，连接在第一尺寸控制晶体管和第一源极节点之间，并且被配置为响应于第一划分时钟信号而操作；以及
第六驱动晶体管，连接在第二尺寸控制晶体管和第一源极节点之间，并且被配置为响应于第二划分时钟信号而操作，并且
其中，所述第二锁存器还包括：
第三尺寸控制晶体管和第四尺寸控制晶体管，被配置为响应于第一尺寸控制信号而导通或截止；
第七驱动晶体管，连接在第三尺寸控制晶体管和第三源极节点之间，并且被配置为响应于第三划分时钟信号而操作；以及
第八驱动晶体管，连接在第四尺寸控制晶体管和第三源极节点之间，并且被配置为响应于第四划分时钟信号而操作。
10.根据权利要求5所述的分频器，
其中，所述控制器还被配置为基于时钟频率信息来生成第二尺寸控制信号，
其中，所述第一锁存器还包括：
第五尺寸控制晶体管和第六尺寸控制晶体管，被配置为响应于第二尺寸控制信号而导通或截止；
第五锁存器晶体管，连接在第五尺寸控制晶体管和第二源极节点之间，并且被配置为响应于第三划分时钟信号而操作；以及
第六锁存器晶体管，连接在第六尺寸控制晶体管和第二源极节点之间，并且被配置为响应于第四划分时钟信号而操作，并且
其中，所述第二锁存器还包括：
第七尺寸控制晶体管和第八尺寸控制晶体管，被配置为响应于第二尺寸控制信号而导通或截止；
第七锁存器晶体管，连接在第七尺寸控制晶体管和第四源极节点之间，并且被配置为响应于第一划分时钟信号而操作；以及
第八锁存器晶体管，连接在第八尺寸控制晶体管和第四源极节点之间，并且被配置为响应于第二划分时钟信号而操作。
11.根据权利要求5所述的分频器，
其中，所述控制器还被配置为基于时钟频率信息来生成电阻器控制信号，
其中，所述第一锁存器还包括：
第一电阻器控制晶体管和第二电阻器控制晶体管，被配置为响应于电阻器控制信号而导通或截止；
第五电阻器，连接在第一电阻器控制晶体管和第一节点之间；以及
第六电阻器，连接在第二电阻器控制晶体管和第二节点之间，并且
其中，所述第二锁存器还包括：
第三电阻器控制晶体管和第四电阻器控制晶体管，被配置为响应于电阻器控制信号而导通或截止；
第七电阻器，连接在第三电阻器控制晶体管和第三节点之间；以及
第八电阻器，连接在第四电阻器控制晶体管和第四节点之间。
12.根据权利要求5所述的分频器，其中，第一节点的电压电平是第三划分时钟信号的电压电平，第二节点的电压电平是第四划分时钟信号的电压电平，第三节点的电压电平是第一划分时钟信号的电压电平，并且第四节点的电压电平是第二划分时钟信号的电压电平。
13.根据权利要求5所述的分频器，其中，第一划分时钟信号滞后所述时钟信号90度，第二划分时钟信号滞后所述时钟信号270度，第三划分时钟信号和所述时钟信号同相，并且第四划分时钟信号滞后所述时钟信号180度。
14.一种操作分频器的方法，所述方法包括：
基于时钟频率信息来生成体偏置控制信号；
基于体偏置控制信号调整体偏置的DC电平；以及
向驱动晶体管和锁存器晶体管中的一个或多个的主体施加具有经调整的DC电平的体偏置。
15.根据权利要求14所述的方法，其中，生成体偏置控制信号包括：
基于时钟频率信息来生成至少一个元件控制信号。
16.根据权利要求15所述的方法，其中，所述至少一个元件控制信号包括以下信号中的至少一个：
用于控制驱动晶体管的尺寸的第一尺寸控制信号；
用于控制锁存器晶体管的尺寸的第二尺寸控制信号；以及
用于控制电阻器的电阻值的电阻器控制信号。
17.一种存储器设备，包括：
组，包括至少一个存储器单元阵列；
组控制器，被配置为控制所述组；
数据缓冲器，被配置为向所述组发送写入数据或者从所述组接收读取数据；
时钟缓冲器，被配置为接收时钟；
数据时钟缓冲器，被配置为接收数据时钟；
同步电路，被配置为基于所述时钟对所述数据时钟执行相位同步，并且输出经同步的数据时钟；
内部时钟生成器，包括分频器，并且被配置为基于经同步的数据时钟来生成至少一个内部时钟；
串行化器，被配置为基于所述至少一个内部时钟进行操作，以及串行化读取数据的比特；以及
解串行化器，被配置为基于所述至少一个内部时钟进行操作，以及解串行化写入数据的比特，并且
其中，所述分频器包括：
分频核心电路，包括第一锁存器和第二锁存器，并且被配置为划分所述经同步的数据时钟以生成第一内部时钟至第四内部时钟，其中第一锁存器包括处于差分对结构的第一驱动晶体管和第二驱动晶体管以及处于交叉耦合结构的第一锁存器晶体管和第二锁存器晶体管，并且第二锁存器包括处于差分对结构的第三驱动晶体管和第四驱动晶体管以及具有交叉耦合结构的第三锁存器晶体管和第四锁存器晶体管；
控制器，被配置为基于指示所述经同步的数据时钟的频率的时钟频率信息来生成体偏置控制信号；以及
自适应体偏置(ABB)生成器，被配置为基于所述体偏置控制信号来调整第一体偏置和第二体偏置中的每一个的相应DC电平，向第一驱动晶体管、第二驱动晶体管、第三驱动晶体管和第四驱动晶体管中的每一个的相应主体施加具有经调整的相应DC电平的第一体偏置，以及向第一锁存器晶体管、第二锁存器晶体管、第三锁存器晶体管和第四锁存器晶体管中的每一个的相应主体施加具有经调整的相应DC电平的第二体偏置。
18.根据权利要求17所述的存储器设备，其中，所述分频核心电路具有电流模式逻辑(CML)结构。
19.根据权利要求17所述的存储器设备，
其中，所述第一锁存器被配置为生成具有与所述经同步的数据时钟的相位相等的相位的第一内部时钟，并且被配置为生成滞后所述经同步的数据时钟180度的第二内部时钟，并且
其中，所述第二锁存器被配置为生成滞后所述经同步的数据时钟90度的第三内部时钟，并且被配置为生成滞后所述经同步的数据时钟270度的第四内部时钟。
20.根据权利要求17所述的存储器设备，
其中，当所述经同步的数据时钟的频率高于默认值的频率时，所述控制器被配置为生成指示第一体偏置的相应DC电平增加的体偏置控制信号，并且
其中，当所述经同步的数据时钟的频率低于所述默认值的频率时，所述控制器被配置为生成指示第二体偏置的相应DC电平增加的体偏置控制信号。
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