JP2001156255A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 内部に供給されるクロック信号の遅延時間の
ばらつきが少ない半導体集積回路を提供する。 【解決手段】 入力クロック供給路３５を介して分配さ
れた入力クロック信号ＩＣＬＫは、各タイミング調整回
路３６−０〜３６−ｎに与えられる。各タイミング調整
回路３６−０〜３６−ｎは、直列抵抗３６ａ〜３６ｃと
ギャップ３６ｄ〜３６ｆを有する配線パターンが回路修
正用領域に配置された構成となっている。この半導体集
積回路の配線パターンを、集束イオンビーム装置で修正
し、各タイミング調整回路３６−０〜３６−ｎから同一
位相の内部入力クロック信号ＣＬＫＩが得られるように
調整する。調整後の配線パターンを用いて製品としての
半導体集積回路を製造する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路、
特にその内部の入出力回路に同一位相でクロック信号を
供給するためのクロック供給技術に関するものである。

【０００２】

【従来の技術】複数の半導体集積回路間における並列デ
ータ転送では、基準となるクロック信号に同期してデー
タを入出力することが一般的である。例えば、クロック
信号のレベル“Ｌ”からレベル“Ｈ”への立ち上がりの
タイミングでデータを入力する場合、データを誤りなく
確実に転送するために、このクロック信号の立ち上がり
前後の所定時間、転送すべきデータのレベルを一定に保
つ必要がある。立ち上がり前の所定時間はセットアップ
タイム、立ち上がり後の所定時間はホールドタイムと呼
ばれている。

【０００３】半導体集積回路技術の向上に伴い、セット
アップタイム及びホールドタイムの短縮が行われ、これ
によってデータ転送時間の短縮が可能になってきてい
る。但し、並列データ転送では、データを入出力するた
めの入出力回路に対して同一位相のクロック信号を供給
しなければ、セットアップタイム及びホールドタイムの
短縮によるデータ転送時間の短縮の効果は得られない。
即ち、各入出力回路に供給されるクロック信号の位相に
ばらつきがあると、そのばらつきを見込んで実際のデー
タ転送周期を設定せざるを得ず、結果としてデータ転送
時間が長くなってしまう。

【０００４】一方、集積回路の規模の増大に伴い、デー
タを入出力するための入出力回路に対するクロック信号
の供給経路が長大かつ複雑化しており、各入出力回路に
クロック信号を同一位相で供給するために、従来、この
供給経路の長さが等しくなるように回路配置を工夫した
り、必要に応じてクロック供給経路中に所定の遅延回路
を挿入する等の方法が行われている。

【０００５】例えば図２は、特開平１０−２２８４４９
号公報に記載された従来の半導体集積回路の構成図であ
る。この半導体集積回路は、データを出力する駆動側半
導体装置１０と、そのデータを受信する受信側半導体装
置２０とに分かれている。駆動側半導体装置１０は、ク
ロック信号ＣＬＫを生成するクロック源１１と、このク
ロック信号ＣＬＫの位相を所定量だけずらしたシフトク
ロック信号ＳＣＫを発生させるシフトクロック発生回路
１２を有している。クロック信号ＣＬＫとシフトクロッ
ク信号ＳＣＫは、スイッチ１３に与えられ、外部から与
えられるモード信号ＭＯＤによっていずれか一方が選択
されるようになっている。

【０００６】また、駆動側半導体装置１０は、出力デー
タを生成する内部論理回路１４と、調整用のダミーデー
タを発生するダミー出力発生回路１５を有している。内
部論理回路１４とダミー出力発生回路１５の出力側は、
モード信号ＭＯＤで制御されるスイッチ１６の入力側に
接続されている。スイッチ１６の出力側は、受信側半導
体装置２０に対して複数ビットのデータを並列に出力す
るための出力回路１７−０，…，１７−ｎの入力側に接
続されている。これらの出力回路１７−０〜１７−ｎ
は、スイッチ１３で選択されたクロック信号ＣＬＫ、ま
たはシフトクロック信号ＳＣＫに同期してデータを出力
するものである。

【０００７】一方、受信側半導体装置２０は、駆動側半
導体装置１０からクロック信号ＣＬＫが与えられるクロ
ック入力回路２１と、複数ビットのデータが並列に与え
られる入力回路２２−０，…，２２−ｎを有している。
クロック入力回路２１は、クロック信号ＣＬＫから受信
側半導体装置２０内部に必要な内部クロック信号ＩＣＫ
を生成して供給するものである。内部クロック信号ＩＣ
Ｋは、クロック供給路２３を介してタイミング調整回路
２４−０，…，２４−ｎに供給されるようになってい
る。各タイミング調整回路２４−０〜２４−ｎは、それ
ぞれ入力回路２２−０，…，２２−ｎに隣接して配置さ
れ、クロック供給路２３における内部クロック信号ＩＣ
Ｋの伝搬遅延量の相違を補正して、ほぼ同一タイミング
で各入力回路２２−０，…，２２−ｎに内部クロック信
号ＩＣＫを与えるためのものである。各タイミング調整
回路２４−０〜２４−ｎは、内部クロック信号ＩＣＫの
１周期を複数に等分する遅延回路を有しており、この遅
延回路で遅延された内部クロック信号ＩＣＫを順次選択
して、対応する入力回路２２−０〜２２−ｎに与えるこ
とができるようになっている。

【０００８】このような半導体集積回路では、例えば電
源投入直後の一定時間の間、モード信号ＭＯＤが調整モ
ードに設定される。これにより、駆動側半導体装置１０
のスイッチ１３ではシフトクロック信号ＳＣＫが選択さ
れ、スイッチ１６ではダミー出力発生回路１５側が選択
される。これにより、出力回路１７−０〜１７−ｎか
ら、シフトクロック信号ＳＣＫの立上がりに同期して調
整用のダミーデータが出力される。

【０００９】一方、受信側半導体装置２０のクロック入
力回路２１では、駆動側半導体装置１０から与えられた
クロック信号ＣＬＫに基づいて内部クロック信号ＩＣＫ
が生成され、クロック供給路２３を介してタイミング調
整回路２４−０〜２４−ｎに供給される。タイミング調
整回路２４−０〜２４−ｎにおいて、遅延回路から出力
されるタイミング調整用のクロック信号が順次選択して
各入力回路２２−０〜２２−ｎに与えられる。そして、
駆動側半導体装置１０側の出力回路１７−０〜１７−ｎ
から与えられた調整用のダミーデータが正常に入力され
た状態で、各タイミング調整回路２４−０〜２４−ｎの
出力するクロック信号が固定され、クロック信号のタイ
ミング調整が完了する。

【００１０】電源投入後、一定時間が経過すると、モー
ド信号ＭＯＤは通常モードに設定される。これにより、
駆動側半導体装置１０のスイッチ１３はクロック信号Ｃ
ＬＫ側に、スイッチ１６は内部論理回路１４側に切り替
えられる。そして、通常の動作が開始され、内部論理回
路１４で生成されたデータが、クロック信号ＣＬＫの立
上がりに同期して出力回路１７−０〜１７−ｎから出力
される。一方、受信側半導体装置２０の各入力回路２２
−０〜２２−ｎにおいては、調整済みの各タイミング調
整回路２４−０〜２４−ｎからそれぞれ与えられるクロ
ック信号に基づいて、データの入力が行われる。

【００１１】

【発明が解決しようとする課題】しかしながら、従来の
半導体集積回路では、次のような課題があった。即ち、
電源投入後には常に一定時間の間、モード信号ＭＯＤに
よって調整モードを設定し、タイミング調整処理を行わ
なければならず、通常動作の開始までに所定の時間が必
要であった。更に、これらの調整処理を行うための制御
が必要であり、そのための制御回路が複雑になってい
た。本発明は、前記従来技術が持っていた課題を解決
し、実測した伝搬遅延量に基づいて個々の遅延回路の遅
延量を設定することにより、遅延時間のばらつきの少な
い半導体集積回路を提供するものである。

【００１２】

【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、半導体集積回路におい
て、同一のタイミングで複数ビットの入力データが並列
に与えられる複数の入力端子と、前記入力データのタイ
ミングを示す入力クロック信号が与えられる入力クロッ
ク端子と、前記複数の入力端子にそれぞれ接続され、該
入力端子に与えられた入力データを内部入力クロック信
号の立上がりまたは立下がりのタイミングで保持する複
数の入力手段と、前記入力クロック端子に与えられた入
力クロック信号を前記複数の入力手段に分配するための
入力クロック分配手段と、前記入力クロック分配手段と
前記各入力手段との間にそれぞれ設けられ、直列または
並列に挿入された素子の接続または切り離しにより、該
入力クロック分配手段の分配経路の相違によって生ずる
前記入力クロック信号の遅延時間の相違を補正し、前記
入力データに同期した一定タイミングの前記内部入力ク
ロック信号を生成して該各入力手段に供給するための調
整可能な複数の入力クロック供給手段とを、備えてい
る。

【００１３】第１の発明によれば、以上のように半導体
集積回路を構成したので、次のような作用が行われる。
入力クロック端子に与えられた入力クロック信号は、入
力クロック分配手段を介して各入力クロック供給手段へ
伝達される。入力クロック分配手段の分配経路の相違に
よって異なった遅延時間で各入力クロック供給手段へ伝
達された入力クロック信号は、それぞれの入力クロック
供給手段によって遅延時間の相違が補正され、同一のタ
イミングの内部入力クロック信号が生成されて各入力手
段に供給される。一方、複数ビットの入力データは同一
タイミングで入力端子に与えられ、これらの入力端子に
接続された各入力手段に入力される。そして、これらの
入力手段において、入力データは内部入力クロック信号
によって同一タイミングで保持される。

【００１４】第２の発明では、第１の発明の半導体集積
回路における各入力クロック供給手段は、半導体基板上
に形成された集積回路を修正するための回路修正装置を
用いた回路パターンの修正により、直列抵抗の挿入また
は短絡、並列キャパシタの接続または切り離し、或いは
駆動用トランジスタの接続または切り離しが可能な回路
修正用領域を有している。第２の発明によれば、第１の
発明の各入力クロック供給手段において次のような作用
が行われる。入力クロック分配手段を介して各入力クロ
ック供給手段に伝達された入力クロック信号は、回路修
正用領域に設けられた直列抵抗や並列キャパシタ、ある
いは駆動用トランジスタによってそれぞれ遅延時間が補
正されて、対応する入力手段に供給される。

【００１５】第３の発明では、第１の発明の半導体集積
回路における各入力クロック供給手段は、前記入力クロ
ック分配手段から与えられる前記入力クロック信号を反
転して出力する反転増幅部と、電源電位と前記反転増幅
部の電源端子との間に接続され、該反転増幅部に電源を
供給する第１のトランジスタと、前記電源電位と前記反
転増幅部の電源端子との間に接続され、それぞれ第１及
び第２の制御信号に従って該反転増幅部に対する電源の
供給が制御される第２及び第３のトランジスタと、次の
ような第４、第５及び第６のトランジスタと、第１及び
第２の制御部都を有している。

【００１６】第４のトランジスタは、接地電位と前記反
転増幅部の接地端子との間に接続され、該反転増幅部に
電源を供給するものである。第５及び第６のトランジス
タは、前記接地電位と前記反転増幅部の接地端子との間
に接続され、それぞれ第３及び第４の制御信号に従って
該反転増幅部に対する電源の供給が制御されるものであ
る。第１の制御部は、第１のヒューズを有し、該第１の
ヒューズが切断されていないときには前記第２及び第５
のトランジスタをオン状態に制御し、該第１のヒューズ
が切断されたときには該第２及び第５のトランジスタを
オフ状態に制御するための前記第１及び第３の制御信号
を出力するものである。第２の制御部は、第２のヒュー
ズを有し、該第２のヒューズが切断されていないときに
は前記第３及び第６のトランジスタをオフ状態に制御
し、該第２のヒューズが切断されたときには該第３及び
第６のトランジスタをオン状態に制御するための前記第
２及び第４の制御信号を出力するものである。

【００１７】第３の発明によれば、第１の発明の各入力
クロック供給手段において次のような作用が行われる。
入力クロック分配手段を介して各入力クロック供給手段
に伝達された入力クロック信号は、第１〜第３のトラン
ジスタを介して電源電位に接続され、第４〜第６のトラ
ンジスタを介して接地電位に接続されて電源が供給され
る反転増幅部で反転増幅される。この時、第１の制御部
中の第１のヒューズが切断されていなければ、第２及び
第５のトランジスタはオン状態となって、第１及び第４
のトランジスタとともに反転増幅部に対して電源が供給
される。第１のヒューズが切断されていれば、第２及び
第５のトランジスタはオフ状態となって電源供給から切
り離される。一方、第２の制御部中の第２のヒューズが
切断されていなければ、第３及び第６のトランジスタは
オフ状態となって電源供給から切り離される。第２のヒ
ューズが切断されていれば、第３及び第６のトランジス
タはオン状態となって、第１及び第４のトランジスタと
ともに、反転増幅部に対して電源が供給される。

【００１８】第４の発明は、半導体集積回路において、
第１の発明と同様の複数の入力端子と、入力クロック端
子と、複数の入力手段と、入力クロック分配手段と、前
記入力クロック分配手段と前記各入力手段との間にそれ
ぞれ設けられ、該入力クロック分配手段で分配された前
記入力クロック信号に基づいて前記内部入力クロック信
号を生成して該各入力手段に供給する複数の入力クロッ
ク供給手段と、次のような複数の出力端子と、出力クロ
ック端子と、複数の出力手段と、出力クロック分配手段
と、複数の出力クロック供給手段と、データ折り返し手
段とを備えている。

【００１９】出力端子は、複数ビットの出力データをそ
れぞれ並列に出力するものである。出力クロック端子
は、前記出力データの出力タイミングを示す出力クロッ
ク信号が与えられるものである。出力手段は、前記複数
の出力端子にそれぞれ接続され、内部出力クロック信号
に基づいて前記出力データを該出力端子に出力するもの
である。出力クロック分配手段は、前記出力クロック端
子に与えられた出力クロック信号を前記複数の出力手段
に分配するためのものである。

【００２０】出力クロック分配手段は、前記出力クロッ
ク端子に与えられた出力クロック信号を前記複数の出力
手段に分配するためのものである。出力クロック供給手
段は、前記出力クロック分配手段と前記各出力手段との
間にそれぞれ設けられ、該出力クロック分配手段で分配
された前記出力クロック信号に基づいて前記内部出力ク
ロック信号を生成して該各出力手段に供給するものであ
る。データ折り返し手段は、試験モードまたは通常モー
ドを指定するモード信号によって該試験モードが指定さ
れたときに、前記入力手段に保持されている前記入力デ
ータを前記出力データとして前記出力手段へ与えるもの
である。

【００２１】第４の発明によれば、次のような作用が行
われる。モード信号によって試験モードが指定される
と、データ折り返し手段によって、入力手段の出力側が
出力手段の入力側に接続される。また、入力クロック端
子に与えられた入力クロック信号は、入力クロック分配
手段を介して各入力クロック供給手段へ伝達される。各
入力クロック供給手段へ伝達された入力クロック信号
は、それぞれの入力クロック供給手段によって内部入力
クロック信号が生成されて各入力手段に供給される。一
方、複数ビットの入力データは同一タイミングで入力端
子に与えられ、これらの入力端子に接続された各入力手
段に入力される。そして、これらの入力手段において、
入力データは内部入力クロック信号に同期して保持され
る。入力手段に保持された入力データはデータ折り返し
手段を介して出力データとして出力手段に与えられる。

【００２２】また、出力クロック端子に与えられた出力
クロック信号は、出力クロック分配手段を介して各出力
クロック供給手段へ伝達される。各出力クロック供給手
段へ伝達された出力クロック信号は、それぞれの出力ク
ロック供給手段によって内部出力クロック信号が生成さ
れて各出力手段に供給される。一方、出力手段に与えら
れた複数ビットの出力データは、内部出力クロック信号
に同期して同一タイミングで出力端子に出力される。

【００２３】第５の発明は、第４の発明の半導体集積回
路における各入力クロック供給手段を、前記入力クロッ
ク分配手段の分配経路の相違によって生ずる前記入力ク
ロック信号の遅延時間の相違を補正して前記入力データ
に同期した一定タイミングの前記内部入力クロック信号
を生成して対応する前記入力手段に供給するための、切
り離し可能な複数の第１の遅延素子を有する構成にして
いる。

【００２４】第５の発明によれば、第４の発明の各入力
クロック供給手段において次のような作用が行われる。
入力クロック分配手段を介して与えられた入力クロック
信号は、その入力クロック分配手段の分配経路によって
生ずる遅延時間の相違が、切り離し可能な複数の第１の
遅延素子によって補正され、入力データに同期した一定
タイミングの内部入力クロック信号が生成される。そし
て、内部入力クロック信号は、それぞれ対応する入力手
段に供給される。

【００２５】第６の発明は、第５の発明の半導体集積回
路における各入力クロック供給手段に、前記入力クロッ
ク分配手段から前記第１の遅延素子を通して与えられる
前記入力クロック信号を反転して出力する第１の反転増
幅部と、相補的な導電型の第１及び第２のトランジスタ
で構成され、前記第１の反転増幅部の出力信号を更に反
転して前記内部入力クロック信号を生成する第２の反転
増幅部と、前記第１のトランジスタに並列に接続され、
ヒューズ切断により切り離し可能な単数または複数の該
第１のトランジスタと同一の導電型の第３のトランジス
タと、前記第２のトランジスタに並列に接続され、ヒュ
ーズ切断により切り離し可能な単数または複数の該第２
のトランジスタと同一の導電型の第４のトランジスタと
を設けている。

【００２６】第６の発明によれば、第５の発明の各入力
クロック供給手段において次のような作用が行われる。
入力クロック分配手段を介して与えられた入力クロック
信号は、その入力クロック分配手段の分配経路によって
生ずる遅延時間の相違が、切り離し可能な複数の第１の
遅延素子によって補正される。更に、第１及び第２の反
転増幅部によって遅延時間の補正と波形整形が行われ
て、入力データに同期した一定タイミングの内部入力ク
ロック信号が生成される。そして、内部入力クロック信
号は、それぞれ対応する入力手段に供給される。

【００２７】第７の発明は、第４〜第６の発明の半導体
集積回路における各出力クロック供給手段を、前記出力
クロック分配手段の分配経路の相違によって生ずる前記
出力クロック信号の遅延時間の相違を補正して同一タイ
ミングの前記内部出力クロック信号を生成して対応する
前記出力手段に供給するための、切り離し可能な複数の
第２の遅延素子を有する構成にしている。

【００２８】第７の発明によれば、第４〜第６の発明の
各出力クロック供給手段において次のような作用が行わ
れる。出力クロック分配手段を介して与えられた出力ク
ロック信号は、その出力クロック分配手段の分配経路に
よって生ずる遅延時間の相違が、切り離し可能な複数の
第２の遅延素子によって補正され、同一タイミングの内
部出力クロック信号が生成される。そして、内部出力ク
ロック信号は、それぞれ対応する出力手段に供給され
る。

【００２９】第８の発明は、第７の発明の半導体集積回
路における各出力クロック供給手段に、前記出力クロッ
ク分配手段から前記第２の遅延素子を通して与えられる
前記出力クロック信号を反転して出力する第３の反転増
幅部と、相補的な導電型の第５及び第６のトランジスタ
で構成され、前記第３の反転増幅部の出力信号を更に反
転して前記内部入力クロック信号を生成する第４の反転
増幅部と、前記第５のトランジスタに並列に接続され、
ヒューズ切断により切り離し可能な単数または複数の該
第５のトランジスタと同一の導電型の第７のトランジス
タと、前記第６のトランジスタに並列に接続され、ヒュ
ーズ切断により切り離し可能な単数または複数の該第６
のトランジスタと同一の導電型の第８のトランジスタと
を設けている。

【００３０】第８の発明によれば、第７の発明の各出力
クロック供給手段において次のような作用が行われる。
出力クロック分配手段を介して与えられた出力クロック
信号は、その出力クロック分配手段の分配経路によって
生ずる遅延時間の相違が、切り離し可能な複数の第２の
遅延素子によって補正される。更に、第３及び第４の反
転増幅部によって遅延時間の補正と波形整形が行われ
て、同一タイミングの内部出力クロック信号が生成され
る。そして、内部出力クロック信号は、それぞれ対応す
る出力手段に供給される。

【００３１】第９の発明は、第４〜第８の発明の半導体
集積回路における入力クロック端子と入力クロック分配
手段との間に、一定の位相遅延を挿入するための切り離
しにより調整可能な複数の第３の遅延素子を有する第１
の遅延手段を設けている。第９の発明によれば、入力ク
ロック端子に与えられた入力クロック信号は、第３の遅
延素子を通して遅延された後、入力クロック分配手段に
与えられて各入力クロック供給手段に分配される。

【００３２】第１０の発明は、第９の発明の半導体集積
回路における入力クロック供給手段に、前記入力クロッ
ク分配手段から与えられる前記入力クロック信号を反転
して出力する第５の反転増幅部と、相補的な導電型の第
９及び第１０のトランジスタで構成され、前記第５の反
転増幅部の出力信号を更に反転して前記内部入力クロッ
ク信号を生成する第６の反転増幅部と、前記第９のトラ
ンジスタに並列に接続され、ヒューズ切断により切り離
し可能な単数または複数の該第９のトランジスタと同一
の導電型の第１１のトランジスタと、前記第１０のトラ
ンジスタに並列に接続され、ヒューズ切断により切り離
し可能な単数または複数の該第１０のトランジスタと同
一の導電型の第１２のトランジスタとを設けている。

【００３３】第１０の発明によれば、第９の発明の半導
体集積回路において次のような作用が行われる。入力ク
ロック分配手段から与えられた入力クロック信号は、第
５及び第６の反転増幅部によって波形の整形と遅延時間
の調整が行われ、内部入力クロック信号としてそれぞれ
対応する入力手段に供給される。

【００３４】第１１の発明は、第４〜第１０の発明の半
導体集積回路における出力クロック端子と出力クロック
分配手段との間に、一定の位相遅延を挿入するための切
り離しにより調整可能な複数の第４の遅延素子を有する
第２の遅延手段を設けている。第１１の発明によれば、
出力クロック端子に与えられた出力クロック信号は、第
４の遅延素子を通して遅延された後、出力クロック分配
手段に与えられて各出力クロック供給手段に分配され
る。

【００３５】第１２の発明は、第１１の発明の半導体集
積回路における出力クロック供給手段に、前記出力クロ
ック分配手段から与えられる前記出力クロック信号を反
転して出力する第７の反転増幅部と、相補的な導電型の
第１３及び第１４のトランジスタで構成され、前記第７
の反転増幅部の出力信号を更に反転して前記内部入力ク
ロック信号を生成する第８の反転増幅部と、前記第１３
のトランジスタに並列に接続され、ヒューズ切断により
切り離し可能な単数または複数の該第１３のトランジス
タと同一の導電型の第１５のトランジスタと、前記第１
４のトランジスタに並列に接続され、ヒューズ切断によ
り切り離し可能な単数または複数の該第１４のトランジ
スタと同一の導電型の第１６のトランジスタとを設けて
いる。

【００３６】第１２の発明によれば、第１１の発明の半
導体集積回路において次のような作用が行われる。出力
クロック分配手段から与えられた出力クロック信号は、
第７及び第８の反転増幅部によって波形の整形と遅延時
間の調整が行われ、内部出力クロック信号としてそれぞ
れ対応する出力手段に供給される。

【００３７】

【発明の実施の形態】第１の実施形態 図１（ａ）〜（ｃ）は、本発明の第１の実施形態を示す
半導体集積回路の構成図であり、同図（ａ）は回路構成
図、同図（ｂ）は同図（ａ）中のタイミング調整回路の
パターンを示す平面図、及び同図（ｃ）は同図（ｂ）に
おける断面Ｘ−Ｘを示す断面図である。以下、この半導
体集積回路の構成（ｉ）、開発工程（ii）、及び動作
（iii)に分けて説明する。

【００３８】（ｉ） 構成 図１（ａ）に示すように、この半導体集積回路は、入力
クロック信号ＩＣＬＫが与えられる入力クロック端子３
１と、この入力クロック信号ＩＣＬＫに同期して、複数
ビットの入力データが並列に与えられる入力端子３２−
０，…，３２−ｎを有している。入力クロック端子３１
には、バッファアンプ３３が接続され、入力端子３２−
０〜３２−ｎには、入力手段（例えば、フリップフロッ
プ、以下、「ＦＦ」という）３４−０，…，３４−ｎが
それぞれ接続されている。

【００３９】バッファアンプ３３は、入力クロック端子
３１に与えられた入力クロック信号ＩＣＬＫを、入力ク
ロック分配手段（例えば、入力クロック供給路）３５を
介してＦＦ３４−０等の内部回路に供給するために、所
定のレベルに増幅するものである。入力クロック供給路
３５と、各ＦＦ３４−０〜３４−ｎとの間には、それぞ
れ入力クロック供給手段（例えば、タイミング調整回
路）３６−０，…，３６−ｎが設けられている。タイミ
ング調整回路３６−０〜３６−ｎは、入力クロック供給
路３５の分配経路の相違によって生ずる入力クロック信
号ＩＣＬＫの遅延時間の相違を補正し、入力データに同
期した一定タイミングの内部入力クロック信号ＣＬＫＩ
を生成して、各ＦＦ３４−０〜３４−ｎに与えるための
ものである。

【００４０】各タイミング調整回路３６−０〜３６−ｎ
は同一の構成となっており、直列に接続された３個の抵
抗３６ａ，３６ｂ，３６ｃと、これらの抵抗３６ａ，３
６ｂ，３６ｃを短絡または挿入するためのギャップ３６
ｄ，３６ｅ，３６ｆで構成されている。各タイミング調
整回路３６−０〜３６−ｎの出力側は、それぞれＦＦ３
４−０〜３４−ｎのクロック端子に接続されている。各
ＦＦ３４−０〜３４−ｎは、入力端子３２−０〜３２−
ｎに入力された入力データを、クロック端子に与えられ
る内部入力クロック信号ＣＬＫＩの、例えば立ち上がり
のタイミングで保持するものであり、それぞれの出力側
が内部論理回路３７の入力側に接続されている。

【００４１】例えばタイミング調整回路３６−０は、図
１（ｂ）に示すように、開放されたギャップ３６ｄ，３
６ｅと、短絡されたギャップ３６ｆが直線上に直列に接
続されたＡｌ（アルミニウム）等のパターンによって形
成されている。また、図１（ｃ）に示すように、これら
のギャップ３６ｄ〜３６ｆは、半導体基板表面の絶縁膜
の直下に形成されている。更に、これらのギャップ３６
ｄ〜３６ｆの下側の層には抵抗３６ａ〜３６ｃを有する
抵抗層が形成されており、この抵抗層とパターン層との
間が、Ａｌ等の導電性材料で接続されている。

【００４２】ギャップ３６ｄ〜３６ｆは、集積回路開発
用の集束イオンビーム装置を用いて他の内部の回路に影
響を与えずに、容易に切断または接続が可能となるよう
に、他の内部の回路とは区別された回路修正用領域に配
置されている。集束イオンビーム装置は、保護膜等の影
響を受けずに集積回路の切断と接続等のサブミクロンオ
ーダーでの微細加工を可能とするものである。この集束
イオンビーム装置では、直径０．１μｍ程度に細く絞っ
た集束イオンビームを加工対象物に照射することによっ
て、固体表面からその固体を形成している原子や分子を
たたき出すスパッタリング現象を利用して保護膜やＡｌ
等の配線の切断を行うことができる。更に、この集束イ
オンビーム装置は、半導体基板表面に高効率ガス銃によ
って原料ガスを吹き付け、集束イオンビームを局所的に
照射することによって、その照射領域のみに金属膜を形
成させて回路の接続を行うことができるようになってい
る。

【００４３】図１（ｂ）に示すように、切断または接続
箇所を明確に識別するとともに、切断または接続を確実
に行うために、開放されたギャップ３６ｄ，３６ｅの両
側のパターンの幅は広く形成し、また短絡されたギャッ
プ３６ｆのパターンは細く形成している。

【００４４】（ii） 開発工程 まず、集積回路全体のレイアウト設計を行い、各ＦＦ３
４−０〜３４−ｎまでの入力クロック供給路３５の配線
長の相違を算出する。算出した配線長の相違に基づい
て、各タイミング調整回路３６−０〜３６−ｎ毎に必要
な遅延時間を算出する。算出した遅延時間を達成するた
めのギャップ３６ｄ〜３６ｆの暫定的な短絡数と開放数
を決定する。以上のレイアウト設計に基づいて、半導体
集積回路を試作する。

【００４５】次に、試作した半導体集積回路を、集積回
路開発用の集束イオンビーム装置を用いて評価し、各Ｆ
Ｆ３４−０〜３４−ｎによって、入力端子３２−０〜３
２−ｎに入力された入力データが、ほぼ同一のタイミン
グで入力されるように、それぞれのタイミング調整回路
３６−０〜３６−ｎのギャップ３６ｄ〜３６ｆを逐次短
絡、或いは開放して調整する。調整終了後の各タイミン
グ調整回路３６−０〜３６−ｎのパターンを、最終的な
回路パターンとして決定する。

【００４６】（iii) 動作 入力クロック端子３１に与えられた入力クロック信号Ｉ
ＣＬＫは、バッファアンプ３３で所定のレベルに増幅さ
れた後、入力クロック供給路３５を介して各タイミング
調整回路３６−０〜３６−ｎに分配される。各タイミン
グ調整回路３６−０〜３６−ｎにおいて、それぞれのパ
ターンに基づいた遅延時間が与えられ、内部入力クロッ
ク信号ＣＬＫＩとして対応するＦＦ３４−０〜３４−ｎ
のクロック端子に与えられる。一方、各入力端子３２−
０〜３２−ｎに同一タイミングで並列に与えられた入力
データは、それぞれのＦＦ３４−０〜３４−ｎにおい
て、ほぼタイミングの一致した内部入力クロック信号Ｃ
ＬＫＩに同期して保持される。各ＦＦ３４−０〜３４−
ｎに保持された入力データは、内部論理回路３７へ与え
られる。

【００４７】以上のように、この第１の実施形態の半導
体集積回路は、正確に調整が可能なタイミング調整回路
３６−０〜３６−ｎを有するため、入力クロック信号Ｉ
ＣＬＫの遅延時間のばらつきが少なく、高速データ転送
が可能であるという利点がある。更に、タイミング調整
回路３６−０〜３６−ｎは、集束イオンビーム装置によ
って容易に調整可能なように構成されているので、評価
が簡単である。また、設計変更もタイミング調整回路３
６−０〜３６−ｎのギャップ３６ｄ〜３６ｆの短絡また
は開放のみで済むので、設計開発時間の短縮が可能であ
るという利点がある。

【００４８】第２の実施形態 図３（ａ），（ｂ）は、本発明の第２の実施形態を示す
タイミング調整回路の構成図であり、同図（ａ）はその
パターンを示す平面図、及び同図（ｂ）は同図（ａ）に
おける断面Ｙ−Ｙを示す断面図である。このタイミング
調整回路は、第１の実施形態における図１（ａ）中のタ
イミング調整回路３６−０等に代えて用いられるもので
ある。図３（ｂ）に示すように、このタイミング調整回
路は、配線パターンを同一平面ではなく上下の２層を用
いて構成している。その他の構成は、第１の実施形態と
同様であり、同様の作用及び効果を有する。

【００４９】第３の実施形態 図４は、本発明の第３の実施形態を示すタイミング調整
回路の構成図である。このタイミング調整回路は、第１
の実施形態における図１（ａ）中のタイミング調整回路
３６−０等に代えて用いられるものであり、入力クロッ
ク供給路３５から分配された入力クロック信号ＩＣＬＫ
が、それぞれ共通にゲートに与えられる駆動用のＮチャ
ネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）
４１ａ，４１ｂ，４１ｃと、ＰチャネルＭＯＳトランジ
スタ（以下、「ＰＭＯＳ」という）４２ａ，４２ｂ，４
２ｃとを有している。各ＮＭＯＳ４１ａ〜４１ｃのソー
スは電源電位ＶＤＤに、及び各ＰＭＯＳ４２ａ〜４２ｃ
のソースは接地電位ＧＮＤにそれぞれ接続されている。
各ＮＭＯＳ４１ｂ，４１ｃのドレインは、それぞれギャ
ップ４３ｂ，４３ｃを介して、また、各ＰＭＯＳ４２
ｂ，４２ｃのドレインは、それぞれギャップ４４ｂ，４
４ｃを介して、インバータ４５の入力側に接続されてい
る。そして、インバータ４５の出力側から内部入力クロ
ック信号ＣＬＫＩが出力されるようになっている。その
他の構成は、第１の実施形態と同様である。

【００５０】このタイミング調整回路におけるギャップ
４３ｂ，４３ｃ，４４ｂ，４４ｃの調整方法等は、第１
の実施形態と同様である。このタイミング調整回路で
は、並列に接続されるＮＭＯＳ４１ａ〜４１ｃ、及びＰ
ＭＯＳ４２ａ〜４２ｃの数を制御することによって、遅
延時間を調整するようになっており、第１の実施形態と
同様の効果を有する。

【００５１】第４の実施形態 図５は、本発明の第４の実施形態を示すタイミング調整
回路の構成図である。このタイミング調整回路は、第１
の実施形態における図１（ａ）中のタイミング調整回路
３６−０等に代えて用いられるものであり、入力クロッ
ク供給路３５から分配された入力クロック信号ＩＣＬＫ
が与えられる端子４６、内部入力クロック信号ＣＬＫＩ
が出力される端子４７、及び端子４６，４７を結ぶ配線
４８を有している。更に、配線４８と接地電位ＧＮＤと
の間には、それぞれギャップ４９ａ，４９ｂ，４９ｃを
介してキャパシタ５０ａ，５０ｂ，５０ｃが接続されて
いる。

【００５２】このタイミング調整回路におけるギャップ
４９ａ〜４９ｃの調整方法等は、第１の実施形態と同様
である。このタイミング調整回路では、配線４８と接地
電位ＧＮＤとの間に接続されるキャパシタ５０ａ〜５０
ｃによる静電容量を制御することによって、遅延時間を
調整するようになっており、第１の実施形態と同様の効
果を有する。

【００５３】第５の実施形態 図６は、本発明の第５の実施形態を示すタイミング調整
回路の構成図である。このタイミング調整回路は、第１
の実施形態における図１（ａ）中のタイミング調整回路
３６−０等に代えて用いられるものであり、入力クロッ
ク供給路３５から分配された入力クロック信号ＩＣＬＫ
を反転増幅する反転増幅部（例えば、インバータ）５１
を有している。インバータ５１は、ＮＭＯＳ５１ａ及び
ＰＭＯＳ５１ｂで構成され、これらのＮＭＯＳ５１ａ及
びＰＭＯＳ５１ｂのゲートに、入力クロック信号ＩＣＬ
Ｋが共通に与えられている。ＮＭＯＳ５１ａ及びＰＭＯ
Ｓ５１ｂのドレインは、インバータ５２の入力側に共通
接続されており、このインバータ５２の出力側から内部
入力クロック信号ＣＬＫＩが出力されるようになってい
る。

【００５４】一方、ＮＭＯＳ５１ａのソースと電源電位
ＶＤＤとの間には、第１〜第３のトランジスタ（例え
ば、ＮＭＯＳ）５３ａ，５３ｂ，５３ｃが並列に接続さ
れている。また、ＰＭＯＳ５１ｂのソースと接地電位Ｇ
ＮＤとの間には、第４〜第６のトランジスタ（例えば、
ＰＭＯＳ）５４ａ，５４ｂ，５４ｃが並列に接続されて
いる。ＮＭＯＳ５３ａのゲートは接地電位ＧＮＤに固定
接続され、常にオン状態となるように設定されている。
また、ＰＭＯＳ５４ａのゲートは電源電位ＶＤＤに固定
接続され、常にオン状態となるように設定されている。

【００５５】ＮＭＯＳ５３ｂ及びＰＭＯＳ５４ｂのゲー
トには、第１の制御部５５から第１及び第３の制御信号
がそれぞれ与えられるようになっている。制御部５５
は、縦続接続された２つのインバータ５５ａ，５５ｂを
有しており、前段のインバータ５５ａの入力側が抵抗５
５ｃを介して電源電位ＶＤＤに接続されるとともに、第
１のヒューズ５５ｄによって接地電位ＧＮＤに接続され
ている。そして、インバータ５５ａの出力側から第１の
制御信号が出力されてＮＭＯＳ５３ｂのゲートに与えら
れるようになっている。また、インバータ５５ｂの出力
側から第３の制御信号が出力されてＰＭＯＳ５４ｂのゲ
ートに与えられるようになっている。

【００５６】ＮＭＯＳ５３ｃ及びＰＭＯＳ５４ｃのゲー
トには、第２の制御部５６から第２及び第４の制御信号
がそれぞれ与えられるようになっている。制御部５６
は、縦続接続された２つのインバータ５６ａ，５６ｂを
有しており、前段のインバータ５６ａの入力側が抵抗５
６ｃを介して電源電位ＶＤＤに接続されるとともに、第
２のヒューズ５６ｄによって接地電位ＧＮＤに接続され
ている。そして、インバータ５６ａの出力側から第２の
制御信号が出力されてＮＭＯＳ５３ｃのゲートに与えら
れるようになっている。また、インバータ５６ｂの出力
側から第４の制御信号が出力されてＰＭＯＳ５４ｃのゲ
ートに与えられるようになっている。

【００５７】次に、このタイミング調整回路の動作を説
明する。ヒューズ５５ｄ，５６ｄがともに切断されてい
ない場合、ＮＭＯＳ５３ｂ及びＰＭＯＳ５４ｂのゲート
には、それぞれ“Ｌ”，“Ｈ”が印加され、これらのＮ
ＭＯＳ５３ｂ及びＰＭＯＳ５４ｂはオン状態である。一
方、ＮＭＯＳ５３ｃ及びＰＭＯＳ５４ｃのゲートには、
それぞれ“Ｈ”，“Ｌ”が印加され、これらのＮＭＯＳ
５３ｃ及びＰＭＯＳ５４ｃはオフ状態である。これによ
り、インバータ５１は、ＮＭＯＳ５３ａ，５３ｂを介し
て電源電位ＶＤＤに接続されるとともに、ＰＭＯＳ５４
ａ，５４ｂを介して接地電位ＧＮＤに接続され、駆動用
の電源が供給される。

【００５８】ヒューズ５５ｄのみが切断された場合、Ｎ
ＭＯＳ５３ｂ及びＰＭＯＳ５４ｂのゲートには、それぞ
れ“Ｈ”，“Ｌ”が印加され、これらのＮＭＯＳ５３ｂ
及びＰＭＯＳ５４ｂはオフ状態となる。一方、ＮＭＯＳ
５３ｃ及びＰＭＯＳ５４ｃのゲートには、それぞれ
“Ｈ”，“Ｌ”が印加され、これらのＮＭＯＳ５３ｃ及
びＰＭＯＳ５４ｃはオフ状態である。これにより、イン
バータ５１は、ＮＭＯＳ５３ａを介して電源電位ＶＤＤ
に接続されるとともに、ＰＭＯＳ５４ａを介して接地電
位ＧＮＤに接続され、駆動用の電源が供給される。従っ
て、ヒューズ５５ｄを切断することによって、インバー
タ５１に対する駆動用の電源の供給量を減ずることが可
能になり、これにより、入力クロック信号ＩＣＬＫの遅
延時間を増加することができる。

【００５９】ヒューズ５６ｄのみが切断された場合、Ｎ
ＭＯＳ５３ｂ及びＰＭＯＳ５４ｂのゲートには、それぞ
れ“Ｌ”，“Ｈ”が印加され、これらのＮＭＯＳ５３ｂ
及びＰＭＯＳ５４ｂはオン状態である。一方、ＮＭＯＳ
５３ｃ及びＰＭＯＳ５４ｃのゲートには、それぞれ
“Ｌ”，“Ｈ”が印加され、これらのＮＭＯＳ５３ｃ及
びＰＭＯＳ５４ｃはオン状態となる。これにより、イン
バータ５１は、ＮＭＯＳ５３ａ，５３ｂ，５３ｃを介し
て電源電位ＶＤＤに接続されるとともに、ＰＭＯＳ５４
ａ，５４ｂ，５４ｃを介して接地電位ＧＮＤに接続さ
れ、駆動用の電源が供給される。従って、ヒューズ５６
ｄを切断することによって、インバータ５１に対する駆
動用の電源の供給量を増加することが可能になり、これ
により、入力クロック信号ＩＣＬＫの遅延時間を短縮す
ることができる。

【００６０】以上のように、この第５の実施形態のタイ
ミング調整回路は、ヒューズ５５ｄ，５６ｄを切断する
だけで、入力クロック信号ＩＣＬＫの遅延時間を自由に
増減することができるので、内部入力クロック信号ＣＬ
ＫＩのタイミングをほぼ一定の範囲に調整することがで
き、高速データ転送が可能であるという利点がある。更
に、入力クロック信号ＩＣＬＫの遅延時間は、例えばレ
ーザ切断装置等によってヒューズ５５ｄ，５６ｄを切断
するだけで自由に増減することができるので、集束イオ
ンビーム装置のような特殊な装置を必要とせず、工場に
おける生産ラインでも容易に適用可能であるという利点
がある。

【００６１】第６の実施形態 図７は、本発明の第６の実施形態を示す半導体集積回路
の構成図である。以下、この半導体集積回路の構成
（ｉ）、調整方法（ii）、及び動作（iii)に分けて説明
する。

【００６２】（ｉ） 構成 この半導体集積回路は、入力クロック部６０、出力クロ
ック部７０、複数のデータ入出力部８０−０，…，８０
−ｎ、及び内部論理回路９０を備えている。入力クロッ
ク部６０は、入力データのタイミングを示す入力クロッ
ク信号ＩＣＬＫが与えられる入力クロック端子６１を有
し、この入力クロック端子６１に位相補正回路６２が接
続されるとともに、比較回路６３の第１の入力側が接続
されている。位相補正回路６２は、比較回路６３から与
えられる比較結果の信号に従って入力クロック信号ＩＣ
ＬＫの位相を補正して出力するものであり、この出力側
にバッファアンプ６４が接続されている。バッファアン
プ６４の出力側には、第１の遅延手段（例えば、タイミ
ング調整回路）６５と、入力クロック分配手段（例え
ば、入力クロック供給路）６６が接続されている。タイ
ミング調整回路６５は、バッファアンプ６４から出力さ
れた入力クロック信号ＩＣＬＫの位相を調整して比較回
路６３の第２の入力側に与えるものである。そして、比
較回路６３によって、その第１及び第２の入力側の位相
差を無くすような制御信号が生成されて位相補正回路６
２に与えられるようになっている。

【００６３】出力クロック部７０は、出力データのタイ
ミングを示す出力クロック信号ＯＣＬＫが与えられる出
力クロック端子７１を有し、この出力クロック端子７１
に位相補正回路７２が接続されるとともに、比較回路７
３の第１の入力側が接続されている。位相補正回路７２
及び比較回路７３は、入力クロック部６０における位相
補正回路６２及び比較回路６３と同様のものである。位
相補正回路７２の出力側にはバッファアンプ７４が接続
され、このバッファアンプ７４の出力側に第２の遅延手
段（例えば、タイミング調整回路）７５と、出力クロッ
ク分配手段（例えば、出力クロック供給路）７６が接続
されている。タイミング調整回路７５は、バッファアン
プ７４から出力された出力クロック信号ＯＣＬＫの位相
を調整して比較回路７３の第２の入力側に与えるもので
ある。そして、比較回路７３によって、その第１及び第
２の入力側の位相差を無くすような制御信号が生成され
て位相補正回路７２に与えられるようになっている。

【００６４】データ入出力部８０−０〜８０−ｎはすべ
て同一の構成であり、例えばデータ入出力部８０−０
は、入力クロック信号ＩＣＬＫに同期して外部から入力
データが与えられる入力端子８１と、出力クロック信号
ＯＣＬＫに同期して外部へ出力データを出力する出力端
子８２を有している。入力端子８１には、入力手段（例
えば、ＦＦ）８３の入力側が接続され、このＦＦ８３の
クロック端子には、入力クロック供給路６６から入力ク
ロック供給手段（例えば、タイミング調整回路）８４を
介して内部入力クロック信号ＣＬＫＩが与えられるよう
になっている。ＦＦ８３は、例えば内部入力クロック信
号ＣＬＫＩの立ち上がりのタイミングで、入力データを
保持して出力するものである。また、タイミング調整回
路８４は、入力クロック供給路６６の分配経路の相違に
基づく入力クロック信号ＩＣＬＫの遅延時間の相違を調
整して所定のタイミングの内部入力クロック信号ＣＬＫ
Ｉを生成してＦＦ８３に供給するものである。

【００６５】ＦＦ８３の出力側には、データ折り返し手
段（例えば、切替スイッチ）８５が接続されている。切
替スイッチ８５は、例えば３個のスイッチ８５ａ，８５
ｂ，８５ｃで構成され、外部から与えられるモード信号
ＭＯＤによって試験モードが指定されたときに、ＦＦ８
３から出力された入力データを出力端子８２側へ折り返
すためのものである。また、切替スイッチ８５は、モー
ド信号ＭＯＤによって通常モードが指定されたときに
は、ＦＦ８３から出力された入力データを内部論理回路
９０へ与えるとともに、この内部論理回路９０から出力
された出力データを出力端子８２側へ出力するようにな
っている。

【００６６】切替スイッチ８５の折り返し出力側には、
出力手段（例えば、ＦＦ）８６の入力側が接続されてい
る。ＦＦ８６のクロック端子には、出力クロック供給路
７６から出力クロック供給手段（例えば、タイミング調
整回路）８７を介して内部出力クロック信号ＣＬＫＯが
与えられるようになっている。ＦＦ８６は、例えば内部
出力クロック信号ＣＬＫＯの立ち上がりのタイミング
で、内部論理回路９０からの出力データを保持して出力
端子８２へ出力するものである。また、タイミング調整
回路８７は、出力クロック供給路７６の分配経路の相違
に基づく出力クロック信号ＯＣＬＫの遅延時間の相違を
調整して所定のタイミングの内部出力クロック信号ＣＬ
ＫＯを生成してＦＦ８６に供給するものである。

【００６７】この半導体集積回路は、更にモード信号Ｍ
ＯＤが与えられる制御端子８８を有しており、この制御
端子８８から各データ入出力部８０−０〜８０−ｎの切
替スイッチ８５にモード信号ＭＯＤが共通に与えられる
ようになっている。なお、この制御端子８８は、後述す
るように、製造段階においてタイミング調整回路６５，
７５，８４，８７を調整するときに、試験モードを設定
するためにのみ用いるものである。従って、調整が完了
した後は不要となるので、半導体集積回路の外部端子と
して設ける必要はない。

【００６８】図８は、図７中のタイミング調整回路６
５，７５，８４，８７の一例を示す構成図である。この
タイミング調整回路は、ヒューズＦｉ（但し、ｉ＝１，
２，…，５）と遅延素子（例えば、抵抗）Ｒｉとを直列
に接続し、このヒューズＦｉと抵抗Ｒｉの直列回路を５
個並列に接続した構成となっている。ヒューズＦｉは、
半導体基板上の所定の切断領域に配置されており、半導
体ウエハの製造工程における試験時にレーザ切断装置に
よって個別に切断することができるようになっている。
また、抵抗Ｒｉは、同一の抵抗値を有している。そし
て、ヒューズＦｉの切断によって、このタイミング調整
回路の合成抵抗を変化させ、入力クロック信号ＩＣＬＫ
等の遅延時間を調整することができるようになってい
る。

【００６９】（ii） 調整方法 図９は、図７の調整時における動作を示すタイミングチ
ャートである。以下、この図９を参照しつつ、図７の半
導体集積回路におけるタイミング調整回路６５，８４の
調整方法を説明する。タイミング調整回路６５等の調整
は、半導体ウエハ上に回路が形成されて個別の半導体チ
ップに切断する前の状態での試験時に行われる。試験時
には、半導体ウエハ試験装置のプローブを通して、半導
体集積回路の制御端子８８に試験モード（例えば、
“Ｈ”）のモード信号ＭＯＤを印加する。これにより、
各データ入出力部８０−０〜８０−ｎの切替スイッチ８
５が折り返し状態に設定され、ＦＦ８３の出力側がＦＦ
８６の入力側に直接接続されるとともに、内部論理回路
９０はデータ入出力部８０−０〜８０−ｎから切り離さ
れる。

【００７０】まず、図９中の期間Ｔ１に示すように、入
力クロック信号ＩＣＬＫの立ち上がりのタイミングが、
入力データの入力タイミング中の中心となるように入力
端子８１からテストデータＴＤを入力する。これによ
り、テストデータＴＤはＦＦ８３によって保持され、切
替スイッチ８５を介してＦＦ８６に折り返される。ＦＦ
８６に折り返されたテストデータＴＤは、出力クロック
信号ＯＣＬＫの立ち上がりによってＦＦ８６に保持さ
れ、出力端子８２から出力データとして出力される。出
力端子８２に出力された出力データが、入力端子８１に
与えたテストデータＴＤと一致しているか否かをチェッ
クし、入出力機能に問題が無いことのチェックを行う。

【００７１】次に、図９中の期間Ｔ２に示すように、入
力クロック信号ＩＣＬＫに対して、入力データの入力タ
イミングを一定の間隔で段階的に遅らせる。そして、出
力端子８２から出力される出力データが入力端子８１に
与えたテストデータＴＤと一致しなくなる直前の入力タ
イミングを測定する。この時のテストデータＴＤの入力
タイミングと入力クロック信号ＩＣＬＫの立ち上がりま
での時間がセットアップタイムとなる。セットアップタ
イムは、各データ入出力部８０−０〜８０−ｎ毎に異な
るので、各データ入出力部８０−０〜８０−ｎ毎のセッ
トアップタイムを測定記録する。

【００７２】更に、図９中の期間Ｔ３に示すように、入
力クロック信号ＩＣＬＫに対して、テストデータＴＤの
入力タイミングを一定の間隔で段階的に早める。そし
て、出力端子８２から出力される出力データが入力端子
８１に与えたテストデータＴＤと一致しなくなる直前の
入力タイミングと入力クロック信号ＩＣＬＫの立ち上が
りまでの時間をホールドタイムとして測定する。ホール
ドタイムは、各データ入出力部８０−０〜８０−ｎ毎に
異なるので、各データ入出力部８０−０〜８０−ｎ毎の
ホールドタイムを測定記録する。

【００７３】このようにして測定された各データ入出力
部８０−０〜８０−ｎセットアップタイムとホールドタ
イムから、調整基準値を決定する。各データ入出力部８
０−０〜８０−ｎ毎に、セットアップタイム−ホールド
タイムを算出する。そして、算出した値の中で最も大き
いもの、即ち最も遅延時間が大きいデータ入出力部８０
−ｉの値を調整基準値として決定する。その他の各デー
タ入出力部８０−０〜８０−ｎ毎の算出値と、調整基準
値との差を算出し、その結果から各データ入出力部８０
−０〜８０−ｎのタイミング調整回路８４毎に、切断す
るヒューズＦ１〜Ｆ５の数を決定する。ヒューズＦ１〜
Ｆ５の切断により、タイミング調整回路８４の抵抗値が
増え、ＦＦ８３に与えられる内部入力クロック信号ＣＬ
ＫＩが遅れ、すべてのデータ入出力部８０−０〜８０−
ｎのＦＦ８３に与えられる内部入力クロック信号ＣＬＫ
Ｉの位相が一致する。

【００７４】次に、調整基準値に基づいてタイミング調
整回路６５における切断すべきヒューズＦ１〜Ｆ５の数
を決定する。タイミング調整回路６５のヒューズＦ１〜
Ｆ５の切断により抵抗値が増え、比較回路６３に入力さ
れる入力クロック信号ＩＣＬＫが遅れる。この遅れた入
力クロック信号ＩＣＬＫと、入力クロック端子６１から
与えられる入力クロック信号ＩＣＬＫとが比較され、位
相補正回路６２に対して補正用の制御信号が出力され
る。これにより、バッファアンプ６４から比較回路６３
までに増加した遅延分だけ早い入力クロック信号ＩＣＬ
Ｋが、位相補正回路６２から出力される。従って、入力
クロック供給路６６を介して各データ入出力部８０−０
〜８０−ｎに与えられる入力クロック信号ＩＣＬＫのタ
イミングは一律に早くなって、丁度入力データの入力タ
イミングの中心で、内部入力クロック信号ＣＬＫＩが立
ち上がるようなタイミングが得られる。

【００７５】また、タイミング調整回路７５，８７の調
整方法も、上記の方法とほぼ同様である。即ち、出力ク
ロック端子７１に与える出力クロック信号ＯＣＬＫの立
ち上がりのタイミングを、基準となる出力クロック信号
ＯＣＬＫから一定の間隔で段階的に早める。そして、出
力端子８２から出力される出力データが入力端子８１に
与えたテストデータＴＤと一致しなくなる直前のタイミ
ングと基準となる出力クロック信号ＯＣＬＫの立ち上が
りまでの時間を最大データ出力時間として測定する。最
大データ出力時間は、各データ入出力部８０−０〜８０
−ｎ毎に異なるので、各データ入出力部８０−０〜８０
−ｎ毎の最大データ出力時間を測定記録する。更に、基
準となる出力クロック信号ＯＣＬＫに対して、出力クロ
ック端子７１に与える出力クロック信号ＯＣＬＫのタイ
ミングを一定の間隔で段階的に遅らせる。そして、出力
端子８２から出力される出力データが入力端子８１に与
えたテストデータＴＤと一致しなくなる直前のタイミン
グと基準となる出力クロック信号ＯＣＬＫの立ち上がり
までの時間を最小データ出力時間として測定する。最小
データ出力時間は、各データ入出力部８０−０〜８０−
ｎ毎に異なるので、各データ入出力部８０−０〜８０−
ｎ毎の最小データ出力時間を測定記録する。

【００７６】このようにして測定された各データ入出力
部８０−０〜８０−ｎの最大データ出力時間と最小デー
タ出力時間から、調整基準値を決定する。各データ入出
力部８０−０〜８０−ｎ毎に、最大データ出力時間−最
小データ出力時間を算出する。そして、算出した値の中
で最も大きいもの、即ち最も遅延時間が大きいデータ入
出力部８０−ｉの値を調整基準値として決定する。その
他の各データ入出力部８０−０〜８０−ｎ毎の算出値
と、調整基準値との差を算出し、その結果から各データ
入出力部８０−０〜８０−ｎのタイミング調整回路８７
毎に、切断するヒューズＦ１〜Ｆ５の数を決定する。ヒ
ューズＦ１〜Ｆ５の切断により、タイミング調整回路８
７の抵抗値が増え、ＦＦ８６に与えられる内部出力クロ
ック信号ＣＬＫＯが遅れ、すべてのデータ入出力部８０
−０〜８０−ｎのＦＦ８６に与えられる内部出力クロッ
ク信号ＣＬＫＯの位相が一致する。

【００７７】次に、調整基準値に基づいてタイミング調
整回路７５における切断すべきヒューズＦ１〜Ｆ５の数
を決定する。タイミング調整回路７５のヒューズＦ１〜
Ｆ５の切断により抵抗値が増え、比較回路７３に入力さ
れる出力クロック信号ＯＣＬＫが遅れる。この遅れた出
力クロック信号ＯＣＬＫと、出力クロック端子７１から
与えられる出力クロック信号ＯＣＬＫとが比較され、位
相補正回路７２に対して補正用の制御信号が出力され
る。これにより、バッファアンプ７４から比較回路７３
までに増加した遅延分だけ早い出力クロック信号ＯＣＬ
Ｋが、位相補正回路７２から出力される。従って、出力
クロック供給路７６を介して各データ入出力部８０−０
〜８０−ｎに与えられる出力クロック信号ＯＣＬＫのタ
イミングは一律に早くなって、丁度出力クロック信号Ｏ
ＣＬＫのタイミングに一致するような内部出力クロック
ＣＬＫＯ信号が得られる。

【００７８】（iii) 動作 例えば、この半導体集積回路で入力データを入力する場
合、入力クロック端子６１に与えられた入力クロック信
号ＩＣＬＫは、位相補正回路６２で位相補正され、更に
バッファアンプ６４で増幅されて、入力クロック供給路
６６を介して各データ入出力部８０−０〜８０−ｎのタ
イミング調整回路８４に分配される。このとき、比較回
路６３及び位相補正回路６２により、タイミング調整回
路６５に設定された遅延時間分だけ入力クロック信号Ｉ
ＣＬＫの位相を早めるように位相補正が行われる。

【００７９】各データ入出力部８０−０〜８０−ｎのタ
イミング調整回路８４において、それぞれ調整された遅
延時間が与えられ、内部入力クロック信号ＣＬＫＩとし
て対応するＦＦ８３のクロック端子に与えられる。各デ
ータ入出力部８０−０〜８０−ｎの入力端子８１に同一
タイミングで並列に与えられた入力データは、それぞれ
のデータ入出力部８０−０〜８０−ｎのＦＦ８３におい
て、ほぼタイミングの一致した内部入力クロック信号Ｃ
ＬＫＩに同期して保持される。各データ入出力部８０−
０〜８０−ｎのＦＦ８３に保持された入力データは、切
替スイッチ８５を介して内部論理回路９０へ与えられ
る。

【００８０】また、この半導体集積回路から出力データ
を出力する場合、出力クロック端子７１に与えられた出
力クロック信号ＯＣＬＫは、位相補正回路７２で位相補
正され、更にバッファアンプ７４で増幅されて、出力ク
ロック供給路７６を介して各データ入出力部８０−０〜
８０−ｎのタイミング調整回路８７に分配される。この
とき、比較回路７３及び位相補正回路７２により、タイ
ミング調整回路７５に設定された遅延時間分だけ出力ク
ロック信号ＯＣＬＫの位相を早めるように位相補正が行
われる。

【００８１】各データ入出力部８０−０〜８０−ｎのタ
イミング調整回路８７において、それぞれ調整された遅
延時間が与えられ、内部出力クロック信号ＣＬＫＯとし
て対応するＦＦ８６のクロック端子に与えられる。一
方、内部論理回路９０から各データ入出力部８０−０〜
８０−ｎの切替スイッチ８５を介してそれぞれのＦＦ８
６に与えられた出力データは、タイミングの一致した内
部出力クロック信号ＣＬＫＯに同期して保持される。そ
して、各出力端子８２から同一タイミングで並列に出力
される。

【００８２】以上のように、この第６の実施形態の半導
体集積回路は、正確に調整が可能なタイミング調整回路
６５，７５，８４，８７を有するため、位相差のない内
部入力クロック信号ＣＬＫＩ及び内部出力クロック信号
ＣＬＫＯを生成することができ、遅延時間のばらつきが
少なく、高速データ転送が可能であるという利点があ
る。

【００８３】更に、タイミング調整回路６５，７５，８
４，８７は、半導体ウエハの試験時にレーザ切断装置等
によって個別に調整可能なように構成されているので、
製品毎のばらつきを小さくすることができるという利点
がある。しかも、調整時には入力クロック信号ＩＣＬＫ
に対して入力データのタイミングをずらして保持し、切
替スイッチ８５で折り返される出力データをチェックす
るようにしているので、低速の試験装置を用いて正確に
セットアップタイムやホールドタイムを測定することが
できるという利点がある。

【００８４】第７の実施形態 図１０は、本発明の第７の実施形態を示すタイミング調
整回路の構成図である。このタイミング調整回路は、第
６の実施形態における図７中のタイミング調整回路６
５，７５，８４，８７に代えて用いられるものであり、
共通の要素には共通の符号が付されている。

【００８５】このタイミング調整回路は、図８のタイミ
ング調整回路と同様に、ヒューズＦｉと抵抗Ｒｉとを直
列に接続し、このヒューズＦｉと抵抗Ｒｉとの直列回路
を５個並列に接続した遅延回路を有している。更に、こ
の遅延回路の出力側に、第１及び第２の反転増幅部（例
えば、インバータ）ＩＶ１，ＩＶ２が縦続に接続されて
いる。

【００８６】インバータＩＶ２は、ＮＭＯＳ１０１とＰ
ＭＯＳ１０２とで構成され、これらのＮＭＯＳ１０１と
ＰＭＯＳ１０２のゲートがインバータＩＶ１の出力側に
共通接続されている。ＮＭＯＳ１０１とＰＭＯＳ１０２
のソースは、それぞれ電源電位ＶＤＤ及び接地電位ＧＮ
Ｄに接続されている。また、ＮＭＯＳ１０１とＰＭＯＳ
１０２のドレインは出力ノードＮ１に接続され、この出
力ノードＮ１に、例えば内部入力クロック信号ＣＬＫＩ
等のタイミング調整されたクロック信号が出力されるよ
うになっている。

【００８７】更に、このタイミング調整回路は、ＮＭＯ
Ｓ１０３ａ，１０３ｂ、及びＰＭＯＳ１０４ａ，１０４
ｂを有している。ＮＭＯＳ１０３ａ，１０３ｂのソース
は、電源電位ＶＤＤに接続され、ゲートはＮＭＯＳ１０
１のゲートに共通接続されている。そして、ＮＭＯＳ１
０３ａ，１０３ｂのドレインは、それぞれヒューズ１０
５ａ，１０５ｂを介して出力ノードＮ１に接続されてい
る。一方、ＰＭＯＳ１０４ａ１０４ｂのソースは、接地
電位ＧＮＤに接続され、ゲートはＰＭＯＳ１０２のゲー
トに共通接続されている。そして、ＰＭＯＳ１０４ａ，
１０４ｂのドレインは、それぞれヒューズ１０６ａ，１
０６ｂを介して出力ノードＮ１に接続されている。

【００８８】各ヒューズＦｉ，１０５ａ，１０５ｂ，１
０６ａ，１０６ｂは、ヒューズＦ１〜Ｆ５とともに、半
導体基板上の所定の切断領域に配置されており、半導体
ウエハの製造工程における試験時にレーザ切断装置によ
って個別に切断することができるようになっている。ま
た、抵抗Ｒｉは、同一の抵抗値を有している。そして、
ヒューズＦｉの切断によって、このタイミング調整回路
の合成抵抗を変化させ、クロック信号の遅延時間を調整
することができるようになっている。

【００８９】また、ヒューズ１０５ａ，１０５ｂ，１０
６ａ，１０６ｂの切断によって、インバータＩＶ２の駆
動能力を調整することができるようになっており、この
駆動能力の調整によって更にクロック信号の遅延時間の
微調整ができるようになっている。その他の構成は、第
７の実施形態と同様であり、同様の作用及び効果を有す
る。更に、この第８の実施形態のタイミング調整回路で
は、遅延回路の後段にインバータＩＶ１，ＩＶ２を設け
ているので、遅延回路によって鈍ったクロック信号の波
形を整形して出力することができるという利点がある。

【００９０】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｏ）のようなものがある。 （ａ） 図１中のタイミング調整回路３６−０等の抵抗
３６ａ〜３６ｃの数は、３個に限定されない。多数の抵
抗を設けることによって更に微調整が可能になる。 （ｂ） 図１中の抵抗３６ａ〜３６ｃの各抵抗値は同一
である必要はない。例えば、１，２，４，…にウエイト
付けした抵抗値を使用することにより、少数の抵抗で広
範囲の合成抵抗を設定することができる。

【００９１】（ｃ） 図１中のタイミング調整回路３６
−０等のパターンは、同図（ｂ），（ｃ）や図３に示し
たものに限定されない。集束イオンビーム装置を用いて
回路修正が可能なパターンであれば。どのようなパター
ンでも適用可能である。 （ｄ） 図４におけるＮＭＯＳ４１ａ〜４１ｃ、及びＰ
ＭＯＳ４２ａ〜４２ｃ等のトランジスタの数は、それぞ
れ３個に限定されない。多数のトランジスタを並列に設
けることによって更に微調整が可能になる。また、これ
らのトランジスタのディメンジョンは同一である必要は
ない。異なるディメンジョンのトランジスタを設けるこ
とにより、少数のトランジスタで広範囲の駆動能力を設
定することができる。

【００９２】（ｅ） 図５におけるキャパシタ５０ａ〜
５０ｃの数は、３個に限定されない。多数のキャパシタ
を設けることによって更に微調整が可能になる。また、
これらのキャパシタの各容量値は同一である必要はな
い。例えば、１，２，４，…にウエイト付けした容量値
を使用することにより、少数のキャパシタで広範囲の合
成容量を設定することができる。 （ｆ） 図６における制御部５５，５６の数は、２個に
限定されない、更に多数の制御部とそれに対応するＮＭ
ＯＳ及びＰＭＯＳを設けることにより、微調整が可能に
なる。

【００９３】（ｇ） 制御部５５，５６の構成は、図６
に示した回路に限定されない。ヒューズを切断すること
によって、ＮＭＯＳ及びＰＭＯＳをオンまたはオフ状態
に設定することができるものであれば、どのような回路
でも同様に適用可能である。 （ｈ） 入力クロック部６０、及び出力クロック部７０
の構成は、図７に示した回路に限定されない。例えば、
単なるバッファアンプ６４，７４のみでも良い。 （ｉ） 図７中のデータ入出力部８０内のタイミング調
整回路８４の調整範囲を大きくして、入力クロック部６
０内のタイミング調整回路６５を省略することも可能で
ある。

【００９４】（ｊ） 図７中のデータ入出力部８０内の
タイミング調整回路８７の調整範囲を大きくして、出力
クロック部７０内のタイミング調整回路７５を省略する
ことも可能である。 （ｋ） データ出力タイミングにマージンがある場合に
は、図７中のデータ入出力部８０内のタイミング調整回
路８７を省略することも可能である。 （ｌ） 図７中のデータ入出力部８０内の入力手段及び
出力手段として、ＦＦ８３，８６を用いているが、ＦＦ
に限定されずその他のデータラッチ回路を用いることも
できる。

【００９５】（ｍ） 図７中の切替スイッチ８５の構成
は。図示したものに限定されず、論理ゲート等を用いた
ものでも良い。 （ｎ） 図７中のタイミング調整回路６５，７５，８
４，８７は、図８または図１０のものに限定されない。
また、それぞれ必要な調整範囲を確保できるものであれ
ば良く、すべて同一の構成にする必要はない。 （ｏ） 図１及び図７の半導体集積回路は、それぞれ内
部論理回路３７，９０を有しているが、半導体メモリ等
に対しても同様に適用可能である。

【００９６】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、直列素子または並列素子の接続または切り離
しによって入力クロック信号の遅延時間の相違を調整す
ることができる入力クロック供給手段を備えているの
で、各入力手段に対して同一位相で内部入力クロック信
号を供給することができる。第２の発明によれば、第１
の発明の入力クロック供給手段の調整用の直列素子また
は並列素子を回路修正用領域に配置しているので、回路
修正装置を用いて容易に接続または切り離しの調整を行
うことができる。

【００９７】第３の発明によれば、第１の発明の入力ク
ロック供給手段に、第１のヒューズを切断することによ
って反転増幅部に対する供給電力を減少させる第１の制
御部と、第２のヒューズを切断することによって反転増
幅部に対する供給電力を増加させる第２の制御部とを設
けている。これにより、ヒューズを切断するだけで反転
増幅部の駆動能力を増減できるので、回路修正装置より
も簡単な回路切断装置によって容易に入力クロック信号
の遅延時間の相違を調整することができるという効果が
ある。

【００９８】第４の発明によれば、モード信号の指定に
よって入力手段に保持している入力データを、出力デー
タとして出力手段に折り返し出力するデータ折り返し手
段を有している。これにより、入力データが入力クロッ
ク信号に同期して正しく入力されたか否かを判定するこ
とができるので、入力クロック供給手段及び出力クロッ
ク供給手段のタイミング調整を容易に行うことができる
という効果がある。

【００９９】第５の発明によれば、第４の発明の入力ク
ロック供給手段に、切り離し可能な複数の遅延素子を設
けている。これにより、遅延時間に応じた数の遅延素子
を切り離すことにより、容易に各入力手段に対して同一
位相で内部入力クロック信号を供給することができると
いう効果がある。第６の発明によれば、第５の発明の入
力クロック供給手段における複数の遅延素子の出力側
に、ヒューズ切断によって駆動能力を制御できる反転増
幅部を設けている。これにより、更に遅延時間の調整範
囲を拡大できるとともに、波形整形された内部入力クロ
ック信号を得ることができるという効果がある。

【０１００】第７の発明によれば、第４〜第６の発明に
おける出力クロック供給手段に、切り離し可能な複数の
遅延素子を設けている。これにより、遅延時間に応じた
数の遅延素子を切り離すことにより、容易に各出力手段
に対して同一位相で内部出力クロック信号を供給するこ
とができるという効果がある。第８の発明によれば、第
７の発明の出力クロック供給手段における複数の遅延素
子の出力側に、ヒューズ切断によって駆動能力を制御で
きる反転増幅部を設けている。これにより、更に遅延時
間の調整範囲を拡大できるとともに、波形整形された内
部出力クロック信号を得ることができるという効果があ
る。

【０１０１】第９の発明によれば、第４〜第８の発明に
おける入力クロック端子と入力クロック分配手段との間
に、切り離しにより調整可能な複数の遅延素子による第
１の遅延手段を設けている。これにより、入力クロック
信号の遅延時間を一律に調整することができるという効
果がある。第１０の発明によれば、第９の発明の入力ク
ロック供給手段における複数の遅延素子の出力側に、ヒ
ューズ切断によって駆動能力を制御できる反転増幅部を
設けている。これにより、更に遅延時間の調整範囲を拡
大できるとともに、波形整形された内部入力クロック信
号を得ることができるという効果がある。

【０１０２】第１１の発明によれば、第４〜第１０の発
明における出力クロック端子と出力クロック分配手段と
の間に、切り離しにより調整可能な複数の遅延素子によ
る第２の遅延手段を設けている。これにより、出力クロ
ック信号の遅延時間を一律に調整することができるとい
う効果がある。第１２の発明によれば、第１１の発明の
出力クロック供給手段における複数の遅延素子の出力側
に、ヒューズ切断によって駆動能力を制御できる反転増
幅部を設けている。これにより、更に遅延時間の調整範
囲を拡大できるとともに、波形整形された内部出力クロ
ック信号を得ることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す半導体集積回路
の構成図である。

【図２】従来の半導体集積回路の構成図である。

【図３】本発明の第２の実施形態を示すタイミング調整
回路の構成図である。

【図４】本発明の第３の実施形態を示すタイミング調整
回路の構成図である。

【図５】本発明の第４の実施形態を示すタイミング調整
回路の構成図である。

【図６】本発明の第５の実施形態を示すタイミング調整
回路の構成図である。

【図７】本発明の第６の実施形態を示す半導体集積回路
の構成図である。

【図８】図７中のタイミング調整回路６５，７５，８
４，８７の一例を示す構成図である。

【図９】図７の調整時における動作を示すタイミングチ
ャートである。

【図１０】本発明の第７の実施形態を示すタイミング調
整回路の構成図である。

【符号の説明】

３１，６１ 入力クロック端子 ３２−０〜３２−ｎ，８１ 入力端子 ３３ バッファアンプ ３４−０〜３４−ｎ，８３，８６ ＦＦ（フリップフ
ロップ） ３５，６６ 入力クロック供給路 ３６−０〜３６−ｎ，６５，７５，８４，８７ タイ
ミング調整回路 ３６ａ〜３６ｃ 抵抗 ３６ｄ〜３６ｆ，４３ａ〜４３ｃ，４４ａ〜４４ｃ
ギャップ ３７，９０ 内部論理回路 ４１ａ〜４１ｃ，５１ａ，５３ａ〜５３ｃ ＮＭＯＳ ４２ａ〜４２ｃ，５１ｂ，５４ａ〜５４ｃ ＰＭＯＳ ４５，５１，５２，５５ａ，５５ｂ，５６ａ，５６ｂ，
ＩＶ１，ＩＶ２ インバータ ５５，５６ 制御部 ５５ｄ，５６ｄ，Ｆ１〜Ｆ５ ヒューズ ６０ 入力クロック部 ７０ 出力クロック部 ７１ 出力クロック端子 ７６ 出力クロック供給路 ８０ データ入出力部 ８２ 出力端子 ８５ 切替スイッチ ８８ 制御端子 Ｒ１〜Ｒ５ 抵抗

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 5/15 Ｈ０３Ｋ 5/15 Ｇ (72)発明者 田邉 哲也 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 Ｆターム(参考） 5B079 BA20 BB10 BC03 CC02 DD06 DD08 DD13 DD20 5F038 AV03 AV17 BE08 CD06 CD08 CD09 EZ20 5F064 BB01 EE47 EE54 FF05 FF09 FF27 FF28 FF32 FF41 FF42 5J001 AA00 AA05 AA11 BB05 BB07 DD05 5J039 EE10 EE27 KK10 KK13

Claims (12)

【特許請求の範囲】
1. 【請求項１】 同一のタイミングで複数ビットの入力デ
   ータが並列に与えられる複数の入力端子と、 前記入力データのタイミングを示す入力クロック信号が
   与えられる入力クロック端子と、 前記複数の入力端子にそれぞれ接続され、該入力端子に
   与えられた入力データを内部入力クロック信号の立上が
   りまたは立下がりのタイミングで保持する複数の入力手
   段と、 前記入力クロック端子に与えられた入力クロック信号を
   前記複数の入力手段に分配するための入力クロック分配
   手段と、 前記入力クロック分配手段と前記各入力手段との間にそ
   れぞれ設けられ、直列または並列に挿入された素子の接
   続または切り離しにより、該入力クロック分配手段の分
   配経路の相違によって生ずる前記入力クロック信号の遅
   延時間の相違を補正し、前記入力データに同期した一定
   タイミングの前記内部入力クロック信号を生成して該各
   入力手段に供給するための調整可能な複数の入力クロッ
   ク供給手段とを、 備えたことを特徴とする半導体集積回路。
2. 【請求項２】 前記各入力クロック供給手段は、半導体
   基板上に形成された集積回路を修正するための回路修正
   装置を用いた回路パターンの修正により、直列抵抗の挿
   入または短絡、並列キャパシタの接続または切り離し、
   或いは駆動用トランジスタの接続または切り離しが可能
   な回路修正用領域を有することを特徴とする請求項１記
   載の半導体集積回路。
3. 【請求項３】 前記各入力クロック供給手段は、 前記入力クロック分配手段から与えられる前記入力クロ
   ック信号を反転して出力する反転増幅部と、 電源電位と前記反転増幅部の電源端子との間に接続さ
   れ、該反転増幅部に電源を供給する第１のトランジスタ
   と、 前記電源電位と前記反転増幅部の電源端子との間に接続
   され、それぞれ第１及び第２の制御信号に従って該反転
   増幅部に対する電源の供給が制御される第２及び第３の
   トランジスタと、 接地電位と前記反転増幅部の接地端子との間に接続さ
   れ、該反転増幅部に電源を供給する第４のトランジスタ
   と、 前記接地電位と前記反転増幅部の接地端子との間に接続
   され、それぞれ第３及び第４の制御信号に従って該反転
   増幅部に対する電源の供給が制御される第５及び第６の
   トランジスタと、 第１のヒューズを有し、該第１のヒューズが切断されて
   いないときには前記第２及び第５のトランジスタをオン
   状態に制御し、該第１のヒューズが切断されたときには
   該第２及び第５のトランジスタをオフ状態に制御するた
   めの前記第１及び第３の制御信号を出力する第１の制御
   部と、 第２のヒューズを有し、該第２のヒューズが切断されて
   いないときには前記第３及び第６のトランジスタをオフ
   状態に制御し、該第２のヒューズが切断されたときには
   該第３及び第６のトランジスタをオン状態に制御するた
   めの前記第２及び第４の制御信号を出力する第２の制御
   部とを、 有することを特徴とする請求項１記載の半導体集積回
   路。
4. 【請求項４】 同一のタイミングで複数ビットの入力デ
   ータが並列に与えられる複数の入力端子と、 前記入力データのタイミングを示す入力クロック信号が
   与えられる入力クロック端子と、 前記複数の入力端子にそれぞれ接続され、該入力端子に
   与えられた入力データを内部入力クロック信号の立上が
   りまたは立下がりのタイミングで保持する複数の入力手
   段と、 前記入力クロック端子に与えられた入力クロック信号を
   前記複数の入力手段に分配するための入力クロック分配
   手段と、 前記入力クロック分配手段と前記各入力手段との間にそ
   れぞれ設けられ、該入力クロック分配手段で分配された
   前記入力クロック信号に基づいて前記内部入力クロック
   信号を生成して該各入力手段に供給する複数の入力クロ
   ック供給手段と、 複数ビットの出力データを並列に出力する複数の出力端
   子と、 前記出力データの出力タイミングを示す出力クロック信
   号が与えられる出力クロック端子と、 前記複数の出力端子にそれぞれ接続され、内部出力クロ
   ック信号に基づいて前記出力データを該出力端子に出力
   する複数の出力手段と、 前記出力クロック端子に与えられた出力クロック信号を
   前記複数の出力手段に分配するための出力クロック分配
   手段と、 前記出力クロック分配手段と前記各出力手段との間にそ
   れぞれ設けられ、該出力クロック分配手段で分配された
   前記出力クロック信号に基づいて前記内部出力クロック
   信号を生成して該各出力手段に供給する複数の出力クロ
   ック供給手段と、 試験モードまたは通常モードを指定するモード信号によ
   って該試験モードが指定されたときに、前記入力手段に
   保持されている前記入力データを前記出力データとして
   前記出力手段へ与えるデータ折り返し手段とを、 備えたことを特徴とする半導体集積回路。
5. 【請求項５】 請求項４記載の半導体集積回路における
   各入力クロック供給手段は、前記入力クロック分配手段
   の分配経路の相違によって生ずる前記入力クロック信号
   の遅延時間の相違を補正して前記入力データに同期した
   一定タイミングの前記内部入力クロック信号を生成して
   対応する前記入力手段に供給するための、切り離し可能
   な複数の第１の遅延素子を有することを特徴とする半導
   体集積回路。
6. 【請求項６】 請求項５記載の半導体集積回路における
   各入力クロック供給手段に、 前記入力クロック分配手段から前記第１の遅延素子を通
   して与えられる前記入力クロック信号を反転して出力す
   る第１の反転増幅部と、 相補的な導電型の第１及び第２のトランジスタで構成さ
   れ、前記第１の反転増幅部の出力信号を更に反転して前
   記内部入力クロック信号を生成する第２の反転増幅部
   と、 前記第１のトランジスタに並列に接続され、ヒューズ切
   断により切り離し可能な単数または複数の該第１のトラ
   ンジスタと同一の導電型の第３のトランジスタと、 前記第２のトランジスタに並列に接続され、ヒューズ切
   断により切り離し可能な単数または複数の該第２のトラ
   ンジスタと同一の導電型の第４のトランジスタとを、 設けたことを特徴とする半導体集積回路。
7. 【請求項７】 請求項４、５または６記載の半導体集積
   回路における各出力クロック供給手段は、前記出力クロ
   ック分配手段の分配経路の相違によって生ずる前記出力
   クロック信号の遅延時間の相違を補正して同一タイミン
   グの前記内部出力クロック信号を生成して対応する前記
   出力手段に供給するための、切り離し可能な複数の第２
   の遅延素子を有することを特徴とする半導体集積回路。
8. 【請求項８】 請求項７記載の半導体集積回路における
   各出力クロック供給手段に、 前記出力クロック分配手段から前記第２の遅延素子を通
   して与えられる前記出力クロック信号を反転して出力す
   る第３の反転増幅部と、 相補的な導電型の第５及び第６のトランジスタで構成さ
   れ、前記第３の反転増幅部の出力信号を更に反転して前
   記内部入力クロック信号を生成する第４の反転増幅部
   と、 前記第５のトランジスタに並列に接続され、ヒューズ切
   断により切り離し可能な単数または複数の該第５のトラ
   ンジスタと同一の導電型の第７のトランジスタと、 前記第６のトランジスタに並列に接続され、ヒューズ切
   断により切り離し可能な単数または複数の該第６のトラ
   ンジスタと同一の導電型の第８のトランジスタとを、 設けたことを特徴とする半導体集積回路。
9. 【請求項９】 請求項４、５、６、７または８記載の半
   導体集積回路における前記入力クロック端子と前記入力
   クロック分配手段との間に、一定の位相遅延を挿入する
   ための切り離しにより調整可能な複数の第３の遅延素子
   を有する第１の遅延手段を設けたことを特徴とする半導
   体集積回路。
10. 【請求項１０】 請求項９記載の半導体集積回路におけ
    る入力クロック供給手段に、 前記入力クロック分配手段から与えられる前記入力クロ
    ック信号を反転して出力する第５の反転増幅部と、 相補的な導電型の第９及び第１０のトランジスタで構成
    され、前記第５の反転増幅部の出力信号を更に反転して
    前記内部入力クロック信号を生成する第６の反転増幅部
    と、 前記第９のトランジスタに並列に接続され、ヒューズ切
    断により切り離し可能な単数または複数の該第９のトラ
    ンジスタと同一の導電型の第１１のトランジスタと、 前記第１０のトランジスタに並列に接続され、ヒューズ
    切断により切り離し可能な単数または複数の該第１０の
    トランジスタと同一の導電型の第１２のトランジスタと
    を、 設けたことを特徴とする半導体集積回路。
11. 【請求項１１】 請求項４、５、６、７、８、９または
    １０記載の半導体集積回路における前記出力クロック端
    子と前記出力クロック分配手段との間に、一定の位相遅
    延を挿入するための切り離しにより調整可能な複数の第
    ４の遅延素子を有する第２の遅延手段を設けたことを特
    徴とする半導体集積回路。
12. 【請求項１２】 請求項１１記載の半導体集積回路にお
    ける出力クロック供給手段に、 前記出力クロック分配手段から与えられる前記出力クロ
    ック信号を反転して出力する第７の反転増幅部と、 相補的な導電型の第１３及び第１４のトランジスタで構
    成され、前記第７の反転増幅部の出力信号を更に反転し
    て前記内部入力クロック信号を生成する第８の反転増幅
    部と、 前記第１３のトランジスタに並列に接続され、ヒューズ
    切断により切り離し可能な単数または複数の該第１３の
    トランジスタと同一の導電型の第１５のトランジスタ
    と、 前記第１４のトランジスタに並列に接続され、ヒューズ
    切断により切り離し可能な単数または複数の該第１４の
    トランジスタと同一の導電型の第１６のトランジスタと
    を、 設けたことを特徴とする半導体集積回路。