JP6297575B2 - 再構成可能な遅延回路、並びにその遅延回路を用いた遅延モニタ回路、ばらつき補正回路、ばらつき測定方法及びばらつき補正方法 - Google Patents
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Description
1.構成
1.1 遅延モニタ回路
以下に説明する遅延モニタ回路は、チップ間またはチップ内のトランジスタの特性(閾値電圧等)のばらつきを検出するため、チップ上の信号伝搬の遅延時間を測定する回路である。
図2に、再構成可能な遅延回路10の構成を示す。遅延回路10は、プルアップ回路2とプルダウン回路3の直列回路を含む第1の反転論理ゲートと、プルアップ回路4とプルダウン回路5の直列回路を含む第2の反転論理ゲートとを含む。第1の反転論理ゲートのプルアップ回路2に対しては、電源電位との間にpMOSパストランジスタ6が直列に接続される。第1の反転論理ゲートのプルダウン回路3に対しては、グランドとの間にnMOSパストランジスタ7が直列に接続される。第2の反転論理ゲートのプルアップ回路4とプルダウン回路5それぞれの信号入力経路において、pMOSパストランジスタ8とnMOSパストランジスタ9とが直列に挿入されている。すなわち、遅延回路10の入力ノードと、第2の反転論理ゲートのプルアップ回路4とプルダウン回路5それぞれの制御入力との間に、pMOSパストランジスタ8とnMOSパストランジスタ9とが直列に挿入されている。各パストランジスタ(パスゲート)6〜9のゲートに印加する制御信号(C1〜C4)の論理値を変更することにより、遅延回路10の異なった遅延特性が実現できる。
上記の構成を有する遅延モニタ回路100を用いたばらつきの評価について以下に説明する。
チップ間ばらつきの評価においては、遅延モニタ回路100において、全ての段の遅延回路10を同じ構成に制御する。ここで、チップ内ばらつき量を考慮して遅延モニタ回路100の段数を決定する必要がある。
Δfn=kn,nΔVthn+kn,pΔVthp (1)
Δfp=kp,nΔVthn+kp,pΔVthp (2)
チップ内ばらつきを評価するために,従来は同じ回路種類をチップ上に多数搭載し,各インスタンスの特性から統計的にばらつきを評価していた。本実施形態の遅延モニタ回路100によれば、ある段の遅延回路の遅延特性を、他の段と異ならせることにより、その段の遅延を測定可能にする。このように、ある特定の段を、他の回路と異なった構成にすることによりチップ内ばらつきを1つの回路で評価できる。
fn, 1=fn, 10+kn,1ΔVthn,1+kn,2ΔVthn,2+α (3)
段数が充分多い場合,各段のランダムばらつきは平均化され,αを一定だと仮定することができる。kn,1とkn,2は各nMOSトランジスタ9、5aの閾値電圧の変動に対する周波数の感度である。ΔVthn,1とΔVthn,2はnMOSトランジスタ9、5aの閾値電圧のばらつき量を表す。
σΔfn=knσVthn (4)
以上のように、本実施形態の遅延回路10は再構成可能な遅延回路であって、入力信号を入力する入力ノードと、出力信号を出力する出力ノードと、第1の反転回路と、第2の反転回路とを備える。第1の反転回路は、入力信号に基づきオンしたときに電源電位を出力ノードに接続するプルアップ回路2と、入力信号に基づきオンしたときにグランド電位を出力ノードに接続するプルダウン回路3との直列回路を含む。第2の反転回路は、入力信号に基づきオンしたときに電源電位を出力ノードに接続するプルアップ回路4と、入力信号に基づきオンしたときにグランド電位を出力ノードに接続するプルダウン回路5との直列回路を含む。さらに、遅延回路10は、第1の反転回路のプルアップ回路2と電源電位との間に直列に接続されたパストランジスタ6と、第1の反転回路のプルダウン回路3とグランド電位との間に直列に接続されたパストランジスタ7を備える。さらに、遅延回路10は、入力ノードと第2の反転回路のプルアップ回路4の入力との間に直列に接続されたパストランジスタ8と、入力ノードと第2の反転回路のプルダウン回路5の入力との間に直列に接続されたパストランジスタ9と、を備える。パストランジスタ6〜9のゲートに印加する制御信号C1〜C4の組み合わせにより、遅延回路10の遅延特性が変更される。
本実施形態では、遅延回路10の別の構成を示す。
fn, 2=fn, 20+kn,2ΔVthn,2+α (6)
ここで,fn,10 とfn,20 はばらつきがないときのシミュレーションにおける予測値であり、αは非均質なインバータ段以外のすべてのインバータ段の変動量の総和である。段数が充分長い場合、各段のランダムばらつきは平均化され、αを一定と仮定することができる。係数kn,1とkn,2は各パストランジスタの閾値電圧の変動に対する周波数の感度である。ΔVthn,1 とΔVthn,2 は各パスゲートの閾値電圧のばらつき量を表す。kn,1 = kn,2 = kn を考慮すると,式(5)と(6)の差より,周波数の差とパストランジスタ同士の閾値電圧差の間に次の関係が得られる。
Δfn=knΔVthn (7)
σΔfn=knσΔVthn (8)
σΔVthn=σΔVthn/(√2) (9)
本実施形態では、遅延回路のさらに別の構成を示す。
上記各実施形態における遅延回路で構成された遅延モニタ回路を用いて集積回路(半導体チップ)内の回路素子の特性のばらつきを測定する装置について説明する。
(第2のステップ)ばらつき判定装置500は、遅延モニタ回路100の発振周波数を測定する。
(第3のステップ)第1のステップと第2のステップとを、特定の段を順次変更(走査)しながら繰り返す。
(第4のステップ)第3のステップにより得られた測定結果に基づき、集積回路200が形成されるチップ内の回路素子の特性のばらつきを測定する。
(第2のステップ)それらの制御信号を印加した状態で、遅延モニタ回路100の発振周波数を測定する。
(第3のステップ)第2のステップにより得られた測定結果に基づき、集積回路200が形成されるチップ間の回路素子の特性のばらつきを測定する。
(第1のステップ)ばらつき測定装置500は、特定の段の遅延回路の構成と、その特定の段以外の段の遅延回路の構成とが異なるように各段において制御信号を設定し、各パストランジスタ6〜9、21、23に印加する。
(第2のステップ)それらの制御信号を印加した状態で、遅延モニタ回路100の発振周波数を測定する。
(第3のステップ)第1のステップと第2のステップとを、特定の段を順次変更しながら繰り返す。
(第4のステップ)第3のステップにより得られた測定結果に基づき、集積回路が形成されるチップ内の回路素子の特性のばらつきを測定する。
(第5のステップ)特定の段について、pMOSパストランジスタ8をオンし、pMOSパストランジスタ21をオフして遅延モニタ回路100の発振周波数を測定する。
(第6のステップ)特定の段において、pMOSパストランジスタ8をオフし、pMOSパストランジスタ21をオンして遅延モニタ回路100の発振周波数を測定する。
(第7のステップ)第5のステップの測定結果と第6のステップの測定結果の差分を計算する。
(第1のステップ)ばらつき測定装置500は、特定の段の遅延回路の構成と、その特定の段以外の段の遅延回路の構成とが異なるように各段において制御信号を設定し、各パストランジスタ6〜9、21、23に印加する。
(第2のステップ)それらの制御信号を印加した状態で、遅延モニタ回路の出力を測定する。
(第3のステップ)特定の段を順次変更しながら第1のステップと第2のステップとを繰り返す。
(第4のステップ)第3のステップにより得られた測定結果に基づき、集積回路が形成されるチップ内の回路素子の特性のばらつきを測定する。
(第5のステップ)特定の段について、nMOSパストランジスタ9をオンし、nMOSパストランジスタ23をオフして遅延モニタ回路100の発振周波数を測定する。
(第6のステップ)特定の段において、nMOSパストランジスタ9をオフし、nMOSパストランジスタ23をオンして遅延モニタ回路100の発振周波数を測定する。
(第7のステップ)第5のステップの測定結果と第6のステップの測定結果の差分を計算する。
本実施形態では、半導体チップ(集積回路)においてトランジスタ特性のばらつきの測定結果を用いてばらつきを自動補正する回路を説明する。図9に、トランジスタ特性のばらつきを自動補正する、ばらつき補正回路の構成を示す。
図9に示すばらつき補正回路150は、パルス発生器61と、遅延モニタ回路100と、比較回路63と、制御回路65と、レジスタ67a、67bと、DAコンバータ69a、69bとを含む。ばらつき補正回路150は、集積回路内に形成され、集積回路を構成するpMOSトランジスタ71及びnMOSトランジスタ72の特性のばらつきを補正する。
以下、ばらつき補正回路150によるばらつき補正動作について説明する。なお、以下では、一例として、集積回路の動作中、常時、チップ間ばらつきの自動補正を行う場合の動作を説明する。
(1)所定期間毎
所定期間毎に必要な基板電圧を求め、その値をレジスタ67a、67bに保持する。所定の間隔としては、1月、1年等任意の時間間隔を設定できる。
(2)動作環境の変動が予測された時
集積回路の動作中において動作環境(温度、電圧等)の変動を予測し、変動する可能性のある場合に、トランジスタ特性の補正に必要な基板電圧を求め、その値をレジスタ67a、67bに保持する。そして、DAコンバータ69a、69bは、レジスタ67a、67bの値に基づき動作させる。
(3)電源投入時
集積回路の電源投入時に、トランジスタ特性の補正に必要な基板電圧を求め、その値をレジスタ67a、67bに保持する。それ以降は、電源投入時に更新されたレジスタ67a、67bの値に基づきDAコンバータ69a、69bを動作させる。
(4)製品テスト時
集積回路の製造後のテスト時に、トランジスタ特性の補正に必要な基板電圧を求め、その値をレジスタ67a、67bに保持しておく。それ以降は、レジスタ67a、67bの値に基づきDAコンバータ69a、69bを動作させる。
以上のように本実施形態のばらつき補正回路150は、集積回路におけるトランジスタ(回路素子)の特性のばらつきを補正するばらつき補正回路であって、遅延モニタ回路(100)と、遅延モニタ回路で測定された信号伝搬遅延に基づきトランジスタの特性のばらつきを補正する補正回路(63、65、67a−67b、69a−69b)とを備える。このばらつき補正回路によれば、集積回路を構成するトランジスタの特性ばらつきを自動で補正することができる。
実施の形態1〜4で示した遅延回路では、第1の反転論理ゲートにおいて、プルアップ回路2をpMOSパストランジスタ6の低圧側に配置し、プルダウン回路3をnMOSパストランジスタ7の高圧側に配置していた。これに対して、本実施形態の遅延回路では、図13に示すように、第1の反転論理ゲートにおいて、プルアップ回路2をpMOSパストランジスタ6の高圧側に配置し、プルダウン回路3をnMOSパストランジスタ7の低圧側に配置している。
Claims (17)
- 集積回路内の信号伝搬時間の遅延を測定する遅延モニタ回路に含まれる再構成可能な遅延回路であって、
入力信号を入力する入力ノードと、
出力信号を出力する出力ノードと、
前記入力信号に基づきオンしたときに電源電位を出力ノードに接続するプルアップ回路と、前記入力信号に基づきオンしたときにグランド電位を前記出力ノードに接続するプルダウン回路との直列回路を含む第1の反転回路と、
前記入力信号に基づきオンしたときに電源電位を出力ノードに接続するプルアップ回路と、前記入力信号に基づきオンしたときにグランド電位を前記出力ノードに接続するプルダウン回路との直列回路を含む第2の反転回路と、
前記電源電位と前記出力ノードの間において、前記第1の反転回路のプルアップ回路と直列に接続された第1のパストランジスタと、
前記グランド電位と前記出力ノードの間において、前記第1の反転回路のプルダウン回路とに直列に接続された第2のパストランジスタと、
前記入力ノードと前記第2の反転回路のプルアップ回路の入力との間に直列に接続された第3のパストランジスタと、
前記入力ノードと前記第2の反転回路のプルダウン回路の入力との間に直列に接続された第4のパストランジスタと、を備え、
前記第1ないし第4のパストランジスタのゲートに印加する制御信号の組み合わせにより遅延特性が変更される、
ことを特徴とする遅延回路。 - 前記第3のパストランジスタに並列に少なくとも第5のパストランジスタがさらに接続され、前記第4のパストランジスタに並列に少なくとも第6のパストランジスタがさらに接続された、ことを特徴とする請求項1記載の遅延回路。
- 前記第2の反転回路のプルアップ回路と前記電源電位との間に接続された第7のパストランジスタと、
前記第2の反転回路のプルダウン回路と前記グランド電位との間に接続された第8のパストランジスタと、
をさらに備えたことを特徴とする請求項1または2記載の遅延回路。 - 前記第2の反転回路のプルアップ回路の制御入力と前記電源電位との間に接続された第7のパストランジスタと、
前記第2の反転回路のプルダウン回路の制御入力と前記グランド電位との間に接続された第8のパストランジスタと、
をさらに備えたことを特徴とする請求項1または2記載の遅延回路。 - 前記制御信号の組み合わせは、
前記第1及び第2のパストランジスタをオンにし、前記第3及び第4のパストランジスタをオフにするための制御信号の組み合わせと、
前記第1及び第4のパストランジスタをオンにし、前記第2及び第3のパストランジスタをオフにするための制御信号の組み合わせと、
前記第2及び第3のパストランジスタをオンにし、前記第1及び第4のパストランジスタをオフにするための制御信号の組み合わせと、を含む
ことを特徴とする請求項1ないし4のいずれかに記載の遅延回路。 - 前記第1のパストランジスタは、前記電源電位と前記第1の反転回路のプルアップ回路との間に直列に接続され、前記第2のパストランジスタは、前記グランド電位と前記第1の反転回路のプルダウン回路との間に直列に接続されている、ことを特徴とする請求項1ないし5のいずれかに記載の遅延回路。
- 前記第1のパストランジスタは、前記第1の反転回路のプルアップ回路と前記出力ノードとの間に直列に接続され、前記第2のパストランジスタは、前記出力ノードと前記第1の反転回路のプルダウン回路との間に直列に接続されている、ことを特徴とする請求項1ないし5のいずれかに記載の遅延回路。
- 前記プルアップ回路及び前記第3のパストランジスタはpMOSトランジスタで構成され、前記プルダウン回路及び前記第4のパストランジスタはnMOSトランジスタで構成されたことを特徴とする請求項1ないし7のいずれかに記載の遅延回路。
- 集積回路内の信号伝搬時間の遅延を測定する回路であって、
請求項1ないし8のいずれかに記載の遅延回路を複数段直列に接続した回路を含む、ことを特徴とする遅延モニタ回路。 - 最終段の遅延回路の出力が第1段目の遅延回路の入力に帰還される、ことを特徴とする請求項9記載の遅延モニタ回路。
- 集積回路における回路素子の特性のばらつきを補正するばらつき補正回路であって、
請求項9または10に記載の遅延モニタ回路と、
前記遅延モニタ回路で測定された信号伝搬遅延に基づき前記回路素子の特性のばらつきを補正する補正回路と
を備えた、ばらつき補正回路。 - 前記回路素子はトランジスタであって、前記補正回路は、前記測定された信号伝搬遅延に基づき前記トランジスタの基板電圧を変化させることにより、前記トランジスタの特性を補正する、請求項11記載のばらつき補正回路。
- 遅延モニタ回路を用いた、集積回路内の回路素子の特性のばらつき測定方法であって、
前記遅延モニタ回路は請求項1ないし8のいずれかに記載の遅延回路を複数段直列に接続した回路を含み、
前記測定方法は、
特定の段の遅延回路の構成と、その特定の段以外の段の遅延回路の構成とが異なるように各段において制御信号を設定し、前記パストランジスタに印加する第1のステップと、
前記制御信号を印加した状態で、前記遅延モニタ回路の出力を測定する第2のステップと、
前記特定の段を順次変更しながら前記第1のステップと第2のステップとを繰り返す第3のステップと、
前記第3のステップにより得られた測定結果に基づき、前記集積回路が形成されるチップ内の回路素子の特性のばらつきを測定する第4のステップと、を含む、
測定方法。 - 遅延モニタ回路を用いた、集積回路が形成される半導体チップ間の回路素子の特性のばらつき測定方法であって、
前記遅延モニタ回路は請求項1ないし8のいずれかに記載の遅延回路を複数段直列に接続した回路を含み、
前記測定方法は、
全ての段の遅延回路の構成が同じになるように各段において制御信号を設定し、前記パストランジスタに印加する第1のステップと、
前記制御信号を印加した状態で、前記遅延モニタ回路の出力を測定する第2のステップと、
前記第2のステップにより得られた測定結果に基づき、前記集積回路が形成されるチップ間の回路素子の特性のばらつきを測定する第3のステップと、を含む、
測定方法。 - 遅延モニタ回路を用いた、集積回路内の回路素子の特性のばらつき測定方法であって、
前記遅延モニタ回路は請求項2に記載の遅延回路を複数段直列に接続した回路を含み、
前記測定方法は、
特定の段の遅延回路の構成と、その特定の段以外の段の遅延回路の構成とが異なるように各段において制御信号を設定し、前記パストランジスタに印加する第1のステップと、
前記制御信号を印加した状態で、前記遅延モニタ回路の出力を測定する第2のステップと、
前記特定の段を順次変更しながら前記第1のステップと第2のステップとを繰り返す第3のステップと、
前記第3のステップにより得られた測定結果に基づき、前記集積回路が形成されるチップ内の回路素子の特性のばらつきを測定する第4のステップと、を含み、
前記第2のステップは、
前記特定の段について、前記第3のパストランジスタをオンし、前記第5のパストランジスタをオフして前記遅延モニタ回路の出力を測定する第5のステップと、
前記特定の段において、前記第3のパストランジスタをオフし、前記第5のパストランジスタをオンして前記遅延モニタ回路の出力を測定する第6のステップと、
前記第5のステップの測定結果と前記第6のステップの測定結果の差分を計算する第7のステップと、を含む、
測定方法。 - 遅延モニタ回路を用いた、集積回路内の回路素子の特性のばらつき測定方法であって、
前記遅延モニタ回路は請求項2に記載の遅延回路を複数段直列に接続した回路を含み、
前記測定方法は、
特定の段の遅延回路の構成と、その特定の段以外の段の遅延回路の構成とが異なるように各段において制御信号を設定し、前記パストランジスタに印加する第1のステップと、
前記制御信号を印加した状態で、前記遅延モニタ回路の出力を測定する第2のステップと、
前記特定の段を順次変更しながら前記第1のステップと第2のステップとを繰り返す第3のステップと、
前記第3のステップにより得られた測定結果に基づき、前記集積回路が形成されるチップ内の回路素子の特性のばらつきを測定する第4のステップと、を含み、
前記第2のステップは、
前記特定の段について、前記第4のパストランジスタをオンし、前記第6のパストランジスタをオフして前記遅延モニタ回路の出力を測定する第5のステップと、
前記特定の段において、前記第4のパストランジスタをオフし、前記第6のパストランジスタをオンして前記遅延モニタ回路の出力を測定する第6のステップと、
前記第5のステップの測定結果と前記第6のステップの測定結果の差分を計算するステップと、を含む、
測定方法。 - 請求項13ないし16のいずれかに記載の測定方法を用いて集積回路内の回路素子の特性のばらつきを測定するステップと、
前記測定したばらつきに基づき前記回路素子の特性を補正するステップとを備えた
ばらつき補正方法。
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