KR20090129257A - 지연시간과 듀티비를 조절할 수 있는 지연소자 및 상기지연소자들을 구비하는 반도체 장치 - Google Patents

지연시간과 듀티비를 조절할 수 있는 지연소자 및 상기지연소자들을 구비하는 반도체 장치 Download PDF

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KR20090129257A
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김종선
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삼성전자주식회사
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation

Abstract

지연시간과 듀티비를 조절할 수 있는 지연소자 및 상기 지연소자들을 구비하는 반도체 장치가 개시된다. 본 발명에 따른 반도체 장치는, 직렬로 연결되고, 앞단에 위치하는 버퍼의 출력을 입력신호로써 수신하고 상기 입력신호를 버퍼링하여 뒷단에 위치하는 버퍼로 출력신호로써 출력하는 복수개의 버퍼들을 구비한다. 상기 각각의 버퍼는 피드백 제어부와 지연부를 구비한다. 피드백 제어부는 상기 출력신호에 기초하여, 상기 입력신호의 지연시간과 듀티비를 제어한다. 지연부는 상기 피드백 제어부의 제어에 응답하여, 상기 입력신호의 지연시간과 듀티비를 조절하여, 상기 출력신호를 생성한다.

Description

지연시간과 듀티비를 조절할 수 있는 지연소자 및 상기 지연소자들을 구비하는 반도체 장치{Delay element adjusting delay time and duty ratio and semiconductor device including the delay elements}
본 발명은 다수개의 지연소자 또는 버퍼를 구비하는 반도체 장치에 관한 것으로써, 피드백 경로를 이용하여 지연시간과 듀티비를 조절할 수 있는 지연소자 또는 버퍼를 다수개 구비하는 반도체 장치에 관한 것이다.
일반적인 지연소자는 입력신호를 소정의 지연시간만큼 지연시켜서 출력신호로써 출력하는 역할을 한다. 일반적인 지연소자는 인버터를 기본으로 하여 저항과 캐패시터를 추가로 구비하고, 저항과 캐패시터의 값을 변화시킨다. 그에 따라 RC 시정수(time constant)의 값을 변화시켜서 지연시간을 가변시킨다.
그런데, 일반적인 지연소자는 저항과 캐패시터를 이용하여 지연시간을 조절하기 때문에, 지연소자의 면적이 커지고 많은 전력을 소모하는 문제가 있다. 또한, 저항과 캐패시터의 값이 커질수록 출력신호의 왜곡(distortion)이 커지는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 피드백 경로를 이용하여 지연시간과 듀티비를 조절할 수 있는 지연소자 또는 버퍼를 다수개 구비하는 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 피드백 경로를 이용하여 지연시간과 듀티비를 조절할 수 있는 지연소자 또는 버퍼를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 직렬로 연결되고, 앞단에 위치하는 버퍼의 출력을 입력신호로써 수신하고 상기 입력신호를 버퍼링하여 뒷단에 위치하는 버퍼로 출력신호로써 출력하는 복수개의 버퍼들을 구비한다. 상기 각각의 버퍼는 피드백 제어부와 지연부를 구비한다. 피드백 제어부는 상기 출력신호에 기초하여, 상기 입력신호의 지연시간과 듀티비를 제어한다. 지연부는 상기 피드백 제어부의 제어에 응답하여, 상기 입력신호의 지연시간과 듀티비를 조절하여, 상기 출력신호를 생성한다.
각각의 버퍼는, 상기 피드백 제어부를 선택적으로 인에이블 하는 피드백 인에이블 유닛을 더 구비할 수 있다.
피드백 제어부는 상기 지연부의 입출력 특성이 히스테리시스 특성이 되도록 제어할 수 있다.
피드백 제어부는, 상기 입력신호의 상승 에지의 지연시간을 제어하는 제1피드백 제어부; 및 상기 입력신호의 하강 에지의 지연시간을 제어하는 제2피드백 제 어부를 구비할 수 있다. 피드백 인에이블 유닛은, 상기 제1피드백 제어부를 선택적으로 인에이블 하는 제1피드백 인에이블 유닛; 및 상기 제2피드백 제어부를 선택적으로 인에이블 하는 제2피드백 인에이블 유닛을 구비할 수 있다.
상술한 바와 같이 본 발명에 따른 반도체 장치는, 피드백 경로를 이용하여 지연시간과 듀티비를 조절하기 때문에, 작은 면적을 차지하는 장점이 있다.
또한, 본 발명에 따른 반도체 장치는, 지연시간과 듀티비를 조절하는 피드백 경로를 선택적으로 인에이블할 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 복수개의 버퍼들 또는 지연 소자들을 구비하는 버퍼 체인을 나타내는 도면이다.
도 1을 참조하면, 버퍼 체인(100)은 직렬로 연결되는 다수의 버퍼들(INV1~INVn)을 구비한다. 버퍼(INV1~INVn)는 지연 소자일 수 있다. 각각의 버퍼(예를 들어, INV2)는 앞단에 위치하는 버퍼(INV1)의 출력을 입력신호로써 수신하 고, 수신된 입력신호를 버퍼링하여 뒷단에 위치하는 버퍼(미도시)로 출력신호로써 출력한다. 또는, 각각의 지연 소자 예를 들어, INV2)는 앞단에 위치하는 지연소자(INV1)로부터 수신된 입력신호를 지연시켜서 출력신호로써 출력한다. 도 1에 도시된 버퍼 체인(100)은 지연 고정 루프(Delay Locked Loop ; DLL), 위상 고정 루프(Phase Locked Loop ; PLL) 또는 클럭 데이터 복원 회로(Clock and Data Recovery Circuit ; CDR)에 포함될 수 있다.
도 2는 본 발명의 제1실시예에 따른 버퍼를 나타내는 블록도이다. 도 2의 버퍼는 도 1에 도시된 복수개의 버퍼들 중의 하나일 수 있다.
도 3은 도 2의 버퍼의 입력신호와 출력신호의 타이밍도이다.
본 발명의 제1실시예에 따른 버퍼(200)는 피드백 제어부(230) 및 지연부(210)를 구비한다. 피드백 제어부(230)는 지연부(210)의 출력신호(OUT)에 기초하여, 입력신호(IN)의 지연시간과 듀티비를 제어하는 피드백 제어신호(CTRLN, CTRLP)를 생성한다. 지연부(210)는 피드백 제어부(230)의 피드백 제어신호(CTRLN, CTRLP)에 응답하여, 입력신호(IN)의 지연시간과 듀티비를 조절한다. 그에 따라, 조절된 지연시간과 듀티비를 가지는 출력신호(OUT)를 생성한다. 생성된 출력신호(OUT)는 피드백 제어부(230)로 공급되어, 피드백 제어신호(CTRLN, CTRLP)를 생성하는 데 이용된다. 본 발명의 제1실시예에 따른 버퍼(200)에서는, 출력신호(OUT)가 입력신호(IN)의 지연시간과 듀티비를 조절하기 위하여 피드백된다. 즉, 도 2의 버퍼(200)는 피드백 경로를 가진다. 피드백 제어부(230)는 입력신호(IN)의 상승 에지와 하강 에지를 뒤로 미는 것에 의하여, 입력신호(IN)의 지연시간과 듀티비를 조절할 수 있 다.
본 발명의 제1실시예에 따른 버퍼(200)는 피드백 인에이블 유닛(250)을 더 구비할 수 있다. 피드백 인에이블 유닛(250)은 피드백 제어부(230)가 형성하는 피드백 경로를 선택적으로 인에이블 한다. 즉, 피드백 인에이블 유닛(250)은 인에이블 신호(ENN, ENP)를 피드백 제어부(230)로 공급하여, 피드백 제어부(230)가 입력신호(IN)의 지연시간과 듀티비를 조절하는 동작을 수행하거나 또는 수행하지 않도록 한다. 피드백 인에이블 유닛(250)은 인에이블 신호(ENN, ENP)를 통하여, 입력신호(IN)의 상승 에지와 하강 에지를 개별적으로 제어할 수 있게 한다. 즉, 피드백 제어부(230)가 입력신호(IN)의 상승 에지만 뒤로 밀도록 할 수 있고 입력신호(IN)의 하강 에지만 뒤로 밀도록 할 수 있다. 또는, 입력신호(IN)의 상승 에지와 하강 에지를 모두 뒤로 밀도록 하거나 모두 뒤로 밀지 않도록 할 수 있다.
피드백 제어부(230)는, 입력신호(IN)의 상승 에지의 지연시간과 입력신호(IN)의 하강 에지의 지연시간 중에서 적어도 하나를 제어할 수 있다. 좀 더 설명하면, 피드백 제어부(230)는, 입력신호(IN)의 상승 에지만 지연시킬 수 있고 입력신호(IN)의 하강 에지만 지연시킬 수도 있다. 또한, 입력신호(IN)의 상승 에지와 하강 에지를 모두 지연시킬 수 있고, 입력신호(IN)의 상승 에지와 하강 에지를 모두 지연시키지 않을 수도 있다. 도 3의 두번째 타이밍도를 참조하면, 입력신호(IN)의 상승 에지만 지연되는 경우, 입력신호(IN)의 지연시간이 늘어나고 듀티비는 감소되어 출력신호(OUT1)가 생성된다. 입력신호(IN)의 하강 에지만 지연되는 경우, 입력신호(IN)의 지연시간은 변화되지 않고 입력신호(IN)의 듀티비는 증가되어 출력 신호(OUT2)가 생성된다. 입력신호(IN)의 상승 에지와 하강 에지가 모두 지연되는 경우, 입력신호(IN)의 지연시간은 늘어나고 입력신호(IN)의 듀티비는 변화되지 않은 상태로 출력신호(OUT3)가 생성된다. 입력신호(IN)의 상승 에지와 하강 에지가 모두 지연되지 않는 경우, 입력신호(IN)의 지연시간과 듀티비는 변화되지 않은 상태로 출력신호(OUT4)가 생성된다.
입력신호(IN)의 상승 에지와 하강 에지를 개별적으로 제어하기 위하여, 피드백 제어부(230)는 제1피드백 제어부와 제2피드백 제어부를 구비할 수 있다. 제1피드백 제어부는 입력신호(IN)의 상승 에지의 지연시간을 제어하는 제1제어신호(CTRLN)를 생성하여 제1피드백 경로를 형성하고, 제2피드백 제어부는 입력신호(IN)의 하강 에지의 지연시간을 제어하는 제2제어신호(CTRLP)를 생성하여 제2피드백 경로를 형성한다. 제1피드백 경로와 제2피드백 경로를 개별적으로 인에이블시키기 위하여, 피드백 인에이블 유닛(250)은 제1피드백 인에이블 유닛과 제2피드백 인에이블 유닛을 구비할 수 있다. 제1피드백 인에이블 유닛은 제1피드백 경로를 선택적으로 인에이블 하는 제1인에이블 신호(ENN)를 생성하고, 제2피드백 인에이블 유닛은 제2피드백 경로를 선택적으로 인에이블 하는 제2인에이블 신호(ENP)를 생성한다.
피드백 제어부(230)는 지연부(210)의 입출력 특성이 히스테리시스 특성이 되도록 제어할 수 있다. 피드백 제어부(230)는 입력신호(IN)가 상승하는 구간에서의 지연부(210)의 입출력 특성과 입력신호(IN)가 하강하는 구간에서의 지연부(210)의 입출력 특성 중에 적어도 하나를 변화시킬 수 있다. 즉, 피드백 제어부(230)는 입 력신호(IN)의 상승 구간에서 지연부(210)의 입출력 특성이 히스테리시스 특성을 가지도록 할 수 있고, 입력신호(IN)의 하강 구간에서 지연부(210)의 입출력 특성이 히스테리시스 특성을 가지도록 할 수 있다. 상승 구간과 하강 구간에서 모두 히스테리시스 특성을 가지도록 할 수도 있고, 둘 중 하나의 구간에서만 히스테리시스 특성을 가지도록 할 수도 있다.
도 4(a)와 도 4(b)는 지연부의 히스테리시스 입출력 특성을 설명하기 위한 도면이다.
도 4(a)에서 A곡선은 지연부(210)의 초기 입출력 특성을 나타낸다. A곡선을 참조하면, 입력신호(IN)가 저전압(예를 들어, 0V)과 고전압(예를 들어, VDD) 사이에서 변화하는 경우, 출력신호(OUT)는 중간 전압(예를 들어, VDD/2)의 지점에서 트립 포인트(trip point)를 가진다.
B곡선은 입력신호(IN)의 상승구간에서 지연부(210)의 입출력 특성이 히스테리시스 특성을 가지는 모습을 나타낸다. 이 경우, 트립 포인트는 VH로 높아지고 그에 따라 지연부(210)의 출력신호(OUT)가 하강하는 시점이 늦어진다. 그에 따라, 지연부(210)의 출력신호(OUT)의 하강시점이 지연되어 출력신호(OUT)의 듀티비가 증가하고, 출력신호(OUT)의 상승시점은 변화되지 않으므로 지연시간은 변화되지 않는다.
C곡선은 입력신호(IN)의 하강구간에서 지연부(210)의 입출력 특성이 히스테리시스 특성을 가지는 모습을 나타낸다. 이 경우, 지연부(210)의 출력신호(OUT)가 상승하는 시점이 늦어진다. 그에 따라, 지연부(210)의 출력신호(OUT)의 고 듀티비 는 감소한다
도 4(b)는 피드백제어부(230)의 제어를 통해 지연부(210)가 가질 수 있는 4가지 입출력 특성을 보여준다.
도 4(b)의 A-A에서는 입력이 로우에서 하이로 변할 때와 하이에서 로우로 변할 때의 두 상황이 모두 같은 트립 포인트(예를 들어, Vdd/2)를 갖는 경우가 도시된다.
도 4(b)의 B-C곡선, B-A곡선, A-C곡선은 히스테리시스 특성을 가진다.
도 4(b)의 B-C곡선에서는 입력이 로우에서 하이로 변할때는 트립 포인트가 Vdd/2보다 높은 VH로 올라가는 B곡선을 따르며, 입력이 하이에서 로우로 변할때는 트립 포인트가 Vdd/2보다 낮은 VL로 낮아지는 C 특성을 보인다. 도 4(b)의 B-A곡선에서는 입력이 로우에서 하이로 변할때만 트립 포인트가 VH로 올라가서 B곡선을 따르고, 입력이 하이에서 로우로 변할때는 트립 포인트에 변화가 없이 Vdd/2를 가지는 A곡선을 따른다. 도 4(b)의 A-C곡선에서는 입력이 로우에서 하이로 변할때는 트립 포인트 변화없이 Vdd/2에서 입출력이 반전되어 A곡선을 따르고, 입력이 하이에서 로우로 변할때는 트립 포인트가 낮아져 C 곡선을 따른다.
도 5는 지연부가 히스테리시스 입출력 특성을 가지는 경우의 입력신호와 출력신호의 타이밍도이다.
도 5(a)를 참조하면, 지연부(210)의 입출력 특성이 A곡선의 형태인 경우, 출력신호(OUT1)의 지연시간은 Di이고 듀티비는 Ti/Tc이다. 여기에서, Tc는 신호들(IN, OUT1, OUT2)의 주기이다. 지연부(210)의 입출력 특성이 B곡선의 형태인 경 우, 출력신호(OUT2)의 하강 에지가 뒤로 밀린다. 즉, 출력신호(OUT2)의 지연시간은 Di이고 듀티비는 Tf/Tc이다. 여기에서, Tf는 Ti보다 크다. 그에 따라, B곡선 형태의 입출력 특성을 가지는 지연부(210)로부터 생성되는 출력신호(OUT2)의 지연시간(Di)은 A곡선 형태의 입출력 특성을 가지는 지연부(210)로부터 생성되는 출력신호(OUT1)의 지연시간(Di)과 동일하다. 또한, 출력신호(OUT2)의 듀티비(Tf/Tc)는 출력신호(OUT1)의 듀티비(Ti/Tc)보다 크다.
도 5(b)를 참조하면, 지연부(210)의 입출력 특성이 C곡선의 형태인 경우, 출력신호(OUT3)의 지연시간은 Dr이고 듀티비는 Tr/Tc이다. 여기에서, Tr는 Ti보다 작고, Dr은 Di보다 크다. 즉, 출력신호(OUT3)의 상승 에지가 뒤로 밀린다. 그에 따라, C곡선 형태의 입출력 특성을 가지는 지연부(210)로부터 생성되는 출력신호(OUT3)의 지연시간(Dr)은 A곡선 형태의 입출력 특성을 가지는 지연부(210)로부터 생성되는 출력신호(OUT1)의 지연시간(Di)보다 크다. 또한, 출력신호(OUT3)의 듀티비(Tr/Tc)는 출력신호(OUT1)의 듀티비(Ti/Tc)보다 작다.
지연부(210)는 적어도 하나의 인버터를 구비할 수 있다. 인버터는 입력신호(IN)를 반전시키거나 및/또는 지연시켜서 출력신호(OUT)로써 출력한다.
도 6은 본 발명의 제1실시예에 따른 버퍼를 나타내는 회로도이다.
도 6을 참조하면, 본 발명의 제1실시예에 따른 버퍼에서 지연부(210)의 스택구조의 인버터를 구비한다. 좀 더 설명하면, 지연부(210)는 직렬로 연결되는 제1메인 트랜지스터(P11), 제2메인 트랜지스터(P12), 제3메인 트랜지스터(N11) 및 제4메인 트랜지스터(N12)를 구비할 수 있다. 피드백 제어부(230)는 제1제어 트랜지스 터(P13)와 제2제어 트랜지스터(N13)를 구비할 수 있다. 제1제어 트랜지스터(P13)는 논리 로우 레벨에 대응되는 제1피드백 제어신호(CTRLN)를 제1메인 트랜지스터(P11)와 제2메인 트랜지스터(P12) 사이에 공급한다. 제2제어 트랜지스터(N13)는 논리 하이 레벨에 대응되는 제2피드백 제어신호(CTRLP)를 제3메인 트랜지스터(N11)와 제4메인 트랜지스터(N12) 사이에 공급한다. 피드백 인에이블 유닛(250)은 제1인에이블 트랜지스터(N14)와 제2인에이블 트랜지스터(P14)를 구비한다. 제1인에이블 트랜지스터(N14)는 제1제어신호(CONN)에 따라 턴-온 되어 제1제어 트랜지스터(P13)로 논리 로우 레벨에 대응되는 제1인에이블 신호(ENN)를 공급한다. 제2인에이블 트랜지스터(P14)는 제2제어신호(CONP)에 따라 턴-온 되어 제2제어 트랜지스터(N13)로 논리 하이 레벨에 대응되는 제2인에이블 신호(ENP)를 공급한다.
도 7은 도 6의 버퍼의 출력신호를 나타내는 그래프이다.
이하에서 도 6과 도 7을 참조하여 본 발명의 제1실시예에 따른 버퍼의 동작이 설명된다.
제1제어신호(CONN)가 논리 로우 레벨로 디스에이블 되고 제2제어신호(CONP)가 논리 로우 레벨로 인에이블 되면, 제1인에이블 트랜지스터(N14)는 턴-오프 되고 제2인에이블 트랜지스터(P14)는 턴-온 된다. 그에 따라, 제1제어 트랜지스터(P13)는 접지 전압 레벨에 대응되는 제1인에이블 신호(ENN)를 공급받지 못하기 때문에, 동작하지 않는다. 반면에, 제2제어 트랜지스터(N13)는 전원 전압 레벨에 대응되는 제2인에이블 신호(ENP)를 공급받기 때문에, 제3메인 트랜지스터(N11)와 제4메인 트랜지스터(N12) 사이로 전원 전압 레벨에 대응되는 제2피드백 제어신호(CTRLP)를 공 급한다. 그에 따라, 입력신호(IN)가 로우 레벨에서 하이 레벨로 변경된 경우에, 출력신호(OUT)는 일정 시간 동안에 하이 레벨로 유지된다. 반면에, 입력신호(IN)가 로우 레벨에서 하이 레벨로 변경된 경우에는, 출력신호(OUT)는 제2인에이블 신호(ENP)에 의하여 영향받지 않는다. 즉, 도 7의 두 번째 곡선처럼, 출력신호(OUT)의 하강 에지가 뒤로 밀리고 상승 에지는 뒤로 밀리지 않으므로, 출력신호(OUT)의 듀티비가 증가하고 출력신호(OUT)의 지연시간은 변하지 않는다.
제1제어신호(CONN)가 논리 하이 레벨로 인에이블 되고 제2제어신호(CONP)가 논리 하이 레벨로 디스에이블 되면, 제1인에이블 트랜지스터(N14)는 턴-온 되고 제2인에이블 트랜지스터(P14)는 턴-오프 된다. 그에 따라, 제1제어 트랜지스터(P13)는 접지 전압 레벨에 대응되는 제1인에이블 신호(ENN)를 공급받기 때문에, 제1메인 트랜지스터(P11)와 제2메인 트랜지스터(P12) 사이로 접지 전압 레벨에 대응되는 제1피드백 제어신호(CTRLN)를 공급한다. 반면에, 제2제어 트랜지스터(N13)는 전원 전압 레벨에 대응되는 제2인에이블 신호(ENP)를 공급받지 못하기 때문에, 동작하지 않는다. 그에 따라, 입력신호(IN)가 하이 레벨에서 로우 레벨로 변경된 경우에, 출력신호(OUT)는 일정 시간 동안에 로우 레벨로 유지된다. 반면에, 입력신호(IN)가 하이 레벨에서 로우 레벨로 변경된 경우에는, 출력신호(OUT)는 제1인에이블 신호(ENN)에 의하여 영향받지 않는다. 즉, 도 7의 세 번째 곡선처럼, 출력신호(OUT)의 상승 에지가 뒤로 밀리고 하강 에지는 뒤로 밀리지 않으므로, 출력신호(OUT)의 지연시간은 증가하고 출력신호(OUT)의 듀티비는 작아진다.
제1제어신호(CONN)가 논리 하이 레벨로 인에이블 되고 제2제어신호(CONP)가 논리 로우 레벨로 인에이블 되면, 도 7의 네 번째 곡선처럼, 출력신호(OUT)의 상승 에지와 하강 에지가 뒤로 밀리므로, 출력신호(OUT)의 지연시간은 증가하고 듀티비는 변하지 않는다.
제1제어신호(CONN)가 논리 로우 레벨로 디스에이블 되고 제2제어신호(CONP)가 논리 하이 레벨로 디스에이블 되면, 도 7의 첫 번째 곡선처럼, 출력신호(OUT)의 상승 에지와 하강 에지가 변하지 않으므로, 출력신호(OUT)의 지연시간과 듀티비는 변하지 않는다.
제1제어 트랜지스터(P13)와 제2제어 트랜지스터(N13)의 크기(strength)는, 제1 내지 제4메인 트랜지스터(P11, P12, N11, N12)의 크기보다 작을 수 있다.
도 8은 본 발명의 제2실시예에 따른 버퍼를 나타내는 블록도이다. 도 8의 버퍼는 도 1에 도시된 복수개의 버퍼들 중의 하나일 수 있다.
도 8을 참조하면, 본 발명의 제2실시예에 따른 버퍼는 지연부(810), 피드백 제어부(830), 및 피드백 인에이블 유닛(850)을 구비한다.
지연부(810)는 캐스케이드(cascade) 구조의 인버터들(812, 814)을 구비할 수 있다. 피드백 제어부(830)는 제1피드백 제어부(832)와 제2피드백 제어부(834)를 구비한다. 피드백 인에이블 유닛(850)은 제1피드백 인에이블 유닛(852)과 제2피드백 인에이블 유닛(854)을 구비한다.
제1피드백 제어부(832)는 출력신호(OUT)에 응답하여 제1피드백 제어신호(CTRLN)를 제1피드백 인에이블 유닛(852)로 공급한다. 제2피드백 제어부(834)는 출력신호(OUT)에 응답하여 제2피드백 제어신호(CTRLP)를 제2피드백 인에이블 유 닛(854)로 공급한다.
도 9는 본 발명의 제2실시예에 따른 버퍼를 나타내는 회로도이다.
도 9를 참조하면, 지연부(810)의 제1인버터(812)는 직렬로 연결되는 제1메인 트랜지스터(P21)와 제2메인 트랜지스터(N21)를 구비하고, 제2인버터(814)는 직렬로 연결되는 제3메인 트랜지스터(P22)와 제4메인 트랜지스터(N22)를 구비한다.
제1피드백 제어부(832)는 제1제어 트랜지스터(P23)를 포함할 수 있고, 제2피드백 제어부(834)는 제2제어 트랜지스터(N23)를 포함할 수 있다. 제1피드백 인에이블 유닛(852)은 제1인에이블 트랜지스터(P24)를 포함할 수 있고, 제2피드백 인에이블 유닛(854)은 제2인에이블 트랜지스터(N24)를 포함할 수 있다.
제1제어 트랜지스터(P23)는 제2인버터(814)의 출력(OUT)에 따라 턴-온 되어, 논리 하이 레벨에 대응되는 제1피드백 제어신호(CTRLP)를 제1인에이블 트랜지스터(P24)로 공급한다. 제2제어 트랜지스터(N23)는 제2인버터(814)의 출력(OUT)에 따라 턴-온 되어, 논리 로우 레벨에 대응되는 제2피드백 제어신호(CTRLN)를 제2인에이블 트랜지스터(N24)로 공급한다.제1인에이블 트랜지스터(P24)는 제1제어신호(CONP)에 따라 턴-온 되어 제1제어 트랜지스터(P23)와 OUTX 노드를 연결한다. 제2인에이블 트랜지스터(N24)는 제2제어신호(CONN)에 따라 턴-온 되어 제2제어 트랜지스터(N23)와 OUTX 노드를 연결한다.
도 10은 도 9의 버퍼의 출력신호를 나타내는 그래프이다.
제2제어신호(CONN)가 논리 하이 레벨로 인에이블 되고 제1제어신호(CONP)가 논리 하이 레벨로 디스에이블 되면, 도 9의 두 번째 곡선처럼, 출력신호(OUT)의 하 강 에지가 뒤로 밀리고 상승 에지는 뒤로 밀리지 않으므로, 출력신호(OUT)의 듀티비가 증가하고 출력신호(OUT)의 지연시간은 변하지 않는다. 제2제어신호(CONN)가 논리 로우 레벨로 디스에이블 되고 제1제어신호(CONP)가 논리 로우 레벨로 인에이블 되면, 도 9의 세 번째 곡선처럼, 출력신호(OUT)의 상승 에지가 뒤로 밀리고 하강 에지는 뒤로 밀리지 않으므로, 출력신호(OUT)의 지연시간은 증가하고 출력신호(OUT)의 듀티비는 감소한다. 제1제어신호(CONN)가 논리 하이 레벨로 인에이블 되고 제2제어신호(CONP)가 논리 로우 레벨로 인에이블 되면, 도 9의 네 번째 곡선처럼, 출력신호(OUT)의 상승 에지와 하강 에지가 뒤로 밀리므로, 출력신호(OUT)의 지연시간은 증가하고 듀티비는 변하지 않는다. 제1제어신호(CONN)가 논리 로우 레벨로 디스에이블 되고 제2제어신호(CONP)가 논리 하이 레벨로 디스에이블 되면, 도 9의 첫 번째 곡선처럼, 출력신호(OUT)의 상승 에지와 하강 에지가 변하지 않으므로, 출력신호(OUT)의 지연시간과 듀티비는 변하지 않는다.
도 10은 본 발명에 따른 버퍼 또는 지연수단이 이용되는 예를 나타내는 도면이다.
본 발명에 따른 버퍼 또는 지연 수단은 도 1에 도시된 것과 같은 버퍼 체인(100)을 형성하여, 지연 고정 루프(Delay Locked Loop ; DLL), 위상 고정 루프(Phase Locked Loop ; PLL) 또는 클럭 데이터 복원 회로(Clock and Data Recovery Circuit ; CDR)에 포함될 수 있다.
도 10을 참조하면, 클럭이 A노드, B노드와 C노드를 통하여 전달되는 동안에, 클럭의 듀티 비는 변한다. 즉, A노드, B노드와 C노드에서의 클럭의 듀티 비는 다를 수 있다. 이러한 문제를 해결하기 위하여, 버퍼 체인들(1010, 1020, 1030, 1040)에 본 발명에 따른 버퍼들을 포함시킨다. 이 경우, 본 발명에 따른 버퍼들의 지연시간과 듀티비를 제어할 수 있기 때문에, A노드, B노드와 C노드에서의 클럭의 듀티비를 일정하게 유지할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 복수개의 버퍼들 또는 지연 소자들을 구비하는 버퍼 체인을 나타내는 도면이다.
도 2는 본 발명의 제1실시예에 따른 버퍼를 나타내는 블록도이다.
도 3은 도 2의 버퍼의 입력신호와 출력신호의 타이밍도이다.
도 4는 지연부의 히스테리시스 입출력 특성을 설명하기 위한 도면이다.
도 5는 지연부가 히스테리시스 입출력 특성을 가지는 경우의 입력신호와 출력신호의 타이밍도이다.
도 6은 본 발명의 제1실시예에 따른 버퍼를 나타내는 회로도이다.
도 7은 도 6의 버퍼의 출력신호를 나타내는 그래프이다.
도 8은 본 발명의 제2실시예에 따른 버퍼를 나타내는 블록도이다.
도 9는 본 발명의 제2실시예에 따른 버퍼를 나타내는 회로도이다.
도 10은 도 9의 버퍼의 출력신호를 나타내는 그래프이다.
도 11은 본 발명에 따른 버퍼 또는 지연수단이 이용되는 예를 나타내는 도면이다.

Claims (24)

  1. 직렬로 연결되고, 앞단에 위치하는 버퍼의 출력을 입력신호로써 수신하고, 상기 입력신호를 버퍼링하여 뒷단에 위치하는 버퍼로 출력신호로써 출력하는 복수개의 버퍼들을 구비하며,
    상기 각각의 버퍼는,
    상기 출력신호에 기초하여, 상기 입력신호의 지연시간과 듀티비를 제어하는 피드백 제어부; 및
    상기 피드백 제어부의 제어에 응답하여, 상기 입력신호의 지연시간과 듀티비를 조절하여, 상기 출력신호를 생성하는 지연부를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 각각의 버퍼는,
    상기 피드백 제어부를 선택적으로 인에이블 하는 피드백 인에이블 유닛을 더 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 피드백 제어부는,
    상기 지연부의 입출력 특성이 히스테리시스 특성이 되도록 제어하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 피드백 제어부는,
    상기 입력신호가 상승하는 구간에서의 상기 지연부의 입출력 특성과 상기 입력신호가 하강하는 구간에서의 상기 지연부의 입출력 특성 중에 적어도 하나를 변화시키는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 피드백 제어부는,
    상기 입력신호의 상승 에지의 지연시간을 제어하는 제1피드백 제어부; 및
    상기 입력신호의 하강 에지의 지연시간을 제어하는 제2피드백 제어부를 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 피드백 제어부는,
    상기 제1피드백 제어부를 선택적으로 인에이블 하는 제1피드백 인에이블 유닛; 및
    상기 제2피드백 제어부를 선택적으로 인에이블 하는 제2피드백 인에이블 유닛을 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 지연부는,
    상기 입력신호를 반전시키거나 및/또는 지연시켜서 출력신호로써 출력하는 적어도 하나의 인버터를 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 인버터는,
    스택(stack) 구조를 가지는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 인버터는,
    직렬로 연결되는 제1메인 트랜지스터, 제2메인 트랜지스터, 제3메인 트랜지스터 및 제4메인 트랜지스터를 구비하고,
    상기 피드백 제어부는, 상기 출력신호에 기초하여, 상기 입력신호의 지연시간과 듀티비를 제어하는 피드백 제어신호를 상기 제1메인 트랜지스터와 제2메인 트랜지스터 사이에 공급하거나 또는 상기 제3메인 트랜지스터와 제4메인 트랜지스터 사이에 공급하는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 상기 피드백 제어부는,
    상기 출력신호에 따라 턴-온 되어, 논리 로우 레벨에 대응되는 피드백 제어신호를 상기 제1메인 트랜지스터와 제2메인 트랜지스터 사이에 공급하는 제1제어 트랜지스터; 및
    상기 출력신호에 따라 턴-온 되어, 논리 하이 레벨에 대응되는 피드백 제어신호를 상기 제3메인 트랜지스터와 제4메인 트랜지스터 사이에 공급하는 제2제어 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서, 상기 제1제어 트랜지스터와 상기 제2제어 트랜지스터의 크 기(strength)는,
    상기 제1 내지 제4메인 트랜지스터의 크기보다 작은 것을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서, 상기 반도체 장치는,
    상기 피드백 제어부를 선택적으로 인에이블 하는 피드백 인에이블 유닛을 더 구비하고,
    상기 피드백 인에이블 유닛은,
    제1제어신호에 따라 턴-온 되어 상기 제1제어 트랜지스터로 논리 로우 레벨에 대응되는 제1인에이블 신호를 공급하는 제1인에이블 트랜지스터; 및
    제2제어신호에 따라 턴-온 되어 상기 제2제어 트랜지스터로 논리 하이 레벨에 대응되는 제2인에이블 신호를 공급하는 제2인에이블 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  13. 제7항에 있어서, 상기 인버터는,
    캐스케이드(cascade) 구조를 가지는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서, 상기 인버터는,
    상기 입력신호를 반전시키는 제1인버터; 및
    상기 제1인버터의 출력을 반전시키는 제2인버터를 구비하고,
    상기 피드백 제어부는, 상기 제2인버터의 출력에 응답하여, 상기 입력신호의 지연시간과 듀티비를 제어하는 피드백 제어신호를 상기 출력신호가 출력되는 출력 노드로 공급하는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서, 상기 피드백 제어부는,
    상기 제2인버터의 출력에 따라 턴-온 되어, 논리 하이 레벨에 대응되는 피드백 제어신호를 공급하는 제1제어 트랜지스터; 및
    상기 제2인버터의 출력에 따라 턴-온 되어, 논리 로우 레벨에 대응되는 피드백 제어신호를 공급하는 제2제어 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서, 상기 반도체 장치는,
    상기 피드백 제어부를 선택적으로 인에이블 하는 피드백 인에이블 유닛을 더 구비하고,
    상기 피드백 인에이블 유닛은,
    제1제어신호에 따라 턴-온 되어 상기 제1제어 트랜지스터와 상기 출력 노드를 연결하는 제1인에이블 트랜지스터; 및
    제2제어신호에 따라 턴-온 되어 상기 제2제어 트랜지스터로 상기 출력 노드를 연결하는 제2인에이블 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  17. 제2항에 있어서, 상기 피드백 인에이블 유닛은,
    모드 레지스터 셋(Mode Register Set)의 출력 또는 퓨즈 박스의 출력에 응답하여, 상기 피드백 제어부를 선택적으로 인에이블 하는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서, 상기 퓨즈 박스는,
    전자 안티-퓨즈 박스(Electric anti-fuse box) 또는 레이저 퓨즈 박스(Laser fuse box)를 포함하는 것을 특징으로 하는 반도체 장치.
  19. 제1항에 있어서, 상기 버퍼는,
    지연소자인 것을 특징으로 하는 반도체 장치.
  20. 입력신호를 지연시켜서 출력신호로써 출력하는 지연소자에 있어서,
    상기 출력신호에 기초하여, 상기 입력신호의 지연시간과 듀티비를 제어하는 피드백 제어부;
    상기 피드백 제어부를 선택적으로 인에이블 하는 피드백 인에이블 유닛; 및
    상기 피드백 제어부의 제어에 응답하여, 상기 입력신호의 지연시간과 듀티비를 조절하여, 상기 출력신호를 생성하는 지연부를 구비하는 것을 특징으로 하는 지연소자.
  21. 제20항에 있어서, 상기 피드백 제어부는,
    상기 입력신호의 상승 에지의 지연시간과 상기 입력신호의 하강 에지의 지연시간 중에서 적어도 하나를 제어하는 것을 특징으로 하는 지연소자.
  22. 제20항에 있어서, 상기 지연부는,
    상기 입력신호를 반전시키거나 및/또는 지연시켜서 출력신호로써 출력하는 적어도 하나의 인버터를 구비하는 것을 특징으로 하는 지연소자.
  23. 제22항에 있어서, 상기 인버터는,
    스택(stack) 구조를 가지는 것을 특징으로 하는 지연소자.
  24. 제22항에 있어서, 상기 인버터는,
    캐스케이드(cascade) 구조를 가지는 것을 특징으로 하는 지연소자.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8952549B2 (en) 2012-02-08 2015-02-10 Samsung Electronics Co., Ltd. Semiconductor packages and methods of manufacturing the same

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8350612B2 (en) * 2009-10-30 2013-01-08 Himax Technologies Limited Circuit for resetting system and delay circuit
US7982516B1 (en) 2010-03-19 2011-07-19 Avago Technologies Enterprise IP (Singapore) Pte. Ltd. RC-based delay element and method for reducing frequency induced delay variation
US9899993B2 (en) 2013-08-19 2018-02-20 Japan Science And Technology Agency Reconfigurable delay circuit, delay monitor circuit using said delay circuit, variation compensation circuit, variation measurement method, and variation compensation method
KR20150021812A (ko) 2013-08-21 2015-03-03 삼성전자주식회사 신호 특성을 향상한 라인 구동 회로 및 이를 포함하는 반도체 장치
KR20190063876A (ko) * 2017-11-30 2019-06-10 에스케이하이닉스 주식회사 신호 드라이버 회로 및 이를 이용하는 반도체 장치
US10460790B1 (en) * 2018-05-14 2019-10-29 Nanya Technology Corporation Detecting circuit, DRAM, and method for determining a refresh frequency for a delay-locked loop module
CN111726108A (zh) * 2019-03-18 2020-09-29 澜起科技股份有限公司 一种延迟电路、时钟控制电路以及控制方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5933035A (en) * 1996-12-31 1999-08-03 Cirrus Logic, Inc. Digital clock frequency multiplication circuit and method
US6417714B1 (en) * 2000-03-30 2002-07-09 Inter Corporation Method and apparatus for obtaining linear code-delay response from area-efficient delay cells
FR2812984B1 (fr) * 2000-08-11 2002-10-11 St Microelectronics Sa Amplificateur a seuil
US6388488B1 (en) * 2000-11-02 2002-05-14 National Semiconductor Corporation Schmitt trigger with hysteresis and previous-state memory
US6870413B1 (en) * 2001-12-14 2005-03-22 Altera Corporation Schmitt trigger circuit with adjustable trip point voltages
US6778033B2 (en) * 2002-05-02 2004-08-17 Intel Corporation Voltage control for clock generating circuit
US7167032B1 (en) * 2004-03-31 2007-01-23 Lattice Semiconductor Corporation Self-adjusting Schmitt trigger
US7770049B1 (en) * 2006-03-21 2010-08-03 Advanced Micro Devices, Inc. Controller for clock skew determination and reduction based on a lead count over multiple clock cycles
US7613265B2 (en) * 2006-09-05 2009-11-03 International Business Machines Corporation Systems, methods and computer program products for high speed data transfer using an external clock signal
US7952398B2 (en) * 2007-04-27 2011-05-31 Avago Technologies Enterprise IP (Singapore) Pte. Ltd. Bias circuit for common-mode and semiconductor process voltage and temperature optimization for a receiver assembly

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8952549B2 (en) 2012-02-08 2015-02-10 Samsung Electronics Co., Ltd. Semiconductor packages and methods of manufacturing the same
US9171821B2 (en) 2012-02-08 2015-10-27 Samsung Electronics Co., Ltd. Semiconductor packages and methods of manufacturing the same

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