JPH09258841A - 電子回路装置及び電子回路装置のクロック供給方法 - Google Patents
電子回路装置及び電子回路装置のクロック供給方法Info
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- JPH09258841A JPH09258841A JP8069583A JP6958396A JPH09258841A JP H09258841 A JPH09258841 A JP H09258841A JP 8069583 A JP8069583 A JP 8069583A JP 6958396 A JP6958396 A JP 6958396A JP H09258841 A JPH09258841 A JP H09258841A
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- electronic circuit
- circuit device
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- Synchronisation In Digital Transmission Systems (AREA)
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Abstract
(57)【要約】
【課題】 プロセスバラツキに強く、クロックを安定に
供給する半導体装置及び半導体装置のクロック供給方法
を提供する。 【解決手段】 クロックソースから往復のクロック配線
を配設し、これを復路、往路に２分し復路と往路の２本
の配線を用い、配線遅延を検出し、クロックの調整を行
う。
供給する半導体装置及び半導体装置のクロック供給方法
を提供する。 【解決手段】 クロックソースから往復のクロック配線
を配設し、これを復路、往路に２分し復路と往路の２本
の配線を用い、配線遅延を検出し、クロックの調整を行
う。
Description
【０００１】
【発明の属する技術分野】本発明は、電子回路装置、特
にＬＳＩ，ＩＣ等の半導体集積回路装置に係わり、これ
ら集積回路装置内あるいは装置間に安定したクロックを
供給する電子回路装置及び電子回路装置のクロック供給
方法に関する。
にＬＳＩ，ＩＣ等の半導体集積回路装置に係わり、これ
ら集積回路装置内あるいは装置間に安定したクロックを
供給する電子回路装置及び電子回路装置のクロック供給
方法に関する。
【０００２】
【従来の技術】近年、電子回路装置のなかで特にＬＳＩ
は、その高速化が進んでおり、現在既に５００ＭＨｚ以
上で動作するＬＳＩも発表されている（Ｋ．Ｓｕｚｕｋ
ｉ ｅｔ ａｌ， ＩＳＳＣＣ９４ｐ．２１４〜ｐ．２
１５）。こうしたＬＳＩの動作を保証するには動作タイ
ミングの基準となるクロックのＬＳＩ内及びＬＳＩ間で
の位相のずれ即ち、クロックスキューを最小とする事が
高速化のための重要な鍵である。図１０を用いて問題と
なるクロックスキューを説明する。クロックバッファー
６０から出力端子６１を介して出力されたクロック信号
により第１及び第２の論理回路６４及び６５が同期し動
作するが、第１の論理回路６４がクロックバッファの近
くに位置し、一方、第２の論理回路６５までの配線６２
が例えばチップの端から端のように長い場合、第１の論
理回路６４が受ける信号６１−１と比較し、第２の論理
回路６５が受ける信号６３−１は図に示すように配線遅
延により遅くなってしまう。この信号の位相ずれΔｔを
クロックスキューという。
は、その高速化が進んでおり、現在既に５００ＭＨｚ以
上で動作するＬＳＩも発表されている（Ｋ．Ｓｕｚｕｋ
ｉ ｅｔ ａｌ， ＩＳＳＣＣ９４ｐ．２１４〜ｐ．２
１５）。こうしたＬＳＩの動作を保証するには動作タイ
ミングの基準となるクロックのＬＳＩ内及びＬＳＩ間で
の位相のずれ即ち、クロックスキューを最小とする事が
高速化のための重要な鍵である。図１０を用いて問題と
なるクロックスキューを説明する。クロックバッファー
６０から出力端子６１を介して出力されたクロック信号
により第１及び第２の論理回路６４及び６５が同期し動
作するが、第１の論理回路６４がクロックバッファの近
くに位置し、一方、第２の論理回路６５までの配線６２
が例えばチップの端から端のように長い場合、第１の論
理回路６４が受ける信号６１−１と比較し、第２の論理
回路６５が受ける信号６３−１は図に示すように配線遅
延により遅くなってしまう。この信号の位相ずれΔｔを
クロックスキューという。
【０００３】このクロックスキュー低減方法の一つとし
て従来知られているものにクロックソースから各クロッ
ク供給先のレシーバーまでの配線遅延をこの配線遅延と
同程度の遅延を発生する遅延回路により補償する方法が
ある。しかるに半導体製造工程等工程でのばらつきによ
り配線遅延と遅延補償回路の遅延は異なってしまう。
て従来知られているものにクロックソースから各クロッ
ク供給先のレシーバーまでの配線遅延をこの配線遅延と
同程度の遅延を発生する遅延回路により補償する方法が
ある。しかるに半導体製造工程等工程でのばらつきによ
り配線遅延と遅延補償回路の遅延は異なってしまう。
【０００４】即ち、例えば半導体装置の製造工程におい
ては上記配線の幅及び膜厚のばらつきに起因する抵抗の
ばらつき、配線上下の絶縁膜厚のばらつきに起因する配
線の寄生容量のばらつきにより抵抗Ｒと容量Ｃで決まる
配線遅延がばらついてしまう。一方、例えば遅延回路を
直列したＣＭＯＳインバーター列で構成するとこの遅延
はＭＯＳトランジスタのゲート長、不純物プロファイ
ル、ゲート酸化膜厚等のばらつきに起因するしきい値ば
らつき、電流駆動能力ばらつき等によりばらついてしま
う。上記の配線遅延のばらつきと遅延補償回路の遅延ば
らつきは原因が異なる為、連動して変動せずある半導体
装置で遅延時間をあわせても製造した半導体装置では遅
延時間が異なりクロックスキューが発生してしまい、回
路が正常動作しなくなる場合があった。
ては上記配線の幅及び膜厚のばらつきに起因する抵抗の
ばらつき、配線上下の絶縁膜厚のばらつきに起因する配
線の寄生容量のばらつきにより抵抗Ｒと容量Ｃで決まる
配線遅延がばらついてしまう。一方、例えば遅延回路を
直列したＣＭＯＳインバーター列で構成するとこの遅延
はＭＯＳトランジスタのゲート長、不純物プロファイ
ル、ゲート酸化膜厚等のばらつきに起因するしきい値ば
らつき、電流駆動能力ばらつき等によりばらついてしま
う。上記の配線遅延のばらつきと遅延補償回路の遅延ば
らつきは原因が異なる為、連動して変動せずある半導体
装置で遅延時間をあわせても製造した半導体装置では遅
延時間が異なりクロックスキューが発生してしまい、回
路が正常動作しなくなる場合があった。
【０００５】
【発明が解決しようとする課題】このように従来のＬＳ
Ｉ，ＩＣ等の半導体装置において、プロセスバラツキ等
に対して強くクロックの供給を安定に行なえ、回路の正
常動作を保証できるものは無かった。
Ｉ，ＩＣ等の半導体装置において、プロセスバラツキ等
に対して強くクロックの供給を安定に行なえ、回路の正
常動作を保証できるものは無かった。
【０００６】本発明はこのような従来の問題点を解決し
たＬＳＩ内あるいはＬＳＩ間のクロック供給を行なえる
電子回路装置及び電子回路装置のクロック供給方法を提
供するものである。
たＬＳＩ内あるいはＬＳＩ間のクロック供給を行なえる
電子回路装置及び電子回路装置のクロック供給方法を提
供するものである。
【０００７】
【課題を解決するための手段】本発明の骨子は、クロッ
クソースから往復のクロック配線を配設しこれを復路、
往路に２分し、復路と往路のクロック信号の位相差ある
いは遅延差を検出し、この２つの信号のほぼ中間のクロ
ックを発生させることにある。
クソースから往復のクロック配線を配設しこれを復路、
往路に２分し、復路と往路のクロック信号の位相差ある
いは遅延差を検出し、この２つの信号のほぼ中間のクロ
ックを発生させることにある。
【０００８】本発明によれば、往路と復路の２本の配線
を用い配線遅延を検出し、両者の平均化されたクロック
を出力するため、クロックの安定的供給を行なうことが
できる。また、往路及び復路に対して複数のレシーバー
を設ければ複数のレシーバーの位相を合わせることが可
能となる。また配線遅延を配線そのもので検知する為プ
ロセスバラツキ等に対して耐性が強い。
を用い配線遅延を検出し、両者の平均化されたクロック
を出力するため、クロックの安定的供給を行なうことが
できる。また、往路及び復路に対して複数のレシーバー
を設ければ複数のレシーバーの位相を合わせることが可
能となる。また配線遅延を配線そのもので検知する為プ
ロセスバラツキ等に対して耐性が強い。
【０００９】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施例を説明する。図１は本発明の第１の実施例に係
る概略構成図である。１はクロック信号の入力端子であ
り２、３がクロック信号伝達を行う配線である。特に２
は往路配線、３は復路配線である。４は終端であり、５
は配線の中点に当たる折り返し点である。６−１は第１
のレシーバー８の第１の入力端子であり往路配線２と接
続している事が特徴である。６−２は第１のレシーバー
の第２の入力端子であり６−１の物理的近傍で復路配線
と接続していることが特徴である。レシーバー８及び１
４は位相検知器１１、１７とそれぞれ二つ一組で直列接
続された可変制御遅延回路９、１０及び１５、１６より
構成される。
の実施例を説明する。図１は本発明の第１の実施例に係
る概略構成図である。１はクロック信号の入力端子であ
り２、３がクロック信号伝達を行う配線である。特に２
は往路配線、３は復路配線である。４は終端であり、５
は配線の中点に当たる折り返し点である。６−１は第１
のレシーバー８の第１の入力端子であり往路配線２と接
続している事が特徴である。６−２は第１のレシーバー
の第２の入力端子であり６−１の物理的近傍で復路配線
と接続していることが特徴である。レシーバー８及び１
４は位相検知器１１、１７とそれぞれ二つ一組で直列接
続された可変制御遅延回路９、１０及び１５、１６より
構成される。
【００１０】次に、図４を用いて信号入力端子６−１及
び６−２での信号の状態について説明する。ここでＴａ
をクロックの入力端子１から折り返し点５までの遅延時
間、Ｔｂを入力端子１からレシーバーの第１の入力端子
６−１までの遅延時間とする。従って６−１での信号は
クロックの入力からＴｂ遅延している。また第２の入力
端子６−２点については折り返し点５から終端４までの
遅延時間が入力端１から折り返し点５までの時間Ｔａに
等しく、第２の入力端子６−２点から終端４までの遅延
時間は第２の入力端子６−２が６−１第１の入力端子の
物理的近傍である事からＴｂと等しくなる。従って、６
−２点での遅延は２ＸＴａ−Ｔｂとなる。 ６−１点 Ｔｂ ６−２点 ２Ｔａ−Ｔｂ 従って６−１点と６−２点の遅延時間の平均をとれば平
均値は（２Ｔａ−Ｔｂ＋Ｔｂ）／２＝ＴａとなりＴｂの
位置には依存しない即ち、入力端子の位置に依存しない
一定値となる。つまり、往路及び復路のそれぞれに互い
に物理的近傍に位置された２つの入力端子が設けられれ
ば、前記クロック配線２，３上のいずれの場所からもほ
ぼ一定化された位相信号を取り出すことが出来、この事
はチップ上どこでも同じ位相の信号を合成出来る事を示
している。
び６−２での信号の状態について説明する。ここでＴａ
をクロックの入力端子１から折り返し点５までの遅延時
間、Ｔｂを入力端子１からレシーバーの第１の入力端子
６−１までの遅延時間とする。従って６−１での信号は
クロックの入力からＴｂ遅延している。また第２の入力
端子６−２点については折り返し点５から終端４までの
遅延時間が入力端１から折り返し点５までの時間Ｔａに
等しく、第２の入力端子６−２点から終端４までの遅延
時間は第２の入力端子６−２が６−１第１の入力端子の
物理的近傍である事からＴｂと等しくなる。従って、６
−２点での遅延は２ＸＴａ−Ｔｂとなる。 ６−１点 Ｔｂ ６−２点 ２Ｔａ−Ｔｂ 従って６−１点と６−２点の遅延時間の平均をとれば平
均値は（２Ｔａ−Ｔｂ＋Ｔｂ）／２＝ＴａとなりＴｂの
位置には依存しない即ち、入力端子の位置に依存しない
一定値となる。つまり、往路及び復路のそれぞれに互い
に物理的近傍に位置された２つの入力端子が設けられれ
ば、前記クロック配線２，３上のいずれの場所からもほ
ぼ一定化された位相信号を取り出すことが出来、この事
はチップ上どこでも同じ位相の信号を合成出来る事を示
している。
【００１１】ここで、本発明における物理的近傍に位置
する入力端子の設け方の他の実施例について図８を用い
て説明する。実際にＬＳＩ等の半導体装置が電子回路装
置に適用する場合、図８（ａ）〜（ｄ）に示す様にクロ
ック配線２，３に対して複数のレシーバー８1 ，８2 ，
８3 を介して複数の論理回路（図では省略）を接続する
ことが考えられる。この場合、クロック配線２，３に対
するレシーバー８1 ，８2 ，８3 への入力端子６−１，
６−２の位置としては、図８（ａ）に示す様にクロック
配線２，３と直交する直線上に配置してもよいし、図８
（ｂ），（ｃ）に示す様にΔｌ1 ，Δｌ2 だけ全体的に
左右どちらかにずらして配置してもよい。図８（ｂ），
（ｃ）の様にするとクロック配線２，３からレシーバー
８1 ，８2 ，８3 への配線レイアウトが容易となる。
する入力端子の設け方の他の実施例について図８を用い
て説明する。実際にＬＳＩ等の半導体装置が電子回路装
置に適用する場合、図８（ａ）〜（ｄ）に示す様にクロ
ック配線２，３に対して複数のレシーバー８1 ，８2 ，
８3 を介して複数の論理回路（図では省略）を接続する
ことが考えられる。この場合、クロック配線２，３に対
するレシーバー８1 ，８2 ，８3 への入力端子６−１，
６−２の位置としては、図８（ａ）に示す様にクロック
配線２，３と直交する直線上に配置してもよいし、図８
（ｂ），（ｃ）に示す様にΔｌ1 ，Δｌ2 だけ全体的に
左右どちらかにずらして配置してもよい。図８（ｂ），
（ｃ）の様にするとクロック配線２，３からレシーバー
８1 ，８2 ，８3 への配線レイアウトが容易となる。
【００１２】また、図８（ｄ）に示す様に折り返し点５
は必ずしも点でなくて良く往路２と復路３の間が所定距
離Ｌあっても良い。要は、第１の入力端子６−１と第２
の入力端子６−２におけるクロック位相またはクロック
遅延の平均がクロック配線のどの位置でもほぼ一定とな
ることが重要であり、物理的近傍とはここでは、その様
な位置関係を満たすものをいう。
は必ずしも点でなくて良く往路２と復路３の間が所定距
離Ｌあっても良い。要は、第１の入力端子６−１と第２
の入力端子６−２におけるクロック位相またはクロック
遅延の平均がクロック配線のどの位置でもほぼ一定とな
ることが重要であり、物理的近傍とはここでは、その様
な位置関係を満たすものをいう。
【００１３】図８（ｄ）において、Ｌを意図的に大きく
し、クロック配線２，３に囲まれる領域にレシーバー、
論理回路を配置することも出来る。また、変形例として
複数の論理回路のうち、特定の論理回路に対しては、他
とは位相をずらしたクロック信号を与えたい場合には、
その特定の論理回路の入力端子の位置は他の入力端子と
は変えて設ける様にすることも出来る。次に上記遅延時
間の平均をとる回路について説明する。
し、クロック配線２，３に囲まれる領域にレシーバー、
論理回路を配置することも出来る。また、変形例として
複数の論理回路のうち、特定の論理回路に対しては、他
とは位相をずらしたクロック信号を与えたい場合には、
その特定の論理回路の入力端子の位置は他の入力端子と
は変えて設ける様にすることも出来る。次に上記遅延時
間の平均をとる回路について説明する。
【００１４】図１に示すように第１の入力端子６−１
は、可変遅延回路９に入力し、さらにそれに直列に可変
遅延回路１２が接続されている。可変遅延回路９と１２
の遅延の合計と第２の入力端子６−２の配線遅延を受け
た後の信号の位相を位相比較器１１で比較し、位相が合
うように可変遅延回路９及び１２の遅延を調整する。こ
こで可変遅延回路９と１２の遅延時間を等しく設定する
と可変遅延回路９の出力１３では第１及び第２の入力端
子６−１と６−２の遅延時間の平均の遅延時間を持った
出力が得られる。次に位相比較器及び可変遅延回路の例
を示す。
は、可変遅延回路９に入力し、さらにそれに直列に可変
遅延回路１２が接続されている。可変遅延回路９と１２
の遅延の合計と第２の入力端子６−２の配線遅延を受け
た後の信号の位相を位相比較器１１で比較し、位相が合
うように可変遅延回路９及び１２の遅延を調整する。こ
こで可変遅延回路９と１２の遅延時間を等しく設定する
と可変遅延回路９の出力１３では第１及び第２の入力端
子６−１と６−２の遅延時間の平均の遅延時間を持った
出力が得られる。次に位相比較器及び可変遅延回路の例
を示す。
【００１５】図５に位相比較器を示す。入力３１と入力
３２が共にＨレベルの状態から一方がＬレベルに遷移し
た事を検知すると位相比較を開始する。信号３２が先に
下がると信号３４がアクティブになり信号３１が先に下
がると信号３３がアクティブとなる。さらにもう一方の
信号が立ち下がるまでの期間を位相差として検知する。
３２が共にＨレベルの状態から一方がＬレベルに遷移し
た事を検知すると位相比較を開始する。信号３２が先に
下がると信号３４がアクティブになり信号３１が先に下
がると信号３３がアクティブとなる。さらにもう一方の
信号が立ち下がるまでの期間を位相差として検知する。
【００１６】図６に可変遅延回路の例を示す。位相検知
器からの出力に従い遅れている場合は位相比較器の出力
信号３３により図６（ａ）の可変遅延回路用電位発生回
路スイッチ３７が導通し、出力ノード（電流変調用入
力）４０の電位が上がり、図６（ｂ）の可変遅延回路デ
ィレイ部のトランジスタ４４1 ，４４2 ，４４3 の電流
駆動能力が上がる為遅延時間が減少する。逆に早い場合
は位相比較器の出力信号３４により、図６（ａ）の可変
遅延回路用電位発生回路のスイッチ３８が導通し、出力
ノード４０の電位が下がり図６（ｂ）の可変遅延回路デ
ィレイ部のトランジスタ４４1 ，４４2 ，４４3 の電流
駆動能力が減少し遅延が大きくなる。
器からの出力に従い遅れている場合は位相比較器の出力
信号３３により図６（ａ）の可変遅延回路用電位発生回
路スイッチ３７が導通し、出力ノード（電流変調用入
力）４０の電位が上がり、図６（ｂ）の可変遅延回路デ
ィレイ部のトランジスタ４４1 ，４４2 ，４４3 の電流
駆動能力が上がる為遅延時間が減少する。逆に早い場合
は位相比較器の出力信号３４により、図６（ａ）の可変
遅延回路用電位発生回路のスイッチ３８が導通し、出力
ノード４０の電位が下がり図６（ｂ）の可変遅延回路デ
ィレイ部のトランジスタ４４1 ，４４2 ，４４3 の電流
駆動能力が減少し遅延が大きくなる。
【００１７】以上により位相を比較し、位相をそろえる
事ができる。図６（ａ）において、３５及び３６は第１
及び第２の電流源、３９はローパスフィルターであり、
図６（ｂ）において４０は電流変調用入力、４１1 ，４
１2，４１3 は各インバータのＰＭＯＳロード、４２
1 ，４２2 ，４２3 は各インバータのｎＭＯＳドライバ
ー、４４1 ，４４2 ，４４3 は各インバータの可変電流
源、４５は第１のインバータの入力、４６は第１のイン
バータの出力、４７は第２のインバータの出力、４８は
第３のインバータの出力である。又、図５，図６ではＮ
ＭＯＳ側のみを制御したが、相補的に構成する事は容易
であり、図７に例を示す。
事ができる。図６（ａ）において、３５及び３６は第１
及び第２の電流源、３９はローパスフィルターであり、
図６（ｂ）において４０は電流変調用入力、４１1 ，４
１2，４１3 は各インバータのＰＭＯＳロード、４２
1 ，４２2 ，４２3 は各インバータのｎＭＯＳドライバ
ー、４４1 ，４４2 ，４４3 は各インバータの可変電流
源、４５は第１のインバータの入力、４６は第１のイン
バータの出力、４７は第２のインバータの出力、４８は
第３のインバータの出力である。又、図５，図６ではＮ
ＭＯＳ側のみを制御したが、相補的に構成する事は容易
であり、図７に例を示す。
【００１８】次に図２（ａ）に第２の実施例の概略構成
図を示す。第１の実施例と異なる点は往路を駆動するバ
ッファ２０と復路を駆動するバッファ２１を設けている
点である。ここでバッファ回路とは通常のＣＭＯＳイン
バータを複数段直列接続したものやカレントミラー型作
動増幅器等である。第１の実施例と同じく往路の遅延
（正確にはバッファでの遅延足す配線遅延）と復路（正
確にはバッファでの遅延足す配線遅延）が等しくなるよ
うに設計する。第１の実施例と比較し、特に長大な配線
で伝搬波形の劣化が問題になる場合この構成の方が好ま
しい。さらにレシーバー８，１４の入力端子の容量を低
減する為、バッファ２２ないし２４を具備し、それと遅
延を合わせる為に位相比較器の入力部にもバッファ２３
ないしバッファ２５を具備している。その他の構成は図
１の第１の実施例と同様である。次に図２（ｂ）に第３
の実施例の概略構成図を示す。第１の実施例と異なる点
はクロックが相補的信号により配線供給される点であ
る。この場合でも１組の配線２ａ，２ｂ，３ａ，３ｂを
いずれも往復配線し、往路２ａ，２ｂと復路３ａ，３ｂ
の位相差を検知することにより往復配線の位置によらな
いクロックを発生させることができる。
図を示す。第１の実施例と異なる点は往路を駆動するバ
ッファ２０と復路を駆動するバッファ２１を設けている
点である。ここでバッファ回路とは通常のＣＭＯＳイン
バータを複数段直列接続したものやカレントミラー型作
動増幅器等である。第１の実施例と同じく往路の遅延
（正確にはバッファでの遅延足す配線遅延）と復路（正
確にはバッファでの遅延足す配線遅延）が等しくなるよ
うに設計する。第１の実施例と比較し、特に長大な配線
で伝搬波形の劣化が問題になる場合この構成の方が好ま
しい。さらにレシーバー８，１４の入力端子の容量を低
減する為、バッファ２２ないし２４を具備し、それと遅
延を合わせる為に位相比較器の入力部にもバッファ２３
ないしバッファ２５を具備している。その他の構成は図
１の第１の実施例と同様である。次に図２（ｂ）に第３
の実施例の概略構成図を示す。第１の実施例と異なる点
はクロックが相補的信号により配線供給される点であ
る。この場合でも１組の配線２ａ，２ｂ，３ａ，３ｂを
いずれも往復配線し、往路２ａ，２ｂと復路３ａ，３ｂ
の位相差を検知することにより往復配線の位置によらな
いクロックを発生させることができる。
【００１９】次に図３に本発明の好ましい使用例を示
す。半導体チップ２６のほぼ中央に往復配線（ないしは
往復バッファと配線）を設け、位相を合わせたい論理回
路２９，３０とレシーバー２７，２８を一組としチップ
内に複数配設する。チップ中央に配線することによりチ
ップ全体にほぼ均等なクロックを供給し易い配置とする
事ができる。又、図３の実施例ではクロック入力をチッ
プ端に設けているがチップ中央を起点としそこからチッ
プ左右にそれぞれ配線しても良い。
す。半導体チップ２６のほぼ中央に往復配線（ないしは
往復バッファと配線）を設け、位相を合わせたい論理回
路２９，３０とレシーバー２７，２８を一組としチップ
内に複数配設する。チップ中央に配線することによりチ
ップ全体にほぼ均等なクロックを供給し易い配置とする
事ができる。又、図３の実施例ではクロック入力をチッ
プ端に設けているがチップ中央を起点としそこからチッ
プ左右にそれぞれ配線しても良い。
【００２０】図９に本発明におけるクロック配線への雑
音の影響を抑える実施例を示す。クロック配線２及び３
に隣接配線から容量結合により印可される雑音を減らす
為、Ｖｃｃ６６ないしはＶｓｓ６７のような電源配線を
並行して配設する。電源線は一般の信号線と異なり、振
幅しない為のシールドの役割をはたす。特にＬＳＩチッ
プにおいては片方をＶｃｃ線からＶｓｓ線へ電流を流す
とＶｃｃ線の電位は低下しその電荷が流れ込んだＶｓｓ
線の電位は上昇する即ちＬＳＩチップにおいてはＶｃｃ
線とＶｓｓ線は同じタイミングで逆方向（一方は下がり
一方は上がる）に変化する。従ってクロック配線のシー
ルドの一方をＶｃｃ、一方をＶｓｓとし、それらとクロ
ック配線間に同程度の容量結合をもつようにする事で容
量結合による雑音は低減あるいはキャンセルされる。上
記は平面上（左右）の実施例であるがシールドは上下に
設けてもあるいは上下左右に設けても良い。又、Ｖｃ
ｃ、Ｖｓｓ線を入力端１の近傍で取り、配線する事によ
り６６と６７の配線遅延が２，３と同じであるので伝搬
するクロックに従い雑音も６６ないし６７を伝搬する為
配線上どの位置のレシーバーにも同様な影響を与える事
が出来るため場所に応じて最適設計する必要が無くさら
に好ましい。さらにまた、この実施例においても前述し
た各実施例の構成を採用することはもちろん可能であ
る。
音の影響を抑える実施例を示す。クロック配線２及び３
に隣接配線から容量結合により印可される雑音を減らす
為、Ｖｃｃ６６ないしはＶｓｓ６７のような電源配線を
並行して配設する。電源線は一般の信号線と異なり、振
幅しない為のシールドの役割をはたす。特にＬＳＩチッ
プにおいては片方をＶｃｃ線からＶｓｓ線へ電流を流す
とＶｃｃ線の電位は低下しその電荷が流れ込んだＶｓｓ
線の電位は上昇する即ちＬＳＩチップにおいてはＶｃｃ
線とＶｓｓ線は同じタイミングで逆方向（一方は下がり
一方は上がる）に変化する。従ってクロック配線のシー
ルドの一方をＶｃｃ、一方をＶｓｓとし、それらとクロ
ック配線間に同程度の容量結合をもつようにする事で容
量結合による雑音は低減あるいはキャンセルされる。上
記は平面上（左右）の実施例であるがシールドは上下に
設けてもあるいは上下左右に設けても良い。又、Ｖｃ
ｃ、Ｖｓｓ線を入力端１の近傍で取り、配線する事によ
り６６と６７の配線遅延が２，３と同じであるので伝搬
するクロックに従い雑音も６６ないし６７を伝搬する為
配線上どの位置のレシーバーにも同様な影響を与える事
が出来るため場所に応じて最適設計する必要が無くさら
に好ましい。さらにまた、この実施例においても前述し
た各実施例の構成を採用することはもちろん可能であ
る。
【００２１】
【発明の効果】以上述べたように本発明によれば、分散
した回路に回路の位置によらず同期したクロックを供給
する事ができる。また本発明に置いて配線遅延を配線遅
延により検知するためプロセスばらつきにより効果が劣
化する事はない。
した回路に回路の位置によらず同期したクロックを供給
する事ができる。また本発明に置いて配線遅延を配線遅
延により検知するためプロセスばらつきにより効果が劣
化する事はない。
【図１】 本発明の第１の実施例を示す概略構成図。
【図２】 本発明の第２，第３の実施例を示す概略構成
図。
図。
【図３】 本発明の好ましい使用例を示す概略構成図。
【図４】 本発明のクロックタイミングを説明するため
の説明図。
の説明図。
【図５】 本発明の実施例に用いられる位相検知回路の
回路図。
回路図。
【図６】 本発明の実施例に用いられる可変遅延回路の
回路図。
回路図。
【図７】 本発明の実施例に用いられる可変遅延回路の
他の例を示す回路図。
他の例を示す回路図。
【図８】 本発明のその他の実施例を示す概略構成図。
【図９】 本発明のクロック配線のレイアウトの一例を
説明するための図。
説明するための図。
【図１０】 従来の問題点を説明するための図。
１…信号入力端子、２…往路、３…復路、４…終端、５
…折り返し点（中点）、６−１…第１のレシーバーの第
１の入力端子、６−２…第１のレシーバーの第２の入力
端子、７−１…第２のレシーバーの第１の入力端子、７
−２…第２のレシーバーの第２の入力端子、８…第１の
レシーバー、９…第１のレシーバーの第１の可変ディレ
イ回路、１０…第１のレシーバーの第２の可変ディレイ
回路、１１…第１のレシーバーの位相検知回路、１２…
第１のレシーバーの位相検知の出力、、１３…第１のレ
シーバーの出力、１４…第２のレシーバー、１５…第２
のレシーバーの第１の可変ディレイ回路、１６…第２の
レシーバーの第２の可変ディレイ回路、１７…第２のレ
シーバーの位相検知回路、１８…第２のレシーバーの位
相検知の出力、１９…第１のレシーバーの出力
…折り返し点（中点）、６−１…第１のレシーバーの第
１の入力端子、６−２…第１のレシーバーの第２の入力
端子、７−１…第２のレシーバーの第１の入力端子、７
−２…第２のレシーバーの第２の入力端子、８…第１の
レシーバー、９…第１のレシーバーの第１の可変ディレ
イ回路、１０…第１のレシーバーの第２の可変ディレイ
回路、１１…第１のレシーバーの位相検知回路、１２…
第１のレシーバーの位相検知の出力、、１３…第１のレ
シーバーの出力、１４…第２のレシーバー、１５…第２
のレシーバーの第１の可変ディレイ回路、１６…第２の
レシーバーの第２の可変ディレイ回路、１７…第２のレ
シーバーの位相検知回路、１８…第２のレシーバーの位
相検知の出力、１９…第１のレシーバーの出力
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 7/00
Claims (20)
- 【請求項１】 クロックソースと、基体上に設けられた
往路及び復路を有し、前記クロックソースからクロック
が供給されるクロック配線と、前記往路及び復路のクロ
ックの位相差を検知し、前記往復配線の位置によらない
クロックを発生せしめる手段とを備えたことを特徴とす
る電子回路装置。 - 【請求項２】 前記往路配線を駆動するバッファと復路
配線を駆動するバッファが往路、復路それぞれの配線に
設けられたことを特徴とする請求項１記載の電子回路装
置。 - 【請求項３】 前記２つのバッファはそれぞれほぼ同程
度のクロックの遅延時間を有する様に設定されているこ
とを特徴とする請求項２記載の電子回路装置。 - 【請求項４】 前記基体は半導体チップであることを特
徴とする請求項１記載の電子回路装置。 - 【請求項５】 前記往復配線は前記半導体チップ上のほ
ぼ中央に延在せしめられていることを特徴とする請求項
４記載の電子回路装置。 - 【請求項６】 前記往路配線と復路配線の配線幅はほぼ
等しくされたことを特徴とする請求項１記載の電子回路
装置。 - 【請求項７】 クロックソースと、基体上に設けられた
往路及び復路を有し、前記クロックソースからクロック
が供給されるクロック配線と、前記往路の第１の所定位
置と前記復路の第１の所定位置の物理的近傍にある第２
の所定位置のそれぞれに接続された第１の入力端子と第
２の入力端子を有し、前記第１の入力端子及び第２の入
力端子から前記往路及び復路のクロックの遅延を検知
し、その平均を出力するレシーバー回路とを備えたこと
を特徴とする電子回路装置。 - 【請求項８】 前記往路配線を駆動するバッファと復路
配線を駆動するバッファが往路、復路それぞれの配線に
設けられたことを特徴とする請求項７記載の半導体装
置。 - 【請求項９】 前記２つのバッファはそれぞれほぼ同程
度のクロックの遅延時間を有する様に設定されているこ
とを特徴とする請求項８記載の電子回路装置。 - 【請求項１０】 前記基体は半導体チップであることを
特徴とする請求項７記載の電子回路装置。 - 【請求項１１】 前記往復配線は前記半導体チップ上の
ほぼ中央に延在せしめられていることを特徴とする請求
項１０記載の電子回路装置。 - 【請求項１２】 前記往路配線と復路配線の配線幅はほ
ぼ等しくされたことを特徴とする請求項７記載の電子回
路装置。 - 【請求項１３】 前記往路及び復路に接続されたレシー
バー回路が複数設けられ、各レシーバー回路からの一定
化されたクロック出力が半導体回路内あるいは半導体回
路間に供給される様にしたことを特徴とする請求項７記
載の電子回路装置。 - 【請求項１４】 前記レシーバー回路は第１復路の第１
の入力端子に直列に接続された第１及び第２の可変遅延
回路と、この可変遅延回路の遅延の合計と第２の入力端
子に接続され、この端子の信号の位相を比較し、位相が
合うように遅延の調整を行う位相検知回路とから構成さ
れることを特徴とする請求項１３に記載の電子回路装
置。 - 【請求項１５】 前記クロック配線は相補的信号が供給
される一対の配線からなり、それぞれの配線に対して前
記往路及び復路のクロック遅延を検知し、その平均を出
力するレシーバー回路が設けられたことを特徴とする請
求項７記載の電子回路装置。 - 【請求項１６】 前記クロック配線は相補的信号が供給
される一対の配線からなり、それぞれの配線に対して前
記往路及び復路のクロックの位相差を検知し、前記往復
配線の位置によらないクロックを発生せしめる手段が設
けられたことを特徴とする請求項１記載の電子回路装
置。 - 【請求項１７】 基体上に設けられた往路及び復路を有
するクロック配線と、前記クロック配線の左右または上
下にそれぞれ設けられたＶｃｃ線及びＶｓｓ線とを備
え、前記Ｖｃｃ線及びＶｓｓ線によりクロック配線のシ
ールドを行うようにしたことを特徴とする電子回路装
置。 - 【請求項１８】 前記クロック配線の往路及び復路のク
ロックの位相差を検知し、前記往復配線の位置によらな
いクロックを発生せしめる手段をさらに備えたことを特
徴とする請求項１７記載の電子回路装置。 - 【請求項１９】 前記往路上の第１の所定位置と前記復
路上にあって第１の所定位置の物理的近傍にある第２の
所定位置のそれぞれに接続された第１の入力端子と第２
の入力端子を有し、前記第１の入力端子及び第２の入力
端子から前記往路及び復路のクロックの遅延を検知し、
その平均を出力するレシーバー回路とを備えたことを特
徴とする請求項１７記載の電子回路装置。 - 【請求項２０】 クロック配線を往復配線し、往路及び
復路にお互いに物理的近傍に位置する第１及び第２の入
力端子から、前記往路及び復路のクロック遅延を検知
し、その平均を出力することにより一定化されたクロッ
ク出力を半導体回路内あるいは半導体回路間に供給する
ことを特徴とする電子回路装置のクロック供給方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8069583A JPH09258841A (ja) | 1996-03-26 | 1996-03-26 | 電子回路装置及び電子回路装置のクロック供給方法 |
| US08/824,743 US6124744A (en) | 1996-03-26 | 1997-03-26 | Electronic circuit apparatus having circuits for effectively compensating for clock skew |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8069583A JPH09258841A (ja) | 1996-03-26 | 1996-03-26 | 電子回路装置及び電子回路装置のクロック供給方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09258841A true JPH09258841A (ja) | 1997-10-03 |
Family
ID=13406996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8069583A Pending JPH09258841A (ja) | 1996-03-26 | 1996-03-26 | 電子回路装置及び電子回路装置のクロック供給方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09258841A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002083872A (ja) * | 2000-06-22 | 2002-03-22 | Hitachi Ltd | 半導体集積回路 |
| US6525588B2 (en) | 2000-04-27 | 2003-02-25 | Nec Corporation | Clock control circuit and method |
| KR100506952B1 (ko) * | 2000-04-27 | 2005-08-09 | 엔이씨 일렉트로닉스 가부시키가이샤 | 클럭 제어회로 및 방법 |
| JPWO2015025682A1 (ja) * | 2013-08-19 | 2017-03-02 | 国立研究開発法人科学技術振興機構 | 再構成可能な遅延回路、並びにその遅延回路を用いた遅延モニタ回路、ばらつき補正回路、ばらつき測定方法及びばらつき補正方法 |
-
1996
- 1996-03-26 JP JP8069583A patent/JPH09258841A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7042268B2 (en) | 2000-04-27 | 2006-05-09 | Nec Electronics Corporation | Clock control circuit and method |
| US7119599B2 (en) | 2000-04-27 | 2006-10-10 | Nec Electronics Corporation | Clock control circuit and method |
| US6771107B2 (en) | 2000-04-27 | 2004-08-03 | Nec Electronics Corporation | Clock control circuit and method |
| US6909317B2 (en) | 2000-04-27 | 2005-06-21 | Nec Electronics Corporation | Clock control circuit and method |
| KR100506952B1 (ko) * | 2000-04-27 | 2005-08-09 | 엔이씨 일렉트로닉스 가부시키가이샤 | 클럭 제어회로 및 방법 |
| US6987411B2 (en) | 2000-04-27 | 2006-01-17 | Nec Electronics Corporation | Clock control circuit and method |
| US6525588B2 (en) | 2000-04-27 | 2003-02-25 | Nec Corporation | Clock control circuit and method |
| US7071755B2 (en) | 2000-04-27 | 2006-07-04 | Nec Electronics Corporation | Clock control circuit and method |
| EP1150427A3 (en) * | 2000-04-27 | 2007-03-21 | NEC Electronics Corporation | Clock control circuit and method |
| US7119598B2 (en) | 2000-04-27 | 2006-10-10 | Nec Electronics Corporation | Clock control circuit and method |
| JP2002083872A (ja) * | 2000-06-22 | 2002-03-22 | Hitachi Ltd | 半導体集積回路 |
| US8139327B2 (en) | 2000-06-22 | 2012-03-20 | Renesas Electronics Corporation | Semiconductor integrated circuit |
| US8634170B2 (en) | 2000-06-22 | 2014-01-21 | Renesas Electronics Corporation | Semiconductor integrated circuit |
| JPWO2015025682A1 (ja) * | 2013-08-19 | 2017-03-02 | 国立研究開発法人科学技術振興機構 | 再構成可能な遅延回路、並びにその遅延回路を用いた遅延モニタ回路、ばらつき補正回路、ばらつき測定方法及びばらつき補正方法 |
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