JP2001274846A

JP2001274846A - バスシステム

Info

Publication number: JP2001274846A
Application number: JP2000088961A
Authority: JP
Inventors: Yoshito Koya; 義人小屋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-03-28
Filing date: 2000-03-28
Publication date: 2001-10-05

Abstract

(57)【要約】【課題】スイッチング・ノイズを低減でき、端子数の増
加を抑制しつつセットアップタイムとホールドタイムの
マージンを改善できる高速なバスシステムを提供するこ
とを目的としている。【解決手段】バス３４，３５の一方が終端され、他方が
無終端されたシリアル構造の高速バスシステムに接続さ
れているバスマスタ素子３１とバススレーブ素子３２−
１〜３２−ｎのインターフェイス部に、差動で動作する
電流モード駆動型のドライバ回路及び／または差動増幅
型のレシーバ回路を設けることを特徴としている。ドラ
イバ回路で一対のバスを駆動してデータを送信し、レシ
ーバ回路で一対のバスからデータを受信することで、寄
生インダクタンスとＩ／Ｏ電流によるスイッチング・ノ
イズを相殺して低減できる。また、端子数の増加を抑制
し、セットアップタイムとホールドタイムのマージンを
改善し、高速化が図れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、バスシステムに
関し、特に高速なコンピュータのメモリバスに係るもの
である。

【０００２】

【従来の技術】近年、マイクロプロセッサの急速な高速
化に伴い、コンピュータにおけるメモリバスシステムの
データ転送能力とマイクロプロセッサの動作周波数の開
きが顕著になりつつあり、システムの高速化や高性能化
の妨げとなっている。この問題を打開する目的で、様々
な高速メモリが開発されている。しかし、メモリバスを
構成する伝送線は、高周波領域では分布定数回路的に振
る舞うため、システムバスの高速化を実現するために
は、単体のメモリ素子を高速化しても伝送線の高周波特
性を考慮してメモリバスが設計されていなければ、バス
上のノイズの影響のため正常に動作できないという問題
が発生する。

【０００３】このため、最近では、伝送線のインピーダ
ンス接合（終端抵抗の設置）等の長遅延配線、リターン
クロックの導入、分岐の低減、配線間のスキューの低減
等による様々なメモリバスの低ノイズ化の工夫がなされ
ている。

【０００４】また、メモリバスの構造も見直され、ラム
バス社等からは、分岐の多い従来のパラレルバス構造に
対して、分岐が少なく且つ低ノイズのラムバスチャネル
と呼ばれるシリアルメモリバス構造が提案されている。
ラムバスチャネルの最大の特徴は、電流モード駆動型の
ドライバ回路を用いて、伝送線の遅延時間より短い時間
で信号を連続的に出力することである。電流モードでド
ライバ回路を駆動することにより、伝送線上の電気信号
を一時蓄える状態を保ちながら、同じ伝送線に接続され
たドライバ回路間の干渉ノイズを防げるため、パイプラ
インモードで電気信号の転送をスムーズに実現できる。

【０００５】しかし、ラムバスチャネルは基本的にシリ
アル構造であるため、バス上に多数の素子を並列に搭載
することができないので、バス上に直列にデバイスを搭
載する必要があり、伝送線の長さがパラレル構造のバス
と比較して長くなる。伝送線が長くなれば、伝送線の端
から端まで信号を送信する場合に、信号波形の高周波成
分が減衰し、波形に丸みが付いて劣化するという現象が
現れる。信号波形が劣化すると、デバイスが信号を取り
込む際に要する時間（セットアップタイムｔＳとホール
ドタイムｔＨ）が厳しくなり、バス上のデバイスのレシ
ーバ回路は送信された信号を受信できるマージンが少な
くなって、バスの高速化が困難になる。

【０００６】次に、上記従来のバスシステムで用いられ
る電流モード駆動型のドライバ回路とレシーバ回路につ
いて、図１８乃至図２０により詳しく説明する。図１８
は、オープン・ドレイン・ドライバ回路と呼ばれるもの
で、このドライバ回路は伝送線ＴＢの一端に設けられた
チップ１１中に形成されている。このチップ１１中の出
力段には、ＭＯＳトランジスタ１２及び定電流源１３が
設けられている。上記ＭＯＳトランジスタ１２の電流通
路の一端は出力パッド１４に接続され、他端には上記定
電流源１３が接続されている。この定電流源１３が接続
されるノードＶｓｓｑ’は、内部寄生インダクタンスＬ
ｐａｒａの成分を含む配線１５を経由してチップ外部の
グランドＶｓｓｑに接続されている。上記伝送線ＴＢの
終端は、終端抵抗ＲＴを介して電源ＶＴＴに接続されて
いる。そして、このＭＯＳトランジスタ１２のゲート
に、チップ１１の内部回路から信号φｉｎが供給されて
オン／オフ制御されることにより、出力パッド１４に接
続された伝送線ＴＢの一端から電流を引き抜くか否かに
応じて、伝送線ＴＢに出力信号Ｖｏｕｔを送信する。

【０００７】一方、レシーバ回路は、図１９示すように
伝送線ＴＢの一端に設けられたチップ２１中に形成され
ている。このチップ２１中の入力段には、ＭＯＳトラン
ジスタ２２，２３、負荷抵抗ＲＬ１，ＲＬ２及び定電流
源２４が設けられている。上記ＭＯＳトランジスタ２３
のゲートには、伝送線ＴＢを伝送された信号Ｖｉｎが入
力パッド２５を介して入力され、上記ＭＯＳトランジス
タ２２のゲートにはチップ２１の内部から基準電圧ＶＲ
ＥＦが印加される。これらＭＯＳトランジスタ２２，２
３の電流通路の一端と電源ＶＤＤ間にはそれぞれ、上記
負荷抵抗ＲＬ１，ＲＬ２が接続されている。また、電流
通路の他端は共通接続され、これら共通接続点とグラン
ド間に定電流源２４が設けられる。上記伝送線ＴＢの終
端は、終端抵抗ＲＴを介して電源ＶＴＴに接続されてい
る。そして、外部からの入力信号Ｖｉｎを上記基準電圧
ＶＲＥＦを基準にして検知し、上記トランジスタ２２，
２３と抵抗ＲＬ１，ＲＬ２との接続点からチップ内部へ
入力するようになっている。

【０００８】図２０は、上記図１８に示したドライバ回
路の動作を説明するためのタイミングチャートである。
信号φｉｎがハイレベルの時（ｔ１以前）には、ＭＯＳ
トランジスタ１２がオン状態であり、定電流源１３には
電流Ｉが流れている。信号φｉｎがハイレベルからロウ
レベルに反転すると（ｔ１〜ｔ２）、ＭＯＳトランジス
タ１２がオン状態からオフ状態に反転し、これに伴っ
て、定電流源１３を流れる電流Ｉも減少する。そして、
信号φｉｎがロウレベルの期間（ｔ２〜ｔ３）は、ＭＯ
Ｓトランジスタ１２はオフ状態を維持し、電流Ｉは流れ
ない。次に、信号φｉｎがロウレベルからハイレベルに
反転すると（ｔ３〜ｔ４）、ＭＯＳトランジスタ１２が
オフ状態からオン状態に反転し、定電流源１３を流れる
電流Ｉが増加する。信号φｉｎがハイレベルの期間（ｔ
４〜ｔ５）は、ＭＯＳトランジスタ１２はオン状態を維
持し、電流Ｉが流れ続ける。以下、上記信号φｉｎのレ
ベルに応じて上述した動作を順次繰り返す（ｔ５以
降）。

【０００９】ところが、上記構成のドライバ回路にあっ
ては、電流源１３とグランド間に配線１５による寄生イ
ンダクタンスが形成される。定電流源１３を流れる電流
Ｉは、信号φｉｎの制御によるＭＯＳトランジスタ１２
のオン／オフ動作に連動しているため、ＭＯＳトランジ
スタ１２のオン状態からオフ状態（ｔ１〜ｔ２，ｔ５〜
ｔ６）、あるいはオフ状態からオン状態（ｔ３〜ｔ４）
への反転時に、この寄生インダクタンスに起電力が発生
し、寄生インダクタンスをＬｐａｒａとすると、ノード
Ｖｓｓｑ’に「Ｌｐａｒａ×ｄＩ／ｄｔ」のノイズが発
生する。すなわち、上述したような従来のドライバ回路
では、寄生インダクタンスとＩ／Ｏ電流によりノイズが
発生してしまうという問題がある。

【００１０】ところで、メモリバスのデータ伝送を高速
化するには、バス周波数を高める他に、バス幅を広げる
ことが考えられるが、単純にバス幅を広げるとバスに搭
載された素子のＩ／Ｏ端子数を増やす必要がある。更
に、Ｉ／Ｏ端子の増加に伴い、入出力時のスイッチング
・ノイズを抑制するために接地端子も増加させる必要が
ある。このように、単純にＩ／Ｏ端子数を増やすと、接
地端子も大幅に増加させなければならず、ＰＣＢ（Prin
ted Circuit Board）の配線が困難になってしまうとい
う問題がある。

【００１１】

【発明が解決しようとする課題】上記のように従来のバ
スシステムは、伝送線が長くなると、信号波形の高周波
成分が減衰して信号波形が劣化し、デバイスが信号を取
り込む際に要する時間が厳しくなり、マージンが少なく
なって、高速化が難しいという問題があった。

【００１２】また、電流モード駆動型のドライバ回路を
用いる従来のバスシステムは、寄生インダクタンスとＩ
／Ｏ電流によりノイズが発生してしまうという問題があ
った。

【００１３】更に、データ伝送を高速化するためにバス
幅を広げると、バスに搭載された素子のＩ／Ｏ端子数や
接地端子を増やす必要があり、ＰＣＢの配線が困難にな
るという問題があった。

【００１４】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、ドライバ回路と
レシーバ回路を含む高速なバスシステムを提供すること
にある。

【００１５】また、この発明の他の目的は、寄生インダ
クタンスとＩ／Ｏ電流によるスイッチング・ノイズを低
減できるバスシステムを提供することにある。

【００１６】この発明の更に他の目的は、端子数の増加
を抑制しつつセットアップタイムとホールドタイムのマ
ージンを改善できる高速なバスシステムを提供すること
にある。

【００１７】

【課題を解決するための手段】この発明のバスシステム
は、一端が終端された一対の伝送線と、前記一対の伝送
線の無終端端に設けられる少なくとも一個のバスマスタ
素子と、前記一対の伝送線に設置される少なくとも一個
のバススレーブ素子とを具備し、前記バスマスタ素子及
びバススレーブ素子はそれぞれ、インターフェイス部を
介して前記一対の伝送線に接続され、前記バスマスタ素
子のインターフェイス部は、前記一対の伝送線を電流モ
ードで駆動し、位相が反転した二相の信号を出力するド
ライバ回路を出力段に備えることを特徴としている。

【００１８】また、下記（ａ）〜（ｋ）のような特徴を
備えている。

【００１９】（ａ）前記バススレーブ素子のインターフ
ェイス部は、前記一対の伝送線からデータを受信するレ
シーバ回路を備え、前記レシーバ回路の入力段は差動増
幅回路で構成され、前記ドライバ回路から前記一対の伝
送線上に送信された位相が反転した二相の信号の差分を
検知して受信する、（ｂ）前記バスマスタ素子のインターフェイス部は、前
記一対の伝送線からデータを受信するレシーバ回路を更
に備え、前記レシーバ回路の入力段は差動増幅回路で構
成され、前記一対の伝送線上に送信された位相が反転し
た二相の信号の差分を検知して受信する。

【００２０】（ｃ）前記バススレーブ素子のインターフ
ェイス部は、出力段に前記一対の伝送線を電流モードで
駆動し、位相が反転した二相の信号を出力するドライバ
回路を更に備える。

【００２１】（ｄ）前記ドライバ回路の出力段は、位相
が反転した二相の信号を駆動するオープンドレイン型の
差動可変定電流型駆動回路により構成される。

【００２２】（ｅ）前記オープンドレイン型の差動可変
定電流型駆動回路は、トランジスタを有する可変型定電
流源を備える。

【００２３】（ｆ）前記レシーバ回路は、前記一対の伝
送線を伝送された信号に基づいて動作する差動増幅型で
ある。

【００２４】（ｇ）前記ドライバ回路の出力段は、前記
一対の伝送線に接続される第１、第２の出力パッドと、
電流通路の一端が前記第１の出力パッドに接続され、ゲ
ートに第１の信号が供給される第１のＭＯＳトランジス
タと、電流通路の一端が前記第２の出力パッドに接続さ
れ、ゲートに前記第１の信号に対して位相が反転した第
２の信号が供給される第２のＭＯＳトランジスタと、前
記第１のＭＯＳトランジスタの電流通路の他端に接続さ
れる第１の定電流源と、前記第２のＭＯＳトランジスタ
の電流通路の他端に接続される第２の定電流源とを備え
る。

【００２５】（ｈ）前記ドライバ回路の出力段は、前記
一対の伝送線に接続される第１、第２の出力パッドと、
電流通路の一端が前記第１の出力パッドに接続され、ゲ
ートに第１の信号が供給される第１のＭＯＳトランジス
タと、電流通路の一端が前記第２の出力パッドに接続さ
れ、電流通路の他端が前記第１のＭＯＳトランジスタの
電流通路の他端に接続され、ゲートに前記第１の信号に
対して位相が反転した第２の信号が供給される第２のＭ
ＯＳトランジスタと、前記第１、第２のＭＯＳトランジ
スタの電流通路の他端に接続される定電流源とを備え
る。

【００２６】（ｉ）前記レシーバ回路の入力段は、前記
一対の伝送線が接続される第１、第２の入力パッドと、
ゲートが前記第１の入力パッドに接続される第３のＭＯ
Ｓトランジスタと、ゲートが前記第２の入力パッドに接
続され、電流通路の一端が前記第１のＭＯＳトランジス
タの電流通路の一端に接続される第４のＭＯＳトランジ
スタと、前記第３のＭＯＳトランジスタの電流通路の他
端と電源間に接続される第１の負荷素子と、前記第４の
ＭＯＳトランジスタの電流通路の他端と電源間に接続さ
れる第２の負荷素子と、前記第１、第２のＭＯＳトラン
ジスタの電流通路の一端に接続される定電流源とを備
え、前記第１のＭＯＳトランジスタと前記第１の負荷素
子との接続点、及び前記第２のＭＯＳトランジスタと前
記第２の負荷素子との接続点からそれぞれ位相が反転し
た二相の信号を内部回路へ供給する。

【００２７】（ｊ）前記一対の信号線は、半導体記憶装
置におけるデータ線またはＩ／Ｏバスである。

【００２８】（ｋ）前記一対の信号線は、半導体記憶装
置におけるアドレスバスまたは制御信号線である。

【００２９】上記のような構成によれば、バスマスタ素
子のインターフェイス部に設けたドライバ回路で、一対
の伝送線を位相の反転した二相の信号を用いて電流モー
ドで駆動するので、高速動作を保ちながらスイッチング
・ノイズを相殺して低減できる。従って、接地端子のピ
ン数を減らしても、スイッチング・ノイズを有効に制圧
できる。

【００３０】また、バスマスタ素子とバススレーブ素子
のインターフェイス部に差動で動作する電流モード駆動
型のドライバ回路と差動増幅型のレシーバ回路を設けて
一対の伝送線によりデータを送受信すれば、端子数の増
加を抑制しつつセットアップタイムとホールドタイムの
マージンを改善でき、高速なバスシステムを構築でき
る。

【００３１】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、この発明の実施
の形態に係るバスシステムについて説明するためのもの
で、メモリに用いられるバス構造の全体を示す概略図で
ある。このバスシステムは、バスマスタ素子３１、バス
スレーブ素子３２−１〜３２−ｎ、及び終端抵抗ＲＴ１
〜ＲＴ３等を備えており、各バスマスタ素子３１とバス
スレーブ素子３２−１〜３２−ｎはそれぞれ、ＤＱ線
（Ｉ／Ｏバス）３４、アドレス／制御信号線３５、クロ
ック信号線３６、グランド線３７、電源ＶＤＤ線３８等
を介して相互に接続されている。また、上記ＤＱ線３
４、アドレス／制御信号線３５、及びクロック信号線３
６の終端はそれぞれ、上記終端抵抗ＲＴ１〜ＲＴ３を介
して電源ＶＴＴ（ＶＴＴ＞ＶＤＤ）に接続される。

【００３２】図２は、上記図１に示したバスシステムに
おけるＤＱ線（Ｉ／Ｏバス）３４の１ビットに着目して
示す回路図である。バスマスタ素子３１とバススレーブ
素子３２−１〜３２−ｎはそれぞれ、ドライバ回路３９
とレシーバ回路４０を備えている。各ドライバ回路３９
の出力端はＩ／Ｏバス３４ａ，３４ｂに接続され、各レ
シーバ回路４０の入力端はそれぞれＩ／Ｏバス３４ａ，
３４ｂに接続されている。上記Ｉ／Ｏバス３４ａ，３４
ｂの終端にはそれぞれ、終端抵抗ＲＴ１ａ，ＲＴ１ｂの
一端が接続され、これら終端抵抗ＲＴ１ａ，ＲＴ１ｂの
他端は電源ＶＴＴに接続されている。

【００３３】図３は、上記図２に示した回路におけるバ
スマスタ素子３１の一部の構成例を示す回路図である。
バスマスタ素子３１の出力段に設けられたインターフェ
イス部には、上記ドライバ回路３９とレシーバ回路４０
が設けられている。ドライバ回路３９は、マスタ出力回
路４１の出力信号φｉｎ，／φｉｎ（符号の前に付した
“／”はバーを意味する）に基づいて入出力パッド４
２，４３からＩ／Ｏバス３４ａ，３４ｂを駆動する信号
Ｖｏｕｔ，／Ｖｏｕｔを出力する。

【００３４】一方、レシーバ回路４０には、上記一対の
Ｉ／Ｏバス３４ａ，３４ｂから入出力パッド４２，４３
に供給された入力信号Ｖｉｎ，／Ｖｉｎが供給され、受
信した信号を内部のマスタ入力回路４４へ供給するよう
になっている。

【００３５】図４は、上記図２に示した回路におけるバ
ススレーブ素子３２−１〜３２−ｎの一部の構成例を示
す回路図である。バススレーブ素子３２−１〜３２−ｎ
の出力段に設けられたインターフェイス部には、上記ド
ライバ回路３９とレシーバ回路４０が設けられている。
ドライバ回路３９には、マルチプレクサ４５を介してＤ
ＲＡＭの出力信号が供給され、入出力パッド４６，４７
から一対のＩ／Ｏバス３４ａ，３４ｂを駆動する信号Ｖ
ｏｕｔ，／Ｖｏｕｔを出力する。上記マルチプレクサ４
５には、クロック信号ＣＬＫ，／ＣＬＫが供給されて制
御される。

【００３６】また、レシーバ回路４０には、上記一対の
Ｉ／Ｏバス３４ａ，３４ｂから入出力パッド４６，４７
に供給された入力信号Ｖｉｎ，／Ｖｉｎが供給され、受
信した信号を内部のスレーブ入力回路４８へ供給する。

【００３７】図５は、上記図１に示したバスシステムに
おけるアドレス／制御信号線（アドレス信号線または制
御信号線）３５の１ビットに着目して示す回路図であ
る。バスマスタ素子３１はドライバ回路３９で構成され
ており、バススレーブ素子３２−１〜３２−ｎはそれぞ
れレシーバ回路４０で構成されている。ドライバ回路３
９の出力端はそれぞれ一対のアドレス／制御信号線３５
ａ，３５ｂに接続され、各レシーバ回路４０の入力端は
それぞれアドレス／制御信号線３５ａ，３５ｂに接続さ
れている。上記Ｉ／Ｏバス３４ａ，３４ｂと同様に、ア
ドレス／制御信号線３５ａ，３５ｂの終端にはそれぞ
れ、終端抵抗ＲＴ２ａ，ＲＴ２ｂの一端が接続され、こ
れら終端抵抗ＲＴ２ａ，ＲＴ２ｂの他端は電源ＶＴＴに
接続されている。

【００３８】図６は、上記図５に示した回路におけるバ
スマスタ素子の一部の構成例を示す回路図である。バス
マスタ素子３１の出力段に設けられたインターフェイス
部には、上記ドライバ回路３９が設けられている。この
ドライバ回路３９には、マルチプレクサ５１を介してＤ
ＲＡＭの出力信号が供給され、出力パッド５２，５３か
ら一対のアドレス／制御信号線３５ａ，３５ｂを駆動す
る信号Ｖｏｕｔ，／Ｖｏｕｔを出力する。上記マルチプ
レクサ５１には、クロック信号ＣＬＫ，／ＣＬＫが供給
されて制御される。

【００３９】図７は、上記図５に示した回路におけるバ
ススレーブ素子の一部の構成例を示す回路図である。レ
シーバ回路４０には、上記一対のアドレス／制御信号線
３５ａ，３５ｂから入力パッド５４，５５に供給された
入力信号Ｖｉｎ，／Ｖｉｎが供給され、受信した信号を
内部のスレーブ入力回路５６へ供給するようになってい
る。

【００４０】図８は、上記図２乃至図６に示したドライ
バ回路の具体的な構成例を示している。このドライバ回
路は、電流モード駆動型であり、位相が反転した二相の
信号を駆動するオープンドレイン型の差動可変定電流型
駆動回路により構成される。ＭＯＳトランジスタＱ１，
Ｑ２の電流通路の一端はそれぞれパッドＰＤ１，ＰＤ２
（出力パッドまたは入出力パッド）に接続され、電流通
路の他端は定電流源６１，６２に接続される。上記定電
流源６１，６２は共通ノードＶｓｓｑ’に接続され、内
部寄生インダクタンスＬｐａｒａの成分を含む配線６３
を経由してチップ外部のグランドＶｓｓｑに接続され
る。上記ＭＯＳトランジスタＱ１，Ｑ２のゲートにはそ
れぞれ、位相が１８０°異なる信号φｉｎと／φｉｎが
チップ６４の内部回路から入力され、上記パッドＰＤ
１，ＰＤ２から当該チップ６４の出力信号Ｖｏｕｔと／
Ｖｏｕｔ（逆相信号）がそれぞれ出力される。これら出
力信号Ｖｏｕｔ，／Ｖｏｕｔは、Ｉ／Ｏバス、アドレス
／制御信号線等を構成する伝送線ＴＢ１とＴＢ２をそれ
ぞれ伝送し、終端抵抗ＲＴａ，ＲＴｂにより吸収され
る。

【００４１】図９（ａ），（ｂ）はそれぞれ、上記図８
に示したドライバ回路のＩ−Ｖ動作特性図である。φｉ
ｎ＝ロウレベルで／φｉｎ＝ハイレベルの場合、出力信
号Ｖｏｕｔの動作ポイントは（ａ）図のＢ点にくるの
で、Ｖｏｕｔの電圧はＶＴＴに等しい高い電圧ＶＯＨに
なり、／Ｖｏｕｔは（ｂ）図のＡ点に位置するので、Ｒ
Ｔａ＝ＲＴｂ＝ＲＴとすると、／Ｖｏｕｔ＝ＶＴＴ・Ｒ
Ｔ×Ｉ２と低い電圧ＶＯＬになる。また、逆にφｉｎ＝
ハイレベルで／φｉｎ＝ロウレベルの場合、出力電圧Ｖ
ｏｕｔの動作ポイントは（ａ）図のＡ点にくるので、Ｖ
ｏｕｔの電圧はＶＴＴ−ＲＴ×Ｉ２と低い電圧ＶＯＬに
なり、／Ｖｏｕｔは（ｂ）図のＢ点に位置するので、／
Ｖｏｕｔ＝ＶＴＴと高い電圧ＶＯＨになる。

【００４２】このように、出力電圧Ｖｏｕｔ，／Ｖｏｕ
ｔは、一方の電圧が高い（ＶＯＨ）ときに他方が低く
（ＶＯＬ）なり、一方の電圧が低い（ＶＯＬ）ときには
他方が高く（ＶＯＨ）なる。

【００４３】図１０は、図８に示したドライバ回路の寄
生インダクタンスとＩ／Ｏ電流によるスイッチング・ノ
イズ（グランド・バウンス・ノイズ）をキャンセルする
動作について説明するためのタイミングチャートであ
る。信号φｉｎがハイレベル、信号／φｉｎがロウレベ
ルの時（ｔ１以前）には、ＭＯＳトランジスタＱ１がオ
ン状態、Ｑ２がオフ状態であり、定電流源６１には電流
Ｉ１が流れている。信号φｉｎがハイレベルからロウレ
ベル、／φｉｎがロウレベルからハイレベルに反転する
と（ｔ１〜ｔ２）、ＭＯＳトランジスタＱ１がオン状態
からオフ状態、ＭＯＳトランジスタＱ２がオフ状態から
オン状態に反転し、これに伴って、定電流源６１を流れ
る電流Ｉ１が減少し、定電流源６２を流れる電流Ｉ２が
増加する。そして、信号φｉｎがロウレベル、信号／φ
ｉｎがハイレベルの期間（ｔ２〜ｔ３）は、ＭＯＳトラ
ンジスタＱ１はオフ状態を維持し、ＭＯＳトランジスタ
Ｑ２はオン状態を維持し、電流Ｉ２が流れる。次に、信
号φｉｎがロウレベルからハイレベル、信号／φｉｎが
ハイレベルからロウレベルに反転すると（ｔ３〜ｔ
４）、ＭＯＳトランジスタＱ１がオフ状態からオン状
態、ＭＯＳトランジスタＱ２がオン状態からオフ状態に
反転し、定電流源６１を流れる電流Ｉ１が増加し、定電
流源６２を流れる電流Ｉ２が減少する。信号φｉｎがハ
イレベル、信号／φｉｎがロウレベルの期間（ｔ４〜ｔ
５）は、ＭＯＳトランジスタＱ１はオン状態、ＭＯＳト
ランジスタＱ２はオフ状態を維持し、電流Ｉ１が流れ続
ける。以下、上記信号φｉｎ，／φｉｎのレベルに応じ
て上述した動作を順次繰り返す（ｔ５以降）。

【００４４】上述したように、信号φｉｎと／φｉｎが
頻繁にスイッチングする状況があると仮定すると、信号
φｉｎと／φｉｎに同期して電流源６１，６２を流れる
電流Ｉ１とＩ２が変動する。これらの電流Ｉ１とＩ２の
和Ｉは、配線６３を経由して、ノードＶｓｓｑ’からチ
ップ外部のグランドＶｓｓｑに流れる。ＤＣ的にはＶｓ
ｓｑ’＝Ｖｓｓｑの関係が成り立つが、寄生インダクタ
ンス成分Ｌｐａｒａが存在するため、電流Ｉの変動によ
り、ノードＶｓｓｑ’に電流成分であるＬｐａｒａ×ｄ
Ｉ／ｄｔのスイッチング・ノイズがのる可能性がある。
しかし、電流Ｉ１とＩ２は逆相であることから、Ｖｎｏ
ｉｓｅ＝Ｌｐａｒａ×（ｄＩ１／ｄｔ＋ｄＩ２／ｄｔ）
＝０であるため、図１０に示すようにスイッチング・ノ
イズを相殺することができる。従って、図８に示したよ
うな構成のドライバ回路を用いたバスシステムによれ
ば、スイッチング・ノイズをキャンセルすることがで
き、従来のドライバ回路と比較したときに、接地端子Ｖ
ｓｓｑのピン数を減らしても、スイッチング・ノイズを
有効に制圧できる。

【００４５】図１１は、複数のドライバ回路を搭載した
場合の回路構成例を示している。各ドライバ回路３９−
１〜３９−ｍは、上記図８に示した回路と同様な回路構
成になっている。この場合、それぞれのドライバ回路３
９−１〜３９−ｍから流れる電流Ｉの合計Ｉｔｏｔａｌ
はΣＩであり、トータル的なスイッチング・ノイズＶｔ
ｏｔａｌＬはＬ×ｄΣｄＩ／ｄｔとなってΣｄＩ／ｄｔ
に比例する。よって、複数のドライバ回路３９−１〜３
９−ｍを設けた場合にも、スイッチング・ノイズを相殺
して低減できる。

【００４６】図１２は、上記図８に示したドライバ回路
の他の構成例を示している。図８に示したドライバ回路
では、２つの電流源６１，６２を用いていたのに対し、
１つの電流源６５を設けたものである。図１２におい
て、基本的な回路構成は図８と同様であるので、同一構
成部分には同じ符号を付してその詳細な説明は省略す
る。

【００４７】図１３（ａ），（ｂ）はそれぞれ、上記図
１２に示したドライバ回路のＩ−Ｖ動作特性図である。
ＭＯＳトランジスタＱ１，Ｑ２の電流通路を流れる電流
をそれぞれＩ１’，Ｉ２’とすると、定電流源６５を流
れる電流ＩｓｓＱはＩ１＋Ｉ２となる。そして、（ａ）
図に示すように、出力信号ＶｏｕｔのＡ点の電圧は「Ｖ
ＯＬ＝ＶＴＴ・ＲＴ×ＩｓｓＱ」となり、Ｂ点の電圧は
「ＶＯＨ＝ＶＴＴ」となる。また、（ｂ）図に示すよう
に、出力信号／ＶｏｕｔのＡ点の電圧は「ＶＯＬ＝ＶＴ
Ｔ・ＲＴ×ＩｓｓＱ」となり、Ｂ点の電圧は「ＶＯＨ＝
ＶＴＴ」となる。

【００４８】図１２に示す回路にあっては、信号φｉｎ
と／φｉｎに同期してＭＯＳトランジスタＱ１，Ｑ２の
電流通路を流れる電流Ｉ１’とＩ２’が変動する。これ
らの電流Ｉ１とＩ２の和ＩｓｓＱが定電流源６５を流
れ、配線６３を経由してチップ外部のグランドＶｓｓｑ
に流れる。しかし、この際、電流Ｉ１’とＩ２’は逆相
であるので、信号φｉｎと／φｉｎのレベルに拘わら
ず、定電流源６５を流れるＩｓｓＱは一定であり、寄生
インダクタンス成分Ｌｐａｒａが存在しても、図１４に
示すようにスイッチング・ノイズを相殺することができ
る。

【００４９】図１５は、上記図２乃至図５、及び図７に
示したレシーバ回路の具体的な構成例を示す回路図であ
る。このレシーバ回路は、一対の伝送線ＴＢ１，ＴＢ２
の一端に設けられたチップ７０中に形成されており、入
力段は差動増幅型、すなわち入力インピーダンスの高い
差動増幅回路で構成されている。このチップ７０中の入
力段には、ＭＯＳトランジスタＱ３，Ｑ４、負荷抵抗Ｒ
Ｌ３，ＲＬ４及び定電流源７１が設けられている。上記
ＭＯＳトランジスタＱ３，Ｑ４のゲートにはそれぞれ、
一対の伝送線ＴＢ１，ＴＢ２を伝送された信号Ｖｉｎ，
／ＶｉｎがパッドＰＤ３，ＰＤ４（入力パッドまたは入
出力パッド）を介して入力される。これらＭＯＳトラン
ジスタＱ３，Ｑ４の電流通路の一端と電源ＶＤＤ間には
それぞれ、上記負荷抵抗ＲＬ３，ＲＬ４が接続されてい
る。また、電流通路の他端は共通接続され、これら共通
接続点とグランド間に上記定電流源７１が設けられてい
る。なお、上記伝送線ＴＢ１，ＴＢ２の終端は、終端抵
抗ＲＴ１ａ，ＲＴ１ｂを介して電源ＶＴＴに接続されて
いる。

【００５０】このレシーバ回路は、一対の伝送線ＴＢ
１，ＴＢ２を経由して伝送された差動信号Ｖｉｎと／Ｖ
ｉｎの差分電圧を検出して、検知した信号をチップ７０
の内部へ伝送するものである。

【００５１】図１６は、従来のレシーバ回路とこの発明
によるバスシステムで用いるレシーバ回路の性能を比較
して示しており、セットアップタイムｔＳを比較してい
る。本発明のレシーバ回路におけるセットアップタイム
ｔＳはｔで示すように、従来のレシーバ回路のセットア
ップタイムｔ’よりも短くできる（ｔ＜ｔ’）。なぜな
ら、図１９に示した従来のレシーバ回路では、センス電
圧Ｖｓｅｎｓｅが基準電圧ＶＲＥＦを下回るか上回らな
い限り入力信号を検知できない。従って、データを検知
するには、外部クロック信号と同期したデータを検知で
きるまでの時間であるｔ’が必要とされる。これに対
し、図１５に示したような回路構成では、信号Ｖｉｎと
／Ｖｉｎの電圧差を検知するので、データを検知する時
間は短いｔで済む。つまり、この発明によるバスシステ
ムによれば、従来と比較してより高速に動作させること
が可能である。

【００５２】図１７は、上述したドライバ回路とレシー
バ回路を集積して入出力回路を構成した例を示してい
る。この回路にあっては、ＤＲＡＭの出力信号をマルチ
プレクサ８０に供給し、バッファとして働くドライバ回
路８１を介してパッド８２，８３及び入力レシーバ８
４，８５に供給するようにしている。また、上記パッド
８２，８３に入力された信号は、上記入力レシーバ８
４，８５に供給される。上記マルチプレクサ８０にはク
ロック信号ＣＬＫ．／ＣＬＫが供給され、上記入力レシ
ーバ８４にはクロック信号ＣＬＫ、入力レシーバ８５に
はクロック信号／ＣＬＫがそれぞれ供給されて動作が制
御される。上記入力レシーバ８４，８５は、基本的には
上記図１５に示したレシーバ回路と同様に構成されてい
る。

【００５３】このような構成であっても上述したパスマ
スタ素子あるいはバススレーブ素子と同様な動作を行
い、同じ作用効果が得られる。

【００５４】上述したように、この発明では、位相が反
転した二相の信号を一対の伝送線に供給することによ
り、効果的にｔＳ／ｔＨの高マージンを実現できる。ま
た、スイッチング・ノイズを抑制するために、Ｖｓｓｑ
ピン（接地端子）を設ける必要がなく、二相の信号を用
いるにも拘わらずパッケージのピン数は大幅に増やす必
要がない。更に、スイッチング・ノイズが少ない分Ｉ／
Ｏ数を増加させることが可能となり、一層広いＩ／Ｏに
対応可能である。

【００５５】従って、この発明では、例えばメモリにお
けるバスシステムの高スピード化と高Ｉ／Ｏ化とを図る
のに好適であり、従来と比較してより高いメモリバスの
バンド幅が実現できる。

【００５６】

【発明の効果】以上説明したように、この発明によれ
ば、ドライバ回路とレシーバ回路を含む高速なバスシス
テムが得られる。

【００５７】また、寄生インダクタンスとＩ／Ｏ電流に
よるスイッチング・ノイズを低減できるバスシステムが
得られる。

【００５８】更に、端子数の増加を抑制しつつ、セット
アップタイムとホールドタイムのマージンを改善できる
高速なバスシステムが得られる。

【図面の簡単な説明】

【図１】この発明の実施の形態に係るバスシステムにつ
いて説明するためのもので、メモリに用いられるバス構
造の全体を示す概略図。

【図２】図１に示したバスシステムにおけるＩ／Ｏバス
の１ビットに着目して示す回路図。

【図３】図２に示した回路におけるバスマスタ素子の構
成例を示す回路図。

【図４】図２に示した回路におけるバススレーブ素子の
構成例を示す回路図。

【図５】図１に示したバスシステムにおけるアドレス／
制御信号線の１ビットに着目して示す回路図。

【図６】図５に示した回路におけるバスマスタ素子の構
成例を示す回路図。

【図７】図５に示した回路におけるバススレーブ素子の
構成例を示す回路図。

【図８】ドライバ回路の具体的な構成例を示す回路図。

【図９】図８に示したドライバ回路の電流電圧変換動作
について説明するためのＩ−Ｖ動作特性図。

【図１０】図８に示したドライバ回路における寄生イン
ダクタンスとＩ／Ｏ電流によるスイッチング・ノイズを
キャンセルする動作について説明するためのタイミング
チャート。

【図１１】複数のドライバ回路を搭載した場合の構成例
を示す回路図。

【図１２】ドライバ回路の具体的な他の構成例を示す回
路図。

【図１３】図１２に示したドライバ回路の電流電圧変換
動作について説明するためのＩ−Ｖ動作特性図。

【図１４】図１２に示したドライバ回路における寄生イ
ンダクタンスとＩ／Ｏ電流によるスイッチング・ノイズ
をキャンセルする動作について説明するためのタイミン
グチャート。

【図１５】レシーバ回路の具体的な構成例を示す回路
図。

【図１６】従来のレシーバ回路とこの発明のレシーバ回
路におけるセットアップタイムを比較して示す図。

【図１７】この発明によるドライバ回路とレシーバ回路
を集積化して入出力回路を構成した例を示す回路図。

【図１８】従来のバスシステムで用いられる電流モード
駆動型のドライバ回路の構成例を示す回路図。

【図１９】従来のバスシステムで用いられる電流モード
型のレシーバ回路の構成例を示す回路図。

【図２０】図１８に示したドライバ回路の動作を説明す
るためのタイミングチャートであり、寄生インダクタン
スとＩ／Ｏ電流によるノイズの発生について説明するた
めの図。

【符号の説明】

３１…バスマスタ素子３２−１〜３２−ｎ…バススレーブ素子３４，３４ａ，３４ｂ…ＤＱ線（Ｉ／Ｏバス）３５，３５ａ，３５ｂ…アドレス／制御信号線３６…クロック信号線３７…グランド線３８…電源ＶＤＤ線３９…ドライバ回路４０…レシーバ回路４１…マスタ出力回路４２，４３，４６，４７…入出力パッド４４…マスタ入力回路４５，５１…マルチプレクサ４６，５６…スレーブ入力回路５２，５３…出力パッド５４，５５…入力パッド６１，６２，６５，７１…定電流源６３…配線Ｑ１〜Ｑ４…トランジスタＴＢ１，ＴＢ２…伝送線ＲＴ１〜ＲＴ３，ＲＴａ，ＲＴｂ，ＲＴ１ａ，ＲＴ１
ｂ，ＲＴ２ａ，ＲＴ２ｂ…終端抵抗ＲＬ３，ＲＬ４…負荷抵抗ＶＴＴ…電源 φｉｎ，／φｉｎ…入力信号Ｖｏｕｔ，／Ｖｏｕｔ…出力信号ＰＤ１〜ＰＤ４…パッドＣＬＫ，／ＣＬＫ…クロック信号

フロントページの続きＦターム(参考） 5J056 AA01 AA04 AA40 BB02 BB25 BB54 CC01 DD13 DD52 DD54 GG05 KK03 5K029 AA02 AA11 CC01 DD04 DD13 DD24 EE02 FF10 GG07 HH01 JJ08 LL17

Claims

【特許請求の範囲】

【請求項１】一端が終端された一対の伝送線と、前記一対の伝送線の無終端端に設けられる少なくとも一
個のバスマスタ素子と、前記一対の伝送線に設置される少なくとも一個のバスス
レーブ素子とを具備し、前記バスマスタ素子及びバススレーブ素子はそれぞれ、
インターフェイス部を介して前記一対の伝送線に接続さ
れ、前記バスマスタ素子のインターフェイス部は、前記一対
の伝送線を電流モードで駆動し、位相が反転した二相の
信号を出力するドライバ回路を出力段に備えることを特
徴とするバスシステム。
【請求項２】前記バススレーブ素子のインターフェイ
ス部は、前記一対の伝送線からデータを受信するレシー
バ回路を備え、前記レシーバ回路の入力段は差動増幅回
路で構成され、前記ドライバ回路から前記一対の伝送線
上に送信された位相が反転した二相の信号の差分を検知
して受信することを特徴とする請求項１に記載のバスシ
ステム。
【請求項３】前記バスマスタ素子のインターフェイス
部は、前記一対の伝送線からデータを受信するレシーバ
回路を更に備え、前記レシーバ回路の入力段は差動増幅
回路で構成され、前記一対の伝送線上に送信された位相
が反転した二相の信号の差分を検知して受信することを
特徴とする請求項１または２に記載のバスシステム。
【請求項４】前記バススレーブ素子のインターフェイ
ス部は、出力段に前記一対の伝送線を電流モードで駆動
し、位相が反転した二相の信号を出力するドライバ回路
を更に備えることを特徴とする請求項２または３に記載
のバスシステム。
【請求項５】前記ドライバ回路の出力段は、位相が反
転した二相の信号を駆動するオープンドレイン型の差動
可変定電流型駆動回路により構成されることを特徴とす
る請求項１または４に記載のバスシステム。
【請求項６】前記オープンドレイン型の差動可変定電
流型駆動回路は、トランジスタを有する可変型定電流源
を備えることを特徴とする請求項５に記載のバスシステ
ム。
【請求項７】前記レシーバ回路は、前記一対の伝送線
を伝送された信号に基づいて動作する差動増幅型である
ことを特徴とする請求項２または３に記載のバスシステ
ム。
【請求項８】前記ドライバ回路の出力段は、前記一対
の伝送線に接続される第１、第２の出力パッドと、電流
通路の一端が前記第１の出力パッドに接続され、ゲート
に第１の信号が供給される第１のＭＯＳトランジスタ
と、電流通路の一端が前記第２の出力パッドに接続さ
れ、ゲートに前記第１の信号に対して位相が反転した第
２の信号が供給される第２のＭＯＳトランジスタと、前
記第１のＭＯＳトランジスタの電流通路の他端に接続さ
れる第１の定電流源と、前記第２のＭＯＳトランジスタ
の電流通路の他端に接続される第２の定電流源とを備え
ることを特徴とする請求項１、４または５いずれか１つ
の項に記載のバスシステム。
【請求項９】前記ドライバ回路の出力段は、前記一対
の伝送線に接続される第１、第２の出力パッドと、電流
通路の一端が前記第１の出力パッドに接続され、ゲート
に第１の信号が供給される第１のＭＯＳトランジスタ
と、電流通路の一端が前記第２の出力パッドに接続さ
れ、電流通路の他端が前記第１のＭＯＳトランジスタの
電流通路の他端に接続され、ゲートに前記第１の信号に
対して位相が反転した第２の信号が供給される第２のＭ
ＯＳトランジスタと、前記第１、第２のＭＯＳトランジ
スタの電流通路の他端に接続される定電流源とを備える
ことを特徴とする請求項１、４または５いずれか１つの
項に記載のバスシステム。
【請求項１０】前記レシーバ回路の入力段は、前記一
対の伝送線が接続される第１、第２の入力パッドと、ゲ
ートが前記第１の入力パッドに接続される第３のＭＯＳ
トランジスタと、ゲートが前記第２の入力パッドに接続
され、電流通路の一端が前記第１のＭＯＳトランジスタ
の電流通路の一端に接続される第４のＭＯＳトランジス
タと、前記第３のＭＯＳトランジスタの電流通路の他端
と電源間に接続される第１の負荷素子と、前記第４のＭ
ＯＳトランジスタの電流通路の他端と電源間に接続され
る第２の負荷素子と、前記第１、第２のＭＯＳトランジ
スタの電流通路の一端に接続される定電流源とを備え、
前記第１のＭＯＳトランジスタと前記第１の負荷素子と
の接続点、及び前記第２のＭＯＳトランジスタと前記第
２の負荷素子との接続点からそれぞれ位相が反転した二
相の信号を内部回路へ供給することを特徴とする請求項
２、３または７いずれか１つの項に記載のバスシステ
ム。
【請求項１１】前記一対の信号線は、半導体記憶装置
におけるデータ線またはＩ／Ｏバスであることを特徴と
する請求項１乃至１０いずれか１つの項に記載のバスシ
ステム。
【請求項１２】前記一対の信号線は、半導体記憶装置
におけるアドレスバスまたは制御信号線であることを特
徴とする１、２、５、７、８、９または１０いずれか１
つの項に記載のバスシステム。