KR20160045697A - 재구성 가능한 지연 회로, 및 그 지연 회로를 사용한 지연 모니터 회로, 편차 보정 회로, 편차 측정 방법 및 편차 보정 방법 - Google Patents

재구성 가능한 지연 회로, 및 그 지연 회로를 사용한 지연 모니터 회로, 편차 보정 회로, 편차 측정 방법 및 편차 보정 방법 Download PDF

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Abstract

지연 회로(10)는 풀업 회로(2)와 풀다운 회로(3)를 포함하는 제 1 반전 회로와, 풀업 회로(4)와 풀다운 회로(5)를 포함하는 제 2 반전 회로를 포함한다. 지연 회로는 전원 전위와 출력 노드 사이에 있어서 제 1 반전 회로의 풀업 회로와 직렬로 접속된 제 1 패스 트랜지스터(6)와, 그라운드 전위와 출력 노드(Out) 사이에 있어서 제 1 반전 회로의 풀다운 회로(2)와 직렬로 접속된 제 2 패스 트랜지스터(7)와, 입력 노드(In)와 제 2 반전 회로의 풀업 회로 사이에 직렬로 삽입된 제 3 패스 트랜지스터(8)와, 입력 노드와 제 2 반전 회로의 풀다운 회로 사이에 직렬로 삽입된 제 4 패스 트랜지스터(9)를 더 포함한다. 지연 회로의 지연 특성은 제 1∼제 4 패스 트랜지스터의 게이트에 인가하는 제어 신호(C1∼C4)의 조합에 의해 변경된다.

Description

재구성 가능한 지연 회로, 및 그 지연 회로를 사용한 지연 모니터 회로, 편차 보정 회로, 편차 측정 방법 및 편차 보정 방법{RECONFIGURABLE DELAY CIRCUIT, DELAY MONITOR CIRCUIT USING SAID DELAY CIRCUIT, VARIATION CORRECTION CIRCUIT, VARIATION MEASUREMENT METHOD, AND VARIATION CORRECTION METHOD}
본 발명은 집적회로가 동작할 때의 신호 전파 시간을 칩 상에서 측정하는 지연 모니터 회로 및 그것에 사용될 수 있는 재구성 가능한 지연 회로에 관한 것이다. 또한, 본 발명은 집적회로에 있어서의 트랜지스터의 편차를 측정, 보정하는 회로 및 방법에 관한 것이다.
집적회로의 미세화에 따라, 트랜지스터의 특성 편차가 확대되고 있다. 특성 편차는 칩 내의 트랜지스터 특성이 똑같이 변동하는 칩 간 편차 성분과, 각 트랜지스터의 특성이 독립적으로 변동하는 칩 내 편차 성분으로 대별된다. 트랜지스터 특성 편차에 의해 집적회로 내의 신호 전파 시간이 변동된다. 가능한 한 적은 소비 에너지로 집적회로를 동작시키기 위해서, 트랜지스터의 특성 편차에 따라서 클록 주파수나 전원 전압을 적절한 값으로 조절하거나, 트랜지스터의 기판에 가하는 전압을 조절하거나 해서, 특성 편차량을 보정하는 방법이 사용된다. 이들의 조절을 행하기 위해서는 nMOS 트랜지스터 특성과 pMOS 트랜지스터 특성 편차량을 평가하는 것이 필요하고, 그 때문에 지연 회로를 다단으로 접속한 지연 모니터 회로가 사용된다(특허문헌 1 등, 비특허문헌 1 등 참조).
도 18에 비특허문헌 1에 개시된 지연 모니터 회로에 사용되는 종래의 지연 회로의 예를 나타낸다. 도 18(a)에 나타내는 지연 회로는 일반적인 반전 논리 게이트(인버터)이며, 그 지연 특성은 nMOS 트랜지스터와 pMOS 트랜지스터의 쌍방의 특성에 의해 결정된다. 도 18(b)에 나타내는 지연 회로는 nMOS 트랜지스터의 게이트에 nMOS 패스 트랜지스터를 삽입한 구조이고, 그 지연 특성은 nMOS 트랜지스터의 특성이 강하게 영향을 미친다. 도 18(c)에 나타내는 지연 회로는 pMOS 트랜지스터의 게이트에 pMOS 패스 트랜지스터를 삽입한 구조이고, 그 지연 특성은 pMOS 트랜지스터의 특성이 강하게 영향을 미친다.
트랜지스터의 특성 편차의 요인으로서, 역치 전압과 채널 길이가 있다. 여기에서, 도 18(a)∼(c)에 나타내는 지연 회로에 대해서, 채널 길이 변동량 ΔL을 0이라고 했을 경우의 nMOS 트랜지스터의 역치 전압 변동량 ΔVthn과, pMOS 트랜지스터의 역치 전압의 변동량 ΔVthp에 대한 지연 시간의 변동량을 구하면, 도 19에 나타나 있는 바와 같은 특성이 된다. 도 19에 있어서, 실선 A, B, C는 도 18 (a), (b), (c)에 나타내는 지연 회로 각각 대한 특성을 나타내고 있다. 도 18 (a)의 지연 회로에 대해서는 ΔVthn과 ΔVthp가 동 정도로 지연 시간에 영향을 주고 있다. 도 18(b)의 지연 회로에 대해서는 주로 ΔVthn이 지연 시간에 영향을 주고 있다. 도 18(c)의 지연 회로에 대해서는 주로 ΔVthp가 지연 시간에 영향을 주고 있다.
지연 모니터 회로는 이들 지연 회로를 논리가 반전되지 않는 단수만 직렬로 접속해서 구성되는 링 발진 회로로 구성된다. 이 회로의 발진 주파수는 각 지연 회로의 지연 시간에 의해 결정된다.
전체 지연 회로를 도 18(a)∼(c)에 나타내는 회로 중 어느 하나만으로 구성한 지연 모니터 회로의 발진 주파수를 결정하는 요인은 각각 ΔL과 ΔVthn과 ΔVthp, ΔL과 ΔVthn, ΔL과 ΔVthp으로 근사할 수 있다. ΔL, ΔVthn, ΔVthp의 칩 내 편차 성분은 랜덤하게 발생한다. 그 때문에, 다수 단의 동일 종류의 지연 회로를 통과하는 것에 의한 신호 전파 지연 시간에는 칩 내 편차의 영향은 상쇄되어서 나타나지 않고, 전체 지연 회로에 공통적으로 발생하는 칩 간 편차의 영향이 나타난다. 따라서, 전체 지연 회로를 도 18(a)∼(c)에 나타내는 회로 중 어느 하나만으로 구성한 3종류의 지연 모니터 회로의 발진 주파수로부터, nMOS 트랜지스터의 역치 전압 변동량, pMOS 트랜지스터의 역치 전압 변동량의 양 트랜지스터의 채널 길이변동량의 칩 간 편차량을 역산할 수 있다.
칩 내 편차는 랜덤하게 발생하는 현상이기 때문에, 통계적으로 유의하게 되는 수의 지연 모니터 회로를 준비하고, 그들의 발진 주파수의 편차량으로부터 칩 내 편차량을 역산할 수 있다. 추정하는 편차량의 정밀도를 높이기 위해서는 다수의 지연 모니터 회로를 준비하는 것이 필요로 되어서 지연 모니터 회로에 할당하는 칩 면적이 증가한다.
일본 특허공개 2001-44369호 공보 국제공개 WO99/12263
Islam A.K.M. Mahfuzul, Akira Tsuchiya, Kazutoshi Kobayashi, Hidetoshi Onodera, "Variation-sensitive Monitor Circuits for Estimation of Global Process Parameter Variation," IEEE Trans. Semiconductor Manufacturing, vol 25, no 4, pp. 571-580, 2012/12. Shuichi Fujimoto, Takashi Matsumoto and Hidetoshi Onodera, "Inhomogeneous Ring Oscillator for WID Variability and RTN Characterization," Proc. 25th IEEE International Conference on Microelectronic Test Structures, pp. 25-30, 2012/03.
상기한 바와 같이, 종래의 지연 회로를 이용하여 지연 모니터를 구성했을 경우, 트랜지스터 특성에 편차를 부여하는 요인의 칩 간 편차량을 추정하기 위해서는 적어도 요인의 수 이상의 다른 지연 특성을 갖는 지연 모니터 회로가 필요했다. 또한, 칩 내 편차량의 통계량을 추정하기 위해서는 다수의 지연 모니터 회로가 필요로 되었다.
즉, 종래의 지연 회로를 사용한 지연 모니터 회로에 의해 트랜지스터의 칩 간 편차나 칩 내 편차를 평가하기 위해서는 다수 개의 지연 모니터 회로가 필요로 된다. 필요로 되는 지연 모니터 회로의 수에 따라 칩 면적은 증대하기 때문에, 칩의 제조 비용이 증가한다고 하는 문제가 있었다.
본 발명은 상기의 과제를 해결하기 위해 이루어진 것이고, 그 목적으로 하는 것은 집적회로가 동작할 때의 신호 전파 시간을 칩 상에서 측정하는 지연 모니터 회로에 사용되는 지연 회로로서, 지연 모니터 회로에 관한 칩 면적의 증대를 억제하여, 제조 비용의 저감을 실현가능한 지연 회로를 제공하는 것에 있다.
본 발명의 제 1 형태에 있어서, 집적회로 내의 신호 전파 시간의 지연을 측정하는 지연 모니터 회로에 포함되는 재구성 가능한 지연 회로가 제공된다. 지연 회로는 입력 신호를 입력하는 입력 노드와, 출력 신호를 출력하는 출력 노드와, 제 1 반전 회로와, 제 2 반전 회로를 포함한다. 제 1 반전 회로는 입력 신호에 근거해서 온했을 때에 전원 전위를 출력 노드에 접속하는 풀업 회로와, 입력 신호에 근거해서 온했을 때에 그라운드 전위를 출력 노드에 접속하는 풀다운 회로의 직렬 회로를 포함한다. 제 2 반전 회로는 입력 신호에 근거해서 온했을 때에 전원 전위를 출력 노드에 접속하는 풀업 회로와, 입력 신호에 근거해서 온했을 때에 그라운드 전위를 출력 노드에 접속하는 풀다운 회로의 직렬 회로를 포함한다. 지연 회로는 전원 전위와 출력 노드 사이에 있어서 제 1 반전 회로의 풀업 회로와 직렬로 접속된 제 1 패스 트랜지스터와, 그라운드 전위와 출력 노드의 사이에 있어서 제 1 반전 회로의 풀다운 회로와 직렬로 접속된 제 2 패스 트랜지스터와, 입력 노드와 제 2 반전 회로의 풀업 회로의 입력 사이에 직렬로 접속된 제 3 패스 트랜지스터와, 입력 노드와 제 2 반전 회로의 풀다운 회로의 입력 사이에 직렬로 접속된 제 4 패스 트랜지스터를 더 구비한다. 지연 회로의 지연 특성은 제 1 내지 제 4 패스 트랜지스터의 게이트에 인가하는 제어 신호의 조합에 의해 변경된다.
상기 구성에 의해, 1개의 지연 회로에 의해 각종의 지연 특성을 갖는 회로 구성을 실현할 수 있다. 예를 들면, 풀업 회로 및 제 3 패스 트랜지스터를 pMOS 트랜지스터로 구성하고, 풀다운 회로 및 제 4 패스 트랜지스터를 nMOS 트랜지스터로 구성함으로써, 1) 통상의 반전 논리 게이트(인버터)의 지연 특성을 갖는 회로, 2) nMOS 트랜지스터의 특성이 강하게 영향을 받는 지연 특성을 갖는 회로, 3) pMOS 트랜지스터의 특성이 강하게 영향을 받는 지연 특성을 갖는 회로를 1개의 지연 회로에 의해 실현된다.
본 발명의 제 2 형태에 있어서, 집적회로 내의 신호 전파 시간의 지연을 측정하는 지연 모니터 회로가 제공된다. 지연 모니터 회로는 상기 지연 회로를 복수단 직렬로 접속한 회로를 포함한다. 이러한 지연 모니터 회로에 의하면, 1개의 지연 모니터 회로로 각종의 지연 특성의 측정이 가능해지기 때문에, 지연 모니터 회로를 다수 설치할 필요가 없어진다. 이 때문에, 칩 면적의 증대를 억제할 수 있어서 제조 비용을 저감할 수 있다.
본 발명의 제 3 형태에 있어서, 상기 지연 모니터 회로를 사용한 집적회로 내(반도체칩 내)의 회로 소자의 특성 편차 측정 방법이 제공된다. 편차 측정 방법은 특정 단의 지연 회로의 구성과, 그 특정 단 이외의 단의 지연 회로의 구성이 다르도록 각 단에 있어서 제어 신호를 설정하고, 패스 트랜지스터에 인가하는 제 1 스텝과, 제어 신호를 인가한 상태에서 지연 모니터 회로의 출력을 측정하는 제 2 스텝과, 특정 단을 순차 변경하면서 제 1 스텝과 제 2 스텝을 반복하는 제 3 스텝과, 제 3 스텝에 의해 얻어진 측정 결과에 근거하여 집적회로가 형성되는 칩 내의 회로 소자의 특성 편차를 측정하는 제 4 스텝을 포함한다. 상기 편차 측정 방법에 의해, 반도체칩 내에서의 트랜지스터의 편차를 평가하는 것이 가능해진다.
본 발명의 제 4 형태에 있어서, 지연 모니터 회로를 사용한 집적회로가 형성되는 반도체칩 간의 회로 소자의 특성 편차 측정 방법이 제공된다. 편차 측정 방법은 모든 단의 지연 회로의 구성이 같아지도록 각 단에 있어서 제어 신호를 설정하고, 패스 트랜지스터에 인가하는 제 1 스텝과, 그들의 제어 신호를 인가한 상태에서 지연 모니터 회로의 출력을 측정하는 제 2 스텝과, 제 2 스텝에 의해 얻어진 측정 결과에 근거하여 집적회로가 형성되는 칩 간의 회로 소자의 특성 편차를 측정하는 제 3 스텝을 포함한다. 상기 편차 측정 방법에 의해, 반도체칩 간에서의 트랜지스터의 편차를 평가하는 것이 가능해진다.
또한, 지연 모니터 회로는 제 3 패스 트랜지스터에 병렬로 적어도 제 5 패스 트랜지스터가 더 접속되고, 제 4 패스 트랜지스터에 병렬로 적어도 제 6 패스 트랜지스터가 더 접속되어도 좋다. 이 구성에 의해, 제 3 패스 트랜지스터 내지 제 4 패스 트랜지스터에 대해서 트랜지스터 단위로 편차의 평가가 가능해진다. 이러한 지연 모니터 회로에 대해서는 본 발명의 제 5, 제 6 형태의 편차 측정 방법이 제공된다.
제 5 형태의 편차 측정 방법은 특정 단의 지연 회로의 구성과, 그 특정 단 이외의 단의 지연 회로의 구성이 다르도록 각 단에 있어서 제어 신호를 설정하고, 패스 트랜지스터에 인가하는 제 1 스텝과, 그들의 제어 신호를 인가한 상태에서 지연 모니터 회로의 출력을 측정하는 제 2 스텝과, 특정 단을 순차 변경하면서 제 1 스텝과 제 2 스텝을 반복하는 제 3 스텝과, 제 3 스텝에 의해 얻어진 측정 결과에 근거하여 집적회로가 형성되는 칩 내의 회로 소자의 특성 편차를 측정하는 제 4 스텝을 포함한다. 제 2 스텝은 특정 단에 대해서 제 3 패스 트랜지스터를 온하고, 제 5 패스 트랜지스터를 오프해서 지연 모니터 회로의 출력을 측정하는 제 5 스텝과, 특정 단에 있어서 제 3 패스 트랜지스터를 오프하고, 제 5 패스 트랜지스터를 온해서 지연 모니터 회로의 출력을 측정하는 제 6 스텝과, 제 5 스텝의 측정 결과와 제 6 스텝의 측정 결과의 차분을 계산하는 스텝을 포함한다. 상기 편차 측정 방법에 의해 반도체칩 내에서의 트랜지스터의 편차를 트랜지스터 단위로 평가하는 것이 가능해진다.
제 6 형태의 편차 측정 방법은 특정 단의 지연 회로의 구성과, 그 특정 단 이외의 단의 지연 회로의 구성이 다르도록 각 단에 있어서 제어 신호를 설정하고, 각 패스 트랜지스터에 인가하는 제 1 스텝과, 그들의 제어 신호를 인가한 상태에서 지연 모니터 회로의 출력을 측정하는 제 2 스텝과, 특정 단을 순차 변경하면서 제 1 스텝과 제 2 스텝을 반복하는 제 3 스텝과, 제 3 스텝에 의해 얻어진 측정 결과에 근거하여 집적회로가 형성되는 칩 내의 회로 소자의 특성 편차를 측정하는 제 4 스텝을 포함한다. 제 2 스텝은 특정 단에 대해서 제 4 패스 트랜지스터를 온하고, 제 6 패스 트랜지스터를 오프해서 지연 모니터 회로의 출력을 측정하는 제 5 스텝과, 특정 단에 있어서 제 4 패스 트랜지스터를 오프하고, 제 6 패스 트랜지스터를 온해서 지연 모니터 회로의 출력을 측정하는 제 6 스텝과, 제 5 스텝의 측정 결과와 제 6 스텝의 측정 결과의 차분을 계산하는 스텝을 포함한다. 상기 편차 측정 방법에 의해, 반도체칩 내에서의 트랜지스터의 편차를 트랜지스터 단위로 평가하는 것이 가능해진다.
본 발명의 제 7 형태에 있어서, 집적회로에 있어서의 회로 소자의 특성 편차를 보정하는 편차 보정 회로가 제공된다. 편차 보정 회로는 제 2 형태의 지연 모니터 회로와, 지연 모니터 회로에 의해 측정된 신호 전파 지연에 근거해서 회로 소자의 특성 편차를 보정하는 보정 회로를 구비한다.
본 발명의 제 8 형태에 있어서, 제 4∼제 6 편차 측정 방법을 이용하여 집적회로 내의 회로 소자의 특성 편차를 측정하는 스텝과, 측정한 편차에 근거해서 회로 소자의 특성을 보정하는 스텝을 구비한 편차 보정 방법이 제공된다.
본 발명의 지연 회로는 그 지연 특성을 다양하게 변화시킬 수 있다. 이 때문에, 측정하고자 하는 지연 특성에 따라 복수의 지연 모니터 회로를 준비할 필요가 없고, 단일 지연 모니터 회로를 이용하여 트랜지스터 편차의 평가를 행할 수 있다. 그 결과, 칩 면적의 증대를 억제하여 제조 비용의 저감을 실현할 수 있다.
도 1은 본 발명에 관한 지연 모니터 회로의 일 실시예의 구성을 나타내는 도면이다.
도 2는 본 발명의 실시형태 1에 있어서의 지연 모니터 회로를 구성하는 지연 회로의 구성을 나타내는 도면이다.
도 3은 실시형태 1의 지연 회로의 보다 구체적인 구성을 나타내는 도면이다.
도 4는 실시형태 1의 지연 회로에 있어서, (a) 신호(C1, C2, C3, C4)의 논리값이 (0, 1, 1, 0)일 경우의 등가 회로를 나타내는 도면이고, (b) 신호(C1, C2, C3, C4)의 논리값이 (0, 0, 1, 1)일 경우의 등가 회로를 나타내는 도면이고, (c) 신호(C1, C2, C3, C4)의 논리값이 (1, 1, 0, 0)일 경우의 등가 회로를 나타내는 도면이다.
도 5는 본 발명의 실시형태 2의 지연 회로의 구성을 나타내는 도면이다.
도 6은 실시형태 2의 지연 회로의 레이아웃도이다.
도 7은 본 발명의 실시형태 3의 지연 회로의 구성을 나타내는 도면이다.
도 8은 본 발명의 각 실시형태의 지연 모니터 회로에 대해서 편차를 측정하는 장치를 설명한 도면이다.
도 9는 칩 내의 트랜지스터 특성 편차 측정 결과를 이용하여 편차를 자동 보정하기 위한 회로 구성을 나타내는 도면(실시형태 5)이다.
도 10은 비교 회로의 동작을 설명한 도면이다.
도 11는 비교 회로의 회로 구성의 일례를 설명한 도면이다.
도 12는 펄스 발생기로부터 출력되는 펄스 신호를 설명한 도면이다.
도 13은 본 발명의 실시형태 6에 있어서의 지연 회로의 구성을 나타내는 도면이다.
도 14는 실시형태 6의 지연 회로에 있어서, (a) 표준적인 인버터로 재구성되었을 경우의 등가 회로를 나타내는 도면이고, (b) nMOS 트랜지스터에 민감한 구성으로 재구성되었을 경우의 등가 회로를 나타내는 도면이고, (c) pMOS 트랜지스터에 민감한 구성으로 재구성되었을 경우의 등가 회로를 나타내는 도면이다.
도 15는 실시형태 6의 지연 회로의 변형예의 구성을 나타내는 도면이다.
도 16은 실시형태 6의 지연 회로의 다른 변형예의 구성을 나타내는 도면이다.
도 17은 실시형태 6의 지연 회로의 더욱 다른 변형예의 구성을 나타내는 도면이다.
도 18은 nMOS 트랜지스터와 pMOS 트랜지스터가 지연 특성에 영향을 주는 종래의 지연 회로의 예를 나타내는 도면이다.
도 19는 도 18에 나타내는 지연 회로에 있어서 nMOS 트랜지스터 역치 전압 변동량 ΔVthn과 pMOS 트랜지스터 역치 변동량 ΔVthp가 지연 시간에 미치는 영향을 설명하기 위한 도면이다.
이하, 첨부한 도면을 참조하여, 본 발명에 관한 지연 모니터 회로 및 그것에 사용하는 지연 회로의 실시형태를 설명한다.
(실시형태 1)
1. 구성
1. 1 지연 모니터 회로
이하에 설명하는 지연 모니터 회로는 칩 간 또는 칩 내의 트랜지스터의 특성(역치 전압 등)의 편차를 검출하기 위해서, 칩 상의 신호 전파의 지연 시간을 측정하는 회로이다.
도 1(a)에 지연 모니터 회로의 구성을 나타낸다. 동 도면에 나타나 있는 바와 같이, 지연 모니터 회로(100)는 지연 회로(10)를 복수 단 직렬로 접속해서 구성되는 링 발진 회로이다. 여기에서, 지연 회로(10)는 입력 신호를 반전시켜서 출력하는 인버터 회로이다. 특히, 본 실시형태의 지연 회로(10)는 그 구성을 변경할 수 있는 재구성 가능하게 구성되어 있다. 재구성 가능한 지연 회로(10)의 상세에 관해서는 후술한다. 지연 모니터 회로(100)는 초단에 NAND 게이트(50)를 갖고, Enable 신호에 의해 발진을 온·오프할 수 있도록 되어 있다. 지연 모니터 회로(100)의 각 지연 회로(10)의 구성은 시프트 레지스터(53)로부터의 제어 신호에 의해 변경된다. 시프트 레지스터(53)로부터의 제어 신호는 디코더(55)에 의해 디코딩되어서 각 단의 지연 회로(10)에 부여된다. 이것에 의해, 각 단의 지연 회로(10)의 구성이 설정된다. 시프트 레지스터(53)의 값은 시리얼 데이터와 클럭 신호에 의해 설정된다. 이러한 시리얼 인터페이스를 가짐으로써, 테스트용 스캔 인터페이스와 통합할 수 있다. 지연 모니터 회로(100)의 출력 주파수(발진 주파수)는 칩 상 또는 칩 외에 설치된 카운터(57)에 의해 측정된다.
또한, 본 실시형태에서는 지연 모니터 회로를 링 발진 회로로 구성하고, 칩 상의 신호 전파의 지연 시간을 주파수로서 측정했다. 그러나, 지연 모니터 회로의 구성은 이것에 한정되지 않고, 도 1(b)에 나타나 있는 바와 같은 단지 지연 회로를 직렬로 복수 단 접속한 지연 신호를 생성하는 회로이어도 좋다. 이 경우, 지연 모니터 회로의 출력으로부터 직접 지연 시간을 측정할 수 있다.
1. 2 지연 회로
도 2에 재구성 가능한 지연 회로(10)의 구성을 나타낸다. 지연 회로(10)는 풀업 회로(2)와 풀다운 회로(3)의 직렬 회로를 포함하는 제 1 반전 논리 게이트와, 풀업 회로(4)와 풀다운 회로(5)의 직렬 회로를 포함하는 제 2 반전 논리 게이트를 포함한다. 제 1 반전 논리 게이트의 풀업 회로(2)에 대해서는 전원 전위와의 사이에 pMOS 패스 트랜지스터(6)가 직렬로 접속된다. 제 1 반전 논리 게이트의 풀다운 회로(3)에 대해서는 그라운드와의 사이에 nMOS 패스 트랜지스터(7)가 직렬로 접속된다. 제 2 반전 논리 게이트의 풀업 회로(4)와 풀다운 회로(5) 각각의 신호 입력 경로에 있어서, pMOS 패스 트랜지스터(8)와 nMOS 패스 트랜지스터(9)가 직렬로 삽입되어 있다. 즉, 지연 회로(10)의 입력 노드와, 제 2 반전 논리 게이트의 풀업 회로(4)와 풀다운 회로(5) 각각의 제어 입력 사이에, pMOS 패스 트랜지스터(8)와 nMOS 패스 트랜지스터(9)가 직렬로 삽입되어 있다. 각 패스 트랜지스터(패스 게이트)(6∼9)의 게이트에 인가하는 제어 신호(C1∼C4)의 논리값을 변경함으로써, 지연 회로(10)의 다른 지연 특성을 실현할 수 있다.
이와 같이, 본 실시형태의 지연 회로(10)는 풀업 회로를 2종류와 풀다운 회로를 2종류 구비하고 있고, 패스 트랜지스터(6∼9)에 의해 그들의 동작을 제어할 수 있다. 제 1 반전 논리 게이트에 직렬로 삽입한 패스 트랜지스터(6, 7)에 의해 제 1 반전 논리 게이트의 풀업 회로(2)와 풀다운 회로(3)의 동작의 유무를 독립적으로 제어가능하다. 또한, 제 2 반전 논리 게이트의 각 입력에 직렬로 삽입된 패스 트랜지스터(8, 9)에 의해 제 2 반전 논리 게이트로의 신호 전달의 유무를 제어할 수 있다. 또한, 신호 전달은 패스 트랜지스터(8, 9)를 경유해서 이루어지기 때문에, 전달되는 신호의 강도는 역치 전압분만큼 감소된다.
이러한 회로 구성에 있어서는 풀업 회로로서 제 1 반전 논리 게이트의 풀업 회로(2)와, pMOS 패스 트랜지스터(8)를 경유해서 입력 신호가 부여되는 제 2 반전 논리 게이트의 풀업 회로(4) 중 어느 하나를 사용할 수 있다. 또한, 풀다운 회로로서 제 1 반전 논리 게이트의 풀다운 회로(3)와, nMOS 패스 트랜지스터(9)를 경유해서 입력 신호가 부여되는 제 2 반전 논리 게이트의 풀다운 회로(5) 중 어느 하나를 사용할 수 있다.
상기 회로에 의하면, 패스 트랜지스터(6∼9)에의 제어 신호(C1∼C4)의 논리값을 변경함으로써, 합계 4종류의 다른 지연 특성을 실현할 수 있다. 이 지연 회로를 M단 직렬로 접속해서 지연 모니터 회로를 구성하면, 4M 종류가 다른 지연 경로의 전파 지연 시간을 측정하는 것이 가능하게 된다.
도 3은 도 2에 나타내는 지연 회로의 보다 구체적인 구성의 예를 나타낸 도면이다. 도 3은 풀업 회로 및 풀다운 회로의 가장 간단한 구성을 나타내고 있고, 풀업 회로(2, 4) 및 풀다운 회로(3, 5)를 각각 1개의 pMOS 트랜지스터 및 1개의 nMOS 트랜지스터로 구성하고 있다. 각 패스 트랜지스터(6∼9)의 게이트 전위(C1, C2, C3, C4)를 각각 전원 전위(논리값 「1」에 대응) 또는 그라운드 전위(논리값 「0」에 대응)시킴으로써, 각 패스 트랜지스터(6∼9)의 도통/비도통을 제어할 수 있다.
하기 표 1에 패스 트랜지스터(6∼9)의 게이트에 인가하는 제어 신호(C1, C2, C3, C4)의 조합과, 그 조합에 의해 구성되는 지연 회로(10)의 특성을 나타낸다.
Figure pct00001
도 4에 각 패스 트랜지스터(6∼9)의 게이트에 인가하는 신호값(C1, C2, C3, C4)의 조합에 의해 구성이 변화하는 도 3에 나타내는 지연 회로(10a)의 등가 회로를 나타낸다.
도 4(a)는 제어 신호(C1, C2, C3, C4)의 논리값의 조합이 (0, 1, 1, 0)일 경우의 지연 회로(10a)의 등가적 회로를 나타낸다. 제 2 반전 논리 게이트에는 입력이 가해지지 않고, 제 1 반전 논리 게이트의 트랜지스터(2a)(풀업 회로) 및 트랜지스터(3a)(풀다운 회로)가 동작한다. 이 회로 구성은 도 18(a)에 나타내는 회로와 유사한 지연 특성을 나타내고, 표준적인 인버터 회로의 구성이 된다.
도 4(b)는 제어 신호(C1, C2, C3, C4)의 논리값의 조합이 (0, 0, 1, 1)일 경우의 지연 회로(10a)의 등가 회로를 나타낸다. 제 1 반전 논리 게이트의 트랜지스터(2a)(풀업 회로)와, nMOS 패스 트랜지스터(9)를 경유한 제 2 반전 논리 게이트의 트랜지스터(5a)(풀다운 회로)가 동작한다. 이 회로 구성은 도 18(b)에 나타내는 회로와 유사한 지연 특성을 나타내고, nMOS 트랜지스터의 역치 변동에 민감(이하, 단지 「nMOS 트랜지스터에 민감」이라고도 함)한 회로 구성이 된다.
도 4(c)는 제어 신호(C1, C2, C3, C4)의 논리값의 조합이 (1, 1, 0, 0)일 경우의 지연 회로(10a)의 등가 회로를 나타낸다. 제 1 반전 논리 게이트의 트랜지스터(3a)(풀다운 회로)와, pMOS 패스 트랜지스터(8)를 경유한 제 2 반전 논리 게이트의 트랜지스터(4a)(풀업 회로)가 동작한다. 이 회로 구성은 도 18(c)에 나타내는 회로와 유사한 지연 특성을 나타내고, pMOS 트랜지스터의 역치 변동에 민감(이하, 단지 「pMOS 트랜지스터에 민감」이라고도 함)한 회로 구성이 된다.
이상과 같이, 지연 회로(10)에 의하면, 패스 트랜지스터(6∼9)에 부여하는 제어 신호의 논리값의 조합을 변경함으로써, 복수의 지연 특성을 실현할 수 있다.
2. 편차의 평가
상기 구성을 갖는 지연 모니터 회로(100)를 사용한 편차의 평가에 대해서 이하에 설명한다.
2. 1 칩 간 편차
칩 간 편차의 평가에 있어서는, 지연 모니터 회로(100)에 있어서 모든 단의 지연 회로(10)를 동일한 구성으로 제어한다. 여기에서, 칩 내 편차량을 고려해서 지연 모니터 회로(100)의 단수를 결정할 필요가 있다.
nMOS 트랜지스터의 편차를 평가할 때, 모든 단의 지연 회로(10)를 도 4(b)에 나타나 있는 바와 같은 nMOS 트랜지스터에 민감한 구성으로 설정하고, 지연 모니터 회로(100)의 발진 주파수를 측정한다. 즉, 패스 트랜지스터(8)가 오프되고, 패스 트랜지스터(9)가 온으로 제어되어서, 모든 단의 지연 회로(10)가 동일한 구성으로 되어 있다.
마찬가지로, pMOS 트랜지스터의 편차를 평가할 때에는 모든 단의 지연 회로(10)를 도 4(c)에 나타나 있는 바와 같은 pMOS 트랜지스터에 민감한 구성으로 설정한다.
또한, 표준 인버터로 이루어지는 회로의 특성을 평가할 때에는 모든 단의 지연 회로(10)를 도 4(a)에 나타나 있는 바와 같은 표준 인버터가 되도록 구성한다.
이와 같이, 3종류의 다른 지연 특성을 평가할 수 있고, 비특허문헌 1의 방법 을 이용하여 측정치로부터 프로세스 파라미터의 변동량으로 추정할 수 있다. 예를 들면, 편차 요인으로서 nMOS 트랜지스터와 pMOS 트랜지스터의 역치 전압만을 가정했을 경우, 식(1)과 식(2)의 1차 근사가 성립된다.
Δfn = kn , nΔVthn + kn , pΔVthp (1)
Δfp = kp , nΔVthn + kp , pΔVthp (2)
여기에서, Δfn과 Δfp는 nMOS 트랜지스터에 민감한 구성과 pMOS 트랜지스터에 민감한 구성에 있어서의 주파수의 측정치와 예측치의 차이다. kn , n과 kn , p는 nMOS 트랜지스터와 pMOS 트랜지스터에 대한 nMOS 트랜지스터에 민감한 구성에 있어서의 주파수의 감도이다. kp , n과 kp , p는 pMOS 트랜지스터에 민감한 구성에 있어서의 주파수의 감도이다. ΔVthn과 ΔVthp는 각각 nMOS 트랜지스터와 pMOS 트랜지스터의 역치 전압의 변동량이다. 감도는 시뮬레이션에 의해 구할 수 있고, 역치 전압의 변동량 ΔVthn, ΔVthp는 측정한 주파수의 변동량으로부터 추정할 수 있다.
2. 2 칩 내 편차
칩 내 편차를 평가하기 위해서, 종래는 동일한 회로 종류를 칩 상에 다수 탑재하고, 각 인스턴스의 특성으로부터 통계적으로 편차를 평가하고 있었다. 본 실시형태의 지연 모니터 회로(100)에 의하면, 어떤 단의 지연 회로의 지연 특성을 다른 단과 다르게 함으로써, 그 단의 지연을 측정 가능하게 한다. 이렇게, 어떤 특정 단을 다른 회로와 다른 구성으로 함으로써, 칩 내 편차를 1개의 회로에 의해 평가할 수 있다.
우선, 어떤 특정 단(대상 단) 이외의 모든 단의 지연을 표준 인버터(도 4(a)에 나타내는 구성)와 동일하게 설정하고, 특정 단의 지연을 보다 큰 값으로 설정한다. 이 때문에, 특정 단(대상 단) 이외의 모든 단의 구성을 표준 인버터(도 4(a))의 구성으로 설정하고, 특정 단의 구성을 도 4(b) 또는 도 4(c)에 나타내는 구성으로 설정한다. 그리고, 특정 단을 순차 변경(주사)하면서, 지연 모니터 회로(100)의 출력 신호의 발진 주파수를 측정함으로써 nMOS 트랜지스터 또는 pMOS 트랜지스터의 편차를 평가할 수 있다. 대상 단의 지연 회로(10)를 nMOS 트랜지스터에 민감 또는 pMOS 트랜지스터에 민감하게 되도록 설정함으로써, nMOS 트랜지스터와 pMOFET의 편차를 각각 독립적으로 평가한다.
다음에, 일례로서 nMOS 트랜지스터의 편차의 추정에 관해서 설명한다. 이 경우, 어떤 특정 단의 인버터는 도 4(b)에 나타나 있는 바와 같은 회로 구성으로 구성하고, 그 이외의 단의 인버터는 도 4(a)에 나타나 있는 바와 같은 표준 인버터의 회로 구성으로 구성한다. 이때, 측정되는 주파수 fn , 1은 패스 트랜지스터(9)와 그것에 게이트가 접속되는 nMOS 트랜지스터(5a) 각각의 역치 전압의 감도 계수 등을 이용하여 다음 식으로 나타낼 수 있다.
fn , 1 = fn , 10 + kn , 1ΔVthn , 1 + kn , 2ΔVthn , 2 + α (3)
여기에서, fn , 10은 편차가 없을 때의 시뮬레이션에 있어서의 예측치이며, α는 특정 단 이외의 모든 단에 있어서의 변동량의 총합이다. 단수가 충분 많을 경우, 각 단의 랜덤 편차는 평균화되고, α가 일정하다고 가정할 수 있다. kn , 1과 kn , 2는 각 nMOS 트랜지스터(9, 5a)의 역치 전압의 변동에 대한 주파수의 감도이다. ΔVthn, 1과 ΔVthn, 2는 nMOS 트랜지스터(9, 5a)의 역치 전압의 편차량을 나타낸다.
각 인버터 단에 대해서 식(3)이 얻어지고, 따라서 N 단수분의 측정치가 얻어진다. 따라서, kn , 1=kn , 2와, 또한 ΔVthn , 1과 ΔVthn , 2의 분산이 동일하다고 가정하고 통계적으로 처리함으로써, nMOS 트랜지스터의 역치 Vthn의 편차 σ를 취득할 수 있다.
σΔfn = knσVthn (4)
pMOS 트랜지스터의 역치 전압의 편차도 마찬가지로 추정한다.
3. 정리
이상과 같이, 본 실시형태의 지연 회로(10)는 재구성 가능한 지연 회로로서, 입력 신호를 입력하는 입력 노드와, 출력 신호를 출력하는 출력 노드와, 제 1 반전 회로와, 제 2 반전 회로를 구비한다. 제 1 반전 회로는 입력 신호에 근거해서 온했을 때에 전원 전위를 출력 노드에 접속하는 풀업 회로(2)와, 입력 신호에 근거해서 온했을 때에 그라운드 전위를 출력 노드에 접속하는 풀다운 회로(3)의 직렬 회로를 포함한다. 제 2 반전 회로는 입력 신호에 근거해서 온했을 때에 전원 전위를 출력 노드에 접속하는 풀업 회로(4)와, 입력 신호에 근거해서 온했을 때에 그라운드 전위를 출력 노드에 접속하는 풀다운 회로(5)의 직렬 회로를 포함한다. 또한, 지연 회로(10)는 제 1 반전 회로의 풀업 회로(2)와 전원 전위 사이에 직렬로 접속된 패스 트랜지스터(6)와, 제 1 반전 회로의 풀다운 회로(3)와 그라운드 전위 사이에 직렬로 접속된 패스 트랜지스터(7)를 구비한다. 또한, 지연 회로(10)는 입력 노드와 제 2 반전 회로의 풀업 회로(4)의 입력 사이에 직렬로 접속된 패스 트랜지스터(8)와, 입력 노드와 제 2 반전 회로의 풀다운 회로(5)의 입력 사이에 직렬로 접속된 패스 트랜지스터(9)를 구비한다. 패스 트랜지스터(6∼9)의 게이트에 인가하는 제어 신호(C1∼C4)의 조합에 의해, 지연 회로(10)의 지연 특성이 변경된다.
또한, 본 실시형태의 지연 모니터 회로(100)는 집적회로 내의 신호 전파 시간의 지연을 측정하는 회로로서, 상기 구성을 갖는 재구성 가능한 지연 회로(10)를 복수 단 직렬로 접속한 회로를 포함한다.
지연 회로(10)가 상기 구성을 가짐으로써 지연 회로(10)를 pMOS 트랜지스터에 민감한 구성이나 nMOS 트랜지스터에 민감한 구성 등, 각종의 구성으로 설정할 수 있다. 이 때문에, 지연 회로(10)를 측정 목적에 따라서 적당하게 구성함으로써 1개의 지연 모니터 회로에 의해 복수 종류의 측정이 실시 가능해진다. 이것에 의해, 측정 종류마다 지연 모니터 회로를 배치할 필요가 없어지고, 결과적으로 칩 면적의 증대를 억제할 수 있다.
(실시형태 2)
본 실시형태에서는 지연 회로(10)의 다른 구성을 나타낸다.
도 5에 본 실시형태에 있어서의 지연 회로의 구성을 나타낸다. 본 실시형태의 지연 회로(10b)에서는 도 2 또는 도 3에 나타내는 실시형태 1의 지연 회로(10a)의 구성에 있어서 pMOS 패스 트랜지스터(8) 및 nMOS 패스 트랜지스터(9) 각각에 대해서 pMOS 패스 트랜지스터(21) 및 nMOS 패스 트랜지스터(23)가 병렬로 더 접속되어 있다. 즉, 제 2 반전 논리 게이트의 입력에 직렬로 접속하는 패스 트랜지스터로서 2개의 패스 트랜지스터가 병렬로 접속되어 있다. 또한, 여기에서는 2개의 패스 트랜지스터를 병렬로 접속한 예를 설명하지만, 3개 이상의 패스 트랜지스터를 병렬로 접속해도 좋다.
도 6에 본 실시형태의 지연 회로(10b)의 레이아웃예를 나타낸다. 레이아웃에 의존하는 특성 편차를 작게 하기 위해서, nMOS 패스 트랜지스터(9, 23)(pMOS 패스 트랜지스터(8, 21))쌍의 2개의 게이트는 같은 소스 확산 영역을 공유시키고 있다.
하기 표 2에 패스 트랜지스터(6∼9, 21, 23)의 게이트에 인가하는 제어 신호(C1, C2, C3, C4, C5, C6)의 조합과, 그 조합에 의해 구성되는 지연 회로(10b)의 특성을 나타낸다.
Figure pct00002
이러한 지연 회로(10b)의 구성에 의해 패스 트랜지스터 단위로 칩 내 편차를 평가하는 것이 가능해진다.
예를 들면, 제어 신호(C1, C2, C3, C4, C5, C6)의 논리값의 조합이 (0, 0, 1, 1, 1, 0)과 (0, 0, 1, 0, 1, 1)의 경우에, 도 4(b)와 동일한 지연 특성이 얻어진다. 이 양자의 조합에 있어서 다른 점은 제 2 반전 논리 게이트의 풀다운 nMOS 트랜지스터(5a)의 게이트에 신호를 인가하는 nMOS 패스 트랜지스터이다. 그 때문에, 양자의 지연 시간의 차를 취함으로써, 해당하는 2개의 nMOS 트랜지스터(9, 23)의 칩 내 편차를 평가할 수 있다. 마찬가지로, 신호(C1, C2, C3, C4, C5, C6)의 논리값의 조합이 (1, 1, 0, 0, 1, 0)과 (1, 1, 1, 0, 0, 0)인 경우의 지연 시간의 차를 취함으로써, pMOS 트랜지스터(8, 21)의 칩 내 편차를 평가할 수 있다.
본 실시형태의 지연 회로(10b)를 각 단에 갖는 지연 모니터 회로(100)를 사용한 칩 내 편차의 평가에 대해서 설명한다.
우선, 어떤 특정 단(대상 단) 이외의 모든 단의 지연을 표준 인버터와 동일하게 설정하고, 특정 단의 지연을 크게 설정한다. 이하, 일례로서 nMOS 트랜지스터의 칩 내 편차를 평가할 때의 구성을 설명한다.
대상 단에 대해서, 1회째의 측정에 있어서 nMOS 패스 트랜지스터(9)를 온으로 하고(nMOS 패스 트랜지스터(23)는 오프), 2회째의 측정에 있어서 nMOS 패스 트랜지스터(23)를 온으로 한다(nMOS 패스 트랜지스터(9)는 오프). 그리고, 이들 2개의 측정치의 차로부터 패스 트랜지스터(9)와 패스 트랜지스터(23)의 특성차를 평가한다. 그리고, 대상 단을 주사하면서, 발진 주파수를 측정함으로써 nMOS 트랜지스터의 편차를 평가한다. 대상 단을 nMOS 트랜지스터에 민감 또는 pMOS 트랜지스터에 민감하게 되도록 설정함으로써, nMOS 트랜지스터와 pMOFET의 편차를 독립적으로 평가한다.
다음에, nMOS 트랜지스터의 편차의 추정에 대해서 상세하게 설명한다. 도 5에 있어서, nMOS 패스 트랜지스터(9)만을 온으로 했을 때의 주파수 fn , 1과, nMOS 패스 트랜지스터(23)만을 온으로 했을 때의 주파수 fn , 2는 각각의 패스 트랜지스터의 감도 계수를 이용하여 다음의 1차 근사식으로 나타낼 수 있다.
fn , 1 = fn , 10 + kn , 1ΔVthn , 1 + α (5)
fn , 2 = fn , 20 + kn , 2ΔVthn , 2 + α (6)
여기에서, fn , 10과 fn , 20은 편차가 없을 때의 시뮬레이션에 있어서의 예측치이고, α는 비균질한 인버터 단 이외의 모든 인버터 단의 변동량의 총합이다. 단수가 충분히 길 경우, 각 단의 랜덤 편차는 평균화되어 α가 일정하다고 가정할 수 있다. 계수 kn , 1과 kn , 2는 각 패스 트랜지스터의 역치 전압의 변동에 대한 주파수의 감도이다. ΔVthn , 1과 ΔVthn , 2는 각 패스 게이트의 역치 전압의 편차량을 나타낸다. kn , 1=kn , 2=kn을 고려하면, 식(5)과 (6)의 차로부터, 주파수의 차와 패스 트랜지스터끼리의 역치 전압차의 사이에 다음의 관계가 얻어진다.
Δfn = knΔVthn (7)
각 단에 대해서 식(7)이 얻어지고, 단수 N개의 측정치가 얻어진다. 따라서, Δfn의 편차 σ를 취득할 수 있고, 그 편차를 이용하여 역치 전압의 편차 σΔVthn을 다음과 같이 추정한다.
σΔfn = knσΔVthn (8)
σΔVthn = σΔVthn/(√2) (9)
pMOS 트랜지스터의 역치 전압 편차도 nMOS 트랜지스터의 경우와 마찬가지로 추정할 수 있다.
본 실시형태의 지연 회로(10b)의 구성에 의하면, 칩 내의 트랜지스터 마다의 편차를 정밀도 좋게 측정할 수 있다.
(실시형태 3)
본 실시형태에서는 지연 회로의 더욱 다른 구성을 나타낸다.
실시형태 1에 있어서, 신호(C1, C2, C3, C4)가 인가된 경우에, 제 2 반전 논리 게이트에 있어서 pMOS 트랜지스터(4a) 및 nMOS 트랜지스터(5a)의 게이트에 접속하는 패스 트랜지스터(8, 9) 중 어느 한쪽은 오프로 제어된다. 이 때문에, 그 오프로 제어된 패스 트랜지스터(8, 9)에 접속되는 쪽의 트랜지스터(4a 또는 5a)의 게이트 전위는 부유 전위가 된다. 게이트가 부유 전위가 되는 트랜지스터(4a 또는 5a)는 지연 회로(10a)의 인버터 기능에는 기여하지 않고, 이상적으로는 비도통 상태로 되어 있을 것이다. 그러나, 실제로는 게이트가 부유 전위로 되어 있기 때문에, 트랜지스터(4a 또는 5a)에 있어서는 리크 전류가 흐를 우려가 있다. 이 리크 전류는 지연 회로(10a)의 지연 특성에 영향을 미치기 때문에, 측정 정밀도의 저하를 초래할 우려가 있다. 그래서, 본 실시형태에서는 이 리크 전류의 문제를 해결하기 위한 지연 회로의 구성을 설명한다. 도 7에 본 실시형태의 지연 회로의 구성예를 나타낸다.
도 7(a)에 나타내는 지연 회로(10c)에서는 도 3에 나타내는 지연 회로의 제 2 반전 논리 게이트에 있어서의 pMOS 트랜지스터(4a)와 전원 사이에 pMOS 패스 트랜지스터(31)가 삽입되어 있다. 또한, 제 2 반전 논리 게이트에 있어서의 nMOS 트랜지스터(5a)와 그라운드(그라운드 전위) 사이에 nMOS 패스 트랜지스터(32)가 삽입되어 있다.
이 구성에 있어서, 제 2 반전 논리 게이트에 있어서의 게이트 전위가 부유 전위가 되는 트랜지스터(4a 또는 5a)에 접속하는 쪽의 패스 트랜지스터(31 또는 32)를 오프시킨다. 이것에 의해, 전원과 pMOS 트랜지스터(4a) 간의 경로 또는 nMOS 트랜지스터(5a)와 그라운드 간의 경로가 차단되기 때문에, pMOS 트랜지스터(4a) 또는 nMOS 트랜지스터(5a)에서의 리크 전류를 방지할 수 있다. 예를 들면, nMOS 트랜지스터(5a)의 게이트 전위가 부유 전위가 될 경우(도 4(a), (c)의 경우), nMOS 패스 트랜지스터(32)를 오프시킨다. 이것에 의해, nMOS 트랜지스터(5a)와 그라운드 간의 경로가 차단되기 때문에, nMOS 트랜지스터(5a)로부터 그라운드로 흐르는 리크 전류를 방지할 수 있다. 또한, pMOS 트랜지스터(4a)의 게이트 전위가 부유 전위가 될 경우(도 4(a), (b)의 경우), pMOS 패스 트랜지스터(31)를 오프시킨다. 이것에 의해, pMOS 트랜지스터(4a)와 전원 간의 경로가 차단되기 때문에, 전원으로부터 pMOS 트랜지스터(4a)로 흐르는 리크 전류를 방지할 수 있다. 또한, 제 2 반전 논리 게이트에 있어서의 pMOS 트랜지스터(4a)와 pMOS 패스 트랜지스터(31)의 위치를 바꾸어도 좋다. 또한 nMOS 트랜지스터(5a)와 nMOS 패스 트랜지스터(32)의 위치를 바꾸어도 좋다.
도 7(b)은 본 실시형태의 지연 회로의 다른 구성예를 나타낸 도면이다. 도 7(b)에 나타내는 지연 회로(10d)에서는 도 3에 나타내는 지연 회로의 제 2 반전 논리 게이트에 있어서의 pMOS 트랜지스터(4a)의 게이트와 전원 사이에 pMOS 풀업 트랜지스터(33)가 삽입되어 있다. 또한, 제 2 반전 논리 게이트에 있어서의 nMOS 트랜지스터(5a)의 게이트와 그라운드 사이에 nMOS 풀다운 트랜지스터(34)가 삽입되어 있다.
이 구성에 있어서, 제 2 반전 논리 게이트에 있어서의 게이트 전위가 부유 전위가 될 우려가 있는 트랜지스터(4a 또는 5a)의 게이트에 접속하는 쪽의 트랜지스터(33 또는 34)를 온시킨다. 이것에 의해, 트랜지스터(4a 또는 5a)의 게이트 전위를 전원 전위 또는 그라운드 전위로 제어할 수 있기 때문에, 트랜지스터(4a 또는 5a)를 완전하게 오프하는 것이 가능해져서, 리크 전류를 방지할 수 있다.
예를 들면, nMOS 트랜지스터(5a)의 게이트 전위가 부유 전위가 될 우려가 있을 경우(도 4(a), (c)의 경우), nMOS 트랜지스터(34)를 온시킨다. 이것에 의해, nMOS 트랜지스터(5a)가 완전하게 오프되기 때문에, nMOS 트랜지스터(5a)에서의 리크 전류를 방지할 수 있다. 또한, pMOS 트랜지스터(4a)의 게이트 전위가 부유 전위가 될 우려가 있을 경우(도 4(a), (b)의 경우), pMOS 트랜지스터(33)를 온시킨다. 이것에 의해, pMOS 트랜지스터(4a)가 완전하게 오프되기 때문에, pMOS 트랜지스터(4a)에서의 리크 전류를 방지할 수 있다.
또한, 도 7에 나타낸 리크 전류를 방지하기 위한 구성은 실시형태 2의 지연 회로의 구성에 대해서도 적용할 수 있다.
(실시형태 4)
상기 각 실시형태에 있어서의 지연 회로로 구성된 지연 모니터 회로를 이용하여 집적회로(반도체칩) 내의 회로 소자의 특성 편차를 측정하는 장치에 대해서 설명한다.
도 8은 집적회로의 회로 소자의 특성 편차를 측정하기 위한 장치 구성을 나타낸다. 편차 측정 장치(500)는 집적회로(200)에 포함되는 회로 소자(트랜지스터)의 특성 편차를 측정하는 장치이다. 집적회로(200)는 상기 어느 하나의 실시형태에서 나타낸 재구성 가능한 지연 회로를 포함하는 지연 모니터 회로(100)를 구비하고 있다.
편차 측정 장치(500)는 집적회로(200)의 신호 단자를 통해서, 지연 모니터 회로(100) 내의 각 지연 회로의 구성(즉, 지연 특성)을 설정하기 위한 설정 신호를 집적회로(200)로 송신한다. 이 설정 신호는 지연 모니터 회로(100)에 있어서, 지연 회로마다 회로 구성을 예를 들면 도 4에 나타내는 구성 중 어느 하나로 설정하기 위한 신호이고, 즉 각 단에 있어서의 제어 신호(C1, C2, C3, ...)의 논리값을 설정하는 신호이다. 설정 신호는 도 1에 나타내는 시프트 레지스터(53)의 입력이다. 그 후, 편차 측정 장치(500)는 카운터(57)에 의해 지연 모니터 회로(100)의 발진 주파수를 측정하고, 측정 결과에 근거해서 트랜지스터의 편차를 측정한다. 편차 측정 장치(500)는 이하의 동작을 실행하는 제어 장치(예를 들면 CPU)를 내부에 구비하고 있다. 제어 장치는 상기 실시형태에서 설명한 순서에 따라 발진 주파수의 측정 결과를 통계적으로 처리함으로써 pMOS 트랜지스터 및 nMOS 트랜지스터의 역치의 편차를 구할 수 있다.
예를 들면, 반도체칩 내의 트랜지스터의 편차를 평가할 경우, 편차 측정 장치(500)는 다음 순서로 동작한다.
(제 1 스텝) 편차 측정 장치(500)는 지연 모니터 회로(100)에 있어서 특정 단의 지연 회로의 구성과 그 특정 단 이외의 단의 지연 회로의 구성이 다르도록 각 단에 있어서의 제어 신호(C1∼C4)를 설정하고, 각 패스 트랜지스터(6, 7,···)에 인가한다.
(제 2 스텝) 편차 판정 장치(500)는 지연 모니터 회로(100)의 발진 주파수를 측정한다.
(제 3 스텝) 제 1 스텝과 제 2 스텝을 특정 단을 순차 변경(주사)하면서 반복한다.
(제 4 스텝) 제 3 스텝에 의해 얻어진 측정 결과에 근거하여 집적회로(200)가 형성되는 칩 내의 회로 소자의 특성 편차를 측정한다.
이상의 처리에 의해, 칩 내의 트랜지스터의 편차를 평가하는 것이 가능해진다.
또한, 칩 간의 트랜지스터의 편차를 평가할 경우, 편차 측정 장치(500)는 다음의 순서로 동작한다.
(제 1 스텝) 편차 측정 장치(500)는 모든 단의 지연 회로의 구성이 같아지도록 각 단에 있어서 제어 신호를 설정하고, 각 패스 트랜지스터(6, 7,···)에 인가한다.
(제 2 스텝) 그들의 제어 신호를 인가한 상태에서, 지연 모니터 회로(100)의 발진 주파수를 측정한다.
(제 3 스텝) 제 2 스텝에 의해 얻어진 측정 결과에 근거하여 집적회로(200)가 형성되는 칩 간의 회로 소자의 특성 편차를 측정한다.
이상의 처리에 의해, 칩 간의 트랜지스터의 편차를 평가하는 것이 가능해진다.
또한, 집적회로(200)가 실시형태 2(도 5)에서 나타낸 바와 같은 제 2 반전 게이트의 각 입력에 패스 트랜지스터(8)와 패스 트랜지스터(21), 패스 트랜지스터(9)와 패스 트랜지스터(23)가 병렬로 접속되어 있는 지연 모니터 회로(10b)를 포함할 경우, 편차 측정 장치(500)는 이하의 순서로 동작해도 좋다.
a) pMOS 트랜지스터의 편차를 측정할 경우
(제 1 스텝) 편차 측정 장치(500)는 특정 단의 지연 회로의 구성과 그 특정 단 이외의 단의 지연 회로의 구성이 다르도록 각 단에 있어서 제어 신호를 설정하고, 각 패스 트랜지스터(6∼9, 21, 23)에 인가한다.
(제 2 스텝) 그들의 제어 신호를 인가한 상태에서, 지연 모니터 회로(100)의 발진 주파수를 측정한다.
(제 3 스텝) 제 1 스텝과 제 2 스텝을 특정 단을 순차 변경하면서 반복한다.
(제 4 스텝) 제 3 스텝에 의해 얻어진 측정 결과에 근거하여 집적회로가 형성되는 칩 내의 회로 소자의 특성 편차를 측정한다.
여기에서, 제 2 스텝은 이하의 스텝을 포함한다.
(제 5 스텝) 특정 단에 대해서, pMOS 패스 트랜지스터(8)를 온하고, pMOS 패스 트랜지스터(21)를 오프해서, 지연 모니터 회로(100)의 발진 주파수를 측정한다.
(제 6 스텝) 특정 단에 있어서, pMOS 패스 트랜지스터(8)를 오프하고, pMOS 패스 트랜지스터(21)를 온해서, 지연 모니터 회로(100)의 발진 주파수를 측정한다.
(제 7 스텝) 제 5 스텝의 측정 결과와 제 6 스텝의 측정 결과의 차분을 계산한다.
상기 처리에 의해, 칩 내의 트랜지스터의 편차를 트랜지스터 단위로 평가하는 것이 가능해진다.
b) nMOS 트랜지스터의 편차를 측정할 경우
(제 1 스텝) 편차 측정 장치(500)는 특정 단의 지연 회로의 구성과, 그 특정 단 이외의 단의 지연 회로의 구성이 다르도록 각 단에 있어서 제어 신호를 설정하고, 각 패스 트랜지스터(6∼9, 21, 23)에 인가한다.
(제 2 스텝) 그들의 제어 신호를 인가한 상태에서, 지연 모니터 회로의 출력을 측정한다.
(제 3 스텝) 특정 단을 순차 변경하면서 제 1 스텝과 제 2 스텝을 반복한다.
(제 4 스텝) 제 3 스텝에 의해 얻어진 측정 결과에 근거하여 집적회로가 형성되는 칩 내의 회로 소자의 특성 편차를 측정한다.
여기에서, 제 2 스텝은 이하의 스텝을 포함한다.
(제 5 스텝) 특정 단에 대해서, nMOS 패스 트랜지스터(9)를 온하고, nMOS 패스 트랜지스터(23)를 오프해서, 지연 모니터 회로(100)의 발진 주파수를 측정한다.
(제 6 스텝) 특정 단에 있어서, nMOS 패스 트랜지스터(9)를 오프하고, nMOS 패스 트랜지스터(23)를 온해서, 지연 모니터 회로(100)의 발진 주파수를 측정한다.
(제 7 스텝) 제 5 스텝의 측정 결과와 제 6 스텝의 측정 결과의 차분을 계산한다.
상기 편차 측정 방법에 의해 칩 내의 트랜지스터의 편차를 트랜지스터 단위로 평가하는 것이 가능해진다.
(실시형태 5)
본 실시형태에서는 반도체칩(집적회로)에 있어서 트랜지스터 특성 편차의 측정 결과를 이용하여 편차를 자동 보정하는 회로를 설명한다. 도 9에 트랜지스터 특성 편차를 자동 보정하는 편차 보정 회로의 구성을 나타낸다.
1. 편차 보정 회로의 구성
도 9에 나타내는 편차 보정 회로(150)는 펄스 발생기(61)와, 지연 모니터 회로(100)와, 비교 회로(63)와, 제어 회로(65)와, 레지스터(67a, 67b)와, DA 컨버터(69a, 69b)를 포함한다. 편차 보정 회로(150)는 집적회로 내에 형성되고, 집적회로를 구성하는 pMOS 트랜지스터(71) 및 nMOS 트랜지스터(72)의 특성 편차를 보정한다.
펄스 발생기(61)는 지연 모니터 회로(100)에 인가하는 펄스를 발생한다. 지연 모니터 회로(100) 및 지연 회로(10)는 실시형태 1에서 설명한 것과 동일한 구성, 기능을 갖는다. 펄스 발생기(61)로부터 출력되는 펄스 신호의 펄스폭은 지연 모니터 회로(100)의 지연 시간의 기준치에 대응하는 폭으로 설정된다. 지연 모니터 회로(100)의 지연 시간은 지연 회로(100)를 구성하는 지연 회로(10)의 구성(종류) 에 따라 변화한다.
비교 회로(63)는 펄스 발생기(61)의 출력과 지연 모니터 회로(100)의 출력을 비교하고, 비교 결과를 나타내는 신호를 출력한다. 구체적으로는 비교 회로(63)는 도 10에 나타나 있는 바와 같이 펄스 발생기(61)로부터의 출력 신호(펄스 신호)의 하강 타이밍(지연의 기준치를 부여하는 타이밍)과, 지연 모니터 회로(100)의 출력 신호의 상승 타이밍을 비교하고, 비교 결과를 나타내는 신호를 출력한다. 비교 회로(63)는, 예를 들면 도 11에 나타나 있는 바와 같은 위상 주파수 검출 회로(phase frequency detector)를 이용하여 구성할 수 있다. 도 11에 나타내는 회로는 펄스 발생기(61)의 출력 신호의 하강이 지연 모니터 회로(100)의 출력 신호의 상승보다 빠를 경우에는 (UP, DOWN)=(H, L)이 되는 출력 신호를 출력한다. 펄스 발생기(61)의 출력 신호의 하강이 지연 모니터 회로(100)의 출력 신호의 상승보다 느릴 경우에는 (UP, DOWN)=(L, H)이 되는 출력 신호를 출력한다. 펄스 발생기(61)의 출력 신호의 하강과 지연 모니터 회로(100)의 출력 신호의 상승이 함께 발생하면, 리셋 펄스가 플립플롭에 입력되고, 플립플롭이 리셋된다.
제어 회로(65)는 펄스 발생기(61) 및 지연 모니터 회로(100)를 제어한다. 구체적으로는, 제어 회로(65)는 지연 모니터 회로(100) 내의 각 지연 회로(10)의 구성을 도 4(a)∼(c) 중 어느 하나로 나타내는 구성으로 변경하기 위한 제어 신호를 지연 모니터 회로(100)에 공급한다. 동시에, 제어 회로(65)는 펄스 발생기(61)로부터 출력되는 펄스의 펄스폭을 지연 모니터 회로(100)의 구성에 따른 폭(지연 시간의 기준치)으로 제어하기 위한 제어 신호를 펄스 발생기(61)에 출력한다. 또한, 제어 회로(65)는 집적회로를 구성하는 트랜지스터 기판 전압을 제어하기 위한 제어 신호를 출력한다.
레지스터(67a, 67b)는 제어 회로(65)로부터 출력된 트랜지스터의 기판 전압을 제어하기 위한 제어 신호의 값(디지털 값)을 유지한다. 구체적으로는, 레지스터(67a)는 pMOS 트랜지스터의 기판 전압(n웰 전압)(VNW)을 제어하기 위한 제어 신호의 값(디지털 값)을 유지한다. 레지스터(67b)는 nMOS 트랜지스터의 기판 전압(p웰 전압)(VPW)을 제어하기 위한 제어 신호의 값(디지털 값)을 유지한다.
DA(Digital to Analog) 컨버터(69a, 69b)는 레지스터(67a, 67b)에 유지된 값에 근거하여 pMOS 트랜지스터(71) 및 nMOS 트랜지스터(72)의 기판 전압(VNW, VPW)을 각각 제어하기 위한 제어 신호(아날로그 신호)를 출력한다. 기판 전압의 제어에 의해 pMOS 트랜지스터(71) 및 nMOS 트랜지스터(72)의 편차가 보정된다.
2. 편차 보정 동작
이하, 편차 보정 회로(150)에 의한 편차 보정 동작에 대해서 설명한다. 또한, 이하에서는 일례로서, 집적회로의 동작 중 항상 칩 간 편차의 자동 보정을 행할 경우의 동작을 설명한다.
제어 회로(65)는 지연 모니터 회로(100)의 전단의 지연 회로(10)의 구성을 도 4(b)에 나타내는 구성(nMOS 트랜지스터에 민감한 구성) 또는 도 4(c)에 나타내는 구성(pMOS 트랜지스터에 민감한 구성)으로 변경한다. 그때, 제어 회로(65)는 펄스 발생기(61)로부터 출력되는 펄스의 펄스폭을 지연 회로(10)의 구성에 따른 펄스폭으로 제어한다.
도 12는 지연 회로(10)의 구성을 도 4(b) 또는 도 4(c)에 나타내는 구성으로 변경하면서 편차를 자동 보정할 경우에, 펄스 발생기(61)로부터 출력되는 펄스 신호를 설명한 도면이다. 동 도면에 나타내듯이, 제어 회로(65)는 지연 회로(10)의 구성을 도 4(b) 또는 도 4(c)에 나타내는 구성으로 설정한다. 동시에, 제어 회로(65)는 펄스 발생기(61)로부터 출력되는 펄스 신호의 펄스폭을 설정한 지연 회로(10)의 구성에 따른 펄스폭으로 제어한다. 또한, 제어 회로(65)는 지연 회로(10)의 구성을 도 4(b)(또는 도 4(c))에 나타내는 구성으로 설정한 후, 다음에 도 4(b) (또는 도 4(c))에 나타내는 구성으로 설정할 때까지의 사이, 소정의 인터벌(예를 들면 1000클럭분의 기간)을 설치하고 있다. 이렇게 인터벌을 설치하는 것은 트랜지스터의 기판 전압의 응답 시간이 걸리는 것에 의한다. 즉, 후술하는 바와 같이, 지연 회로를 도 4(b) 또는 도 4(c)에 나타내는 구성으로 설정했을 때의 트랜지스터 특성의 측정 결과를 이용하여 트랜지스터의 기판 전압을 제어한다. 그때, 기판 전압이 안정될 때까지 시간이 걸리기 때문에, 기판 전압의 변화가 안정된 후에 다음의 측정 사이클로 들어갈 필요가 있기 때문이다.
펄스 발생기(61)는 제어 회로(65)의 제어에 근거해서 클럭 신호로부터 펄스 신호를 생성하고 출력한다. 지연 모니터 회로(100)는 펄스 발생기(61)로부터의 펄스 신호를 입력하고, 지연 회로(10)의 구성에 따른 지연 시간을 갖는 출력 신호를 출력한다. 예를 들면, 제어 회로(65)에 의해 각 지연 회로(10)가 도 4(b)에 나타내는 구성(nMOS 트랜지스터에 민감한 구성)으로 재구성되어 있을 경우, 지연 모니터 회로(100)로부터 출력되는 출력 신호는 nMOS 트랜지스터의 특성 편차를 반영한 지연 시간을 갖는다. 따라서, 지연 모니터 회로(100)로부터 출력되는 출력 신호의 지연 시간을 판단함으로써, nMOS 트랜지스터의 특성을 판단할 수 있다.
비교 회로(63)는 펄스 발생기(61)로부터의 출력 신호(펄스 신호)와, 지연 모니터 회로(100)로부터의 출력 신호를 입력하고, 지연 모니터 회로(100)의 지연 시간과 지연 시간의 기준치(펄스 발생기(61)의 출력 신호의 펄스폭)를 비교한다. 구체적으로는, 비교 회로(63)는 도 10에 나타나 있는 바와 같이 지연 모니터 회로(100)의 출력 신호의 상승 타이밍(지연 시간)과, 펄스 발생기(61)로부터의 출력 신호(펄스 신호)의 하강 타이밍(지연 시간의 기준치)을 비교한다. 그리고, 비교 회로(63)는 지연 모니터 회로(100)의 출력 신호의 상승 타이밍이 펄스 발생기(61)로부터의 출력 신호의 하강 타이밍보다 느릴 경우, 지연 모니터 회로(100)의 지연 시간이 기준치보다 크다고 판정한다. 한편, 지연 모니터 회로(100)의 출력 신호의 상승 타이밍이 펄스 발생기(61)로부터의 출력 신호의 하강 타이밍보다 빠를 경우, 지연 모니터 회로(100)의 지연 시간이 기준치보다 작다고 판정한다.
지연 모니터 회로(100)의 지연 시간이 기준치(펄스 발생기(61)의 출력 신호의 펄스폭)보다 클 경우, 트랜지스터의 지연이 크다고 생각된다. 한편, 지연 모니터 회로(100)의 지연 시간이 기준치보다 작을 경우, 트랜지스터의 지연이 작아져 있다고 생각된다. 트랜지스터의 지연이 클 경우, 지연 시간이 기준치가 되도록 트랜지스터의 기판 전압을 순방향 바이어스 방향으로 변화시킴으로써 트랜지스터의 특성을 보정한다. 한편, 트랜지스터의 지연이 작을 경우, 지연 시간이 기준치가 되도록 트랜지스터의 기판 전압을 역방향 바이어스 방향으로 변화시킴으로써 트랜지스터 특성을 보정한다.
제어 회로(65)는 비교 회로(63)의 출력에 의거하여 기판에 부여하는 전압을 제어하기 위한 제어 신호를 출력한다. 제어 회로(65)로부터 출력된 제어 신호의 값은 레지스터(67a, 67b)에 유지된다.
예를 들면, 각 지연 회로(10)가 도 4(b)에 나타내는 구성(nMOS 트랜지스터에 민감한 구성)으로 재구성되어 있을 경우에, 비교 회로(63)의 출력에 근거해서 지연 모니터 회로(100)의 지연 시간이 기준치보다 크다고 판단될 경우, 제어 회로(65)는 nMOS 트랜지스터(72)의 특성에 기인하는 지연을 작게 하도록 nMOS 트랜지스터(72)의 기판 전압(VPW)을 제어한다. 이 경우, 제어 회로(65)는 nMOS 트랜지스터(72)의 기판 전압(VPW)을 순방향 바이어스 방향으로 변화시키기 위한 제어 신호를 출력한다. 한편, 지연 모니터 회로(100)의 지연 시간이 기준치보다 작다고 판단될 경우, 제어 회로(65)는 nMOS 트랜지스터(72)의 특성에 기인하는 지연을 크게 하도록 nMOS 트랜지스터(72)의 기판 전압(VPW)을 제어한다. 이 경우, 제어 회로(65)는 nMOS 트랜지스터(72)의 기판 전압(VPW)을 역방향 바이어스 방향으로 변화시키기 위한 제어 신호를 출력한다.
마찬가지로, 각 지연 회로(10)가 도 4(c)에 나타내는 구성(pMOS 트랜지스터에 민감한 구성)으로 재구성되어 있을 경우에, 비교 회로(63)의 출력에 근거해서 지연 모니터 회로(100)의 지연 시간이 기준치보다 크다고 판단될 경우, 제어 회로(65)는 pMOS 트랜지스터(71)에 기인하는 지연을 작게 하도록 pMOS 트랜지스터(71)의 기판 전압(VNW)을 제어하기 위한 제어 신호를 출력한다. 한편, 지연 모니터 회로(100)의 지연 시간이 기준치보다 작다고 판단될 경우, 제어 회로(65)는 pMOS 트랜지스터(71)에 기인하는 지연을 크게 하도록 pMOS 트랜지스터(71)의 기판 전압(VNW)을 제어하기 위한 제어 신호를 출력한다.
이상과 같이, 제어 회로(65)는 각 지연 회로(10)의 구성을 변경하면서 pMOS 트랜지스터(71) 및 nMOS 트랜지스터(72)의 특성을 측정하고, 그 측정 결과에 따라 pMOS 트랜지스터(71) 및 nMOS 트랜지스터(72)의 기판 전압(VNW, VPW)을 제어하기 위한 제어 신호를 출력한다. 제어 회로(65)로부터 출력된 pMOS 트랜지스터(71)의 기판 전압(VNW)을 제어하기 위한 제어 신호의 값은 pMOS 트랜지스터 제어용 레지스터(67a)에 유지된다. 또한, nMOS 트랜지스터(72)의 기판 전압(VPW)을 제어하기 위한 제어 신호의 값은 nMOS 트랜지스터 제어용 레지스터(67b)에 유지된다.
DA 컨버터(69a, 69b)는 레지스터(67a, 67b)에 유지된 제어 신호의 값에 근거하여, pMOS 트랜지스터(71) 및 nMOS 트랜지스터(72)의 기판 전압을 각각 발생한다. 이것에 의해, 집적회로를 구성하는 pMOS 트랜지스터(71) 및 nMOS 트랜지스터(72)의 특성이 표준적인 특성으로 보정된다.
이와 같이, 집적회로의 동작 중 상시 트랜지스터 특성 보정에 필요한 기판 전압을 구하고, 그 값을 레지스터(67a, 67b)에 유지하고, 그것에 근거해서 편차를 자동 보정했다. 이 경우, 레지스터(67a, 67b)의 값이 항상 갱신되기 때문에, 동작 온도나 공급 전압이 변동했을 경우나, 경년열화에 의해 트랜지스터 특성이 변동한 경우에도, 회로의 동작 속도를 일정하게 유지할 수 있다.
또한, 이상의 설명에서는 지연 회로(10)의 구성을 도 4(b) 또는 (c)에 나타내는 구성으로 재구성하면서 보정 동작을 행하는 예를 설명했지만, 지연 회로(10)의 구성을 도 4(a), (b), (c)에 나타내는 구성으로 재구성하고, 각 구성에서 트랜지스터 특성을 측정해도 좋다. 이 경우에는 지연 모니터 회로(100)의 다른 구성의 각각에 대해서 특성을 측정하고, 트랜지스터의 기판 전압을, 예를 들면 하기 표 3에 나타내는 로직에 따라 제어하면 좋다. 표 3에서는 지연 회로(10)를 각 구성으로 재구성해서 측정했을 때의 지연 모니터 회로(100)의 지연 시간이 기준치 이상일 경우를 「1」, 기준치 미만일 경우를 「0」으로 하고 있다. 또한, 기판 전압을 증가시킬 경우를 「+1」, 기판 전압을 저하시킬 경우를 「-1」, 아무것도 변화시키지 않을 경우를 「0」으로 하고 있다. 또한, 표 3에 있어서 회로가 정상 동작하고 있을 경우에 발생할 수 없는 조합에 관해서는 배제하고 있다.
Figure pct00003
상술한 바와 같이, 본 실시형태에서는 편차 보정을 위한 정보가 레지스터(67a, 67b)에 유지된다. 이 때문에, 레지스터(67a, 67b)를 소망의 타이밍에서 갱신함으로써 소망의 타이밍에서의 반도체칩의 상태(동작 환경, 경년열화 등)를 반영한 편차 보정이 가능해진다. 트랜지스터 특성 편차를 자동 보정하는 타이밍에 대해서는 상기 이외에, 예를 들면 이하의 예가 고려된다.
(1) 소정 기간마다
소정 기간마다 필요한 기판 전압을 구하고, 그 값을 레지스터(67a, 67b)에 유지한다. 소정의 간격으로서는 1월, 1년 등 임의의 시간 간격을 설정할 수 있다.
(2) 동작 환경의 변동이 예측되었을 때
집적회로의 동작 중에 있어서 동작 환경(온도, 전압 등)의 변동을 예측하고, 변동할 가능성이 있을 경우에 트랜지스터 특성의 보정에 필요한 기판 전압을 구하고, 그 값을 레지스터(67a, 67b)에 유지한다. 그리고, DA 컨버터(69a, 69b)는 레지스터(67a, 67b)의 값에 근거해서 동작시킨다.
(3) 전원 투입시
집적회로의 전원 투입시에, 트랜지스터 특성 보정에 필요한 기판 전압을 구하고, 그 값을 레지스터(67a, 67b)에 유지한다. 그 이후에는, 전원 투입시에 갱신된 레지스터(67a, 67b)의 값에 근거해서 DA 컨버터(69a, 69b)를 동작시킨다.
(4) 제품 테스트시
집적회로의 제조 후의 테스트시에, 트랜지스터 특성 보정에 필요한 기판 전압을 구하고, 그 값을 레지스터(67a, 67b)에 유지해 둔다. 그 이후에는, 레지스터(67a, 67b)의 값에 근거해서 DA 컨버터(69a, 69b)를 동작시킨다.
또한, 상기 예에서는 트랜지스터의 기판 전압을 변경함으로써 트랜지스터 특성 편차를 보정했지만, 편차의 보정 방법은 이것에 한정되지 않는다. 예를 들면, 트랜지스터 특성의 측정 결과에 근거해서 클록 주파수나 전원 전압을 조절해도 좋다.
또한, 상기 예에서는 지연 모니터 회로(100)를 실시형태 1에서 나타낸 지연 회로(10)로 구성했지만, 지연 모니터 회로를 실시형태 2∼4 또는 후술하는 실시형태 6에서 나타내는 지연 회로로 구성해도 좋다.
또한, 상기 예에서는 칩 간 편차를 자동 보정하는 예를 설명했지만, 칩 내 편차를 자동 보정할 수도 있다. 그 경우, 제어 회로(65)는 실시형태 1 등에서 설명한 바와 같이, 대상 단과 그 이외의 단의 구성이 다르도록 각 단의 지연 회로의 구성을 제어한다. 그리고, 제어 회로(65)는 대상 단을 변경하면서 대상 단의 트랜지스터의 특성을 측정하고, 측정 결과에 근거해서 트랜지스터의 편차를 보정한다.
3. 정리
이상과 같이 본 실시형태의 편차 보정 회로(150)는 집적회로에 있어서의 트랜지스터(회로 소자)의 특성 편차를 보정하는 편차 보정 회로로서, 지연 모니터 회로(100)와, 지연 모니터 회로에서 측정된 신호 전파 지연에 근거해서 트랜지스터의 특성 편차를 보정하는 보정 회로(63, 65, 67a-67b, 69a-69b)를 구비한다. 이 편차 보정 회로에 의하면, 집적회로를 구성하는 트랜지스터의 특성 편차를 자동으로 보정할 수 있다.
(실시형태 6)
실시형태 1∼4에서 나타낸 지연 회로에서는 제 1 반전 논리 게이트에 있어서, 풀업 회로(2)를 pMOS 패스 트랜지스터(6)의 저압측에 배치하고, 풀다운 회로(3)를 nMOS 패스 트랜지스터(7)의 고압측에 배치하고 있었다. 이것에 대해, 본 실시형태의 지연 회로에서는 도 13에 나타나 있는 바와 같이 제 1 반전 논리 게이트에 있어서, 풀업 회로(2)를 pMOS 패스 트랜지스터(6)의 고압측에 배치하고, 풀다운 회로(3)를 nMOS 패스 트랜지스터(7)의 저압측에 배치하고 있다.
즉, 도 13(a)에 나타나 있는 바와 같이, 풀업 회로(2)와 제 1 반전 논리 게이트의 출력단(Out) 사이에 pMOS 패스 트랜지스터(6)를 직렬로 접속한다. 또한, 출력단(Out)과 풀다운 회로(3)의 사이에 nMOS 패스 트랜지스터(7)를 직렬로 접속한다. 도 13(a)에 나타내는 회로 구성에 의하면, 풀업 회로(2) 및 풀다운 회로(3)는 트랜지스터의 기판 전압의 영향을 보다 받기 어려워지기 때문에, 논리 반전 신호를 보다 정밀도 좋게 생성하는 것이 가능해진다.
도 13(b)은 도 13(a)에 나타내는 구성에 있어서, 풀업 회로 및 풀다운 회로의 가장 간단한 구성예를 나타내고 있다. 도 13(b)에서는 풀업 회로(2, 4) 및 풀다운 회로(3, 5)를 각각 1개의 pMOS 트랜지스터 및 1개의 nMOS 트랜지스터로 구성하고 있다.
도 13에 나타내는 지연 회로(10', 10'a)에 있어서의 패스 트랜지스터(6∼9)의 게이트에 인가하는 제어 신호(C1, C2, C3, C4)의 조합과, 그 조합에 의해 구성되는 지연 회로(10)의 특성의 관계는 표 1에 나타낸 것과 같다.
도 14는 도 13(b)에 나타내는 지연 회로(10'a)로부터 얻어지는 재구성된 지연 회로의 등가 회로를 나타낸 도면이다. 도 14(a)는 표준적인 인버터로 재구성된 지연 회로의 구성을 나타낸다. 도 14(b)는 nMOS 트랜지스터에 민감한 구성으로 재구성되었을 때의 구성을 나타낸다. 도 14(c)는 pMOS 트랜지스터에 민감한 구성으로 재구성되었을 때의 구성을 나타낸다.
도 15∼도 17은 도 13(b)에 나타내는 지연 회로(10'a)의 변형예를 나타낸다. 도 15는 도 13(b)에 나타내는 지연 회로(10'a)의 구성에 있어서, pMOS 패스 트랜지스터(8) 및 nMOS 패스 트랜지스터(9) 각각에 대해서, 또한 pMOS 패스 트랜지스터(21) 및 nMOS 패스 트랜지스터(23)가 병렬로 접속된 구성을 나타낸다. 이 지연 회로(10'b)에 있어서의 패스 트랜지스터(6∼9, 21, 23)의 게이트에 인가하는 제어 신호(C1, C2, C3, C4, C5, C6)의 조합과, 그 조합에 의해 구성되는 지연 회로(10)의 특성의 관계는 표 2에 나타낸 것과 같다. 이 구성에 의하면, 실시형태 2에 있어서의 도 5에 나타내는 회로와 마찬가지로, 패스 트랜지스터 단위로 칩 내 편차의 평가가 가능해진다.
도 16에 나타내는 회로에서는 도 13(b)에 나타내는 지연 회로(10'a)의 제 2 반전 논리 게이트에 있어서의 pMOS 트랜지스터(4a)와 전원 사이에 pMOS 패스 트랜지스터(31)가 삽입되어 있다. 또한, 제 2 반전 논리 게이트에 있어서의 nMOS 트랜지스터(5a)의 그라운드와의 사이에 nMOS 패스 트랜지스터(32)가 삽입되어 있다. 이 회로 구성에 의해, 실시형태 3에 있어서의 도 7(a)에 나타내는 회로와 마찬가지로 pMOS 트랜지스터(4a) 또는 nMOS 트랜지스터(5a)에 있어서의 리크 전류를 방지할 수 있다.
도 17에 나타내는 회로에서는 도 13(b)에 나타내는 지연 회로(10'a)의 제 2 반전 논리 게이트에 있어서의 pMOS 트랜지스터(4a)의 게이트와 전원 사이에 pMOS 풀업 트랜지스터(33)가 삽입되어 있다. 또한, 제 2 반전 논리 게이트에 있어서의 nMOS 트랜지스터(5a)의 게이트와 그라운드 사이에 nMOS 풀다운 트랜지스터(34)가 삽입되어 있다. 이 회로 구성에 의해, 실시형태 3에 있어서의 도 7(b)에 나타내는 회로와 마찬가지로 pMOS 트랜지스터(4a) 또는 nMOS 트랜지스터(5a)에 있어서의 리크 전류를 방지할 수 있다.
(산업상의 이용 가능성)
본 발명은 ASIC, CPU, 메모리 등 CMOS 기술에 의해 제조되는 모든 집적회로의 제조, 개발에 있어서의 편차 특성의 평가 및 그 평가 결과를 고려하는 여러 가지의 응용 기술에 대해서 유용하다.

Claims (17)

  1. 집적회로 내의 신호 전파 시간의 지연을 측정하는 지연 모니터 회로에 포함되는 재구성 가능한 지연 회로로서,
    입력 신호를 입력하는 입력 노드와,
    출력 신호를 출력하는 출력 노드와,
    상기 입력 신호에 근거해서 온했을 때에 전원 전위를 출력 노드에 접속하는 풀업 회로와, 상기 입력 신호에 근거해서 온했을 때에 그라운드 전위를 상기 출력 노드에 접속하는 풀다운 회로의 직렬 회로를 포함하는 제 1 반전 회로와,
    상기 입력 신호에 근거해서 온했을 때에 전원 전위를 출력 노드에 접속하는 풀업 회로와, 상기 입력 신호에 근거해서 온했을 때에 그라운드 전위를 상기 출력 노드에 접속하는 풀다운 회로의 직렬 회로를 포함하는 제 2 반전 회로와,
    상기 전원 전위와 상기 출력 노드 사이에 있어서, 상기 제 1 반전 회로의 풀업 회로와 직렬로 접속된 제 1 패스 트랜지스터와,
    상기 그라운드 전위와 상기 출력 노드 사이에 있어서, 상기 제 1 반전 회로의 풀다운 회로와 직렬로 접속된 제 2 패스 트랜지스터와,
    상기 입력 노드와 상기 제 2 반전 회로의 풀업 회로의 입력 사이에 직렬로 접속된 제 3 패스 트랜지스터와,
    상기 입력 노드와 상기 제 2 반전 회로의 풀다운 회로의 입력 사이에 직렬로 접속된 제 4 패스 트랜지스터를 구비하고,
    상기 제 1 패스 트랜지스터∼제 4 패스 트랜지스터의 게이트에 인가하는 제어 신호의 조합에 의해 지연 특성이 변경되는 것을 특징으로 하는 지연 회로.
  2. 제 1 항에 있어서,
    상기 제 3 패스 트랜지스터에 병렬로 적어도 제 5 패스 트랜지스터가 더 접속되고, 상기 제 4 패스 트랜지스터에 병렬로 적어도 제 6 패스 트랜지스터가 더 접속된 것을 특징으로 하는 지연 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 반전 회로의 풀업 회로와 상기 전원 전위 사이에 접속된 제 7 패스 트랜지스터와,
    상기 제 2 반전 회로의 풀다운 회로와 상기 그라운드 전위 사이에 접속된 제 8 패스 트랜지스터를 더 구비한 것을 특징으로 하는 지연 회로.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 반전 회로의 풀업 회로의 제어 입력과 상기 전원 전위 사이에 접속된 제 7 패스 트랜지스터와,
    상기 제 2 반전 회로의 풀다운 회로의 제어 입력과 상기 그라운드 전위 사이에 접속된 제 8 패스 트랜지스터를 더 구비한 것을 특징으로 하는 지연 회로.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제어 신호의 조합은,
    상기 제 1 패스 트랜지스터 및 제 2 패스 트랜지스터를 온으로 하고, 상기 제 3 패스 트랜지스터 및 제 4 패스 트랜지스터를 오프로 하기 위한 제어 신호의 조합과,
    상기 제 1 패스 트랜지스터 및 제 4 패스 트랜지스터를 온으로 하고, 상기 제 2 패스 트랜지스터 및 제 3 패스 트랜지스터를 오프로 하기 위한 제어 신호의 조합과,
    상기 제 2 패스 트랜지스터 및 제 3 패스 트랜지스터를 온으로 하고, 상기 제 1 패스 트랜지스터 및 제 4 패스 트랜지스터를 오프로 하기 위한 제어 신호의 조합을 포함하는 것을 특징으로 하는 지연 회로.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 패스 트랜지스터는 상기 전원 전위와 상기 제 1 반전 회로의 풀업 회로 사이에 직렬로 접속되고, 상기 제 2 패스 트랜지스터는 상기 그라운드 전위와 상기 제 1 반전 회로의 풀다운 회로 사이에 직렬로 접속되어 있는 것을 특징으로 하는 지연 회로.
  7. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 패스 트랜지스터는 상기 제 1 반전 회로의 풀업 회로와 상기 출력 노드 사이에 직렬로 접속되고, 상기 제 2 패스 트랜지스터는 상기 출력 노드와 상기 제 1 반전 회로의 풀다운 회로 사이에 직렬로 접속되어 있는 것을 특징으로 하는 지연 회로.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 풀업 회로 및 상기 제 3 패스 트랜지스터는 pMOS 트랜지스터로 구성되고, 상기 풀다운 회로 및 상기 제 4 패스 트랜지스터는 nMOS 트랜지스터로 구성된 것을 특징으로 하는 지연 회로.
  9. 집적회로 내의 신호 전파 시간의 지연을 측정하는 회로로서,
    제 1 항 내지 제 8 항 중 어느 한 항에 기재된 지연 회로를 복수단 직렬로 접속한 회로를 포함하는 것을 특징으로 하는 지연 모니터 회로.
  10. 제 9 항에 있어서,
    최종 단의 지연 회로의 출력이 제 1 단째의 지연 회로의 입력으로 귀환되는 것을 특징으로 하는 지연 모니터 회로.
  11. 집적회로에 있어서의 회로 소자의 특성 편차를 보정하는 편차 보정 회로로서,
    제 9 항 또는 제 10 항에 기재된 지연 모니터 회로와,
    상기 지연 모니터 회로에 의해 측정된 신호 전파 지연에 근거해서 상기 회로 소자의 특성 편차를 보정하는 보정 회로를 구비한 편차 보정 회로.
  12. 제 11 항에 있어서,
    상기 회로 소자는 트랜지스터이고, 상기 보정 회로는 상기 측정된 신호 전파 지연에 근거해서 상기 트랜지스터의 기판 전압을 변화시킴으로써 상기 트랜지스터의 특성을 보정하는 편차 보정 회로.
  13. 지연 모니터 회로를 사용한, 집적회로 내의 회로 소자의 특성 편차 측정 방법으로서,
    상기 지연 모니터 회로는 제 1 항 내지 제 8 항 중 어느 한 항에 기재된 지연 회로를 복수단 직렬로 접속한 회로를 포함하고,
    상기 측정 방법은,
    특정 단의 지연 회로 구성과 그 특정 단 이외의 단의 지연 회로의 구성이 다르도록 각 단에 있어서 제어 신호를 설정하고 상기 패스 트랜지스터에 인가하는 제 1 스텝과,
    상기 제어 신호를 인가한 상태에서, 상기 지연 모니터 회로의 출력을 측정하는 제 2 스텝과,
    상기 특정 단을 순차 변경하면서 상기 제 1 스텝과 제 2 스텝을 반복하는 제 3 스텝과,
    상기 제 3 스텝에 의해 얻어진 측정 결과에 근거하여 상기 집적회로가 형성되는 칩 내의 회로 소자의 특성 편차를 측정하는 제 4 스텝을 포함하는 측정 방법.
  14. 지연 모니터 회로를 사용한, 집적회로가 형성되는 반도체칩 간의 회로 소자의 특성 편차 측정 방법으로서,
    상기 지연 모니터 회로는 제 1 항 내지 제 8 항 중 어느 한 항에 기재된 지연 회로를 복수 단 직렬로 접속한 회로를 포함하고,
    상기 측정 방법은,
    모든 단의 지연 회로의 구성이 같아지도록 각 단에 있어서 제어 신호를 설정하고 상기 패스 트랜지스터에 인가하는 제 1 스텝과,
    상기 제어 신호를 인가한 상태에서 상기 지연 모니터 회로의 출력을 측정하는 제 2 스텝과,
    상기 제 2 스텝에 의해 얻어진 측정 결과에 근거하여 상기 집적회로가 형성되는 칩 간의 회로 소자의 특성 편차를 측정하는 제 3 스텝을 포함하는 측정 방법.
  15. 지연 모니터 회로를 사용한, 집적회로 내의 회로 소자의 특성 편차 측정 방법으로서,
    상기 지연 모니터 회로는 제 2 항에 기재된 지연 회로를 복수 단 직렬로 접속한 회로를 포함하고,
    상기 측정 방법은,
    특정 단의 지연 회로의 구성과, 그 특정 단 이외의 단의 지연 회로의 구성이 다르도록 각 단에 있어서 제어 신호를 설정하고, 상기 패스 트랜지스터에 인가하는 제 1 스텝과,
    상기 제어 신호를 인가한 상태에서 상기 지연 모니터 회로의 출력을 측정하는 제 2 스텝과,
    상기 특정 단을 순차 변경하면서 상기 제 1 스텝과 제 2 스텝을 반복하는 제 3 스텝과,
    상기 제 3 스텝에 의해 얻어진 측정 결과에 근거하여 상기 집적회로가 형성되는 칩 내의 회로 소자의 특성 편차를 측정하는 제 4 스텝을 포함하고,
    상기 제 2 스텝은,
    상기 특정 단에 대해서, 상기 제 3 패스 트랜지스터를 온하고, 상기 제 5 패스 트랜지스터를 오프해서 상기 지연 모니터 회로의 출력을 측정하는 제 5 스텝과,
    상기 특정 단에 있어서, 상기 제 3 패스 트랜지스터를 오프하고, 상기 제 5 패스 트랜지스터를 온해서 상기 지연 모니터 회로의 출력을 측정하는 제 6 스텝과,
    상기 제 5 스텝의 측정 결과와 상기 제 6 스텝의 측정 결과의 차분을 계산하는 제 7 스텝을 포함하는 측정 방법.
  16. 지연 모니터 회로를 사용한, 집적회로 내의 회로 소자의 특성 편차 측정 방법으로서,
    상기 지연 모니터 회로는 제 2 항에 기재된 지연 회로를 복수 단 직렬로 접속한 회로를 포함하고,
    상기 측정 방법은,
    특정 단의 지연 회로의 구성과, 그 특정 단 이외의 단의 지연 회로의 구성이 다르도록 각 단에 있어서 제어 신호를 설정하고 상기 패스 트랜지스터에 인가하는 제 1 스텝과,
    상기 제어 신호를 인가한 상태에서 상기 지연 모니터 회로의 출력을 측정하는 제 2 스텝과,
    상기 특정 단을 순차 변경하면서 상기 제 1 스텝과 제 2 스텝을 반복하는 제 3 스텝과,
    상기 제 3 스텝에 의해 얻어진 측정 결과에 근거하여 상기 집적회로가 형성되는 칩 내의 회로 소자의 특성 편차를 측정하는 제 4 스텝을 포함하고,
    상기 제 2 스텝은,
    상기 특정 단에 대해서, 상기 제 4 패스 트랜지스터를 온하고, 상기 제 6 패스 트랜지스터를 오프해서 상기 지연 모니터 회로의 출력을 측정하는 제 5 스텝과,
    상기 특정 단에 있어서, 상기 제 4 패스 트랜지스터를 오프하고, 상기 제 6 패스 트랜지스터를 온해서 상기 지연 모니터 회로의 출력을 측정하는 제 6 스텝과,
    상기 제 5 스텝의 측정 결과와 상기 제 6 스텝의 측정 결과의 차분을 계산하는 스텝을 포함하는 측정 방법.
  17. 제 13 항 내지 제 16 항 중 어느 한 항에 기재된 측정 방법을 이용하여 집적회로 내의 회로 소자의 특성 편차를 측정하는 스텝과,
    상기 측정한 편차에 근거해서 상기 회로 소자의 특성을 보정하는 스텝을 구비한 편차 보정 방법.
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