JP2005269079A - データ保持回路及びエラーリカバリィ回路 - Google Patents
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Abstract
【解決手段】 入力データDを保持するデータ保持部1と、入力データを第1補正データ保持ノードPDHに保持してデータ保持ノードDHに保持されたデータを補正する第1補正回路と、入力データを第2補正データ保持ノードNDHに保持してデータ保持ノードDHに保持されたデータを補正する第2補正回路と、第1補正データ保持ノードPDHと低電位電源との間に接続された第2NチャンネルトランジスタN2と、第2補正データ保持ノードNDHと高電位電源との間に接続された第2PチャンネルトランジスタP2と、データ保持ノードDHに保持されたデータが高レベルの時に第2NチャンネルトランジスタN2を活性化させるダウン補正制御回路と、データ保持ノードDHに保持されたデータが低レベルの時に第2PチャンネルトランジスタP2を活性化させるアップ補正制御回路とを備える。
【選択図】 図2
Description
2…第1補正回路
3…第2補正回路
5…第1センサ回路
6…第2センサ回路
7…第1微小電流源
8…第2微小電流源
10…データ保持回路
11…エラーリカバリィ回路
Claims (13)
- クロックに同期して入力データをデータ保持ノードに取り込んで保持し、保持したデータを出力するデータ保持部と、
クロックに同期して入力データをプルアップ制御信号として第1補正データ保持ノードに取り込んで保持するPチャンネルトランジスタで構成される第1ゲート回路と、前記プルアップ制御信号が直接ゲートに印加され、前記プルアップ制御信号が低レベルの時に前記データ保持ノードに保持されたデータを高レベルにプルアップする第1Pチャンネルトランジスタとを有する第1補正回路と、
前記クロックに同期して入力データをプルダウン制御信号として第2補正データ保持ノードに取り込んで保持するNチャンネルトランジスタで構成される第2ゲート回路と、前記プルダウン制御信号が直接ゲートに印加され、前記プルダウン制御信号が高レベルの時に前記データ保持ノードに保持されたデータを低レベルにプルダウンする第1Nチャンネルトランジスタとを有する第2補正回路と、
前記第1補正データ保持ノードと低電位電源との間に接続された第2Nチャンネルトランジスタと、
前記第2補正データ保持ノードと高電位電源との間に接続された第2Pチャンネルトランジスタと、
前記データ保持ノードに保持されたデータが高レベルの時に、前記第2Nチャンネルトランジスタを導通させる第1補正制御回路と、
前記データ保持ノードに保持されたデータが低レベルの時に、前記第2Pチャンネルトランジスタを導通させる第2補正制御回路とを備えることを特徴とするデータ保持回路。 - 前記第1補正制御回路は、
前記データ保持ノードと前記第2Nチャンネルトランジスタのゲートとの間に接続され、前記第2補正データ保持ノードの電位により制御される第3Pチャンネルトランジスタと、
前記第2Nチャンネルトランジスタのゲートと低電位電源との間に接続され、前記第2補正データ保持ノードの電位により制御される前記第4Nチャンネルトランジスタとを備え、
第2補正制御回路は、
前記データ保持ノードと前記第2Pチャンネルトランジスタのゲートとの間に接続され、前記第1補正データ保持ノードの電位により制御される前記第3Nチャンネルトランジスタと、
前記第2Pチャンネルトランジスタのゲートと高電位電源との間に接続され、前記第1補正データ保持ノードの電位により制御される前記第4Pチャンネルトランジスタとを備える請求項1に記載のデータ保持回路。 - 前記第1補正データ保持ノードと高電位電源との間に接続され、前記第2Nチャンネルトランジスタのゲート電位により制御される第5Pチャンネルトランジスタと、
前記第2補正データ保持ノードと低電位電源との間に接続され、前記第2Pチャンネルトランジスタのゲート電位により制御される第5Nチャンネルトランジスタとを備える請求項1又は2に記載のデータ保持回路。 - 前記第1補正データ保持ノードと前記第2Nチャンネルトランジスタとの間、前記第2補正データ保持ノードと前記第2Pチャンネルトランジスタとの間、前記第1補正データ保持ノードと前記第5Pチャンネルトランジスタとの間、及び前記第2補正データ保持ノードと前記第5Nチャンネルトランジスタとの間の少なくとも1つに接続された抵抗素子を更に備える請求項3に記載のデータ保持回路。
- 前記抵抗素子は、拡散抵抗であり、前記第1補正データ保持ノードに接続される場合にはP型拡散抵抗であり、前記第2補正データ保持ノードに接続される場合にはN型拡散抵抗である請求項4に記載のデータ保持回路。
- 前記第1ゲート回路を構成する前記Pチャンネルトランジスタは、他のPチャンネルトランジスタよりゲート長が長く、
前記第2ゲート回路を構成する前記Nチャンネルトランジスタは、他のNチャンネルトランジスタよりゲート長が長い請求項1から5のいずれか1項に記載のデータ保持回路。 - 前記データ保持ノード、前記第1補正データ保持ノード、前記第2補正データ保持ノード、前記第2Nチャンネルトランジスタ及び前記第2Nチャンネルトランジスタの少なくとも1つに容量素子が接続されている請求項1から6のいずれか1項に記載のデータ保持回路。
- Nチャンネルトランジスタと第1微小電流源とを備え、外乱により活性化する第1センサ回路と、
Pチャンネルトランジスタと第2微小電流源とを備え、外乱により活性化する第2センサ回路と、
前記第1及び第2センサ回路が活性化した時に、出力が、ハイインピーダンス状態から、入力データに応じたデータを出力する状態に変化するスイッチとを備えることを特徴とするエラーリカバリィ回路。 - 前記スイッチ回路は、前記入力データに応じた複数の異なるデータを出力する複数のノードを備える請求項8に記載のエラーリカバリィ回路。
- データ保持部と、
請求項8又は9に記載のエラーリカバリィ回路とを備え、
前記データ保持部の出力が前記エラーリカバリィ回路の前記入力データとして入力され、
前記エラーリカバリィ回路の前記スイッチの出力が、前記データ保持部にフィードバックされるデータ保持回路。 - 前記第1及び第2センサ回路が放射線に対して活性化する感度は、前記データ保持部が放射線に対して保持データを変化させる感度より高い請求項10に記載のデータ保持回路。
- 前記エラーリカバリィ回路は、前記データ保持部の中心付近に設けられている請求項10又は11に記載のデータ保持回路。
- 請求項1から5のいずれかに記載のデータ保持回路であって、
請求項9に記載のエラーリカバリィ回路を備え、
前記データ保持部の出力が前記エラーリカバリィ回路の前記入力データとして入力され、
前記エラーリカバリィ回路の前記スイッチの複数の出力データが、前記データ保持回路の前記データ保持ノード、前記第1補正データ保持ノード及び前記第2補正データ保持ノードにフィードバックされるデータ保持回路。
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KR102116486B1 (ko) * | 2019-11-25 | 2020-05-28 | 고려대학교 산학협력단 | 외부 간섭에 견고한 디지털 로직 회로 및 이를 포함하는 장치 |
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