KR19990077565A

KR19990077565A - 출력신호의타이밍조정기가내장된반도체집적회로

Info

Publication number: KR19990077565A
Application number: KR1019990007025A
Authority: KR
Inventors: 후지다까하루; 사까이도시찌까; 야시바야스오
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1998-03-03
Filing date: 1999-03-03
Publication date: 1999-10-25
Also published as: EP0940919A3; CN1236223A; EP0940919A2; JPH11251885A; KR100318030B1; US6169435B1; JP3349943B2

Abstract

반도체 집적 회로 디바이스는 시스템 클럭(CLK1)에 응답하여 매우 좁은 타이밍에서 멀티 비트 출력 신호(Sa 내지 Sn-1)를 출력하도록 되고, 반도체 집적 회로 디바이스는 동기형 래치 회로(13a 내지 13n), 시스템 클럭에 응답하여 더미 데이타 신호(DY1) 및 고주파 중간 클럭 신호(CLK3)를 생성하는 제1 위상 동기 루프(10), 시스템 클럭으로부터 고주파 중간 클럭 신호의 선정된 클럭 펄스수만큼 지연된 지연 클럭 신호(CLK5)를 생성하는 지연 회로(11), 및 더미 출력 신호(Sn)와 지연 클럭 신호(CLK5)를 비교하여 적절한 타이밍에 동기화 클럭 신호(CLK2)를 생성하는 제2 위상 동기 루프(12)를 포함하고, 동기형 래치 회로(13a 내지 13n)는 동기화 클럭 신호에 응답하여 데이타 신호(OUTa 내지 OUTn-1) 및 더미 데이타 신호(DY1)를 래치함으로써 좁은 타이밍내에서 출력 신호(Sa 내지 Sn-1) 및 더미 출력 신호(Sn)를 출력한다.

Description

출력 신호의 타이밍 조정기가 내장된 반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE WITH BUILT-IN TIMING REGULATOR FOR OUTPUT SIGNALS}

본 발명은 반도체 집적 회로에 관한 것으로서, 구체적으로는, 출력 신호의 타이밍 조정기가 내장된 반도체 집적 회로에 관한 것이다.

마이크로프로세서는 데이타 프로세싱 시스템의 필수 부품으로서, 시스템 클럭에 동기하여 다른 시스템 부품들과 통신한다. 시스템 클럭은 점차 고속화하고 있다. 마이크로프로세서는 100 MHz 내지 300 MHz에서 시스템 클럭과 동기한다. 이 경우, 펄스 주기는 겨우 3 나노초 내지 10 나노초이다. 시스템 부품들은 고속 시스템 클럭에 응답해야 할 것이다.

논리 게이트들은 시스템 부품들 중 중요한 회로 부품들이며, 논리 게이트들은 통하여 전기 신호가 전달된다. 그러나, 신호 전달 속도는 제품들 간에 일정치 않은데, 이는 제조업체가 구성 트랜지스터의 크기와, 전류 구동 능력과 같은 트랜지스터 특성들을 각각의 목표 값로 엄격하게 조정할 수 없기 때문이다. 더욱이, 구동할 부하량, 환경 온도 및 전력 전압이 일정치 않다. 만일 출력 회로에의 신호 전달 속도의 차이가 크면, 다른 시스템 부품이 시스템 부품과 통신을 못한다. 신호 전달 속도의 차이로 인하여 논리 동작에서 이진 값이 달라질 수 있다.

고속 시스템 클럭은 시스템 부품들에 좁은 타이밍을 제공할 뿐이며, 따라서 제조업체는 그 좁은 타이밍 내에 출력 핀들에 멀티 비트의 디지탈 출력 신호를 제공하도록 시스템 부품들을 설계해야 한다. 환언하면, 제조업체는 시스템 클럭에 대하여 최소 지연 시간과 최대 지연 시간을 만족하도록 시스템 부품을 설계한다. 만일 시스템 부품이 좁은 타이밍보다 일찍 멀티 비트 디지탈 출력 신호를 제공하면, 다른 시스템 부품은 다음 출력 신호를 페치한다. 다른 한편으로, 시스템 부품이 출력 신호를 지연시키면, 다른 시스템 부품은 이전 출력 신호를 2번 페치한다.

시스템 부품의 회로 부품들은 축소되고, 설계 룰은 엄격해지고 있다. 만일 반도체 웨이퍼 상의 시스템 부품의 제조 중에 공정 파라미터가 변동하면, 그 공정 파라미터에 의해 회로 부품들이 심각하게 영향을 받고, 전기적 특성은 목표 특성에서 벗어나기 쉽다.

제품을 보증하기 위하여, 제조업체는 고객들에게 제품을 공급하기 전에 제품을 검사하여 신호 지연이 최소 지연 시간과 최대 지연 시간 간의 범위 내에 드는지 여부를 확인한다. 만일 제품이 설계 사양을 만족하지 않으면, 제조업체는 그 제품을 불량품으로서 무시한다. 그런 불량 제품은 제조 비용을 증가시키고, 제조업체에게는 바람직하지 않다. 그러나, 출력 특성에 대한 설계 사양은 고속 시스템 클럭 때문에 점차 엄격해지고 있다. 제조업체는 출력 특성에 대한 설계 사양이 구현하기에 용이하지 않은 것으로 느낀다.

사실상, 제조업체는 요구되는 출력 특성이 공정의 개선을 통하여 달성하기 어렵다고 생각한다. 만일 제조 공정이 불가피하게 반도체 집적 회로 디바이스의 출력 특성에 10 나노초 정도의 편차를 도입하면, 그 편차는 10 MHz의 시스템 클럭에서는 무시할 만하다. 왜냐하면, 10 MHz의 시스템 클럭은 반도체 디바이스에 100 나노초를 제공하기 때문이다. 그러나, 만일 시스템 클럭이 100 MHz로 증가하면, 그 편차는 시스템 클럭의 펄스 주기, 즉 10 나노초만큼이 되고, 제조업체는 그 제조 공정을 반도체 집적 회로 디바이스에 사용할 수 없다.

미심사된 일본 공개 특허 공보 9-181580호는 가변 지연 회로를 이용하여 지연 시간을 제어할 것을 제안한다. 이 가변 지연 회로는 일련의 지연 유닛들을 포함하고, 이 지연 유닛들은 각각 AND 게이트들을 동반한다. 제어 신호가 선택적으로 AND 게이트들에 제공되고, 선택된 AND 게이트들이 다음 지연 유닛에 전기 신호를 전송하게 한다.

종래의 가변 지연 회로는 전자 시스템용 회로 보드 상에 설치하기 전에 목표 지연 시간으로 조정된다. 먼저, 오퍼레이터는 지연 유닛들의 출력 노드들에 테스터(도시되지 않음)를 접속하여, 각 출력 노드에서 지연 시간을 측정한다. 오퍼레이터는 출력 노드들 중 요구되는 지연 시간에 적합한 출력 노드를 선택하고, 선택된 출력 노드 이후의 지연 시간들은 신호를 전달하지 않도록 비활성화된다.

프로세스 파라미터의 변동으로 인해 트랜지스터의 특성이 변동한다고 할지라도, 이 변동은 단지 제조자로 하여금 하나의 지연부로부터 다른 지연부로 적절한 출력 노드를 변경하게 하고, 제조자는 언제나 목표 지연 시간에 종래 기술의 지연 회로를 조절할 수 있다, 그러나, 생산비면에서 일본 특허 공개 공보에 개시된 종래 기술의 반도체 집적 회로가 문제된다.

테스터는 지연 시간을 정확히 측정한다고 예측된다. 전술된 바와 같이, 시스템 클럭은 매우 짧은 펄스 주기라고 정의한다. 이 때문에, 조절하는 일은 매우 정확한 테스터를 요구한다. 매우 정확한 테스터는 매우 고가이다. 게다가 특정 종류의 테스터만이 종래 기술의 지연 회로에 응용 가능하다. 다른 종류의 테스터는 종래 기술의 지연 회로에 프로브(probe)를 접속할 수 없다. 제조자는 특정 종류의 테스터를 준비해야 한다. 이러한 고가의 테스터는 생산비를 상승시킨다.

높은 생산비의 다른 요인은 조절하는 일의 복잡성에 있다. 조절하는 일은 많은 양의 시간과 노동력을 소비하고, 생산비를 증가시킨다.

높은 생산비의 또 다른 요인은 조절하는 일이 힘들기 때문에 생산 수율이 낮아진다는 것이다. 제조자는 회로 보드 상에 설치하기 전에 지연 시간을 측정하는데, 이는 지연 시간을 목표 값으로 조절하기 위한 것이다. 그러나, 조절하는 일은 통상적으로 실제 환경과는 다른 테스트 환경에서 회로 보드 상에 수행된다. 온도와 같은 다른 환경은 트랜지스터 특성에 영향을 미친다. 테스팅 환경과 실제 환경 간의 차가 거의 없는 경우, 종래 기술의 지연 회로는 조절하는 작업시 지연 시간과 거의 동일한 실제 지연 시간을 도입한다. 그러나, 그 차를 무시할 수 없는 경우, 종래 기술의 지연 회로는 전자 시스템의 오기능의 원인이 된다. 이것은 마진이 필요하다는 것을 의미한다. 이로 인해, 제조자는 종래 기술의 지연 회로에 대해 엄격한 사양을 사용한다. 사양이 엄격해 질수록 제조 수율이 낮아진다. 결국 낮은 생산 수율은 생산비를 높게 한다.

따라서, 본 발명의 중요한 목적은 전기 시스템용 회로 보드 상에 실제 환경과 동일한 환경에서 고가의 테스터없이 목표 지연 시간으로 조절되는 지연 회로, 반도체 집적 회로 장치를 제공함에 있다.

이 목적을 달성하기 위하여, 본 발명은 시스템 클럭으로부터 지연된 출력 타이밍을 선정된 지연 시간 마다 내부적으로 생성하도록 제안한다.

본 발명의 한 특징에 따르면, 출력 타이밍을 출력 신호에 제공하는 타이밍 조정기를 포함하는 반도체 집적 회로 장치를 제공하고, 타이밍 조정기는 기준 클럭 신호가 공급되고 이 기준 클럭 신호로부터 선정된 시간만큼 지연된 지연 클럭 신호를 생성하는 지연 신호 발생기와 이 지연 신호 발생기에 접속되고 지연된 클럭 신호와 출력 신호들 간에 시간 러그(time lug)를 보상하며 출력 타이밍에 출력 신호를 출력하는 출력 타이밍 발생기를 포함한다.

도 1은 본 발명에 따른 반도체 집적 회로 장치의 회로 구성을 나타낸 블럭도.

도 2는 반도체 집적 회로 장치의 일부를 형성하는 타이밍 조정기에 결합된 위상 동기 루프의 회로 구성을 나타낸 블럭도.

도 3은 타이밍 조정기에 결합된 지연 회로의 회로 구성을 나타낸 블럭도.

도 4는 위상 동기 루프와 지연 회로의 회로 동작을 나타낸 타이밍도.

도 5는 타이밍 조정기에 결합된 다른 위상 동기 루프의 회로 구성을 나타낸 블럭도.

도 6은 타이밍 조정기의 회로 동작을 나타낸 타이밍도.

도 7은 본 발명에 따른 다른 타이밍 조정기에 결합된 위상 동기 루프의 회로 구성을 나타낸 블럭도.

도 8은 본 발명에 따른 또 다른 타이밍 조정기에 결합된 지연 회로의 회로 구성을 나타낸 블럭도.

제1 실시예

첨부된 도 1을 참조하면, 반도체 집적 회로 장치는 반도체 칩(1) 상에 제조된다. 이 반도체 집적 회로 장치는 집적 회로(2)와 신호 패드들(3a/3b/ . . . /3n)을 포함한다. 집적 회로(1)는 크게 전자 회로(4), 이 전자 회로(4)들에 접속된 복수의 출력 회로들(5a/5b/.../5n-1), 타이밍 조정기(6)을 포함한다. 이 전자 회로(4)는 입력 신호에 응답하여 출력 데이타 신호들(OUTa, OUTb, ... OUTn-1)을 생성한다. 출력 데이타 신호(OUTa/OUTb/ ... /OUTn-1)은 출력 회로들(5a/5b/.../5n-1)에 각기 공급되고, 출력 회로들(5a/5b/.../5n-1)은 적절한 출력 타이밍에 출력 신호들(Sa/Sb/.../Sn-1)을 신호 패드들(3a/3b/.../3n-1)에 생성한다.

출력 회로들(5a/5b/.../5n-1)은 데이타 래치 회로(7a/7b.../7n-1)와 출력 버퍼(9a/9b.../9n-1)를 포함한다. 데이타 래치 회로(7a/7b/.../7n-1)는 전자 회로(4)에 접속된 입력 노드, 시스템 클럭(CLK1)이 제공되는 클럭 노드(CLK) 및 타이밍 조정기(6)에 접속된 출력 노드를 가진다. 데이타 래치 회로(7a/7b/.../7n-1)은 시스템 클럭(CLK1)에 응답하여 출력 데이타 신호(OUTa/OUTb/.../OUTn-1)를 래치시킨다. 데이타 래치 회로(7a/7b/.../7n-1)는 그 출력 노드에 출력 데이타 신호(OUTa/OUTb.../OUTn-1)가 놓여진다. 출력 데이타 신호(OUTa/OUTb/.../OUTn-1)는 타이밍 조정기(6)를 통하여 데이타 버퍼(9a/9b/.../9n-1)에 공급되고, 데이타 버퍼(9a/9b/.../9n-1)는 출력 신호(Sa/Sb/.../Sn-1)를 이용하여 신호 패드들(3a/3b/.../3n-1)에 접속된 용량성 부하(La/Lb/.../Ln-1)를 구동한다.

타이밍 조정기(6)는 위상 동기 루프(10), 지연 회로(11), 위상 동기 루프(12), 복수개의 동기화 래치 회로들(13a/13b/ .../13n-1/13n), 데이타 버퍼(9n), 및 더미 용량성 부하(Ln)를 포함한다. 데이타 버퍼(9n)는 회로 구성이 데이타 버퍼들(9a 내지 9n-1)과 각각 유사하다. 데이타 버퍼(9n)는 신호 패드(3n)에 접속되고, 더미 용량성 부하(Ln)는 신호 패드(3n)에 접속 가능하다. 더미 용량성 패드(Ln)는 용량성 부하의 크기(La/Lb/ .../Ln-1)로 조정될 수 있다.

동기화 래치 회로들(13a/ 13b/ .../13n)은 회로 구성이 서로 유사하고, 데이타 래치 회로들(7a/ 7b/ .../7n-1)에 각각 연관되어 있다. 동기화 래치 회로들(13a 내지 13n-1)은 데이타 래치 회로들(7a 내지 7n-1)과 데이타 버퍼들(9a 내지 9n-1) 사이에 각각 접속된다. 동기화 래치 회로(13a/ 13b/ ../13n-1)는 데이타 래치 회로(7a/ 7b/ ../7n-1)의 출력 노드에 접속된 입력 노드를 갖고 내부 동기화 클럭 신호(CLK2)가 공급되는 클럭 노드(CLK), 및 데이타 버퍼(9a/ 9b/ .../9n-1)의 입력 노드에 접속된 출력 노드를 갖는다. 동기화 래치 회로들(13a/ 13b/ ../13n-1)과 동기화 래치 회로(13n)는 출력 데이타 신호들(OUTa/OUTb/ .../OUTn-1)과 더미 데이타 신호(DY1)를 동시에 래치하도록 내부 동기화 클럭 신호(CLK2)에 응답한다. 동기화 래치 회로들(13a 내지 13n-1)은 각각 출력 신호들(OUTa 내지 OUTn-1)을 그의 출력 노드들에 놓고, 이들을 데이타 버퍼들(9a 내지 9n-1)에 각각 공급한다. 동기화 래치 회로(13n)는 다른 동기화 래치 회로들(13a 내지 13n-1)과 동시에 더미 데이타 신호(DY1)를 그의 출력 노드에 놓고, 데이타 버퍼(9n)는 더미 데이타 신호(DY1)로부터 더미 출력 신호(Sn)를 발생하고 더미 출력 신호(Sn)를 신호 패드(3n)에 공급한다.

위상 동기 루프(10)는 도 2에 상세히 도시되어 있다. 위상 동기 루프(10)는 위상 비교기(10a), 저역 통과 필터(10b), 전압 제어 발진기(10c), 및 분주기(10d)를 포함한다. 전압 제어 발진기(10c)는 도 2에 "VCO"로 약칭되어 있다. 위상 비교기(10a), 저역 통과 필터(10b), 전압 제어 발진기(10d)는 루프를 형성하고, 더미 데이타 신호(DY1)와 내부 클럭 신호(CLK3)가 분주기(10d)와 전압 제어 발진기(10c)로부터 각각 인출된다.

위상 비교기(10a)는 두개의 입력 노드들을 갖고, 클럭 신호(CLK1) 및 중간 클럭 신호(CLK4)는 위상 비교기(10a)의 입력 노드들에 각각 공급된다. 위상 비교기(10a)는 중간 클럭 신호를 시스템 클럭 신호(CLK1)와 비교하여, 중간 클럭 신호 (CLK4)가 시스템 클럭 신호(CLK1)와 동기하는지 아닌지를 판별한다. 중간 클럭 신호 (CLK4)가 시스템 클럭(CLK1)에 비해 지연되거나 또는 앞서 있다면, 위상 비교기(10a)는 전압 제어 발진기(10c)의 발진의 증가 또는 감소를 나타내는 제어 신호(CTL1)을 발생한다. 제어 전압 신호(CTL1)가 저역 통과 필터(10b)를 통해 패스되고, 저역 통과 필터(10b)는 제어 전압 신호(CTL1)로부터 고주파 노이즈를 제거한다. 저역 통과 필터(10b)는 제어 전압 신호(CTL1)를 전압 제어 발진기(10c)의 제어 노드에 공급하고, 전압 제어 발진기(10c)는 중간 클럭 신호(CLK3)를 제어 전압 신호(CTL1)의 크기에 대응하는 주파수로 조정한다. 주파수-배분 신호(CLK4)가 시스템 클럭(CLK1)과 동기하면, 중간 클럭 신호(CLK3)는 주파수에 있어서 시스템 클럭 신호(CLK1)보다 M배만큼 크다. 이 예에서, M은 8이고, 중간 클럭 신호(CLK3)는 주파수가 시스템 클럭 신호(CLK1)의 주파수보다 8배 더 크다. 내부 클럭 신호(CLK3)는 지연 회로(11)의 입력 노드와 분주기(10d)의 입력 노드에 공급된다.

분주기(10d)는 상이한 주파수들의 중간 클럭 신호(CLK4)와 더미 데이타 신호(DY1)를 발생한다. 중간 클럭 신호(CLK4)의 주파수는 중간 클럭 신호(CLK3)의 주파수의 1/N이고, 분주기(10d)는 중간 클럭 주파수(CLK4)를 위상 비교기(10a)에 공급한다. 반면에, 더미 데이타 신호(DY1)는 펄스 주기가 중간 클럭 신호(CLK4)에 비해 2배 길고, 동기화 래치 회로(13n)의 입력 노드에 공급된다.

도 3은 지연 회로(11)의 회로 구성을 도시한다. 지연 회로(11)는 직렬로 접속된 복수의 토글 플립-플롭 회로(11a/11b/11c), 상기 토글 플립-플롭 회로(11a/11b/11c)의 출력 노드에 직접 및 간접으로 접속된 세개의 입력 노드를 갖는 AND 게이트(11d), 상기 AND 게이트(11d)의 입력 노드들중의 하나에 접속된 인버터(11e), 및 상기 인버터(11e)의 출력 노드에 접속된 토글 플립-플롭 회로(11f)를 포함한다. 중간 클럭 신호(CLK3)가 토글 플립-플롭 회로(11a)의 입력 노드에 공급되고, 토글 플립-플롭 회로(11a)는 상기 중간 클럭 신호(CKL3)에 응답해서 출력 신호(Q1)를 고 레벨과 저 레벨 간에 바꾼다. 출력 신호(Q1)가 다음 토글 플립-플롭 회로(11b)의 입력 노드에 공급되고, 토글 플립-플롭 회로(11b)는 출력 신호(Q1)에 응답해서 출력 신호(Q2)를 고 레벨과 저 레벨 간에 바꾼다. 출력 신호(Q2)가 다음 토글 플립-플롭 회로(11c)의 입력 노드에 공급되고, 토글 플립-플롭 회로(11c)는 출력 신호(Q2)에 응답해서 출력 신호(Q3)를 고 레벨과 저 레벨 간에 바꾼다. 출력 신호(Q1)가 인버터(11e)에 공급되고, 인버터는 출력 신호(Q1)의 인버터된 신호를 AND 게이트(11e)의 입력 노드에 공급한다. 다른 출력 신호(Q2/Q3)가 AND 게이트(11e)의 다른 입력 노드에 각각 공급되고, 출력 신호(Q1)의 인버터된 신호가 출력 신호(Q2/Q3)와 AND된다. 출력 신호(Q1)의 인버터된 신호와 다른 출력 신호(Q2/Q3)가 고 레벨이면, AND 게이트(11e)는 출력 신호(Q4)를 고 레벨로 바꾸고, 출력 신호(Q4)를 토글 플립-플롭 회로(11f)의 입력 노드에 공급한다. 토글 플립-플롭 회로(11f)는 지연된 중간 클럭 신호(CLK5)를 출력 신호(Q4)에 응답해서 고 레벨과 저 레벨 간에 바꾼다.

지연 회로(11)는 마스터-슬레이브 플립-플롭 회로(11g), AND 게이트(11h) 및 인버터(11j)를 더 포함한다. 시스템 클럭 신호(CLK1)가 마스터-슬레이브 플립-플롭 회로(11g)의 입력 노드에 공급되고, 중간 클럭 신호(CLK3)가 마스터-슬레이브 플립-플롭 회로(11g)의 클럭 노드(CLK)에 공급된다. 시스템 클럭 신호(CLK1)가 AND 게이트(11h)의 입력 노드들중의 하나에 더 공급되고, 마스터-슬레이브 플립-플롭 회로(11g)는 인버터(11j)를 통해 출력 신호(Q5)를 AND 게이트(11h)의 다른 입력 노드에 공급한다. 시스템 클럭 신호(CLK)가 출력 신호 Q5의 인버터된 신호와 AND되고, AND 게이트(11h)는 리셋 신호(RESET)를 발생한다. 리셋 신호(RESET)가 토글 플립-플롭 회로(11a/11b/11c)의 리셋 노드에 공급된다. 리셋 신호(RESET)는 시스템 클럭(CLK1)의 펄스 상승에서 상승하고, 중간 클럭 신호(CLK3)의 다음 펄스 소멸시 하강한다.

리셋 신호(RESET)는 토글 플립-플롭 회로(11a/11b/11c)로 하여금 출력 신호(Q1/Q2/Q3)를 저 레벨로 바꾸게 하고, 토글 플립-플롭 회로(11a/11b/11c)는 중간 클럭 신호(CLK3)에 응답해서 출력 신호(Q1/Q2/Q3)의 비트 패턴을 바꾼다. AND 게이트(11e)는, 시스템 클럭(CLK1)의 펄스 상승후 중간 클럭 신호(CLK3)의 N번째 클럭 펄스의 펄스 상승에서 출력 신호(Q4)를 고 레벨로 상승시킨다. 본 실시예에서, "N"는 2이고, 토글 플립-플롭 회로(11f)는 시스템 클럭(CLK1)의 펄스 상승후 제2 펄스 상승에서 중간 클럭 신호(11f)를 고 레벨과 저 레벨 간에 바꾼다. 따라서, 토글 플립-플롭 회로(11a/11b/11c), 인버터(11e), AND 게이트(11d) 및 토글 플립-플롭(11f)은 결합하여 카운터(11k)를 형성하고, 마스터-슬레이브 플립-플롭 회로(11g), 인버터(11j) 및 AND 게이트(11h)는 전체로서 리셋 신호 발생기(11m)를 구성한다.

위상-지연 루프(10) 및 지연 회로(11)는 도 4에 도시된 바와 같이 동작한다. 시스템 클럭 신호(CLK1)은 시간 t0 및 시간 t8에서 상승한다. 전압 제어 발진기(10c)는 시스템 클럭 신호(CLK1)보다 주파수가 8배 큰 중간 클럭 신호(CLK3)를 발생한다. AND 게이트(11h)는 시스템 클럭(CLK1)의 펄스 상승과 동시에 리셋 신호(RESET)를 상승시키고, 중간 클럭 신호(CLK3)는 마스터-슬레이브 플립-플롭 회로(11g)로 하여금 시간 t1 및 시간 t9에서 중간 클럭 신호(CLK3)의 펄스 상승시 출력 신호(Q5)를 고 레벨로 바꾸게 한다. 인버터(11j)는 출력 신호(Q5)의 인버터된 신호를 시간 t1과 시간 t9에서 저 레벨로 바꾼다. 이와 같은 이유로, 리셋 신호(RESET)는 시간 t0 및 시간 t8에서 상승하고, 시간 t1과 시간 t9에서 하강한다. 리셋 신호(RESET)가 고 레벨로 상승하면, 모든 토클 플립-플롭 회로(11a/11b/11c)는 출력 신호(Q1/Q2/Q3)를 고 레벨로 바꾼다.

토글 플립 플롭 회로(11a)는 중간 클럭 신호(CLK3)의 매 제3 펄스 상승, 즉 시간 t1, 시간 t3, 시간 t5, 시간 t7, 시간 t9, 시간 t11, 시간 t13 및 시간 t15마다 출력 신호(Q1)을 상승시킨다. 토글 플립 플롭 회로(11b)는 출력 신호(Q1)의 매 제3 펄스 상승, 즉 시간 t1, 시간 t5, 시간 t9, 시간 t13마다 출력 신호(Q2)를 상승시키며, 토글 플립 플롭 회로(11c)는 출력 신호(Q2)의 매 제3 펄스 상승, 즉 시간 t1, 시간 t9마다 출력 신호(Q3)를 상승시킨다. 출력 신호(Q1/Q2/Q3)는 (111)로부터 (011)을 통해 (000)으로 신호의 2진 값을 단계적으로 감소시킨다.

출력 신호(Q1) 및 출력 신호(Q2/Q3)의 반전 신호는 시간 t2와 시간 t3 사이 및 시간 t10와 시간 t11 사이에서 하이 레벨에 있으며, AND 게이트는 출력 신호(Q4)를 시간 t2 및 시간 t10에서 하이 레벨로 변화시킨다. 토글 플립 플롭 회로(11f)는 중간 지연 클럭 신호(CLK5)를 시간 t2에서 하이 레벨로 상승시키고, 시간 t10에서 그것을 복원한다. 그래서, 지연 회로(11)는 시스템 클럭(CLK1)의 펄스 상승 및 중간 클럭 신호(CLK3)의 펄스 상승/펄스 하강 사이에서 시간 지연을 (시스템 클럭의 펄스 구간 CLK1 ÷ M × N)과 같게 한다. 리셋 신호의 두 펄스 상승 사이의 시간 구간에서 일단 출력 신호(Q4)를 상승시키기 위해, 중간 클럭 신호(CLK3)가 시스템 클럭(CLK1) 보다 주파수에서 M배 큰 조건하에서 적어도 2M으로 카운트하도록 카운터가 설계된다. 그래서, 지연 회로(11)는 선정된 시간에 의해 시스템 클럭(CLK1)의 펄스 상승으로부터 각각 지연된 타이밍에서 하이 레벨과 로우 레벨 사이의 중간 지연 클럭 신호(CLK5)를 변화시킨다. 선정된 시간은 제조 공정에 영향을 줄 수 있는 트랜지스터 특성에 좌우되지 않는다. 이유는 선정된 시간이 중간 클럭 신호(CLK3)의 펄스 구간의 정수배와 같기 때문이다.

도 5는 위상 동기 루프(12)의 회로 구성을 도시하는 도면이다. 위상 동기 루프(12)는 위상 비교기(12a), 위상 비교기(12a)에 연결된 저-대역 필터(12b) 및 저-대역 필터(12b)에 연결된 전압 제어 발진기(12c)를 포함한다. 중간 지연 클럭 신호(CLK5) 및 더미 출력 신호(Sn)은 위상 비교기(12a)에 공급되고, 위상 비교기(12a)는 중간 지연 클럭 신호(CLK5) 및 더미 출력 신호(Sn) 사이의 위상차를 나타내는 제어 전압 신호(CTL2)를 생성한다. 저-대역 필터(12b)는 제어 전압 신호(CTL2)로부터 고-주파수 잡음을 제거하고, 전압 제어 발진기(12c)에 그것을 공급한다. 전압 제어 발진기(12c)는 제어 전압 신호(CTL2)의 진폭에 따라 동기화 클럭 신호(CLK2)를 발생시킨다. 더미 출력 신호(Sn) 및 중간 지연 클럭 신호(CLK5)의 위상차가 0일때, 동기화 클럭 신호(CLK2)는 중간 지연 클럭 신호(CLK5)의 주파수보다 2배 크다. 동기화 클럭 신호(CLK2)는 동기 래치 회로(13a 내지 13n)의 클럭 노드에 공급된다.

동기 래치 회로(13a 내지 13n)는 동기화 클럭 신호(CLK2)에 응답하여 출력 데이타 신호(OUTa - OUTn-1) 및 더미 데이타 신호(DY1)를 취하고, 위상 동기 루프(12)는 선정된 시간에 의해 시스템 클럭 신호(CLK1)로부터 지연된, 중간 지연 클럭 신호(CLK5)에 대해 동기화 클럭 신호(CLK2)의 위상을 제어한다. 이러한 이유로, 위상 동기 루프(12)는 시스템 클럭 신호(CLK1)으로부터 지연된 래치 타이밍을 동기 래치 회로(13a 내지 13n)에 선정된 시간까지 제공한다.

도 6은 타이밍 조정기(6)의 회로 동작을 도시하는 도면이다. 비록 더미 데이타 신호(DY1)용 래치 타이밍만을 중심으로 설명되지만, 동기화 클럭 신호(CLK2)는 다른 동기 래치 회로(13a 내지 13n-1)에 공급되고, 출력 데이타 신호(OUTa - OUTn-1)가 동기 래치 회로(13a 내지 13n-1)에 의해 각각 동시에 래치된다.

시스템 클럭(CLK1), 중간 클럭 신호(CLK3) 및 중간 지연 클럭 신호(CLK5) 사이의 관계는 이미 설명되었다. 즉, 중간 클럭 신호(CLK3)은 시스템 클럭(CLK1)의 주파수보다 8배 크고, 중간 지연 클럭 신호(CLK5)는 중간 클럭 신호(CLK3)의 펄스 구간보다 2배 긴 선정된 시간까지 시스템 클럭(CLK1)의 선두 에지로부터 각각 지연된 선두/후미 에지를 갖는다. 더미 데이타 신호(DY1)은 시스템 클럭(CLK1)의 펄스 구간보다 2배 긴 펄스 구간을 갖는다.

중간 클럭 신호(CLK3) 및 더미 데이타 신호(DY1)은 시간 t0에서 시스템 클럭 신호(CLK1)과 함께 상승한다. 더미 데이타 신호(DY1)은 동기 래치 회로(13n)의 입력 노드에 공급되고 동기 래치 회로(13n)의 입력 노드를 시간 t8까지 하이 레벨로 유지한다.

위상 동기 루프(12)는 시간 tla에서 동기화 클럭 신호(CLK2)를 하이 레벨로 상승시키고, 하이 레벨을 동기 래치 회로(13n)의 클럭 노드에 공급한다. 더미 데이타 신호(DY1)은 동기 래치 회로(13n)에 의해 래치되고, 동기 래치 회로(13n)는 그 출력 노드를 하이 레벨로 변경시키고, 데이타 구동기(9n)는 시간 t2에서 더미 출력 신호(Sn)을 하이 레벨로 변경시킨다. 용량성 부하(Ln)로 인하여 동기 래치 회로(13n)의 데이타 래칭 및 더미 출력 신호(Sn)의 출력 간에 지연 시간이 초래되지만, 위상 동기 루프(12)는 더미 출력 신호(Sn)의 선단 에지를 중간 지연 클럭 신호(CLK5)의 선단 에지로 정렬시키기 위해 동기화 클럭 신호(CLK2)를 제어한다. 즉, 위상 동기 루프(12)는 동기화 클럭 신호(CLK2)를 중간 지연 클럭 신호(CLK5)의 펄스 상승보다 앞서 하이 레벨로 변경시킨다.

시스템 클럭(CLK1)은 시간 t8에서 다시 하이 레벨로 상승하고, 주파수 복조기(10d)는 더미 데이타 신호(DY1)을 로우 레벨로 변경시킨다. 더미 데이타 신호(DY1)은 동기 래치 회로(13n)의 입력 노드에서의 전위 레벨을 로우 레벨로 변경시킨다. 위상 동기 루프(12)는 시간 t9a에서 동기화 클럭 신호(CLK2)를 하이 레벨로 상승시키고, 동기 래치 회로(13n)는 로우 레벨로 취해진다. 동기 래치 회로(13n)는 바로 출력 노드를 로우 레벨로 변경시키고, 데이타 버퍼(9n)는 시간 t10에서 더미 출력 신호(Sn)을 로우 레벨로 변경시킨다. 위상 동기 루프(12)는 더미 출력 신호(Sn)의 후단 에지를 도시된 중간 지연 클럭 신호(CLK5)의 후단 에지로 정렬시키기 위해 동기화 클럭 신호(CLK2)를 제어하고, 타이밍 조정기(6)는 시간 t0 내지 시간 t15 사이에 조정 동작을 반복한다. 따라서, 더미 출력 신호(Sn)은 모든 시간에서 시스템 클럭(CLK1)로부터 선정된 지연 만큼 지연되고, 타이밍 조정기(6)는 제조 공정 동안의 변동과는 무관하다.

상술된 바와 같이, 동기화 클럭 신호(CLK2)는 동기 래치 회로(13n)의 클럭 노드뿐아니라 동기 래치 회로(13a 내지 13n-1)의 클럭 노드들에 공급된다. 래치 회로(7a 내지 7n-1)가 더미 데이타 신호(DY1)의 전위 변경 부근의 다른 시점에서 출력 데이타 신호(OUTa 내지 OUTn-1)을 그 출력 노드에 놓더라도, 동기 래치 회로(13a 내지 13n-1)는 동기화 클럭 신호(CLK2)에 응답하여 출력 데이타 신호(OUTa 내지 OUTn-1)를 일제히 래치시키고, 데이타 버퍼(9a 내지 9n-1)는 선정된 지연 시간 만큼 시스템 클럭(CLK1)로부터 지연된 출력 시점에서 출력 신호(Sa 내지 Sn-1)를 변경시킨다.

더미 데이타 신호(DY1)은 펄스 주기에 있어 시스템 클럭(CLK1)보다 두배 길다. 한편, 동기화 클럭 신호(CLK2)는 펄스 주기에 있어 시스템 클럭 신호(CLK1)보다 두배 긴 중간 지연 클럭 신호(CLK5)의 펄스 주기의 절반인 펄스 주기를 갖는다. 이러한 이유로, 동기화 클럭 신호(CLK2)는 펄스 주기에 있어 시스템 클럭(CLK1) 만큼 길다. 동기 래치 회로(13n)는 동기화 클럭 신호(CLK2)에 응답하여 더미 데이타 신호(DY1)을 래치하고, 더미 출력 신호(Sn)은 시스템 클럭 신호(CLK1)에 응답하여 하이 레벨 및 로우 레벨 사이에 교차된다.

더미 출력 신호(Sn)은 위상 비교기(12a)로 되돌아 온다. 더미 출력 신호(Sn)으로, 위상 동기 루프(12)는 중간 지연 클럭 신호(CLK5)의 매 펄스에서 자기 평형성(self-regulation)을 수행한다. 만일 더미 데이타 신호(DY1)가 주파수에서 동기화 클럭 신호(CLK2)와 동일하다면, 동기 래치 회로(13n)는 그 출력 노드에서 하이 레벨을 연속적으로 출력하고, 위상 동기 루프(12)는 자기 평형성을 수행할 수 없다. 그러므로, 위상 동기 루프(12)는 더미 데이타 신호(DY1)을 사용함으로써 중간 클럭 신호(CLK3)보다 (2 X M)배 더 긴 펄스 주기로 자기 주파수 평형성을 달성하고, 데이타 버퍼(9n)는 로우 레벨과 하이 레벨을 주기적으로 교차한다.

더미 용량성 부하(Ln)은 데이타 버퍼(9a/9b/ .../9n-1)에 의해 구동될 용량성 부하(La/Lb/ .../Ln-1)로 조정되고 더미 출력 신호(Sn)는 더미 용량성 부하(Ln)을 구동하도록 예상된다. 더미 출력 신호(Sn)은 용량성 부하(Ln)에 따른 펄스 상승 시간 및 펄스 하강 시간을 갖는다. 펄스 상승 시간 및 펄스 하강 시간이 용량성 부하(Ln)과 함께 변화된다고 해도, 위상 동기 루프(12)는 동기화 클럭 신호(CLK2)의 펄스 상승을 적절한 타이밍으로 조정하고, 더미 출력 신호(Sn)의 상승 구간(leading edge)이 중간 지연 클럭 신호(CLK5)의 상승 구간과 동조되게 한다. 그러므로, 본 발명에 따른 타이밍 조정기(6)는 시스템 클럭(6)의 펄스 상승 및 출력 신호(Sa 내지 Sn-1)를 위한 출력 타이밍 간에 선정된 시간 지연을 자동적으로 도입한다. 이러한 이유로, 제조자는 지연 시간이 설계서에 규정된 좁은 시간 주기 내에 들어오는지 여부를 보기 위해서 제품을 확일할 필요가 없게 된다. 이것은 제품의 가격을 줄이게 한다.

이 경우에, 위상 동기 루프(10) 및 전체가 지연된 신호 발생기인 지연 회로(11), 위상 동기 루프(12), 동기 래치 회로(13a 내지 13n) 및 데이타 버퍼(9n)는 결합으로 출력 타이밍 발생기를 형성한다.

제2 실시예

도 7은 본 발명을 실현하는 다른 타이밍 조정기에 일체된 위상 동기 루프(21)를 나타낸다. 제2 실시예를 실행하는 타이밍 조정기가 또한 지연 회로(11)를 포함한다고 해도, 위상 동기 루프(12), 동기 래치 회로(13a-13n), 데이타 버퍼 (9n) 및 더미 부하(Ln), 이들은 간략화를 위해 도 7에서 생략되었다.

위상 동기 루프(21)는 위상 동기 루프(10)에 대응하고 레지스터(21a), 전압 제어 발진기(21c), 및 분주기(21c)를 포함한다. 위상 비교기(21d) 및 저역 필터(21e)는 위상 동기 루프(10)의 것과 유사하고, 위상 비교기(21d) 및 저역 필터(21e), 전압 제어 발진기(21b) 및 분주기(21c)는 제어 루프를 형성한다. 위상 동기 루프(21)은 위상 동기 루프(10)과 유사한 중간 클럭 신호(CLK3/CLK4)와 더미 데이타 신호(DY1)를 생성한다. 위상 동기 루프(10)과의 차이점은 레지스터(21a)이다. 레지스터(21a)는 전압 제어 발진기(21b)에 대한 승수와 분주기(21c)에 대한 제수를 저장한다. 레지스터(21a)에 저장된 승수 및 제수는 재기록가능하다. 이러한 이유로 인해, 제조자 또는 사용자는 중간 클럭 신호(CLK3)의 주파수, 중간 클럭 신호(CLK4), 및 더미 데이타 신호(DY1)를 변경시킬 수 있다.

제3 실시예

도 8은 본 발명을 구현하는 또 다른 타이밍 발생기에 포함된 지연 회로(31)을 도시하고 있다. 제3 실시예를 구현하고 있는 타이밍 조정 회로는 위상 동기 루프(10/21), 위상 동기 루프(12), 동기 래치 회로(13a-13n), 데이타 버퍼(9n) 및 더미 부하(Ln)을 역시 포함한다. 그러나, 이들은 간략히 하기 위해 도 8에서 생략되어 있다.

지연 회로(31)은 리셋 신호 발생기(32) 및 카운터(33) 내에 분할되어 들어간다. 리셋 신호 발생기(32)는 회로 구성에서 리셋 신호 발생기(11m)과 유사하기 때문에, 상세한 기술없이 리셋 신호 발생기(11)에 대응하는 동일한 참조 번호가 할당될 것이다.

AND 게이트(11d) 및 인버터(11e)가 디코더(33a)로 대체되고, 레지스터가 추가된다. 다른 회로 요소들은 카운터(11k)와 유사하며, 카운터(11k)의 구성 요소들에 대응하는 동일한 참조 번호가 할당될 것이다.

출력 신호(Q1/Q2/Q3)는 디코더(33a)에 제공되고, 레지스터(33b)는 목표 값을 디코더(33a)에 제공한다. 디코더는 출력 신호(Q1/Q2/Q3)로 표시된 값을 목표 값과 비교하고, 히트 신호(Q31)를 토글 플립플롭 회로(11f)에 제공한다. 제조자 또는 사용자는 시스템 클럭 신호(CLK1)의 펄스 상승과 중간 지연 클럭 신호(CLK5)의 펄스 상승 및 펄스 하강 신호간의 지연 시간을 변경하기 위해 레지스터(33b)에 목표 값을 다시 기록할 수 있다.

상술된 설명으로부터 알 수 있는 바와 같이, 지연 신호 발생기, 즉, 위상 동기 루프(10/21) 및 지연 회로(11/31)은 회로 구성 요소 및 환경에 관계없이 선정된 지연시간으로 중간 지연 클럭 신호(CLK5)를 발생시키며, 출력 타이밍 발생기, 즉, 위상 동기 루프(12), 동기 래치 회로(13a-13n), 및 데이타 버퍼(9n)는 출력 신호 (S_a- S_n-1)에 대한 선정된 지연 시간 만큼 시스템 클럭 신호로부터 지연된 타이밍을 제공한다. 구동될 부하가 서로 다른 때에도 출력 타이밍 발생기는 출력 타이밍을 일정하게 유지시킨다. 이것은 제조자가 출력 타이밍이 설계 사양에 정의된 협폭의 범위 내에 드는지를 알아보기 위해 테스트를 수행할 필요가 없다는 것을 의미한다. 어떠한 테스터도 필요치 않다. 이 때문에, 제조자는 반도체 집적 회로 디바이스의 생산 비용을 절감한다.

더구나, 출력 타이밍이 목표 범위로부터 벗어나더라도, 제조자 또는 사용자는 더미 부하(Ln)를 변화시킴으로써 출력 타이밍을 목표 범위로 변화시킬 수 있다. 그러므로, 본 발명에 따른 타이밍 조정기는 결함 있는 생산을 적게 한다.

본 발명의 특정 실시예가 도시되고 기술되었지만, 본 발명의 범위와 사상을 벗어나지 않은 다양한 변화와 변형이 가능하다는 것이 당업자에게는 자명하다.

예를 들면, 본 발명에 따른 타이밍 조정기만이 반도체 칩 상에 집적될 수 있다.

타이밍 조정기(6)에 내장된 카운터(11k)는 도 3에 도시된 회로 구조로 결코 제한되지 않는다. 인버터(11e)와 AND 게이트(11d)의 조합이 (110)의 출력 신호(Q3/ Q2/ Q1)에 적절하다. 그러나, 카운트 값은 결코 (110)으로 제한되지 않는다. 예를 들면, 출력 신호(Q1/ Q2)가 인버터를 통해 AND 게이트(11d)의 입력 노드에 공급되면, AND 게이트(11d)는 출력 신호 Q3/ Q2/ Q1/ = (100)을 기초로 하여 시간 t4와 t5간 및 t12와 t13간에서 출력 신호(Q4)를 하이 레벨로 변화시키고, 중간 지연된 클럭 신호(CLK5)는 시간 t4 및 t12에서 전위 레벨을 변화시킨다.

그러므로, 선정된 지연 시간은 선택적으로 인버터를 접속시키거나 또는 인버터를 AND 게이트(11d)의 입력 노드에 접속시킴으로써 변화될 수 있다.

카운터의 경우 다양한 쌍안정 회로가 유용하다.

실시예에서, 신호 패드(3n)는 타이밍 조정기(6)에 독점적으로 할당된다. 그러나, 신호 패드는 타이밍 조정기(6)와 예를 들면 테스트 회로와 같은 다른 회로간에 공유될 수 있다.

타이밍 조정기(6)의 위상 동기 루프(10) 및 지연 회로(11)는 각각 위상 동기 루프(21) 및 지연 회로(31)로 대체될 수 있다.

본 발명에 따르면, 전기 시스템용 회로 보드 상에 실제 환경과 동일한 환경에서 고가의 테스터없이 목표 지연 시간으로 조절되는 지연 회로, 반도체 집적 회로 장치가 제공된다. 본 발명의 반도체 집적 회로 장치는 시스템 클럭으로부터 지연된 출력 타이밍을 선정된 지연 시간 마다 내부적으로 생성하도록 구성되어 있다.

Claims

출력 신호(Sa-Sn; Sa-Sn-1)에 출력 타이밍을 제공하기 위한 타이밍 조정기를 포함하는 반도체 집적 회로 장치에 있어서,

상기 타이밍 조정기(6)는,

기준 클럭 신호(CLK1)가 제공되며 상기 기준 클럭 신호로부터 소정 시간 만큼 지연된 지연 클럭 신호(CLK5)를 생성하는 지연 신호 발생기(10/11; 21/11; 10/31; 21/31); 및

상기 지연 신호 발생기에 접속되어 있으며, 상기 지연 클럭 신호와 상기 출력 신호 사이의 시간 지연을 보상하여 상기 출력 타이밍에서 상기 출력 신호를 출력하기 위한 출력 타이밍 발생기(12/13a-13n/9n)

를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서, 상기 지연 신호 발생기는 상기 출력 타이밍 발생기에 공급되는 더미 데이타 신호(DY1)을 더 생성하며, 상기 출력 타이밍 발생기는 상기 출력 타이밍에서 상기 출력 신호들중 하나의 신호에 의해 구동되는 각 부하(La/Lb/.../Ln-1)에 대응하는 더미 부하(Ln)를 구동하기 위해 더미 출력 신호(Sn)를 더욱 출력하는 반도체 집적 회로 장치.
제1항에 있어서, 상기 지연 신호 발생기는,

상기 기준 클럭 신호(CLK1)가 공급되며 상기 기준 클럭 신호의 주파수의 제1 배수와 동일한 제1 주파수를 갖는 제1 중간 클럭 신호(CLK3) 및 상기 기준 클럭 신호와 비교하여 이들 간의 위상차를 감소시키며 상기 제1 주파수가 상기 제1 배수로 분할되는 경우의 제수와 동일한 제2 주파수를 갖는 제2 중간 클럭 신호(CLK4)를 생성하는 제1 위상 동기 루프(10; 21); 및

상기 제1 중간 클럭 신호(CLK3) 및 상기 기준 클럭 신호(CLK1)가 공급되며 상기 제1 중간 클럭 신호(CLK3)의 펄스 주기의 제2 배수와 동일한 상기 소정의 시간 만큼 상기 기준 클럭 신호의 펄스 에지로부터 각각 지연된 펄스 에지를 갖는 상기 지연 클럭 신호(CLK5)를 생성하는 지연 회로(11; 31)

를 포함하는 반도체 집적 회로 장치.
제3항에 있어서, 상기 출력 신호(Sn) 및 상기 지연 클럭 신호(CLK5) 중 하나는 상기 출력 타이밍 발생기의 일부를 형성하는 제2 위상 동기 루프(12)에 공급되어 상기 기준 클럭 신호의 주파수와 동일한 제3 주파수와 상기 기준 클럭 신호의 펄스 에지로부터 지연된 펄스 에지를 갖는 동기 클럭 신호(CLK2)를 생성하고,

상기 출력 타이밍 발생기는 상기 동기 클럭 신호에 응답하여 상기 출력 신호에 의해 각각 나타낸 데이타를 재기록 방식으로 저장하기 위한 복수의 동기 데이타 저장 회로(13a-13n)를 더 포함하는 반도체 집적 회로 장치.
제2항에 있어서, 상기 지연 신호 발생기는,

상기 기준 클럭 신호(CLK1)가 공급되며, 상기 기준 클럭 신호의 주파수의 제1 배수와 동일한 제1 주파수를 갖는 제1 중간 클럭 신호(CLK3), 상기 기준 클럭 신호와 비교하여 이들 간의 위상차를 감소시키며 상기 제1 주파수가 상기 제1 배수로 분할되는 경우의 제수와 동일한 제2 주파수를 갖는 제2 중간 클럭 신호(CLK4), 및 상기 제2 주파수의 절반과 동일한 제3 주파수를 갖는 상기 더미 데이타 신호(DY1)를 생성하는 제1 위상 동기 루프(10; 21); 및

상기 제1 중간 클럭 신호(CLK3) 및 상기 기준 클럭 신호(CLK1)가 공급되며, 상기 기준 클럭 신호의 펄스 에지로부터 상기 제1 중간 클럭 신호의 펄스 주기의 제2 배수와 동일한 상기 소정의 시간 만큼 각각 지연된 펄스 에지를 갖는 상기 지연 클럭 신호(CLK5)를 생성하는 지연 회로(11; 31)

를 포함하고,

상기 출력 타이밍 발생기는,

상기 지연 클럭 신호(CLK5) 및 상기 더미 출력 신호(Sn)가 공급되어, 이들 사이의 위상차를 감소시키며 상기 기준 클럭 신호로부터 지연 동기 클럭 신호(CLK2)를 생성하는 제2 위상 동기 루프(12); 및

상기 동기 클럭 신호(CLK2)에 응답하여 상기 출력 신호(Sa-Sn-1)에 의해 나타낸 제1 데이타와 상기 더미 데이타 신호(DY1)에 의해 나타낸 제2 데이타를 저장함으로써, 상기 출력 타이밍에서 상기 출력 신호와 상기 더미 데이타 신호를 출력하는 복수의 동기 데이타 저장 회로(13a-13n)

를 포함하는 반도체 집적 회로 장치.
제5항에 있어서,

상기 위상 동기 루프는,

상기 기준 클럭 신호(CLK1) 및 상기 제2 중간 클럭 신호(CLK4)가 입력 노드에 공급되며, 상기 기준 클럭 신호와 상기 제2 중간 클럭 신호 사이의 위상 차를 나타내는 제어 전압 신호(CTL1)를 생성하는 위상 비교기(10a);

상기 제어 전압 신호(CTL1)가 공급되어 상기 제어 전압 신호로부터 고주파 잡음을 제거하는 저역 통과 필터(10b);

상기 저역 통과 필터로부터 상기 제어 전압 신호가 공급되어, 상기 제어 전압 신호의 진폭에 응답하여 상기 제1 중간 클럭 신호(CLK3)를 생성하는 전압 제어형 발진기(10c); 및

상기 제1 중간 클럭 신호(CLK3)가 공급되어, 상기 제2 중간 클럭 신호(CLK4) 및 상기 더미 데이타 신호(DY1)를 생성하는 분주기(10d)

를 포함하는 반도체 집적 회로 장치.
제5항에 있어서, 상기 지연 회로는,

상기 기준 클럭 신호(CLK1) 및 상기 중간 클럭 신호(CLK3)가 공급되며, 상기 소정의 펄스 에지와 동시에 리셋 신호(RESET)를 주기적으로 생성하는 리셋 신호 발생기(11m); 및

상기 제1 중간 클럭 신호(CLK3)에 응답하여 상기 리셋 신호(RESET)로 리셋되며, 내부에 저장되어 있는 값을 변경시키고 상기 값이 상기 제2 배수에 도달하면 상기 지연 클럭 신호(CLK5)를 생성하는 카운터(11k)

를 포함하는 반도체 집적 회로 장치.
제7항에 있어서, 상기 카운터는,

직렬로 접속되어 있고, 상기 리셋 신호(RESET)가 각각의 리셋 노드(R)에 공급되며, 상기 제1 중간 클럭 신호(CLK3)에 응답하여 상기 값을 나타내는 각각의 디지트 신호(Q1/Q2/Q3)를 생성하는 제1 쌍안정 회로(11a-11c);

상기 디지트 신호에 대한 논리 동작을 수행하여, 상기 값이 목표 값에 도달하면 히트 신호를 생성하는 논리 게이트(11d/11e); 및

상기 논리 게이트의 출력 노드에 접속되어 있으며, 상기 지연 클럭 신호를 생성하는 제2 쌍안정 회로(11f)

를 포함하는 반도체 집적 회로 장치.
제6항에 있어서, 상기 제1 위상 동기 루프(21)는 상기 제1 배수를 재기록가능한 방식으로 저장하며 상기 전압 제어형 발진기 및 상기 제1 배수를 공급하기 위한 상기 분주기에 접속되어 있는 레지스터(21a)를 더 포함하는 반도체 집적 회로 장치.
제7항에 있어서, 상기 카운터(31)는,

직렬로 접속되어 있고, 상기 리셋 신호가 각각의 리셋 노드에 공급되며, 상기 제1 중간 클럭 신호에 응답하여 상기 값을 나타내는 각각의 디지트 신호(Q1/Q2/Q3)를 생성하는 제1 쌍안정 회로(11a-11c);

상기 제1 쌍안정 회로에 접속되어 있으며, 상기 값과 목표 값을 비교하여 하이 신호(Q31)를 생성하는 비교 회로(33a);

상기 목표 값을 재기록가능한 방식으로 저장하는 레지스터(33b); 및

상기 히트 신호에 응답하여 상기 지연 클럭 신호를 생성하는 제2 쌍안정 회로(11f)

를 포함하는 반도체 집적 회로 장치.