KR100350356B1 - 타이밍신호발생기 - Google Patents

Abstract

타이밍 신호 발생기(10)는 전압 제어 발진기(VCO, 14), 논리 회로(21), N개의 셋 회로(19), N개의 리셋 회로(20) 및 쌍안정 래치 회로(23)를 포함한다. VCO는 기준 클록 신호(T1)와 주파수 동기되며 기준 클록 주기를 N개의 구간으로 균등하게 분배하도록 위상 분배된 N개의 기준 신호 한 세트(T1-TN)를 발생한다. 논리회로(21)는 입력 제어 워드에 의해 선택된 N개의 셋 신호(SE1-SEN) 및 N개의 리셋신호(RE1-REN) 중 하나의 신호를 인가한다. 적당한 제어 워드 시퀀스를 논리 회로에 공급함으로써 출력 타이밍 신호(26) 펄스의 상승 및 하강 에지의 타이밍을 기준 클록 주기의 1/N인 분해능으로 제어할 수 있다.

Description

타이밍 신호 발생기{TIMING SIGNAL GENERATOR}

집적 회로(IC) 테스터는 정확하게 제어된 시간에 입력 테스트 신호 펄스를 테스트 중인 IC 단자로 공급하고 IC에 의해 발생된 출력 신호를 샘플링한다. IC 테스터는 타이밍 신호 발생기에 의해 발생된 입력 타이밍 신호의 펄스에 응답하여 이러한 동작을 실시할 시간을 결정(timing)한다. 일반적으로 종래의 타이밍 신호 발생기는 정확한 기준 클록 신호를 보장하기 위해 수정 발진기(crystal oscillator)와 같은 안정적이며 높은 주파수의 클록 신호 소스를 사용한다. 발생기는 기준 클록 신호의 펄스를 카운팅함으로써 출력 타이밍 신호 펄스를 발생할 시간을 결정한다. 타이밍 신호 발생기가 출력 신호 펄스의 타이밍을 조정할 수 있는 분해능(resolution)은 기준 클록 신호의 주기에 의해 제한된다. 다시 말해 기준신호의 짝수 배수만이 타이밍 신호 주파수가 될 수 있다. 그러나 집적 회로의 속도가 증가함에 따라 집적 회로 테스터에 의해 사용되는 타이밍 신호의 분해능 또한 증가시켜야 한다.

기준 클록 신호의 주기를 넘어서 증가하는 타이밍 신호의 분해능의 문제점에대한 하나의 해결 방법이 1980년 10월 28일에 등록된 Richard P. St. Clair 명의의 미합중국 특허 번호 4,231,104에 개시되어 있다. St. Clair의 신호 발생기는 카운터를 사용하여 발진기의 펄스를 카운트하고 카운트가 소정의 한계값에 도달하였을 경우에 출력 신호 펄스를 발생한다. 그러나 카운터의 출력은 지연선을 통과한 후 발생기와 출력 타이밍 신호 펄스가 된다. 지연선의 지연 범위는 발진기의 주기보다 작은 범위로 미세하게 조정될 수 있다. 따라서 타이밍 신호 발생기는 기준 클록 신호의 주기보다 더 미세한 분해능으로 출력 타이밍 신호 펄스의 타이밍을 조정할 수 있다. 타이밍 신호의 출력 주파수는 기준 클록 신호 입력의 짝수 배수가 아니어도 된다.

St. Clair의 타이밍 신호 발생기는 두 가지 결함을 가진다. 첫째 이 발생기는 지연선의 지연을 제어하기 위해 비교적 복잡하고 값비싼 "재순환 리매인더(recirculating remainder)" 논리를 필요로 한다. 둘째 지연선을 정확하게 측정해야 하며 이 지연선은 값이 비싸며 제조하기가 어렵다.

따라서 높은 분해능으로 출력 타이밍 신호 펄스의 타이밍을 제어할 수 있는 비싸지 않은 타이밍 신호 발생기에 대한 필요가 대두된다.

본 발명은 기준 클록 신호에 대하여 정확하게 타이밍된 상승(leading) 및 하강(trailing) 에지를 가지는 출력 신호 펄스를 발생하는 회로에 관한 것이다.

도 1은 블록도의 형태로 본 발명의 바람직한 실시예에 따른 타이밍 신호 발생기를 도시하며;

도 2a는 도 1의 일반적인 에지 발생 NAND 게이트를 도시하며;

도 2b는 도 1의 일반적인 에지 발생 AND 게이트를 도시하며;

도 3은 간단한 주기적 출력 신호를 발생하도록 프로그래밍된 경우의 도 1의 회로 작동을 도시하는 타이밍도이며;

도 4는 복잡한 주기적 출력 신호를 발생하도록 프로그래밍된 경우의 도 1의 회로 작동을 도시하는 타이밍도이며;

도 5는 블록도의 형태로 본 발명의 다른 실시예에 따른 타이밍 신호 발생기를 도시하며;

도 6a는 도 5의 일반적인 에지 발생 AND 게이트이며;

도 6b는 도 5의 일반적인 에지 발생 AND 게이트이며;

도 7은 도 5의 회로 동작을 도시하는 타이밍도이다.

관련 출원에 대한 인용참증

본 발명은 1995년 9월 25일 출원한 현재 진행중인 미합중국 특허 출원 번호 08/534,015의 부분 계속 출원이다.

본 발명에 따른 타이밍 신호 발생기는 기준 클록 신호와 주파수 동기되어 있으며 기준 클록 주기를 N개의 구간으로 균등하게 분해할 수 있도록 위상 분배된 N개의 기준 신호 한 세트를 발생하는 전압 제어 발진기(voltage controlled oscillator)를 포함한다. 타이밍 신호 발생기는 제어 워드 시퀀스에 응답하며, 각 제어 워드의 비트는 N개의 셋(set) 신호 한 세트 및 N개의 리셋(reset) 신호 한 세트의 인가(assertion)를 제어하며, 이 때 N은 1보다 크다. 타이밍 신호 발생기는 또한 N개의 셋 회로 및 N개의 리셋 회로를 포함한다. 각 셋 회로는 셋 신호 중에서 개별적인 하나의 신호 및 N개의 기준 신호 중에서 개별적인 하나의 신호를 수신한다. 각 셋 회로는 수신된 셋 신호와 기준 신호가 동시에 인가된 경우에만, 출력노드를 하이 논리 레벨 소스(high logic level source)와 연결한다. 각 리셋 회로는 리셋 신호 중 개별적인 하나의 신호 및 N개의 기준 신호 중 개별적인 하나의 신호를 수신하고, 수신된 리셋 신호와 기준 신호가 동시에 인가된 경우에만 출력 노드를 로우 논리 레벨 소스(low logic level source)와 연결한다. 쌍안정 회로는 출력 노드가 상기 하이 또는 로우 논리 레벨 소스 중의 어느 하나와 연결되어 있는 경우에는 출력 노드의 논리 레벨을 감지하고, 출력 노드가 상기 소스 중의 어느 하나와 더 이상 연결되어 있지 않은 경우에는 출력 노드를 최종적으로 감지된 논리 레벨로 유지한다.

타이밍 신호 출력은 출력 노드에서 발생한다. 셋 및 리셋 신호는 출력 타이밍 신호의 상승 및 하강 에지의 타이밍을 제어할 기준 신호를 선택한다. 클록 신호의 각 사이클 동안에 새로운 제어 워드를 발생기에 인가함으로써, 사용자는 기준 클록 주기의 1/N인 분해능으로 출력 타이밍 신호 펄스의 상승 및 하강 에지의 타이밍을 제어할 수 있다.

본 발명의 다른 태양에 따라, 각 셋 회로는 셋 신호 중 하나의 신호 및 기준신호 중 하나의 신호를 수신하고 수신된 셋 및 기준 신호가 동시에 인가된 시간을 표시하는 출력 신호를 발생하는 논리 게이트를 포함한다. 논리 게이트 출력은 출력 노드를 하이 논리 레벨 소스와 선택적으로 결합하는 트랜지스터를 제어한다. 각 리셋 회로는 리셋 신호 중 하나의 신호 및 기준 신호 중 하나의 신호를 수신하고 수신된 리셋 및 기준 신호가 동시에 인가된 시간을 표시하는 출력 신호를 발생하는 논리 게이트를 포함한다. 리셋 회로 논리 게이트 출력은 출력 노드를 로우논리 레벨 소스와 선택적으로 결합하는 트랜지스터를 제어한다.

따라서 본 발명의 목적은 주기적 기준 클록 신호의 펄스에 대하여 타이밍된 펄스를 가지는 출력 신호를 발생하며, 기준 클록 신호의 주기보다 미세한 분해능으로 출력 신호 펄스의 타이밍을 조정할 수 있는 방법 및 장치를 제공하는 것이다.

본 명세서의 결론부는 본 발명의 요지를 구체적으로 지적하고 명확하게 청구한다. 그러나 이 기술분야에서 숙련된 사람은 동일한 참조 번호가 동일한 구성요소를 가리키는 다음의 도면을 참조하여 명세서의 나머지 부분을 읽음으로써, 본 발명의 작동의 구성과 방법 및 본 발명의 이점과 목적을 잘 이해하게 될 것이다.

도 1은 블록도의 형태로 본 발명의 바람직한 실시예에 따른 타이밍 신호 발생기(10)를 도시한다. 발생기(10)는 클록 신호 소스(12)에 의해 발생된 기준 클록신호 CLOCK 주파수의 정수 또는 비정수 배수일 수 있는 가변 주파수를 가지는 출력타이밍 신호 TIMING를 발생한다. 발생기(10)는 클록 신호 소스(12), 링 발진기(14), 위상 동기 루프(phase lock loop; PLL) 콘트롤러(16), N(N은 하나 이상의 정수임)개의 셋 회로(19(1)-19(N)), N개의 리셋 회로(20(1)-20(N)), 프로그래머블 논리 회로(21) 및 쌍안정 래치 회로(23)를 포함한다.

링 발진기(14)는 N개의 출력 기준 신호 한 세트(T(1)-T(N))를 발생하며, 각주파수는 종래의 위상 동기 루프(PLL) 콘트롤러(16)에 의해 CLOCK 신호와 주파수동기된다. 탭 신호(T(1)-T(N))는 위상 분배되어 상승 에지가 클록 신호의 주기를 N개의 동등한 구획으로 균등하게 분할하도록 한다. 기준 신호 T(1) 만이 CLOCK 신호와 위상 동기된다.

프로그래머블 논리 회로(21)는 출력 2N-비트 데이터 워드 DATA_OUT의 시퀀스를 반복적으로 발생한다. 논리 회로(21)는 CLOCK 신호를 수신하고 CLOCK 신호의 각 펄스에 응답하여 DATA-OUT 시퀀스의 각 출력 워드를 발생한다. 각 DATA_OUT 워드는 N개의 "셋" 비트 한 세트 SE(1)-SE(N) 및 N개의 "리셋" 비트 한 세트 RE(1)-RE(N)으로 구성된다. 아래에서 논의되고 있듯이, 사용자는 희망 데이터 시퀀스를 논리 회로(21)에 적재할 수 있으며, 논리 회로(21)는 출력단에서 이 시퀀스를 반복하여 발생한다. DATA_OUT 시퀀스는 위상, 주파수 및 듀티 사이클을 포함하는 출력 TIMING 신호의 특성을 제어한다.

각 셋 회로(19(J))(J는 1부터 N까지의 모든 정수임)는 반전(inverting) 에지발생기(N(J)) 및 PMOS 트랜지스터(QP(J))를 포함한다. 에지 발생기(N(J))는 입력으로서 기준 신호 T(J) 및 DATA_OUT 워드 비트 SE(J)를 수신한다. SE(J)가 하이(high)이면 에지 발생기(N(J))는 T(J)가 상승 에지일 때 짧은 네거티브 진행 출력 펄스(brief negative-going output pulse)를 발생한다. 에지 발생기(N(J))의 출력은 하이 논리 레벨 소스 VDD 및 출력 노드(26) 사이에 연결된 소스 및 드레인 단자를 가지는 트랜지스터(QP(J))의 게이트를 구동한다. 모든 특정 CLOCK 사이클 동안 셋이 인가된 경우에, 셋 비트 SE(J)는 에지 발생기(N(J))에게 T(J) 펄스가 상승 에지일 때 트랜지스터(QP(J))를 짧게 도통(turn on)시킬 것을 명한다. 그 즉시트랜지스티(QP(J))는 TIMING 신호를 하이 논리 레벨로 구동한다.

각 리셋 회로(20(1))는 비반전 에지 발생기(A(J)) 및 NMOS 트랜지스터(QN(J))를 포함한다. 에지 발생기(A(J))는 기준 신호 T(J) 및 DATA_OUT 워드 리셋비트 RE(J)를 수신한다. 에지 발생기(A(N))의 출력은 로우 논리 레벨 소스 VSS 및 출력 노드(26) 사이에 연결된 소스 및 드레인 단자를 가지는 트랜지스터(QN(J))의 게이트를 구동한다. 모든 특정 CLOCK 사이클 동안 리셋이 인가될 경우에, 리셋 비트 RE(J)는 에지 발생기(A(N))를 인에이블한다. T(J) 신호가 상승 에지일 때 에지 발생기(A(N))는 트랜지스터(QN(J))를 짧게 도통시키는 짧은 포지티브 진행 펄스(brief positive-going pulse)를 발생한다. 그 즉시 트랜지스터(QN(J))는 TIMING 신호를 로우 논리 레벨로 구동한다. 에지 발생기 출력 신호의 펄스 폭은 T(J) 신호 주기의 1/N보다 작아야 하며, N은 탭 신호의 수이다.

쌍안정 래치 회로(23)는 한 쌍의 인버터(I1, I2)로 구성된다. 인버터(I1)의 출력은 인버터(I2)의 입력과 연결된다. 인버터(I1)의 입력 및 인버터(I2)의 출력은 출력 노드(26)와 연결된다. 트랜지스터(QP(1)-QP(N) 및 QN(1)-QH(N))가 비교적 강한 반면 인버터(I1, I2)는 비교적 약한 트랜지스터로 구성된다. 모든 셋 회로(19(I))가 노드(26)를 순간적으로 풀 업(pull up)할 경우에 인버터(I1)는 출력을 로우(low)로 구동하고 인버터(I2)는 출력을 하이(high)로 구동하여, 따라서 셋 회로가 노드(26)와 VDD의 연결을 중단할 경우에, 인버터(I2)는 노드(26)를 계속하여 하이로 유지한다. 반대로 모든 리셋 회로(20(I))가 노드(26)를 순간적으로 풀 다운(pull down)할 경우에 인버터(I1)는 출력을 하이로 구동하고 인버터(I2)는 출력을 로우로 구동하여, 리셋 회로가 노드(26)를 풀 다운하는 것을 중단할 경우에, 인버터(12)는 계속하여 노드(26)를 풀 다운한다. 따라서 쌍안정 회로(23)는 셋 또는 리셋 회로(19, 20) 모두가 노드를 활성 구동하지 않을 경우에 노드(26)의 TIMING 신호를 현재의 논리 레벨로 유지한다.

예를 들어 CLOCK 신호 사이클 동안 셋 비트 SE(2)가 인가된 경우에, 셋 회로(19(2))는 트랜지스터(QP(2))를 짧게 도통시킴으로써 기준 신호 T(2) 펄스의 상승에지에 응답하여, 그 결과로 노드(26)를 VDD와 연결하고 TIMING 신호를 하이로 구동한다. TIMING 신호 펄스가 상승 에지일 때, 인버터(I1)의 출력은 로우가 되고 인버터(I2)의 출력은 하이가 된다. 그 후 인버터(12)는 노드(26)가 트랜지스터 (QN(1)-QN(N)) 중의 하나에 의해 다시 로우로 풀 다운될 때까지 노드(26)의 TIMING 신호를 계속하여 하이 논리 레벨로 유지한다.

반대로 CLOCK 신호 사이클 동안 리셋 비트 RE(2)가 인가된 경우에, 리셋 회로(20(2))는 트랜지스터(QN(2))를 짧게 도통시킴으로써 기준 신호 T(2) 펄스의 상승 에지에 응답하여, 그 결과로 노드(26)를 VSS와 연결하고 TIMING 신호를 로우로 구동한다. TIMING 신호가 로우가 됨에 따라 인버터(I1)의 출력은 하이가 되고 인버터(I2)의 출력은 로우가 된다. 기준 신호 펄스 T(2)가 하강 에지일 때, 리셋 회로(20(2))의 트랜지스터(QN(2))는 출력 노드(26)와 VSS의 연결을 해제하면서 개방된다. 그 후 인버터(I2)는 노드(26)가 셋 회로(19(1)-19(N)) 중의 하나에 의해 하이 논리 레벨로 풀 업될 때까지 노드(26)의 TIMING 신호를 계속하여 로우 논리 레벨로 유지한다.

따라서 논리 회로(21)는 DATA_OUT 워드 시퀀스를 발생함으로써 TIMING 신호 펄스의 타이밍을 제어하며, 시퀀스의 각 DATA_OUT 워드는 CLOCK 신호의 각 펄스에 응답하여 발생된다. 기준 신호(T(1)-T(N))의 상승 에지가 CLOCK 신호의 주기를 N개의 구간으로 균등하게 분할하기 때문에, DATA_OUT 시퀀스는 기준 클록 신호 주기의 1/N 분해능으로 TIMING 신호 펄스의 타이밍을 제어한다. 셋 및 리셋 회로(19, 20)를 제어하는 셋 신호 SE(1)-SE(N) 및 리셋 신호 RE(1)-RE(N)에 공급된 DATA_OUT 워드는 셋 및 리셋 회로가 노드(26)를 동시에 풀 업 및 풀 다운하도록 프로그래밍되어서는 안 된다. 다시 말해 모든 하나의 DATA_OUT 워드의 해당 SE(J) 및 RE(J) 비트를 동시에 설정해서는 안 된다.

도 2a는 도 1의 에지 발생기(N(1)) 및 트랜지스터(QP(1))를 보다 상세한 형태로 도시한다. 에지 발생기(N(2)-N(N))는 에지 발생기(N(1))와 유사하다. 에지 발생기(N(1))는 인버터(30), NAND 게이트(31), 3상태 버퍼(32) 및 인버터(33)의 시리즈(series)를 포함한다. 타이밍 신호 T(1)는 NAND 게이트(31)의 입력단에 직접적으로 공급되며, 인버터(30)를 통해 NAND 게이트(31)의 다른 입력단에 간접적으로 공급된다. 충분한 개수의 인버터(30)를 제공하여, NAND 게이트의 제2 입력단에 도달하는 T(1)의 도달 시간을 약 T(1)의 1/2 사이클만큼 지연시킴으로써 NAND 게이트(31)의 2개의 입련단이 동시에 단지 짧게 하이가 되도록 한다. 따라서 NAND 게이트(31)는 각 T(1) 사이클 동안 3상태 버퍼(32)를 짧게 인에이블하는 짧은 네거티브진행 출력 펄스를 발생한다. 버터(32)는 셋 인에이블 신호 SE(1)을 인버터(33)와 연결한다. SE(1)이 하이이며 버퍼(32)가 인에이블되면, 인버터(33)는 트랜지스터(QP)(1))의 게이트를 스트로브(strobe)하고 트랜지스터(QP(1))를 짧게 도통시키는 짧은 네거티브 진행 펄스를 발생한다. 인버터(33)를 바이어스하여 버퍼(32)가 3상태(tri-state)가 되면, 인버터(33)는 트랜지스터(SP(1))를 오프로 유지하기 위해 트랜지스터(QP(1))의 게이트를 풀 업한다.

도 2a는 도 1의 에지 발생기(A(1)) 및 트랜지스터(QN(1))를 보다 상세한 형태로 도시한다. 에지 발생기(A(2)-A(N))는 에지 발생기(A(1))와 유사하다. 에지 발생기(A(1))는 인버터(34), NAND 게이트(35), 3상태 버퍼(36) 및 증폭기 (37)의 시리즈를 포함한다. 타이밍 신호 T(1)는 NAND 게이트(35)의 입력단에 직접적으로 공급되며, 인버터(34)를 통해 NAND 게이트(35)의 다른 입력단에 간접적으로 공급된다. NAND 게이트(38)는 각 T(1) 사이클 동안 3상태 버퍼(36)를 짧게 인에이블하는 짧은 네거티브 진행 출력 펄스를 발생한다. 버퍼(36)는 리셋 인에이블 신호 RE(1)을 증폭기(37)와 연결한다. SE(1)이 하이이며 버퍼(32)가 인에이블되면, 증폭기(37)는 트랜지스터(QN(1))의 게이트를 스트로브하고 트랜지스터(QN(1))를 짧게 도통시키는 짧은 포지티브 진행 펄스를 발생한다. 증폭기(37)를 바이어스하여 버퍼(36)가 3상태가 되면, 증폭기(37)는 트랜지스터(QN(1))를 오프로 유지하기 위해 QN(1)의 게이트를 풀 다운한다.

DATA_OUT 시퀀스를 적당하게 선택함으로써 사용자는 매우 다양한 TIMING 신호 패턴을 발생하도록 타이밍 신호 발생기(21)를 프로그래밍할 수 있다. 도 3은 도 1의 타이밍 신호 발생기(10)의 작동을 도시하는 타이밍도이며, N=3인 단순화된 예이다. 이 예에서 희망 출력 TIMING 신호는 CLOCK 신호 주기의 5/3 주기를 가진다.제1 CLOCK 신호 주기 P1 동안, 단지 비트 SE(2)만이 인가된다. SE(2)가 하이이면, 셋 회로(19(1))는 기준 신호 T(2) 펄스의 상승 예지에 응답하여 TIMING 신호를 하이로 구동한다. 제2 CLOCK 신호 주기 P2 동안, 제어 비프 RE(1)가 인가되며 리셋 회로 (20(1))는 기준 신호 T(1) 펄스의 상승 에지에 응답하여 TIMING 신호를 로우로 구동한다. 클록 신호 주기 P3 동안에, 제어 비트 SE(1) 및 RE(3) 모두가 인가된다. 초기에는 셋 회로(19(1))가 T(1) 신호 펄스에 응답하여 TIMINS 신호를 하이로 구동하고, 이후에는 리셋 회로(20(3))가 T(3) 신호 펄스에 응답하여 TIMING 신호를 로우로 구동한다. 클록 신호 주기 P4 동안에, 인에이블 신호 SE(3)가 인가되고, 셋 회로(19(3))가 기준 신호 T(3) 펄스에 응답하여 TIMING 신호를 하이로 구동한다. 클록 신호 주기 P5 동안에, 인에이블 신호 RE(2)가 인가되고, 리셋 회로 RE(2)가 기준 신호 T(2) 펄스에 응답하여 TIMING 신호를 로우로 구동한다. 주기 P1-P5에 나타나는 제어 신호 패턴은 주기 P6에서 다시 시작하여 반복된다. 따라서 발생기(10)가 도 2의 출력 TIMING 신호 패턴을 발생하도록 하기 위해, 논리 회로 (21)를 CLOCK 신호의 모든 5개의 사이클을 반복하는 DATA_OUT 시퀀스를 발생하도록 프르그래밍해야 한다.

도 4는 각 사이클마다 2개의 짧은 펄스 및 1개의 긴 펄스를 제공하며, CLOCK 신호 주기의 10/3인 주기를 가지는 더 복잡한 TIMING 신호를 발생하도록 프로그래밍된 경우의 도 1의 타이밍 신호 발생기(10)의 작동을 도시하는 타이밍도이다. 발생기 회로(10)가 이러한 패턴을 가지는 TIMING 신호 출력을 발생하도록 하기 위해, 논리 회로(21)를 CLOCK 신호의 모든 10개의 사이클을 반복하는 DATA_OUT 시퀀스를발생하도록 프로그래밍해야 한다. 단순함을 위해, CLOCK 신호의 첫 번째 6개의 사이클을 위하여 데이터 출력 시퀀스 비트 SE(1)-SE(3) 및 RE(1)-RE(3) 만을 도 4에 도시한다.

도 1을 참조하여 설명하면, 링 발진기(14)는 직렬로 연결되어 링을 형성하는 N개의 동일한 인버터(28(1)-28(N)) 한 세트를 포함하는 것이 적당하다. PLL 콘트롤러(16)는 전원 신호 VPL을 그들의 스위칭 속도를 제어하는 인버터(28)로 공급한다. 소스(12)의 CLOCK 신호 출력 및 발진기(14)의 기준 신호 T(1) 출력이 PLL 콘트롤러(16)의 입력으로서 공급된다. 콘트롤러(16)는 T(1)의 위상이 클록 신호의 위상보다 뒤쳐지는 경우에는 VPL을 증가시키며, T(1)의 위상이 클록 신호의 위상보다 앞서는 경우에는 VPL을 감소시켜, 그 결과로 T(1)을 CLOCK과 위상 동기시킨다. 인버터(28)를 동일하게 함으로써, 그리고 기준 신호 T(1)을 CLOCK 신호와 위상 동기시킴으로써, 인버터(28)의 출력단에 나타나는 기준 신호(T(1)-T(N))의 펄스를 CLOCK 신호의 각 주기 내내 시간적으로 균등하게 분배할 수 있다. PLL 콘트롤러(16)로서 사용되기에 적당한 위상 동기 루프 콘트롤러는 당업자에게는 잘 알려져 있다.

도 1을 참조하여 다시 설명하면, 바람직한 실시예에서, 프로그래머블 논리 회로(21)는 카운터(22) 및 메모리(24)를 포함한다. 카운터(22)는 DATA_OUT 워드시퀀스의 길이를 표시하는 입력 데이터 값 LIMIT를 수신하고 저장하는 내부 레지스터를 포함한다. 카운터(22)는 CLOCK 신호의 펄스를 카운트하고 카운트한 펄스 수를 표현하는 2진 데이터 ADDR_OUT을 발생한다. ADDS_OUT가 LIMIT의 값에 도달하면, 카운터(22)는 출력 카운트를 0으로 리셋한다. 논리 회로(21)는 2N 비트의 주소지정가능 RAM(random access memory; 24)을 포함한다. 입력 판독/기록 제어 신호는 메모리(24)가 판독 액세스되었는지 또는 기록 액세스되었는지를 표시한다. 메모리(24)의 제1 M 메모리 어드레스에 제어 워드를 기록함으로써 DATA_OUT 시퀀스가 형성되며, 이 때 M은 LIMIT의 값이다. 사용자는 제어 워드를 하나의 세트의 데이터 입력선 DATA_IN 상에 위치시키고 이 어드레스를 하나의 세트의 데이터 어드레스선 ADDR_IN에 위치시키고 R/W 신호를 인가함으로써, 제어 워드를 메모리(24)의 어드레스에 기록할 수 있다. R/W 신호가 인가되지 않으면, 메모리(24)는 판독 모드가 되며 카운터(22)의 ADDR_OUT 출력에 의해 어드레스된다. CLOCK 신호의 각 펄스 상에서 카운터(22)는 ADDR_OUT를 증가시켜 메모리(24)의 현재 어드레스를 증가시킨다. 판독 모드일 경우에, 메모리(24)는 새로운 어드레스에 저장된 2N 비트 병렬 DATA_OUT 워드를 판독함으로써 응답한다.

도 5는 블록도 형태의 본 발명의 다른 실시예에 따른 타이밍 신호 발생기(38)를 도시한다. 도 1의 발생기(10)가 주기적 TIMING 신호 출력을 발생하는 반면, 도 5의 발생기(38)는 외부적으로 발생된 "NEXT" 신호의 각 펄스 이후의 정확한 시간에 단일 TIMING 단일 출력 펄스를 발생한다. 발생기(38)는 클록 신호 소스(12'). 링 발진기(14'), 위상 도기 루프 콘트롤러(16'), N개의 셋 회로(19(1)'-19(N)'). N개의 리셋 회로(20(1)'-20(N)'), 쌍안정 래치 회로(23') 및 래치(40)를 포함한다.

장치(12', 14', 16' 및 23')는 도 1의 장치(12, 14, 16 및 23)와 유사하다.도 5의 래치(40)는 도 1의 프로그래머블 논리 회로(21)를 대치하며, 셋 및 리셋 회로(19', 20')에 2N 비트 DATA_OUT 워드를 제공하는 유사한 기능을 가진다. 그러나 래치(40)는 외부 콘트롤러에 의해 제공된 NEXT 신호의 각 펄스에 응답하여 입력 2N 비트 DATA_IN 워드를 외부 콘트롤러로부터 DATA_OUT 버스로 래치한다.

각 셋 회로(19(J)')는 에지 발생기(N(J)') 및 PMOS 트랜지스터(QP(J)')를 포함한다. 각 셋 회로(19(J')의 에지 발생기(N(J)')는 DATA_OUT 워드의 SE(J) 비트, 기준 신호 T(J), 및 플립플롭(42)의 Q 출력에 의해 제공된 SET_ENABLE 비트와 같은 3개의 입력을 가진다. 이들 3개의 입력 모두가 하이이면, 에지 발생기(N(J)')는 PMOS 트랜지스터(QP(J)')의 게이트를 풀 다운하여 출력 노드(26')를 VDD와 연결하여, 그 결과로 출력 TIMING 신호를 하이 논리 레벨 상태로 구동한다.

각 리셋 회로(20(1)')는 에지 발생기(A(J)') 및 NMOS 트랜지스터(QN(J)')를 포함한다. 각 리셋 회로(20(J)')의 에지 발생기(A(J))'는 DATA_OUT 워드의 RE(J)비트, 기준 신호 T(J), 및 플립플롭(44)의 Q 출력에 의해 제공된 RESET_ENABLE 비트와 같은 3개의 입력을 가진다. 이들 3개의 입력 모두가 하이이면, 에지 발생기(A(J)')는 NMOS 트랜지스터(QN(J)')의 게이트를 풀 업하여 출력 노드(26')를 VSS와 연결하여, 그 결과로 출력 TIMING 신호를 로우 논리 레벨 상태로 구동한다.

인버터(I1', I2')로 구성된 쌍안정 래치(23')는 노드(26')가 최종적으로 VDD와 연결되어 있는 지 또는 VSS와 연결되어 있는 지에 따라 TIMING 신호를 현재 하이 또는 로우 논리 레벨로 래치한다. 노드(26')를 구동하는 인버터(12')의 출릭은 또한 플립플롭(42)의 리셋 입력을 구동한다. 인버터(11')의 출력은 또한플립플롭(44)의 리셋 입력을 구동한다. NEXT 신호는 플립플롭(42, 44)의 셋 입력을 구동한다.

NEXT 신호는 래치(40)에게 DATA_OUT 버스 상으로 입력 DATA_IN 워드를 래치할 것을 명하고, SET_ENABLE 및 RESET_ENABLE 신호를 하이로 구동하도록 플립플롭(42, 44)을 셋한다. DATA_IN 워드의 셋 비트 SE(J)가 하이이고 SET_ENABLE이 하이이면, 기준 신호 T(J)의 다음 펄스가 상승 에지일 때 에지 발생기(N(J)')는 트랜지스터(QP(J)')를 도통시키고, 그 결과로 노드(26')를 VDD와 연결하고 TIMING 신호를 하이로 구동한다. TIMING 신호가 하이가 되면, 플립플롭(42)은 SET_ENABLE을 로우로 구동하도록 리셋한다. 그 이후에 모든 에지 발생기(N(1)'-N(N)')는 NEXT 신호의 다음 펄스까지 기준 신호(T(1)-T(N))에 응답하지 않도록 한다.

유사하게 DATA_IN 워드의 리셋 비트 RE(J)가 하이이고 RESET_ENABLE이 하이이면, 기준 신호 T(J)의 다음 펄스가 상승 에지일 때 에지 발생기(A(J)')는 트랜지스터(QN(J)')를 도통시켜 그 결과로 노드(26)'를 VSS와 연결하고 TIMING 신호를 로우로 구동한다. TIMING 신호가 로우가 됨에 따라 인버터(11')의 출력을 하이로 구동하고 플립플롭(44)을 리셋하고 RESET_ENABLE을 로우로 구동한다. 그 이후에 모든 에지 발생기(A(1)'-A(N)')는 NEXT 신호의 다음 펄스까지 기준 신호(T(1)-T(N))에 응답하지 않도록 한다.

따라서 NEXT 신호의 각 펄스 이후에 타이밍 신호 발생기(38)는 TIMING 신호를 한번 펄스할 수 있다. TIMING 신호 펄스의 상승 및 하강 에지의 타이밍은 NEXT신호 펄스를 수신한 순간에 래치(40)로 입력되는 DATA_IN 워드에 의해 결정된다.

도 6a는 도 5의 에지 발생기(N(1)') 및 트랜지스터(QP(1)')를 보다 상세한 형태로 도시한다. 에지 발생기(N(2)'-N(N)')는 에지 발생기(N(1)')와 유사하다. 에지 발생기(N(1))는 인버터(50), NAND 게이트(51), AND 게이트(54), 3상태 버퍼(52) 및 인버터(53)의 시리즈를 포함한다. 타이밍 신호 T(1)는 NAND 게이트(51)의 입력단에 직접적으로 공급되며, 인버터(50)를 통해 NAND 게이트(51)의 다른 입력단에 간접적으로 공급된다. 충분한 개수의 인버터(50)를 제공하여 NAND 게이트(51)의 제2 입력단에 도달하는 T(1)의 도달 시간을 거의 T(1)의 1/2 사이클만큼 지연시킴으로써 NAND 게이트(51)의 2개의 입력단이 단지 짧게 동시에 하이가 되도록 한다. NAND 게이트(51)는 T(1)의 각 사이클 동안에 3상태 버퍼(52)를 짧게 인에이블 하는 짧은 네거티브 진행 출력 펄스를 발생시킨다. 버퍼(52)는 AND 게이트(54)의 출력단을 인버터(33)와 연결시킨다. SE(1) 및 SET_ENABLE 신호는 AND 게이트(54)의 입력단을 구동시킨다. SE(1) 및 SET-ENABLE이 하이이고 버퍼(54)가 인에이블되면, 인버터(53)는 트랜지스터(QN(1)')의 게이트를 스트로브하고 트랜지스터(QN(1)')를 짧게 도통시키는 짧은 네거티브 진행 펄스를 발생시킨다. 인버터(53)를 바이어스하여, 버퍼(52)가 3상태가 되면, 인버터(53)는 QP(1)'을 오프 상태로 유지하기 위해 트랜지스터(QP(1)')의 게이트를 풀 업한다.

도 6b는 도 5의 에지 발생기(A(1)') 및 트랜지스터(QN(1)')를 보다 상세한 형태로 도시한다. 에지 발생기(A(2)'-A(V)')는 에지 발생기(A(1)')와 유사하다. 에지 발생기(A(1)')은 인버터(64), NAND 게이트(65), 3상태 버퍼(66), 증폭기(67) 및 NAND 게이트(68)의 시리즈를 포함한다, 타이밍 신호 T(1)은 NAND 게이트(65)의 입력단에 직접적으로 공급되며, 인버터(64)를 통해 NAND 게이트(65)의 다른 입력단에 간접적으로 공급된다. NAND 게이트(65)는 T(1)의 각 사이클 동안에 3상태 버퍼(66)를 짧게 인에이블하는 짧은 네거티브 진행 출력 펄스를 발생시킨다. 버퍼(36)는 NAND 게이트(68)의 출력을 증폭기(37)와 연결시킨다. NAND 게이트(68)는 RE(1) 및 RESET_ENABLE 신호를 수신한다. RE(1) 및 RESET_ENABLE 신호 모두가 하이이고 버퍼(66)가 인에이블되면, 증폭기(67)는 트랜지스터(QN(1)')의 게이트를 스트로브하고 트랜지스터 QN(1)'을 짧게 도통시키는 짧은 포지티브 진행 펄스를 발생시킨다. 증폭기(67)를 바이어스하여, 버퍼(66)가 3상태가 되면, 증폭기(67)는 QN(1)'을 오프 상태로 유지하기 위해 트랜지스터(QN(1)')의 게이트를 풀 다운한다.

도 7은 도 5의 회로의 동작을 도시하는 타이밍도이며, 간단한 예를 위해 여기에서 N은 3이며, 사용자는 SE(2) 및 RE(3)만을 인가하도록 DATA_IN을 설정한다. 도 5 및 도 7을 참조하여 설명하면, 주기 P1동안 외부 콘트롤러가 래치(40)에 입력되는 NEXT 신호를 펄스하면, 래치(40)는 DATA_OUT 워드로서 비트 SE(2) 및 RE(3)가 하이인 입력 DATA_IN 워드를 공급한다. 주기 P2 동안에 발생하는 다음 기준 신호 T(2) 펄스 상에서 TIMING 신호가 하이로 구동된다. 그 이후에 다음 기준 신호 T(3) 상에서, TIMING 신호가 로우로 구동된다. 그 이후에 주기 P4 동안에 단지 비트 SE(3)만을 하이로 구동하도록 변경된 DATA_IN을 가지는 외부 콘트롤러는 NEXT 신호를 다시 펄스한다. TIMING 신호는 T(3) 펄스에 응답하여 하이로 구동된다. 주기 P6 동안에, 외부 콘트롤러는 단지 비트 RE(1)만이 하이인 새로운 DATA_IN 값을 래치(40)에 공급한 후에 NEXT 신호를 다시 펄스한다. 그 이후에 다음 T(1) 펄스 상에서, TIMNG 신호는 로우로 구동된다. 도 5의 타이밍 신호 발생기 회로(38)는 비주기적 TIMING 신호 펄스를 발생하며, 외부 콘트롤러는 적당한 DATA_IN 워드를 래치(40)에 공급함으로써 그리고 NEXT 신호의 펄스를 적당하게 타이밍함으로써 펄스의 타이밍 및 폭을 제어한다.

따라서 기준 클록 신호에 대하여 타이밍된 펄스를 가지는 사용자 정의 주기적 및 비주기적 타이밍 신호를 발생하는 타이밍 신호 발생기의 바람직한 다른 실시예들에 대하여 도시하고 설명하였다. 양 실시예에서 사용자는 기준 클록 주기보다 미세한 분해능으로 신호 펄스의 타이밍을 제어한다.

상기의 명세서는 본 발명의 바람직한 실시예에 대하여 서술하고 있지만, 이 기술분야에서 숙련된 사람은 보다 큰 관점에서 본 발명을 일탈하지 않고 바람직한 실시예에 대하여 다수의 변형을 실시할 수 있다. 다음의 청구항은 따라서 본 발명의 범위와 사상 내에서 이러한 모든 변경을 포괄할 것을 의도한다.

Claims (20)

1. 클록 신호를 발생하는 수단;

   상기 클록 신호를 수신하고, 위상 분배되어 있으며 클록 신호와 주파수 동기된 N개의 주기적 기준 신호를 발생하는 수단으로서 , N은 1보다 큼;

   제1 하이 논리 레벨 전압 소스;

   제2 로우 논리 레벨 전압 소스;

   N개의 셋 신호 한 세트 및 N개의 리셋 신호 한 세트를 발생하는 수단;

   N개의 셋 회로 한 세트로서, 각 회로는 상기 N개의 셋 신호 중에서 개별적인 하나의 신호를 수신하고, 상기 N개의 기준 신호 중에서 개별적인 하나의 신호를 수신하고, 상기 수신된 셋 신호가 인가된 경우에는 상기 수신된 기준 신호의 펄스에 응답하여 상기 출력 노드를 상기 제1 소스와 연결함; 및

   N개의 리셋 회로 한 세트로서, 각 회로는 상기 N개의 리셋 신호 중에서 개별적인 하나의 신호를 수신하고, 상기 N개의 기준 신호 중에서 개별적인 하나의 신호를 수신하고, 상기 수신된 리셋 신호가 인가된 경우에는 상기 수신된 기준 신호의 펄스에 응답하여 상기 출력 노드를 상기 제2 소스와 연결함;

   을 포함하는 출력 노드에서 타이밍 신호를 발생하는 장치.
2. 제1항에 있어서, 상기 출력 노드와 연결되어 있으며, 상기 출력 노드가 상기 제1 및 제2 소스 중의 어느 하나와 연결되어 있는 경우에는 상기 출력 노드의 논리레벨 전압을 감지하며 상기 출력 노드가 상기 제1 및 제2 소스 중의 어느 하나와 더 이상 연결되어 있지 않은 경우에는 상기 출력 노드의 전압을 상기 감지된 논리레벨 전압으로 유지하는 쌍안정 회로 수단을 더 포함하는 장치.
3. 제1항에 있어서, 상기 셋 회로 중의 적어도 하나의 회로는

   상기 셋 신호 중 하나의 신호 및 상기 기준 신호 중 하나의 신호를 수신하고, 상기 셋 신호 중 상기 하나의 신호가 인가된 경우에는 상기 기준 신호 중 상기 하나의 신호의 펄스의 에지에 응답하여 제1 출력 신호 펄스를 발생하는 제1 에지발생기 수단; 및

   상기 제1 출력 신호 펄스를 수신하고, 상기 제1 출력 신호 펄스를 수신하는 즉시 상기 제1 소스 및 상기 출력 노드 사이에 신호 경로를 제공하는 제1 트랜지스터;

   를 포함하는 장치.
4. 제3항에 있어서, 상기 리셋 회로 중의 적어도 하나의 회로는

   상기 리셋 신호 중 하나의 신호 및 상기 기준 신호 중 하나의 신호를 수신하고, 상기 리셋 신호 중 상기 하나의 신호가 인가된 경우에는 상기 기준 신호 중 상기 하나의 신호의 펄스의 에지에 응답하여 제2 출력 신호 펄스를 발생하는 제2 에지 발생기 수단; 및

   상기 제2 출력 신호 펄스를 수신하고, 상기 제2 출력 신호 펄스를 수신하는즉시 상기 제2 소스 및 상기 출력 노드 사이에 신호 경로를 제공하는 제2 트랜지스터;

   를 포함하는 장치.
5. 제1항에 있어서, 상기 N개의 셋 신호 한 세트 및 상기 N개의 리셋 신호 한 세트를 발생하는 상기 수단은 다중 비트 데이터 워드 시퀀스를 저장하고 저장된 데이터 워드를 순차적으로 판독하고 상기 셋 및 리셋 신호를 발생하는 수단을 포함하며, 각 판독된 데이터 워드의 개별적인 비트는 상기 셋 및 리셋 신호 중의 개별적인 신호들의 인가를 제어하는 장치.
6. 제1항에 있어서, N개의 셋 신호 한 세트 및 N개의 리셋 신호 한 세트를 발생하는 상기 수단은

   상기 클록 신호의 펄스를 수신하고 상기 펄스의 출력 카운트를 발생하는 수단; 및

   다중 비트 데이터 워드 시퀀스를 연속하는 어드레스에 저장하고, 상기 카운트에 의해 어드레스된 경우에 상기 각 데이터 워드를 판독하는 메모리 수단으로서, 상기 각 판독된 데이터 워드의 비트는 상기 셋 및 리셋 신호를 형성함;

   을 포함하는 장치.
7. 제1항에 있어서, 상기 클록 신호를 수신하고, 위상 분배되어 있으며 상기 클록 신호와 주파수 동기된 N개의 주기적 기준 신호를 발생하는 상기 수단은

   상기 위상 분배된 기준 신호 세트를 발생하는 링 발진기로서, 상기 기준 신호는 입력 주파수 제어 신호에 의해 제어된 주파수를 가짐; 및

   상기 클록 신호 및 상기 기준 신호 중 하나의 신호를 수신하며, 상기 주파수제어 신호를 조정하여 상기 기준 신호 중 상기 하나의 신호를 상기 클록 신호와 위상 동기시키는 위상 동기 루프 콘트롤러;

   를 포함하는 장치.
8. 클록 신호를 발생하는 수단;

   상기 클록 신호를 수신하고, 위상 분배되어 있으며 상기 클록 신호와 주파수동기된 N개의 주기적 기준 신호를 발생하는 수단으로서, N은 1보다 큼;

   제1 하이 논리 레벨 전압 소스;

   제2 로우 논리 레벨 전압 소스;

   N개의 셋 신호 한 세트 및 N개의 리셋 신호 한 세트를 발생하는 수단;

   N개의 셋 회로 한 세트로서, 각 회로는 상기 N개의 셋 신호 중에서 개별적인 하나의 신호를 수신하고, 상기 N개의 기준 신호 중에서 개별적인 하나의 신호를 수신하고, 셋 인에이블 신호를 수신하고, 상기 수신된 셋 신호가 인가된 경우에는 상기 수신된 기준 신호의 펄스에 응답하여 상기 출력 노드를 상기 제1 소스와 연결함;

   N개의 리셋 회로 한 세트로서, 각 회로는 상기 N개의 리셋 신호 중에서 개별적인 하나의 신호를 수신하고, 상기 N개의 기준 신호 중에서 개별적인 하나의 신호를 수신하고, 리셋 인에이블 신호를 수신하고, 상기 수신된 리셋 신호가 인가된 경우에는 상기 수신된 기준 신호의 펄스에 응답하여 상기 출력 노드를 상기 제2 소스와 연결함; 및

   상기 셋 인에이블 및 상기 리셋 인에이블 신호를 발생하는 수단;

   을 포함하는 출력 노드에서 입력 신호 펄스에 타이밍 응답하여 타이밍 신호펄스를 발생하는 장치.
9. 제8항에 있어서, 상기 출력 노드와 연결되어 있으며, 상기 출력 노드가 상기 제1 및 제2 소스 중의 어느 하나와 연결되어 있는 경우에는 상기 출력 노드의 논리레벨을 감지하며 상기 출력 노드가 상기 제1 및 제2 소스 중의 어느 하나와 더 이상 연결되어 있지 않은 경우에는 상기 출력 노드를 상기 감지된 논리 레벨로 유지하는 쌍안정 회로 수단을 더 포함하는 장치.
10. 제8항에 있어서, 상기 셋 회로 중의 적어도 하나의 회로는

    상기 셋 신호 중 하나의 신호, 상기 기준 신호 중 하나의 신호 및 상기 셋 인에이블 신호를 수신하고, 상기 셋 인에이블 신호 및 상기 셋 신호 중 하나의 신호가 동시에 인가되고, 기준 신호 및 셋 인에이블 신호가 동시에 인가된 경우에는 상기 기준 신호 중 상기 하나의 신호의 펄스의 에지에 응답하여 제1 출력 신호 펄스를 발생하는 제1 에지 발생기 수단; 및

    상기 제1 출력 신호 펄스를 수신하고, 상기 제1 출력 신호 펄스를 수신하는 즉시 상기 제1 소스 및 상기 출력 노드 사이에 신호 경로를 제공하는 제1 트랜지스터;

    를 포함하는 장치.
11. 제10항에 있어서, 상기 리셋 회로 중의 적어도 하나의 회로는

    상기 리셋 신호 중 하나의 신호, 상기 기준 신호 중 하나의 신호 및 상기 리셋 인에이블 신호를 수신하고, 상기 리셋 인에이블 신호 및 상기 리셋 신호 중 상기 하나의 신호가 동시에 인가된 경우에는 상기 기준 신호 중 상기 하나의 신호의 펄스의 에지에 응답하여 제2 출력 신호 펄스를 발생하는 제2 에지 발생기 수단; 및

    상기 제2 출력 신호 펄스를 수신하고, 상기 제2 출력 신호 펄스를 수신하는 즉시 상기 제2 소스 및 상기 출력 노드 사이에 신호 경로를 제공하는 제2 트랜지스터;

    를 포함하는 장치.
12. 제8항에 있어서, 상기 N개의 셋 신호 한 세트 및 상기 N개의 리셋 신호 한 세트를 발생하는 상기 수단은 상기 입력 신호의 펄스에 응답하여 입력 데이터 워드를 저장하고 상기 셋 및 리셋 신호를 발생하는 수단을 포함하며, 상기 저장된 데이터 워드의 개별적인 비트는 상기 셋 및 리셋 신호 중의 개별적인 신호들의 인가를 제어하는 장치.
13. 제8항에 있어서, 상기 클록 신호를 수신하고, 위상 분배되어 있으며 상기 클록 신호와 주파수 동기된 N개의 주기적 기준 신호를 발생하는 상기 수단은

    상기 위상 분배된 기준 신호 세트를 발생하는 링 발진기로서, 상기 기준 신호는 입력 주파수 제어 신호에 의해 제어된 주파수를 가짐; 및

    상기 클록 신호 및 상기 기준 신호 중 하나의 신호를 수신하며, 상기 주파수 제어 신호를 조정하여 상기 기준 신호 중 상기 하나의 신호를 상기 클록 신호와 위상 동기시키는 위상 동기 루프 콘트롤러;

    를 포함하는 장치.
14. 제8항에 있어서, 상기 셋 인에이블 신호 및 상기 리셋 인에이블 신호를 발생하는 상기 수단은 상기 타이밍 신호 및 상기 입력 신호에 응답하며, 상기 입력 신호에 응답하여 상기 셋 인에이를 및 리셋 인에이블 신호를 인가하고, 상기 출력 노드가 상기 하이 논리 레벨 전압과 연결된 경우에 상기 셋 인에이블 신호를 인가 해제하고, 상기 출력 노드가 상기 로우 논리 레벨 전압과 연결된 경우에는 상기 리셋인에이블 신호를 인가 해제하는 수단을 포함하는 장치.
15. 클록 신호를 발생하는 수단;

    위상 분배된 N개의 기준 신호 한 세트를 발생하는 전압 제어 발진기로서, N은 1보다 크며, 상기 기준 신호는 입력 주파수 제어 신호에 의해 제어된 주파수를가짐;

    상기 클록 신호 및 상기 기준 신호 중 하나의 신호를 수신하며, 상기 주파수제어 신호를 조정하여 상기 기준 신호 중 상기 하나의 신호를 상기 클록 신호와 위상 동기시키는 위상 동기 루프 콘트롤러;

    제1 하이 논리 레벨 전압 소스;

    제2 로우 논리 레벨 전압 소스;

    데이터 워드 시퀀스를 발생하는 수단으로서, 각 데이터 워드의 비트는 N개의 셋 신호 한 세트 및 N개의 리셋 신호 한 세트의 인가를 제어하며, N은 1보다 큼;

    N개의 셋 회로 한 세트로서, 각 회로는 상기 N개의 셋 신호 중에서 개별적인 하나의 신호를 수신하고, 상기 N개의 기준 신호 중에서 개별적인 하나의 신호를 수신하고, 상기 수신된 셋 신호가 인가된 경우에는 상기 수신된 기준 신호의 에지에 응답하여 상기 출력 노드를 상기 제1소스와 연결함;

    N개의 리셋 회로 한 세트로서, 각 회로는 상기 N개의 리셋 신호 중에서 개별적인 하나의 신호를 수신하고, 상기 N개의 기준 신호 중에서 개별적인 하나의 신호를 수신하고, 상기 수신된 리셋 신호가 인가된 경우에는 상기 수신된 기준 신호의 에지에 응답하여 상기 출력 노드를 상기 제2 소스와 연결함; 및

    상기 출력 노드와 연결되어 있으며, 상기 출력 노드가 상기 제1 및 제2 소스중의 어느 하나와 연결된 경우에는 상기 출력 노드의 논리 레벨 전압을 감지하며 상기 출력 노드가 상기 제1 및 제2 소스 중의 어느 하나와 더 이상 연결되어 있지않은 경우에는 상기 출력 노드의 전압을 상기 감지된 논리 레벨 전압으로 유지하는쌍안경 회로 수단;

    를 포함하는 출력 노드에서 타이밍 신호를 발생하는 장치.
16. 제15항에 있어서, 상기 셋 회로 중의 적어도 하나의 회로는

    상기 셋 신호 중 하나의 신호 및 상기 기준 신호 중 하나의 신호를 수신하고, 상기 수신된 셋 신호가 인가된 경우에는 상기 수신된 기준 신호의 에지에 응답하여 제1 출력 신호 펄스를 발생하는 제1 에지 발생기 수단; 및

    상기 제1 출력 신호 펄스를 수신하고, 상기 제1 출력 신호 펄스를 수신하는 즉시 상기 제1 소스 및 상기 출력 노드 사이에 신호 경로를 제공하는 제1 트랜지스터;

    를 포함하는 장치.
17. 제16항에 있어서, 상기 리셋 회로 중의 적어도 하나의 회로는

    상기 리셋 신호 중 하나의 신호 및 상기 기준 신호 중 하나의 신호를 수신하고, 상기 수신된 리셋 신호가 인가된 경우에는 상기 수신된 기준 신호의 에지에 응답하여 제2 출력 신호 펄스를 발생하는 제2 에지 발생기 수단; 및

    상기 제2 출력 신호 펄스를 수신하고, 상기 제2 출력 신호 펄스를 수신하는 즉시 상기 제2 소스 및 상기 출력 노드 사이에 신호 경로를 제공하는 제2 트랜지스터;

    를 포함하는 장치.
18. 클록 신호를 발생하는 수단;

    위상 분배된 N개의 주기적 기준 신호 한 세트를 발생하는 링 발진기로서, 상기 기준 신호는 입력 주파수 제어 신호에 의해 제어된 주파수를 가짐;

    상기 클록 신호 및 상기 기준 신호 중 하나의 신호를 수신하며, 상기 주파수제어 신호를 조정하여 상기 기준 신호 중 상기 하나의 신호를 상기 클록 신호와 위상 동기시키는 위상 동기 루프 콘트롤러;

    제1 하이 논리 레벨 전압 소스;

    제2 로우 논리 레벨 전압 소스;

    상기 입력 신호의 펄스에 응답하여 입력 데이터 워드를 저장하고 N개의 셋 신호 한 세트 및 N개의 리셋 신호 한 세트를 발생하는 수단으로서, 상기 저장된 데이터 워드의 개별적인 비트는 상기 셋 및 리셋 신호 중의 개별적인 신호들의 인가를 제어함;

    N개의 셋 회로 한 세트로서, 각 회로는 상기 N개의 셋 신호 중에서 개별적인 하나의 신호를 수신하고, 상기 N개의 기준 신호 중에서 개별적인 하나의 신호를 수신하고, 셋 인에이블 신호를 수신하고, 상기 수신된 셋 및 셋 인에이블 신호가 동시에 인가된 경우에는 상기 수신된 기준 신호의 에지에 응답하여 상기 출력 노드를 상기 제1 소스와 연결함;

    N개의 리셋 회로 한 세트로서, 각 회로는 상기 N개의 리셋 신호 중에서 개별적인 하나의 신호를 수신하고, 상기 N개의 기준 신호 중에서 개별적인 하나의 신호를 수신하고, 리셋 인에이블 신호를 수신하고, 상기 수신된 리셋 및 리셋 인에이블신호가 동시에 인가된 경우에는 상기 수신된 기준 신호의 에지에 응답하여 상기 출력 노드를 상기 제2 소스와 연결함;

    상기 타이밍 신호 및 상기 입력 신호에 응답하며, 상기 입력 신호가 인가될 경우에는 상기 셋 인에이블 및 상기 리셋 인에이블 신호를 인가하고, 상기 출력 노드가 상기 하이 논리 레벨 전압과 연결된 경우에는 상기 셋 인에이블 신호를 인가해제하고, 출력 노드가 상기 로우 논리 레벨 전압과 연결된 경우에는 상기 리셋 인에이블 신호를 인가 해제하는 수단; 및

    상기 출력 노드와 연결되어 있으며, 상기 출력 노드가 상기 제1 및 제2 소스중의 어느 하나와 연결되어 있는 경우에는 상기 출력 노드의 논리 레벨을 감지하며 상기 출력 노드가 상기 제1 및 제2 소스 중의 어느 하나와 더 이상 연결되어 있지않은 경우에는 상기 출력 노드를 상기 감지된 논리 레벨로 유지하는 쌍안정 회로 수단;

    를 포함하는 출력 노드에서 입력 신호 펄스에 타이밍 응답하여 타이밍 신호를 발생하는 장치.
19. 제18항에 있어서, 상기 셋 회로 중의 적어도 하나의 회로는

    상기 셋 신호 중 하나의 신호 및 상기 기준 신호 중 하나의 신호를 수신하고, 상기 셋 신호 중 상기 하나의 신호가 인가된 경우에는 상기 기준 신호 중 상기 하나의 신호의 펄스의 에지에 응답하여 제1 출력 신호 펄스를 발생하는 제1 에지발생기 수단; 및

    상기 제1 출력 신호 펄스를 수신하고, 상기 제1 출력 신호 펄스를 수신하는 즉시 상기 제1 소스 및 상기 출력 노드 사이에 신호 경로를 제공하는 제1 트랜지스터;

    를 포함하는 장치.
20. 제19항에 있어서, 상기 리셋 회로 중의 적어도 하나의 회로는

    상기 리셋 신호 중 하나의 신호 및 상기 기준 신호 중 하나의 신호를 수신하고, 상기 리셋 신호 중 상기 하나의 신호가 인가된 경우에는 상기 기준 신호 중 상기 하나의 신호의 펄스의 에지에 응답하여 제2 출력 신호 펄스를 발생하는 제2 에지 발생기 수단; 및

    상기 제2 출력 신호 펄스를 수신하고, 상기 제2 출력 신호 펄스를 수신하는 즉시 상기 제2 소스 및 상기 출력 노드 사이에 신호 경로를 제공하는 제2 트랜지스터;

    를 포함하는 장치.