JP3329470B2 - タイミング信号発生器 - Google Patents
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Description
【発明の詳細な説明】 発明の背景 発明の分野 本発明は、基準クロック信号に対して正確にタイミン
グのとれたリーディング・エッジとトレーリング・エッ
ジとを有する出力パルス信号を発生する回路に関する。
グのとれたリーディング・エッジとトレーリング・エッ
ジとを有する出力パルス信号を発生する回路に関する。
関連技術の説明 集積回路（IC）テスターは、入力信号パルスを被験IC
の端子に供給し、正確に制御された時点において該ICに
よって生み出された出力信号をサンプリングする。ICテ
スターは、タイミング信号発生器が発生する入力タイミ
ング信号のパルスに応じてかような作動のタイミングを
設定する。典型的な従来のタイミング信号発生器は、安
定した、高周波数の、クロック信号源（例えば水晶発振
器）を使用し、正確な基準クロック信号を実証する。こ
の発生器は基準クロック信号のパルスをカウントするこ
とによっていつ出力タイミング信号パルスを作るかを決
定する。タイミング信号発生器がその出力信号パルスの
タイミングを調整することができる分解能は、基準クロ
ック信号の周期に制限される（タイミング信号周波数は
基準信号の偶数倍であり得るのみである）。しかしなが
ら、集積回路の速度が増大するにつれ、集積回路テスタ
ーが採用するタイミング信号の分解能も増さねばならな
い。
の端子に供給し、正確に制御された時点において該ICに
よって生み出された出力信号をサンプリングする。ICテ
スターは、タイミング信号発生器が発生する入力タイミ
ング信号のパルスに応じてかような作動のタイミングを
設定する。典型的な従来のタイミング信号発生器は、安
定した、高周波数の、クロック信号源（例えば水晶発振
器）を使用し、正確な基準クロック信号を実証する。こ
の発生器は基準クロック信号のパルスをカウントするこ
とによっていつ出力タイミング信号パルスを作るかを決
定する。タイミング信号発生器がその出力信号パルスの
タイミングを調整することができる分解能は、基準クロ
ック信号の周期に制限される（タイミング信号周波数は
基準信号の偶数倍であり得るのみである）。しかしなが
ら、集積回路の速度が増大するにつれ、集積回路テスタ
ーが採用するタイミング信号の分解能も増さねばならな
い。
タイミング信号の分解能が基準クロック信号の周期を
超えて増大してしまうという問題の１つの解決方法が、
Richard P.St.Clairが1980年10月28日に特許権を取得し
た米国特許第4,231,104号に開示されている。St.Clair
の信号発生器もカウンターを採用して発振器のパルスを
カウントし、カウントが所定の限界に達すれば出力信号
パルスを発生する。しかしながら、このカウンターの出
力はそのあと遅延線を通過し、発生器出力タイミング信
号パルスとなる。遅延線の遅延は、発振器の周期よりも
小さい範囲にわたって微調整することができる。このよ
うにして、このタイミング信号発生器は、基準クロック
信号の周期よりも微細な分解能でもって出力タイミング
信号のパルスのタイミングを調節することができる。こ
のタイミング信号出力の周波数は基準クロック信号入力
の奇数倍であり得る。
超えて増大してしまうという問題の１つの解決方法が、
Richard P.St.Clairが1980年10月28日に特許権を取得し
た米国特許第4,231,104号に開示されている。St.Clair
の信号発生器もカウンターを採用して発振器のパルスを
カウントし、カウントが所定の限界に達すれば出力信号
パルスを発生する。しかしながら、このカウンターの出
力はそのあと遅延線を通過し、発生器出力タイミング信
号パルスとなる。遅延線の遅延は、発振器の周期よりも
小さい範囲にわたって微調整することができる。このよ
うにして、このタイミング信号発生器は、基準クロック
信号の周期よりも微細な分解能でもって出力タイミング
信号のパルスのタイミングを調節することができる。こ
のタイミング信号出力の周波数は基準クロック信号入力
の奇数倍であり得る。
St.Clairのタイミング信号発生器には２つの欠点があ
る。第１の欠点として、この発生器は、遅延線の遅延を
制御するために比較的複雑で高価な「再循環残差（reci
rculating remainder）」ロジックを必要とする。第２
の欠点として、遅延線を正確に較正しなければならず、
製作が高価で、困難であることがあげられる。
る。第１の欠点として、この発生器は、遅延線の遅延を
制御するために比較的複雑で高価な「再循環残差（reci
rculating remainder）」ロジックを必要とする。第２
の欠点として、遅延線を正確に較正しなければならず、
製作が高価で、困難であることがあげられる。
必要とされるのは、高い分解能で出力タイミング信号
パルスのタイミングを制御することができる安価なタイ
ミング信号発生器である。
パルスのタイミングを制御することができる安価なタイ
ミング信号発生器である。
発明の概要 本発明のタイミング信号発生器は、周波数が基準クロ
ック信号にロックされ、位相的に分散されているＮ個一
組の基準信号を発生し、基準クロック周期をＮ個のイン
ターバルに均等に分解する電圧制御式発振器を備えてい
る。このタイミング信号発生器は、一連の制御ワードに
応答するし、各制御ワードのビットがＮ個一組のセット
信号とＮ個一組のリセット信号のアサーション（assert
ion）を制御する；ここでＮ＞１である。このタイミン
グ信号発生器は、また、Ｎ個のセット回路とＮ個のリセ
ット回路を備えている。各セット回路は、セット信号の
中の１つの個別セット信号と、Ｎ個の基準信号の中の１
つの個別基準信号を受信する。各セット回路は、受信し
たセット信号と基準信号とが同時にアサート（assert）
されたときにのみ１つの出力ノードを１つの高論理レベ
ルソースに接続する。各リセット回路は、リセット信号
の中の１つの個別信号と、Ｎ個の基準信号の中の１つの
個別信号を受け、受けたリセット信号と基準信号とが同
時にアサートされたときにのみ出力ノードを１つの低論
理レベルソースに接続する。出力ノードが該高論理レベ
ルソースまたは該低論理レベルソースの中のいずか一方
に接続されれば双安定回路が出力ノードの論理レベルを
感知し、出力ノードがいずれの論理レベルソースにも接
続されなくなれば、直前に感知した論理レベルに出力ノ
ードを維持する。
ック信号にロックされ、位相的に分散されているＮ個一
組の基準信号を発生し、基準クロック周期をＮ個のイン
ターバルに均等に分解する電圧制御式発振器を備えてい
る。このタイミング信号発生器は、一連の制御ワードに
応答するし、各制御ワードのビットがＮ個一組のセット
信号とＮ個一組のリセット信号のアサーション（assert
ion）を制御する；ここでＮ＞１である。このタイミン
グ信号発生器は、また、Ｎ個のセット回路とＮ個のリセ
ット回路を備えている。各セット回路は、セット信号の
中の１つの個別セット信号と、Ｎ個の基準信号の中の１
つの個別基準信号を受信する。各セット回路は、受信し
たセット信号と基準信号とが同時にアサート（assert）
されたときにのみ１つの出力ノードを１つの高論理レベ
ルソースに接続する。各リセット回路は、リセット信号
の中の１つの個別信号と、Ｎ個の基準信号の中の１つの
個別信号を受け、受けたリセット信号と基準信号とが同
時にアサートされたときにのみ出力ノードを１つの低論
理レベルソースに接続する。出力ノードが該高論理レベ
ルソースまたは該低論理レベルソースの中のいずか一方
に接続されれば双安定回路が出力ノードの論理レベルを
感知し、出力ノードがいずれの論理レベルソースにも接
続されなくなれば、直前に感知した論理レベルに出力ノ
ードを維持する。
タイミング信号出力は出力ノードにおいて発生する。
セット信号とリセット信号は、出力タイミング信号のリ
ーディング・エッジとトレーリング・エッジを制御する
１つの基準信号を選択する。クロック信号の各サイクル
の最中に１つの新たな制御ワードを発生器に与えること
により、使用者は、基準クロックの周期の1/N（番目）
である分解能で出力タイミング信号パルスのリーディン
グ・エッジとトレーリング・エッジのタイミングを制御
することができる。
セット信号とリセット信号は、出力タイミング信号のリ
ーディング・エッジとトレーリング・エッジを制御する
１つの基準信号を選択する。クロック信号の各サイクル
の最中に１つの新たな制御ワードを発生器に与えること
により、使用者は、基準クロックの周期の1/N（番目）
である分解能で出力タイミング信号パルスのリーディン
グ・エッジとトレーリング・エッジのタイミングを制御
することができる。
本発明の別の態様としては、各セット回路は１つのセ
ット信号と１つの基準信号を受信し、受信したセット信
号と基準信号とが同時にアサートされる時点を指示する
出力信号を発生する論理ゲートとを有する。論理ゲート
出力は、出力ノードを高論理レベルソースに選択的に接
続するトランジスタを制御する。１つのリセット信号と
１つの基準信号を受信し、受信したリセット信号と基準
信号とが同時にアサートされる時点を指示する出力信号
を発生する論理ゲートが各リセット回路にある。リセッ
ト回路の論理ゲート出力は、出力ノードを低論理レベル
ソースに選択的に接続するトランジスタを制御する。
ット信号と１つの基準信号を受信し、受信したセット信
号と基準信号とが同時にアサートされる時点を指示する
出力信号を発生する論理ゲートとを有する。論理ゲート
出力は、出力ノードを高論理レベルソースに選択的に接
続するトランジスタを制御する。１つのリセット信号と
１つの基準信号を受信し、受信したリセット信号と基準
信号とが同時にアサートされる時点を指示する出力信号
を発生する論理ゲートが各リセット回路にある。リセッ
ト回路の論理ゲート出力は、出力ノードを低論理レベル
ソースに選択的に接続するトランジスタを制御する。
すなわち本発明の目的は、周期的基準クロック信号の
パルスを基準にしてタイミングを設定されたパルスを有
する出力信号を発生する方法並びに装置であって、基準
クロック信号の周期よりも微細な分解能で出力信号パル
スのタイミングを調節することができる方法並びに装置
を提供することである。
パルスを基準にしてタイミングを設定されたパルスを有
する出力信号を発生する方法並びに装置であって、基準
クロック信号の周期よりも微細な分解能で出力信号パル
スのタイミングを調節することができる方法並びに装置
を提供することである。
本明細書の結末部分においては、特に本発明の主題を
指摘し、特許請求項目を明示する。ただし、いわゆる当
業者は、添付図（同様の構成要素は同様の番号で示す）
を参照しつつ本明細書の以下の部分を読むことによっ
て、本発明のタイミング信号発生器の構造、操作方法並
びに前記以外の本発明の利点および目的が一番よく理解
されるものと考える。
指摘し、特許請求項目を明示する。ただし、いわゆる当
業者は、添付図（同様の構成要素は同様の番号で示す）
を参照しつつ本明細書の以下の部分を読むことによっ
て、本発明のタイミング信号発生器の構造、操作方法並
びに前記以外の本発明の利点および目的が一番よく理解
されるものと考える。
図面の簡単な説明 第１図は、本発明の１つの好適実施例としてのタイミ
ング信号発生器のブロック図である。
ング信号発生器のブロック図である。
第2A図は、第１図の典型的なエッジ発生ナンドNANDゲ
ートを示す。
ートを示す。
第2B図は、第１図の典型的なエッジ発生アンドNANDゲ
ートを示す。
ートを示す。
第３図は、単純な周期出力信号を発生するようにプロ
グラミングされた状態の第１図の回路の動作を示すタイ
ミング図である。
グラミングされた状態の第１図の回路の動作を示すタイ
ミング図である。
第４図は、複雑な周期出力信号を発生するようにプロ
グラミングされた状態の第１図の回路の動作を示すタイ
ミング図である。
グラミングされた状態の第１図の回路の動作を示すタイ
ミング図である。
第５図は、本発明の別の実施例としてのタイミング信
号発生器のブロック図である。
号発生器のブロック図である。
第6A図は、第５図の典型的なエッジ発生ナンドNANDゲ
ートを示す。
ートを示す。
第6B図は、第５図の典型的なエッジ発生アンドNANDゲ
ートを示す。
ートを示す。
第７図は、第５図の回路の動作を示すタイミング図で
ある。
ある。
好適実施例の説明 第１図は、本発明の１つの好適実施例としてのタイミ
ング信号発生器10のブロック図である。発生器10は、ク
ロック信号ソース12が発生する基準クロック信号CLOCK
の周波数の整数倍または非整数倍に調節可能な周波数を
有する出力タイミング信号（TIMING）を発生する。発生
器10は、クロック信号ソース12と、リング発振器14と、
フェーズ・ロック・ループ（PLL）コントローラ16と、
Ｎ個のセット回路19（１）−19（Ｎ）と、Ｎ個のリセッ
ト回路20（１）−20（Ｎ）と、プログラマブル論理回路
21と、双安定ラッチ回路23とを含む（Ｎは２乃至それ以
上の整数）。
ング信号発生器10のブロック図である。発生器10は、ク
ロック信号ソース12が発生する基準クロック信号CLOCK
の周波数の整数倍または非整数倍に調節可能な周波数を
有する出力タイミング信号（TIMING）を発生する。発生
器10は、クロック信号ソース12と、リング発振器14と、
フェーズ・ロック・ループ（PLL）コントローラ16と、
Ｎ個のセット回路19（１）−19（Ｎ）と、Ｎ個のリセッ
ト回路20（１）−20（Ｎ）と、プログラマブル論理回路
21と、双安定ラッチ回路23とを含む（Ｎは２乃至それ以
上の整数）。
リング発振器14は、それぞれの周波数が従来のフェー
ズ・ロック・ループ（PLL）コントローラ16によってCLO
CK信号にロックされ、Ｎ個一組の出力基準信号Ｔ（１）
−Ｔ（Ｎ）を発生する。タップ信号Ｔ（１）−Ｔ（Ｎ）
は位相的に分散しており、そのリーディング・エッジは
クロック信号の周期をＮ個の等セグメントに均等に分割
する。基準信号Ｔ（１）のみがCLOCK信号にフェーズ・
ロックされる。
ズ・ロック・ループ（PLL）コントローラ16によってCLO
CK信号にロックされ、Ｎ個一組の出力基準信号Ｔ（１）
−Ｔ（Ｎ）を発生する。タップ信号Ｔ（１）−Ｔ（Ｎ）
は位相的に分散しており、そのリーディング・エッジは
クロック信号の周期をＮ個の等セグメントに均等に分割
する。基準信号Ｔ（１）のみがCLOCK信号にフェーズ・
ロックされる。
プログラマブル論理回路21は一連の出力2Nビット・デ
ータ・ワードDATA_OUTを反復発生する。論理回路21はク
ロック信号CLOCKを受け、クロック信号CLOCKの各パルス
に応じてDATA_OUTシーケンスの各出力ワードを発生す
る。各DATA_OUTワードは、Ｎ個一組の「セット」ビット
SE（１）−SE（Ｎ）と一組のＮ個の「リセット」ビット
RE（１）−RE（Ｎ）とで構成されている。後述するごと
く、使用者は所望のデータ・シーケンスを論理回路21に
ロードすることができ、論理回路21が反復的にこのシー
ケンスをその出力において発生する。DATA_OUTシーケン
スはその位相、周波数並びにデューティ・サイクルを含
めて出力タイミング信号TIMINGの性質を制御する。
ータ・ワードDATA_OUTを反復発生する。論理回路21はク
ロック信号CLOCKを受け、クロック信号CLOCKの各パルス
に応じてDATA_OUTシーケンスの各出力ワードを発生す
る。各DATA_OUTワードは、Ｎ個一組の「セット」ビット
SE（１）−SE（Ｎ）と一組のＮ個の「リセット」ビット
RE（１）−RE（Ｎ）とで構成されている。後述するごと
く、使用者は所望のデータ・シーケンスを論理回路21に
ロードすることができ、論理回路21が反復的にこのシー
ケンスをその出力において発生する。DATA_OUTシーケン
スはその位相、周波数並びにデューティ・サイクルを含
めて出力タイミング信号TIMINGの性質を制御する。
各セット回路19（Ｊ）（Ｊは１からＮまでの任意の整
数）には反転エッジ発生器Ｎ（Ｊ）とpmosトランジスタ
QP（Ｊ）がある。エッジ発生器Ｎ（Ｊ）は入力として基
準信号Ｔ（Ｊ）とDATA_OUTワード・ビットSE（Ｊ）を受
ける。SE（Ｊ）がハイであれば、エッジ発生器Ｎ（Ｊ）
はＴ（Ｊ）のリーディング・エッジにおいて短い負行
（negative−going）出力パルスを発生する。エッジ発
生器Ｎ（Ｊ）の出力は、高論理レベルソースVDDと出力
ノード26との間に接続されているソース端子とドメイン
端子とを有しているトランジスタQP（Ｊ）のゲートを駆
動する。任意の特定のクロック信号CLOCKサイクル中に
アサートされれば、セット・ビットSE（Ｊ）がエッジ発
生器Ｎ（Ｊ）に対して、Ｔ（Ｊ）パルスのリーディング
・エッジにおいてトランジスタQP（Ｊ）を瞬時にターン
オンするように指示する。それに応じてトランジスタQP
（Ｊ）はタイミング信号TIMINGを高論理レベルへ駆動す
る。
数）には反転エッジ発生器Ｎ（Ｊ）とpmosトランジスタ
QP（Ｊ）がある。エッジ発生器Ｎ（Ｊ）は入力として基
準信号Ｔ（Ｊ）とDATA_OUTワード・ビットSE（Ｊ）を受
ける。SE（Ｊ）がハイであれば、エッジ発生器Ｎ（Ｊ）
はＴ（Ｊ）のリーディング・エッジにおいて短い負行
（negative−going）出力パルスを発生する。エッジ発
生器Ｎ（Ｊ）の出力は、高論理レベルソースVDDと出力
ノード26との間に接続されているソース端子とドメイン
端子とを有しているトランジスタQP（Ｊ）のゲートを駆
動する。任意の特定のクロック信号CLOCKサイクル中に
アサートされれば、セット・ビットSE（Ｊ）がエッジ発
生器Ｎ（Ｊ）に対して、Ｔ（Ｊ）パルスのリーディング
・エッジにおいてトランジスタQP（Ｊ）を瞬時にターン
オンするように指示する。それに応じてトランジスタQP
（Ｊ）はタイミング信号TIMINGを高論理レベルへ駆動す
る。
各リセット回路20（Ｊ）には非反転エッジ発生器Ａ
（Ｊ）とnmosトランジスタQN（Ｊ）がある。エッジ発生
器Ａ（Ｊ）は基準信号Ｔ（Ｊ）とDATA_OUTワード・リセ
ットビットRE（Ｊ）を受ける。エッジ発生器Ａ（Ｎ）の
出力は、低論理レベルソースVSSと出力ノード26との間
に接続されているソース端子とドレイン端子とを有して
いるトランジスタQN（Ｊ）のゲートを駆動する。任意の
特定のクロック信号CLOCKサイクル中にアサートされれ
ば、リセット・ビットRE（Ｊ）がエッジ発生器Ａ（Ｎ）
を動作可能にする。エッジ発生器Ａ（Ｎ）は、Ｔ（Ｊ）
信号のリーディング・エッジにおいて、トランジスタQN
（Ｊ）を瞬時にターンオンする短い正行（positive−go
ing）パルスを発生する。それに応じてトランジスタQN
（Ｊ）はタイミング信号TIMINGを低論理レベルへ駆動す
る。エッジ発生器出力信号のパルス幅は、Ｔ（Ｊ）信号
の周期の1/N（番目）よりも小さくなければならない。
ここでのＮはタップ信号の数である。
（Ｊ）とnmosトランジスタQN（Ｊ）がある。エッジ発生
器Ａ（Ｊ）は基準信号Ｔ（Ｊ）とDATA_OUTワード・リセ
ットビットRE（Ｊ）を受ける。エッジ発生器Ａ（Ｎ）の
出力は、低論理レベルソースVSSと出力ノード26との間
に接続されているソース端子とドレイン端子とを有して
いるトランジスタQN（Ｊ）のゲートを駆動する。任意の
特定のクロック信号CLOCKサイクル中にアサートされれ
ば、リセット・ビットRE（Ｊ）がエッジ発生器Ａ（Ｎ）
を動作可能にする。エッジ発生器Ａ（Ｎ）は、Ｔ（Ｊ）
信号のリーディング・エッジにおいて、トランジスタQN
（Ｊ）を瞬時にターンオンする短い正行（positive−go
ing）パルスを発生する。それに応じてトランジスタQN
（Ｊ）はタイミング信号TIMINGを低論理レベルへ駆動す
る。エッジ発生器出力信号のパルス幅は、Ｔ（Ｊ）信号
の周期の1/N（番目）よりも小さくなければならない。
ここでのＮはタップ信号の数である。
双安定ラッチ回路23は、一対のインバータI1、I2で構
成されている。インバータI1の出力は、インバータI2の
入力に接続されている。インバータI1の入力とインバー
タI2の出力は出力ノード26に接続されている。インバー
タI1、I2は相対的に弱いトランジスタで作られており、
一方トランジスタQP（１）−QP（Ｎ）並びにQN（１）−
QN（Ｎ）は相対的に強い。任意のセット回路19（Ｉ）が
ノード26を瞬時にプルアップすれば、インバータI1はそ
の出力をローに駆動し、インバータI2はその出力をハイ
に駆動し、そしてセット回路が続いてノード26とVDDと
の接続を停止すれば、インバータI2はノード26をハイに
保持し続ける。逆に、任意のリセット回路20（Ｉ）がノ
ード26を瞬時にプルダウンすれば、インバータI1はその
出力をハイに駆動し、インバータI2はその出力をローに
駆動し、そしてリセット回路がノード26をプルダウンす
ることを停止すれば、インバータI2はノード26をプルダ
ウンし続ける。このように、いずれのセット回路19ある
いはリセット回路20が能動的にノードを駆動していなけ
れば、双安定回路23はノード26のタイミング信号TIMING
をその現行論理レベルに維持する。
成されている。インバータI1の出力は、インバータI2の
入力に接続されている。インバータI1の入力とインバー
タI2の出力は出力ノード26に接続されている。インバー
タI1、I2は相対的に弱いトランジスタで作られており、
一方トランジスタQP（１）−QP（Ｎ）並びにQN（１）−
QN（Ｎ）は相対的に強い。任意のセット回路19（Ｉ）が
ノード26を瞬時にプルアップすれば、インバータI1はそ
の出力をローに駆動し、インバータI2はその出力をハイ
に駆動し、そしてセット回路が続いてノード26とVDDと
の接続を停止すれば、インバータI2はノード26をハイに
保持し続ける。逆に、任意のリセット回路20（Ｉ）がノ
ード26を瞬時にプルダウンすれば、インバータI1はその
出力をハイに駆動し、インバータI2はその出力をローに
駆動し、そしてリセット回路がノード26をプルダウンす
ることを停止すれば、インバータI2はノード26をプルダ
ウンし続ける。このように、いずれのセット回路19ある
いはリセット回路20が能動的にノードを駆動していなけ
れば、双安定回路23はノード26のタイミング信号TIMING
をその現行論理レベルに維持する。
一例として、セット・ビットSE（２）がクロック信号
CLOCKサイクル中にアサートされれば、セット回路19
（２）は、トランジスタQP（２）を瞬時にターンオンす
ることによって基準信号Ｔ（２）のリーディング・エッ
ジに応答し、それによってノード26をVDDに接続し、タ
イミング信号TIMINGをハイに駆動する。タイミング信号
TIMINGパルスのリーディング・エッジにおいて、インバ
ータI1の出力はローになり、インバータI2の出力はハイ
になる。その後インバータI2はこのように、ノード26の
タイミング信号TIMINGを、トランジスタQN（１）−QN
（Ｎ）の中の１つによって再びローにプルされるまで高
論理レベルに保持し続ける。
CLOCKサイクル中にアサートされれば、セット回路19
（２）は、トランジスタQP（２）を瞬時にターンオンす
ることによって基準信号Ｔ（２）のリーディング・エッ
ジに応答し、それによってノード26をVDDに接続し、タ
イミング信号TIMINGをハイに駆動する。タイミング信号
TIMINGパルスのリーディング・エッジにおいて、インバ
ータI1の出力はローになり、インバータI2の出力はハイ
になる。その後インバータI2はこのように、ノード26の
タイミング信号TIMINGを、トランジスタQN（１）−QN
（Ｎ）の中の１つによって再びローにプルされるまで高
論理レベルに保持し続ける。
逆に、クロック信号CLOCKサイクル中にリセット・ビ
ットRE（２）がアサートされればリセット回路20（２）
は、トランジスタQN（２）を瞬時にターンオンすること
によって基準信号Ｔ（２）のリーディング・エッジに応
答し、それによってノード26をVSSに接続し、タイミン
グ信号TIMINGをローに駆動する。タイミング信号TIMING
がローになればインバータI1の出力はハイになり、イン
バータI2の出力はローになる。Ｔ（２）基準信号パルス
のトレーリング・エッジにおいて、リセット回路20
（２）のトランジスタQN（２）はターンオフし、出力ノ
ード26をVSSから切り離す。その後インバータI2は、セ
ット回路19（１）−19（Ｎ）の中の１つによって引き続
いてノード26が高論理レベルにプルされるまでノード26
のタイミング信号TIMINGを低論理レベルに保持し続け
る。
ットRE（２）がアサートされればリセット回路20（２）
は、トランジスタQN（２）を瞬時にターンオンすること
によって基準信号Ｔ（２）のリーディング・エッジに応
答し、それによってノード26をVSSに接続し、タイミン
グ信号TIMINGをローに駆動する。タイミング信号TIMING
がローになればインバータI1の出力はハイになり、イン
バータI2の出力はローになる。Ｔ（２）基準信号パルス
のトレーリング・エッジにおいて、リセット回路20
（２）のトランジスタQN（２）はターンオフし、出力ノ
ード26をVSSから切り離す。その後インバータI2は、セ
ット回路19（１）−19（Ｎ）の中の１つによって引き続
いてノード26が高論理レベルにプルされるまでノード26
のタイミング信号TIMINGを低論理レベルに保持し続け
る。
このように論理回路21は一連のDATA_OUTワードを発生
することによってタイミング信号TIMINGパルスのタイミ
ングを制御するが、このシーケンスの各DATA_OUTワード
はクロック信号CLOCKの各パルスに応じて発生される。
基準信号Ｔ（１）−Ｔ（Ｎ）のリーディング・エッジが
クロック信号CLOCKの周期をＮ個のインターバルに均等
に分割するため、DATA_OUTシーケンスは、基準クロック
信号の周期の1/N（番目）の分解能でタイミング信号TIM
INGパルスのタイミングを制御する。セット回路19およ
びリセット回路20を制御するセット信号SE（１）−SE
（Ｎ）並びにリセット信号RE（１）−RE（Ｎ）に供給さ
れるDATA_OUTワードは、セット回路およびリセット回路
が同時にノード26をプルアップ並びにプルダウンするこ
とを試みることを許容するようにプログラミングすべき
でないことに注意する必要がある。すなわち、任意の１
つのDATA_OUTワード中の対応するSE（Ｊ）ビットとRE
（Ｊ）ビットは同時にセットしてはならない。
することによってタイミング信号TIMINGパルスのタイミ
ングを制御するが、このシーケンスの各DATA_OUTワード
はクロック信号CLOCKの各パルスに応じて発生される。
基準信号Ｔ（１）−Ｔ（Ｎ）のリーディング・エッジが
クロック信号CLOCKの周期をＮ個のインターバルに均等
に分割するため、DATA_OUTシーケンスは、基準クロック
信号の周期の1/N（番目）の分解能でタイミング信号TIM
INGパルスのタイミングを制御する。セット回路19およ
びリセット回路20を制御するセット信号SE（１）−SE
（Ｎ）並びにリセット信号RE（１）−RE（Ｎ）に供給さ
れるDATA_OUTワードは、セット回路およびリセット回路
が同時にノード26をプルアップ並びにプルダウンするこ
とを試みることを許容するようにプログラミングすべき
でないことに注意する必要がある。すなわち、任意の１
つのDATA_OUTワード中の対応するSE（Ｊ）ビットとRE
（Ｊ）ビットは同時にセットしてはならない。
第2A図は、第１図のエッジ発生器Ｎ（１）とトランジ
スタQP（１）の詳細図である。エッジ発生器Ｎ（２）−
Ｎ（Ｎ）はエッジ発生器Ｎ（１）と同じものである。エ
ッジ発生器Ｎ（１）は、一連のインバータ30と、ナンド
NANDゲート31と、３状態バッファ32と、インバータ33と
を有する。タイミング信号Ｔ（１）は、ナンドNANDゲー
ト31の１つの入力に直接供給され、ナンドNANDゲート31
の別の入力にもインバータ30を介して間接的に供給され
る。Ｔ（１）のほぼ1/2サイクルだけ遅らせてＴ（１）
をナンドNANDゲートの第２の入力に到達させるために十
分な数のインバータ30が設けられており、ナンドNANDゲ
ート31の２つの入力は同時に正に瞬時にハイになる。こ
のようにして、ナンドNANDゲート31はＴ（１）の各サイ
クル中に短負行出力パルスを発生し、瞬時に３状態バッ
ファ32を動作可能にする。バッファ32はセットイネイブ
ル信号SE（１）をインバータ33へ接続する。もしバッフ
ァ32が動作可能であるときにSE（１）がハイであれば、
インバータ33は短負行パルスを発生し、トランジスタQP
（１）のゲートをストローブ（storobe）し、QP（１）
を瞬時にターンオンする。インバータ33にはバイアスが
かけられ、バッファ32が３状態のときに、インバータ33
はトランジスタQP（１）のゲートにおいてプルアップ
し、QP（１）をオフに保持する。
スタQP（１）の詳細図である。エッジ発生器Ｎ（２）−
Ｎ（Ｎ）はエッジ発生器Ｎ（１）と同じものである。エ
ッジ発生器Ｎ（１）は、一連のインバータ30と、ナンド
NANDゲート31と、３状態バッファ32と、インバータ33と
を有する。タイミング信号Ｔ（１）は、ナンドNANDゲー
ト31の１つの入力に直接供給され、ナンドNANDゲート31
の別の入力にもインバータ30を介して間接的に供給され
る。Ｔ（１）のほぼ1/2サイクルだけ遅らせてＴ（１）
をナンドNANDゲートの第２の入力に到達させるために十
分な数のインバータ30が設けられており、ナンドNANDゲ
ート31の２つの入力は同時に正に瞬時にハイになる。こ
のようにして、ナンドNANDゲート31はＴ（１）の各サイ
クル中に短負行出力パルスを発生し、瞬時に３状態バッ
ファ32を動作可能にする。バッファ32はセットイネイブ
ル信号SE（１）をインバータ33へ接続する。もしバッフ
ァ32が動作可能であるときにSE（１）がハイであれば、
インバータ33は短負行パルスを発生し、トランジスタQP
（１）のゲートをストローブ（storobe）し、QP（１）
を瞬時にターンオンする。インバータ33にはバイアスが
かけられ、バッファ32が３状態のときに、インバータ33
はトランジスタQP（１）のゲートにおいてプルアップ
し、QP（１）をオフに保持する。
第2B図は、第１図のエッジ発生器Ａ（１）とトランジ
スタQN（１）の詳細図である。エッジ発生器Ａ（２）−
Ａ（Ｎ）はエッジ発生器Ａ（１）と同じものである。エ
ッジ発生器Ａ（１）には、一連のインバータ34と、ナン
ドNANDゲート35と、３状態バッファ36と、増幅器37があ
る。タイミングTIMING信号Ｔ（１）は、ナンドNANDゲー
ト35の１つの入力に直接供給され、ナンドNANDゲート35
の別の入力にもインバータ34を介して間接的に供給され
る。ナンドNANDゲート35はＴ（１）の各サイクル中に短
負行出力パルスを発生し、瞬時に３状態バッファ36を動
作可能にする。バッファ36はリセットイネイブル信号RE
（１）を増幅器37へ送る。もしバッファ32が動作可能の
ときにSE（１）がハイであれば、増幅器37は短正行パル
スを発生し、トランジスタQN1のゲートをストローブ
し、QN（１）を瞬時にターンオンする。増幅器37にはバ
イアスがかけられ、バッファ36が３状態になれば、増幅
器37はトランジスタQN（１）のゲートにおいてプルダウ
ンし、QN（１）をオフに保持する。
スタQN（１）の詳細図である。エッジ発生器Ａ（２）−
Ａ（Ｎ）はエッジ発生器Ａ（１）と同じものである。エ
ッジ発生器Ａ（１）には、一連のインバータ34と、ナン
ドNANDゲート35と、３状態バッファ36と、増幅器37があ
る。タイミングTIMING信号Ｔ（１）は、ナンドNANDゲー
ト35の１つの入力に直接供給され、ナンドNANDゲート35
の別の入力にもインバータ34を介して間接的に供給され
る。ナンドNANDゲート35はＴ（１）の各サイクル中に短
負行出力パルスを発生し、瞬時に３状態バッファ36を動
作可能にする。バッファ36はリセットイネイブル信号RE
（１）を増幅器37へ送る。もしバッファ32が動作可能の
ときにSE（１）がハイであれば、増幅器37は短正行パル
スを発生し、トランジスタQN1のゲートをストローブ
し、QN（１）を瞬時にターンオンする。増幅器37にはバ
イアスがかけられ、バッファ36が３状態になれば、増幅
器37はトランジスタQN（１）のゲートにおいてプルダウ
ンし、QN（１）をオフに保持する。
DATA_OUTシーケンスを適切に選ぶことにより、使用者
は、多種類のタイミング信号TIMINGパターンの中の任意
のパターンを発生するようにタイミング信号発生器21を
プログラミングすることができる。第３図は、単純な実
施例としての第１図のタイミング信号発生器10の動作を
示すタイミング図である（Ｎ＝３）。本例においては所
望出力タイミング信号TIMINGはクロック信号CLOCKの周
期の5/3の周期を有する。第１のクロック信号CLOCKの周
期P1中にビットSE（２）のみがアサートされる。SE
（２）がハイであれば、セット回路19（２）が、基準信
号Ｔ（２）パルスのリーディング・エッジに応じてタイ
ミング信号TIMINGをハイに駆動する。第２のクロック信
号CLOCKの周期P2中に制御ビットRE（１）がアサートさ
れ、リセット回路20（１）が、基準信号Ｔ（１）パルス
のリーディング・エッジに応じてタイミング信号TIMING
をローに駆動する。クロック信号CLOCKの周期P3中に制
御ビットSE（１）並びにRE（３）が共にアサートされ
る。セット回路19（１）が最初にＴ（１）信号パルスに
応じてタイミング信号TIMINGをハイに駆動し、続いてリ
セット回路20（３）がＴ（３）信号パルスに応じてタイ
ミング信号TIMINGを再びローに駆動する。クロック信号
CLOCKの周期P4中にイネイブル信号SE（３）がアサート
され、セット回路19（３）が基準信号Ｔ（３）パルスに
応じてタイミング信号TIMINGをハイに駆動する。クロッ
ク信号CLOCKの周期P5中にイネイブル信号RE（２）がア
サートされ、リセット回路20（２）が基準信号Ｔ（２）
パルスに応じてタイミング信号TIMINGをローに駆動す
る。周期P6からは、周期P1−P5において出現した制御信
号パターンが繰り返される。このように、発生器10が第
２図の出力タイミング信号TIMINGパターンを発生するた
めには、論理回路21はクロック信号CLOCKの５サイクル
毎に繰り返されるDATA_OUTシーケンスを発生するように
プログラミングされなければならないことが分かる。
は、多種類のタイミング信号TIMINGパターンの中の任意
のパターンを発生するようにタイミング信号発生器21を
プログラミングすることができる。第３図は、単純な実
施例としての第１図のタイミング信号発生器10の動作を
示すタイミング図である（Ｎ＝３）。本例においては所
望出力タイミング信号TIMINGはクロック信号CLOCKの周
期の5/3の周期を有する。第１のクロック信号CLOCKの周
期P1中にビットSE（２）のみがアサートされる。SE
（２）がハイであれば、セット回路19（２）が、基準信
号Ｔ（２）パルスのリーディング・エッジに応じてタイ
ミング信号TIMINGをハイに駆動する。第２のクロック信
号CLOCKの周期P2中に制御ビットRE（１）がアサートさ
れ、リセット回路20（１）が、基準信号Ｔ（１）パルス
のリーディング・エッジに応じてタイミング信号TIMING
をローに駆動する。クロック信号CLOCKの周期P3中に制
御ビットSE（１）並びにRE（３）が共にアサートされ
る。セット回路19（１）が最初にＴ（１）信号パルスに
応じてタイミング信号TIMINGをハイに駆動し、続いてリ
セット回路20（３）がＴ（３）信号パルスに応じてタイ
ミング信号TIMINGを再びローに駆動する。クロック信号
CLOCKの周期P4中にイネイブル信号SE（３）がアサート
され、セット回路19（３）が基準信号Ｔ（３）パルスに
応じてタイミング信号TIMINGをハイに駆動する。クロッ
ク信号CLOCKの周期P5中にイネイブル信号RE（２）がア
サートされ、リセット回路20（２）が基準信号Ｔ（２）
パルスに応じてタイミング信号TIMINGをローに駆動す
る。周期P6からは、周期P1−P5において出現した制御信
号パターンが繰り返される。このように、発生器10が第
２図の出力タイミング信号TIMINGパターンを発生するた
めには、論理回路21はクロック信号CLOCKの５サイクル
毎に繰り返されるDATA_OUTシーケンスを発生するように
プログラミングされなければならないことが分かる。
第４図は、各サイクル毎に２つの短パルスと１つの長
パルスを供給するクロック信号CLOCKの周期の10/3の周
期を有する、より複雑なタイミング信号TIMINGを発生す
るようにプログラミングされた状態の第１図のタイミン
グ信号発生器10の動作を示すタイミング図である。発生
器回路10がこのパターンを有するタイミング信号TIMING
出力を発生するためには、クロック信号CLOCKの10サイ
クル毎に繰り返されるDATA_OUTシーケンスを発生するよ
うに論理回路21をプログラミングしなければならない。
便宜上、クロック信号CLOCKの最初の６つのサイクルの
データ・アウト・シーケンス・ビットSE（１）−SE
（３）およびRE（１）−RE（３）のみを第４図に示す。
パルスを供給するクロック信号CLOCKの周期の10/3の周
期を有する、より複雑なタイミング信号TIMINGを発生す
るようにプログラミングされた状態の第１図のタイミン
グ信号発生器10の動作を示すタイミング図である。発生
器回路10がこのパターンを有するタイミング信号TIMING
出力を発生するためには、クロック信号CLOCKの10サイ
クル毎に繰り返されるDATA_OUTシーケンスを発生するよ
うに論理回路21をプログラミングしなければならない。
便宜上、クロック信号CLOCKの最初の６つのサイクルの
データ・アウト・シーケンス・ビットSE（１）−SE
（３）およびRE（１）−RE（３）のみを第４図に示す。
第１図を参照すると、リング発振器14は、直列接続さ
れて１つのリングを形成しているＮ個一組の同一インバ
ータ28（１）−28（Ｎ）で構成されている。PLLコント
ローラ16が電力信号VPLをインバータ28に供給し、その
切り換え速度を制御する。ソース12のクロック信号CLOC
K出力と発振器14のＴ（１）基準信号出力は入力としてP
LLコントローラ16に供給される。コントローラ16はＴ
（１）がクロック信号CLOCKよりも遅れればVPLを大きく
し、Ｔ（１）がクロック信号CLOCKよりも先に進めばVPL
を小さくし、それによってＴ（１）をクロック信号CLOC
Kと同期を取る。インバータ28が同一であり、また基準
信号Ｔ（１）がクロック信号CLOCKにフェーズ・ロック
されているゆえに、インバータ28の出力において出現す
る基準信号Ｔ（１）−Ｔ（Ｎ）のパルスはクロック信号
CLOCKの各周期全体にわたって均等に時間的に分散す
る。PLLコントローラ16として使用するのに適している
フェーズ・ロック・ループ・コントローラはいわゆる当
業者にとっては周知である。
れて１つのリングを形成しているＮ個一組の同一インバ
ータ28（１）−28（Ｎ）で構成されている。PLLコント
ローラ16が電力信号VPLをインバータ28に供給し、その
切り換え速度を制御する。ソース12のクロック信号CLOC
K出力と発振器14のＴ（１）基準信号出力は入力としてP
LLコントローラ16に供給される。コントローラ16はＴ
（１）がクロック信号CLOCKよりも遅れればVPLを大きく
し、Ｔ（１）がクロック信号CLOCKよりも先に進めばVPL
を小さくし、それによってＴ（１）をクロック信号CLOC
Kと同期を取る。インバータ28が同一であり、また基準
信号Ｔ（１）がクロック信号CLOCKにフェーズ・ロック
されているゆえに、インバータ28の出力において出現す
る基準信号Ｔ（１）−Ｔ（Ｎ）のパルスはクロック信号
CLOCKの各周期全体にわたって均等に時間的に分散す
る。PLLコントローラ16として使用するのに適している
フェーズ・ロック・ループ・コントローラはいわゆる当
業者にとっては周知である。
再び第１図を参照して、好適実施例においては、プロ
グラマブル論理回路21はカウンター22とメモリ24とから
なる。カウンター22は、DATA_OUTワード・シーケンスの
長さを指示する入力データ値LIMITを受けて格納する内
部レジスターを有する。カウンター22は、クロック信号
CLOCKのパルスをカウントし、カウントしたパルスの数
を表す２進データADDR_OUTを発生する。ADDR_OUTがLIMI
T値に達すれば、カウンター22はその出力カウントをゼ
ロにリセットする。論理回路21は2Nビットのアドレス可
能なランダム・アクセス・メモリ24を有する。入力読み
取り／書き込み制御信号は、メモリ24が読み取りアクセ
スされているか書き込みアクセスされているかを指示す
る。DATA_OUTシーケンスは、ＭがLIMIT値である最初の
Ｍ個のアドレスにおいて制御ワードをメモリ24に書き込
むことによって決定される。使用者は、一組のデータ入
力ラインDATA_INに制御ワードを定置し、一組のデータ
・アドレス・ラインADDR_INにアドレスを定置し、R/W信
号をアサートすることにより１つの制御ワードをメモリ
24内の１つのアドレスに書き込むことができる。R/W信
号がアサートされなければ、メモリ24は読み取りモード
になり、カウンター22のADDR_OUT出力によってアドレス
される。クロック信号CLOCKの各パルスにおいて、カウ
ンター22はADDR_OUTをインクリメントし、メモリ24の現
行アドレスをインクリメントする。読み取りモードにお
いては、メモリ24は、新アドレスに格納されている2Nビ
ットの並列DATA_OUTワードを読み出すことによって応答
する。
グラマブル論理回路21はカウンター22とメモリ24とから
なる。カウンター22は、DATA_OUTワード・シーケンスの
長さを指示する入力データ値LIMITを受けて格納する内
部レジスターを有する。カウンター22は、クロック信号
CLOCKのパルスをカウントし、カウントしたパルスの数
を表す２進データADDR_OUTを発生する。ADDR_OUTがLIMI
T値に達すれば、カウンター22はその出力カウントをゼ
ロにリセットする。論理回路21は2Nビットのアドレス可
能なランダム・アクセス・メモリ24を有する。入力読み
取り／書き込み制御信号は、メモリ24が読み取りアクセ
スされているか書き込みアクセスされているかを指示す
る。DATA_OUTシーケンスは、ＭがLIMIT値である最初の
Ｍ個のアドレスにおいて制御ワードをメモリ24に書き込
むことによって決定される。使用者は、一組のデータ入
力ラインDATA_INに制御ワードを定置し、一組のデータ
・アドレス・ラインADDR_INにアドレスを定置し、R/W信
号をアサートすることにより１つの制御ワードをメモリ
24内の１つのアドレスに書き込むことができる。R/W信
号がアサートされなければ、メモリ24は読み取りモード
になり、カウンター22のADDR_OUT出力によってアドレス
される。クロック信号CLOCKの各パルスにおいて、カウ
ンター22はADDR_OUTをインクリメントし、メモリ24の現
行アドレスをインクリメントする。読み取りモードにお
いては、メモリ24は、新アドレスに格納されている2Nビ
ットの並列DATA_OUTワードを読み出すことによって応答
する。
第５図は、本発明の別の実施例としてのタイミング信
号発生器38のブロック図である。第１図の発生器10は周
期的なタイミング信号TIMING出力を発生するのに対し
て、第５図の発生器38は、外部発生“NEXT"信号の各パ
ルスに続く正確な時点において単一のタイミング信号TI
MING出力パルスを発生する。発生器38は、クロック信号
ソース12'、リング発振器14'、フェーズ・ロック・ルー
プ（PLL）コントローラ16'、Ｎ個のセット回路19
（１）’−19（Ｎ）’、Ｎ個のリセット回路20（１）’
−20（Ｎ）’、双安定ラッチ回路23'並びにラッチ40を
有する。
号発生器38のブロック図である。第１図の発生器10は周
期的なタイミング信号TIMING出力を発生するのに対し
て、第５図の発生器38は、外部発生“NEXT"信号の各パ
ルスに続く正確な時点において単一のタイミング信号TI
MING出力パルスを発生する。発生器38は、クロック信号
ソース12'、リング発振器14'、フェーズ・ロック・ルー
プ（PLL）コントローラ16'、Ｎ個のセット回路19
（１）’−19（Ｎ）’、Ｎ個のリセット回路20（１）’
−20（Ｎ）’、双安定ラッチ回路23'並びにラッチ40を
有する。
デバイス12'、14'、16'、23'は第１図のタイミング信
号発生器のデバイス12、14、16、23と同じものである。
第５図のラッチ40は、第１図のプログラマブル論理回路
21の代用であるが、類似の機能を有しており、2Nビット
のDATA_OUTワードをセット回路19'並びにリセット回路2
0'に供給する。ただし、ラッチ40は、外部コントローラ
が供給するネクスト信号NEXTの各パルスに応じて2Nビッ
トの入力DATA_INワードを外部コントローラからDATA_OU
Tバスへラッチするだけである。
号発生器のデバイス12、14、16、23と同じものである。
第５図のラッチ40は、第１図のプログラマブル論理回路
21の代用であるが、類似の機能を有しており、2Nビット
のDATA_OUTワードをセット回路19'並びにリセット回路2
0'に供給する。ただし、ラッチ40は、外部コントローラ
が供給するネクスト信号NEXTの各パルスに応じて2Nビッ
トの入力DATA_INワードを外部コントローラからDATA_OU
Tバスへラッチするだけである。
各セット回路19（Ｊ）’は、エッジ発生器Ｎ（Ｊ）’
とpmosトランジスタQP（Ｊ）’とを有する。各セット回
路19（Ｊ）’のエッジ発生器Ｎ（Ｊ）’は３つの入力、
すなわちDATA_OUTワードのSE（Ｊ）ビット、Ｔ（Ｊ）基
準信号並びにフリップ・フロップ42のＱ出力によって供
給されるセットイネイブルSET_ENABLEビットを有してい
る。この３つの入力がすべてハイになれば、エッジ発生
器Ｎ（Ｊ）がpmosトランジスタQP（Ｊ）のゲートをプル
ダウンし、出力ノード26'をVDDに接続し、それによって
出力タイミング信号TIMINGを高論理レベル状態に駆動す
る。
とpmosトランジスタQP（Ｊ）’とを有する。各セット回
路19（Ｊ）’のエッジ発生器Ｎ（Ｊ）’は３つの入力、
すなわちDATA_OUTワードのSE（Ｊ）ビット、Ｔ（Ｊ）基
準信号並びにフリップ・フロップ42のＱ出力によって供
給されるセットイネイブルSET_ENABLEビットを有してい
る。この３つの入力がすべてハイになれば、エッジ発生
器Ｎ（Ｊ）がpmosトランジスタQP（Ｊ）のゲートをプル
ダウンし、出力ノード26'をVDDに接続し、それによって
出力タイミング信号TIMINGを高論理レベル状態に駆動す
る。
各リセット回路20（Ｊ）’は、エッジ発生器Ａ
（Ｊ）’とpmosトランジスタQN（Ｊ）’とを有する。各
リセット回路20（Ｊ）’のエッジ発生器Ａ（Ｊ）’も３
つの入力、すなわち、DATA_OUTワードのRE（Ｊ）ビッ
ト、Ｔ（Ｊ）基準信号並びにフリップ・フロップ44のＱ
出力によって供給されるリセットイネイブルRESET_ENAB
LEビットを有している。この３つの入力がすべてハイに
なれば、エッジ発生器Ａ（Ｊ）がpmosトランジスタQN
（Ｊ）のゲートをプルアップし、出力ノード26'をVSSに
接続し、それによって出力タイミング信号TIMINGを低論
理レベル状態に駆動する。
（Ｊ）’とpmosトランジスタQN（Ｊ）’とを有する。各
リセット回路20（Ｊ）’のエッジ発生器Ａ（Ｊ）’も３
つの入力、すなわち、DATA_OUTワードのRE（Ｊ）ビッ
ト、Ｔ（Ｊ）基準信号並びにフリップ・フロップ44のＱ
出力によって供給されるリセットイネイブルRESET_ENAB
LEビットを有している。この３つの入力がすべてハイに
なれば、エッジ発生器Ａ（Ｊ）がpmosトランジスタQN
（Ｊ）のゲートをプルアップし、出力ノード26'をVSSに
接続し、それによって出力タイミング信号TIMINGを低論
理レベル状態に駆動する。
インバータI1'、I2'で構成されている双安定ラッチ2
3'は、ノード26'が直前にVDDに接続されたか、あるい
は、VSSに接続されたかに応じてタイミング信号TIMING
をその現行ハイ論理レベルまたは低論理レベルにラッチ
する。ノード26'を駆動するインバータI2'の出力は、ま
た、フリップ・フロップ42のリセット入力を駆動する。
インバータI1'の出力は、フリップ・フロップ44のリセ
ット入力を駆動する。ネクスト信号NEXTはフリップ・フ
ロップ42、44のセット入力を駆動する。
3'は、ノード26'が直前にVDDに接続されたか、あるい
は、VSSに接続されたかに応じてタイミング信号TIMING
をその現行ハイ論理レベルまたは低論理レベルにラッチ
する。ノード26'を駆動するインバータI2'の出力は、ま
た、フリップ・フロップ42のリセット入力を駆動する。
インバータI1'の出力は、フリップ・フロップ44のリセ
ット入力を駆動する。ネクスト信号NEXTはフリップ・フ
ロップ42、44のセット入力を駆動する。
ネクスト信号NEXTは、ラッチ40に対して入力DATA_IN
ワードをDATA_OUTバスにラッチすることを指示し、ま
た、フリップ・フロップ42、44をセットし、セットイネ
イブル信号SET_ENABLE並びにリセットイネイブル信号RE
SET_ENABLEをハイに駆動する。もしセットイネイブルSE
T_ENABLEがハイであるときにDATA_INワードのセット・
ビットSE（Ｊ）がハイであれば、基準信号Ｔ（Ｊ）の次
のパルスのリーディング・エッジにおいてエッジ発生器
Ｎ（Ｊ）’がトランジスタQP（Ｊ）’をターンオンし、
それによってノード26'をVDDに接続し、タイミング信号
TIMINGをハイに駆動する。タイミング信号TIMINGがハイ
になればフリップ・フロップ42がリセットし、セットイ
ネイブルSET_ENABLEをローに駆動する。その後は、ネク
スト信号NEXTの次のパルスまでの間は、すべてのエッジ
発生器Ｎ（１）’−Ｎ（Ｎ）’が基準信号Ｔ（１）−Ｔ
（Ｎ）に応答することが阻止される。
ワードをDATA_OUTバスにラッチすることを指示し、ま
た、フリップ・フロップ42、44をセットし、セットイネ
イブル信号SET_ENABLE並びにリセットイネイブル信号RE
SET_ENABLEをハイに駆動する。もしセットイネイブルSE
T_ENABLEがハイであるときにDATA_INワードのセット・
ビットSE（Ｊ）がハイであれば、基準信号Ｔ（Ｊ）の次
のパルスのリーディング・エッジにおいてエッジ発生器
Ｎ（Ｊ）’がトランジスタQP（Ｊ）’をターンオンし、
それによってノード26'をVDDに接続し、タイミング信号
TIMINGをハイに駆動する。タイミング信号TIMINGがハイ
になればフリップ・フロップ42がリセットし、セットイ
ネイブルSET_ENABLEをローに駆動する。その後は、ネク
スト信号NEXTの次のパルスまでの間は、すべてのエッジ
発生器Ｎ（１）’−Ｎ（Ｎ）’が基準信号Ｔ（１）−Ｔ
（Ｎ）に応答することが阻止される。
同様に、もしリセットイネイブルRESET_ENABLEがハイ
であるときにDATA_INワードのリセット・ビットRE
（Ｊ）がハイであれば、基準信号Ｔ（Ｊ）の次のパルス
のリーディング・エッジにおいてエッジ発生器Ａ
（Ｊ）’がトランジスタQN（Ｊ）’をターンオンし、そ
れによってノード26'をVSSに接続し、タイミング信号TI
MINGをローに駆動する。タイミング信号TIMINGは、ロー
になれば、インバータI1'の出力をハイに駆動し、フリ
ップ・フロップ44をリセットし、リセットイネイブルRE
SET_ENABLEをローに駆動する。その後はネクスト信号NE
XTの次のパルスまでの間は、すべてのエッジ発生器Ａ
（１）’−（Ｎ）’が基準信号Ｔ（１）−Ｔ（Ｎ）に応
答することが阻止される。
であるときにDATA_INワードのリセット・ビットRE
（Ｊ）がハイであれば、基準信号Ｔ（Ｊ）の次のパルス
のリーディング・エッジにおいてエッジ発生器Ａ
（Ｊ）’がトランジスタQN（Ｊ）’をターンオンし、そ
れによってノード26'をVSSに接続し、タイミング信号TI
MINGをローに駆動する。タイミング信号TIMINGは、ロー
になれば、インバータI1'の出力をハイに駆動し、フリ
ップ・フロップ44をリセットし、リセットイネイブルRE
SET_ENABLEをローに駆動する。その後はネクスト信号NE
XTの次のパルスまでの間は、すべてのエッジ発生器Ａ
（１）’−（Ｎ）’が基準信号Ｔ（１）−Ｔ（Ｎ）に応
答することが阻止される。
このように、ネクスト信号NEXTの各パルスの後でタイ
ミング信号発生器38はタイミング信号TIMINGを一回パル
スすることができる。タイミング信号TIMINGパルスのリ
ーディング・エッジとトレーリング・エッジのタイミン
グは、ラッチ40がネクスト信号NEXTパルスを受けた時点
においてラッチ40に入力されたDATA_INワードによって
決定される。
ミング信号発生器38はタイミング信号TIMINGを一回パル
スすることができる。タイミング信号TIMINGパルスのリ
ーディング・エッジとトレーリング・エッジのタイミン
グは、ラッチ40がネクスト信号NEXTパルスを受けた時点
においてラッチ40に入力されたDATA_INワードによって
決定される。
第6A図は、第５図のエッジ発生器Ｎ（１）’とトラン
ジスタQP（１）’の詳細図である。エッジ発生器Ｎ
（２）’−Ｎ（Ｎ）’はエッジ発生器Ｎ（１）’と同じ
ものである。エッジ発生器Ｎ（１）は、一連のインバー
タ50と、ナンドNANDゲート51と、アンドANDゲート54
と、３状態バッファ52と、インバータ53とを有する。タ
イミング信号Ｔ（１）は、ナンドNANDゲート51の１つの
入力に直接供給され、ナンドNANDゲート51の別の入力に
インバータ50を介して間接的に供給される。Ｔ（１）の
ほぼ1/2サイクルだけ遅らせてＴ（１）をナンドNANDゲ
ート51の第２の入力に到達させるために十分な数のイン
バータ50が設けられており、ナンドNANDゲート51の２つ
の入力は同時に正に瞬時にハイになる。
ジスタQP（１）’の詳細図である。エッジ発生器Ｎ
（２）’−Ｎ（Ｎ）’はエッジ発生器Ｎ（１）’と同じ
ものである。エッジ発生器Ｎ（１）は、一連のインバー
タ50と、ナンドNANDゲート51と、アンドANDゲート54
と、３状態バッファ52と、インバータ53とを有する。タ
イミング信号Ｔ（１）は、ナンドNANDゲート51の１つの
入力に直接供給され、ナンドNANDゲート51の別の入力に
インバータ50を介して間接的に供給される。Ｔ（１）の
ほぼ1/2サイクルだけ遅らせてＴ（１）をナンドNANDゲ
ート51の第２の入力に到達させるために十分な数のイン
バータ50が設けられており、ナンドNANDゲート51の２つ
の入力は同時に正に瞬時にハイになる。
かくして、ナンドNANDゲート51はＴ（１）の各サイク
ル中に短負行出力パルスを発生し、瞬時に３状態バッフ
ァ52を動作可能にする。バッファ52はアンドANDゲート5
4の出力をインバータ33に接続する。SE（１）信号とセ
ットイネイブル信号SET_ENABLEはアンドANDゲート54の
入力を駆動する。バッファ54が動作可能であるときにSE
（１）信号とセットイネイブル信号SET_ENABLEがハイで
あれば、インバータ53は短負行パルスを発生し、トラン
ジスタQP（１）’のゲートをストローブし、QP（１）’
を瞬時にターンオンする。インバータ53にはバイアスが
かけられ、バッファ52が３状態になれば、インバータ53
はトランジスタQP（１）’のゲートにおいてプルアップ
し、QP（１）’をオフに保持する。
ル中に短負行出力パルスを発生し、瞬時に３状態バッフ
ァ52を動作可能にする。バッファ52はアンドANDゲート5
4の出力をインバータ33に接続する。SE（１）信号とセ
ットイネイブル信号SET_ENABLEはアンドANDゲート54の
入力を駆動する。バッファ54が動作可能であるときにSE
（１）信号とセットイネイブル信号SET_ENABLEがハイで
あれば、インバータ53は短負行パルスを発生し、トラン
ジスタQP（１）’のゲートをストローブし、QP（１）’
を瞬時にターンオンする。インバータ53にはバイアスが
かけられ、バッファ52が３状態になれば、インバータ53
はトランジスタQP（１）’のゲートにおいてプルアップ
し、QP（１）’をオフに保持する。
第6B図は、第５図のエッジ発生器Ａ（１）’とトラン
ジスタQN（１）’の詳細図である。エッジ発生器Ａ
（２）’−Ａ（Ｎ）’はエッジ発生器Ａ（１）’と同じ
ものである。エッジ発生器Ａ（１）’は、一連のインバ
ータ64と、ナンドNANDゲート65と、３状態バッファ66
と、増幅器67と、ナンドNANDゲート68とからなる。タイ
ミング信号Ｔ（１）は、ナンドNANDゲート65の１つの入
力に直接供給され、ナンドNANDゲート65の別の入力には
インバータ64を介して間接的に供給される。ナンドNAND
ゲート65はＴ（１）の各サイクル中に短負行出力パルス
を発生し、３状態バッファ66を瞬時に動作可能にする。
バッファ66はナンドNANDゲート68の出力を増幅器67に接
続する。ナンドNANDゲート68はRE（１）信号とリセット
イネイブル信号RESET_ENABLEを受信する。もしバッファ
66が動作可能であるときにRE（１）信号とリセットイネ
イブル信号RESET_ENABLEが共にハイであれば、増幅器67
は短正行パルスを発生し、トランジスタQN（１）’のゲ
ートをストローブし、QN（１）’を瞬時にターンオンす
る。増幅器67にはバイアスがかけられ、バッファ66が３
状態になれば、増幅器67はトランジスタQN（１）’のゲ
ートにおいてプルダウンし、QN（１）’をオフに保持す
る。
ジスタQN（１）’の詳細図である。エッジ発生器Ａ
（２）’−Ａ（Ｎ）’はエッジ発生器Ａ（１）’と同じ
ものである。エッジ発生器Ａ（１）’は、一連のインバ
ータ64と、ナンドNANDゲート65と、３状態バッファ66
と、増幅器67と、ナンドNANDゲート68とからなる。タイ
ミング信号Ｔ（１）は、ナンドNANDゲート65の１つの入
力に直接供給され、ナンドNANDゲート65の別の入力には
インバータ64を介して間接的に供給される。ナンドNAND
ゲート65はＴ（１）の各サイクル中に短負行出力パルス
を発生し、３状態バッファ66を瞬時に動作可能にする。
バッファ66はナンドNANDゲート68の出力を増幅器67に接
続する。ナンドNANDゲート68はRE（１）信号とリセット
イネイブル信号RESET_ENABLEを受信する。もしバッファ
66が動作可能であるときにRE（１）信号とリセットイネ
イブル信号RESET_ENABLEが共にハイであれば、増幅器67
は短正行パルスを発生し、トランジスタQN（１）’のゲ
ートをストローブし、QN（１）’を瞬時にターンオンす
る。増幅器67にはバイアスがかけられ、バッファ66が３
状態になれば、増幅器67はトランジスタQN（１）’のゲ
ートにおいてプルダウンし、QN（１）’をオフに保持す
る。
第７図は単純な実施例としての第５図のタイミング信
号発生器の動作を示すタイミング図であり、ここではＮ
＝３であり、使用者がDATA_INをセットしており、SE
（２）とRE（３）のみがアサートされる。第５図および
第７図を参照して、周期P1中にラッチ40に入力されるネ
クスト信号NEXTを外部コントローラがパルシングすれ
ば、ラッチ40が入力DATA_INワードを、ビットSE（２）
並びにRE（３）がハイになっているDATA_OUTワードとし
て供給する。周期P2中に生じる次の基準信号Ｔ（２）パ
ルスにおいて、タイミング信号TIMINGはハイに駆動され
る。その後、次の基準信号パルスＴ（３）において、タ
イミング信号TIMINGはローに駆動される。その後、周期
P4中に外部コントロールはDATA_INを変更しており、し
たがって、ビットSE（３）のみがハイであり、外部コン
トローラはネクスト信号NEXTを再びパルシングする。続
いてタイミング信号TIMINGがＴ（３）パルスに応じてハ
イに駆動される。さらにその後、周期P6中に、外部コン
トローラは、ビットRE（１）のみがハイである新DATA_I
N値を、ラッチ40に供給した後ネクスト信号NEXTを再び
パルシングする。その後、次のＴ（１）パルスにおい
て、タイミング信号TIMINGはローに駆動される。すなわ
ち第５図のタイミング信号発生器38は、非周期的なタイ
ミング信号TIMINGパルスを発生し、そこで外部コントロ
ーラが、適切なDATA_INワードをラッチ40に供給し、ネ
クスト信号NEXTのパルスのタイミングを適切に設定する
ことによってパルスのタイミングと幅を制御する。
号発生器の動作を示すタイミング図であり、ここではＮ
＝３であり、使用者がDATA_INをセットしており、SE
（２）とRE（３）のみがアサートされる。第５図および
第７図を参照して、周期P1中にラッチ40に入力されるネ
クスト信号NEXTを外部コントローラがパルシングすれ
ば、ラッチ40が入力DATA_INワードを、ビットSE（２）
並びにRE（３）がハイになっているDATA_OUTワードとし
て供給する。周期P2中に生じる次の基準信号Ｔ（２）パ
ルスにおいて、タイミング信号TIMINGはハイに駆動され
る。その後、次の基準信号パルスＴ（３）において、タ
イミング信号TIMINGはローに駆動される。その後、周期
P4中に外部コントロールはDATA_INを変更しており、し
たがって、ビットSE（３）のみがハイであり、外部コン
トローラはネクスト信号NEXTを再びパルシングする。続
いてタイミング信号TIMINGがＴ（３）パルスに応じてハ
イに駆動される。さらにその後、周期P6中に、外部コン
トローラは、ビットRE（１）のみがハイである新DATA_I
N値を、ラッチ40に供給した後ネクスト信号NEXTを再び
パルシングする。その後、次のＴ（１）パルスにおい
て、タイミング信号TIMINGはローに駆動される。すなわ
ち第５図のタイミング信号発生器38は、非周期的なタイ
ミング信号TIMINGパルスを発生し、そこで外部コントロ
ーラが、適切なDATA_INワードをラッチ40に供給し、ネ
クスト信号NEXTのパルスのタイミングを適切に設定する
ことによってパルスのタイミングと幅を制御する。
以上、基準クロック信号を基準にしてタイミングが設
定されたパルスを有する使用者設定の周期的／非周期的
なタイミング信号TIMINGを発生するタイミング信号発生
器の好適実施例並びに代替実施例を添付図を参照しつつ
詳述した。いずれの実施例においても、使用者は、基準
クロックの周期よりも微細な分解能でもって信号パルス
のタイミングを制御する。
定されたパルスを有する使用者設定の周期的／非周期的
なタイミング信号TIMINGを発生するタイミング信号発生
器の好適実施例並びに代替実施例を添付図を参照しつつ
詳述した。いずれの実施例においても、使用者は、基準
クロックの周期よりも微細な分解能でもって信号パルス
のタイミングを制御する。
前記明細書は、本発明の好適実施例と代替実施例を記
載したものであるが、いわゆる当業者は、本発明から外
れることなくその広範な面において前記好適実施例に対
して多くの修正を加えることができる。したがって、本
明細書に添付した特許請求の範囲は、本発明の真の範囲
と精神に含まれるようなすべての応用形実施例を包含す
ることを意図するものである。
載したものであるが、いわゆる当業者は、本発明から外
れることなくその広範な面において前記好適実施例に対
して多くの修正を加えることができる。したがって、本
明細書に添付した特許請求の範囲は、本発明の真の範囲
と精神に含まれるようなすべての応用形実施例を包含す
ることを意図するものである。
───────────────────────────────────────────────────── フロントページの続き 審査官 石田 信行 (56)参考文献 特開 昭58−114216（ＪＰ，Ａ) 特開 昭62−274813（ＪＰ，Ａ) 特開 昭64−66723（ＪＰ，Ａ) 実開 昭60−144131（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/06 H03K 5/00 H03K 5/135
Claims (20)
- 【請求項１】クロック信号を発生する手段と、 前記クロック信号を受信し、位相的に分散し周波数が前
記クロック信号にロックされているＮ（＞１）個の周期
的な基準信号を発生する手段と、 高論理レベル電圧の第１のソースと、 低論理レベル電圧の第２のソースと、 一組のＮ個のセット信号と一組のＮ個のリセット信号を
発生する手段と、 それぞれが前記Ｎ個のセット信号の中の１つの個別信号
を受信し、それぞれが前記Ｎ個の基準信号の中の１つの
個別信号を受信し、それぞれが、受信したセット信号が
アサートされたときに、受信した基準信号のパルスのエ
ッジに応じて前記出力ノードを前記第１のソースに接続
し、その後の第１の所定周期であって、受信した基準信
号のパルスの周期に依存しないで設定される周期内にお
いて前記第１のソースと出力ノードの接続を遮断する一
組のＮ個のセット回路と、 それぞれが前記Ｎ個のリセット信号の中の１つの個別信
号を受信し、それぞれが前記Ｎ個の基準信号の中の１つ
の個別信号を受信し、それぞれが、受信したリセット信
号がアサートされたときに、受信した基準信号のパルス
のエッジに応じて前記出力ノードを前記第２のソースに
接続し、その後の第２の所定周期であって、受信した基
準信号のパルスの周期に依存しないで設定される周期内
において前記第２のソースと出力ノードの接続を遮断す
る一組のＮ個のリセット回路とを有する、前記出力ノー
ドにおいてタイミング信号を発生する装置。 - 【請求項２】出力ノードに接続されていて、前記出力ノ
ードが前記第１のソース又は第２のソースのいずれかに
接続されたときに前記出力ノードの論理レベル電圧を感
知し、出力ノードが前記第１のソースにも前記第２のソ
ースにも接続されなくなるときに、感知した論理レベル
電圧に前記出力ノードを維持する双安定回路手段を更に
備えたことを特徴とする請求の範囲第１項に記載の装
置。 - 【請求項３】前記セット回路の中の少なくとも一つが、 前記セット信号の中の１つと前記基準信号の中の１つと
を受信し、前記１つのセット信号がアサートされれば前
記１つの基準信号のパルスのエッジに応じて第１の出力
信号パルスを発生する第１のエッジ発生器手段と、 前記第１の出力信号パルスを受信し、前記第１の出力信
号パルスを受信したときに前記第１のソースと前記出力
ノードとの間に信号路を設ける第１のトランジスタとを
有することを特徴とする請求の範囲第１項に記載の装
置。 - 【請求項４】前記リセット回路の中の少なくとも一つ
が、 前記リセット信号の中の１つと前記基準信号の中の１つ
とを受信し、前記１つのリセット信号がアサートされれ
ば前記１つの基準信号のパルスのエッジに応じて第２の
出力信号パルスを発生する第２のエッジ発生器手段と、 前記第２の出力信号パルスを受信し、前記第２の出力信
号パルスを受信したときに前記第２のソースと前記出力
ノードとの間に信号路を設ける第２のトランジスタとを
有することを特徴とする請求の範囲第３項に記載の装
置。 - 【請求項５】前記一組のＮ個のセット信号と前記一組の
Ｎ個のリセット信号を発生する手段が、 一連の複数のビット・データ・ワードを格納して、格納
したビット・データ・ワードを逐次的に読み出し、前記
セット信号並びに前記リセット信号を発生する手段を備
え、 読み出された各データ・ワードの個別のビットがそれぞ
れ個別の１つの前記セット信号とリセット信号のアサー
ションを制御することを特徴とする請求の範囲第１項に
記載の装置。 - 【請求項６】前記一組のＮ個のセット信号と前記一組の
Ｎ個のリセット信号を発生する手段が、 前記クロック信号のパルスを受け、前記パルスの出力カ
ウントを発生する手段と、 前記出力カウントによってアドレスされて、一連の複数
のビット・データ・ワードを逐次アドレスに格納し、前
記カウントによってアドレスされれば前記前記各データ
・ワードを読み出すメモリ手段とを有し、 読み出された各データ・ワードのビットが前記セット信
号並びに前記リセット信号を形成することを特徴とする
請求の範囲第１項に記載の装置。 - 【請求項７】クロック信号を受信し、位相的に分散して
周波数がクロック信号にロックされているＮ個の周期的
な基準信号を発生する前記手段が、 位相的に分散しており、入力周波数制御信号によって制
御される周波数を有する前記一組の基準信号を発生する
リング発振器と、 前記クロック信号と前記基準信号の中の１つを受信し、
前記基準信号の中の前記１つが前記クロック信号にフェ
ーズ・ロックされるように前記周波数制御信号を調節す
るフェーズ・ロック・ループ・コントローラとを有する
ことを特徴とする請求の範囲第１項に記載の装置。 - 【請求項８】クロック信号を発生する手段と、 前記クロック信号を受信し、位相的に分散して周波数が
前記クロック信号にロックされているＮ（＞１）個の周
期的な基準信号を発生する手段と、 高論理レベル電圧の第１のソースと、 低論理レベル電圧の第２のソースと、 一組のＮ個のセット信号と一組のＮ個のリセット信号を
発生する手段と、 それぞれが前記Ｎ個のセット信号の中の１つの個別信号
を受信し、それぞれが前記Ｎ個の基準信号の中の１つの
個別信号を受信し、それぞれが１つのセット・イネイブ
ル信号を受信し、それぞれが、受信したセット信号がア
サートされたときに受信した基準信号のパルスに応じて
前記出力ノードを前記第１のソースに接続する一組のＮ
個のセット回路と、 それぞれが前記Ｎ個のリセット信号の中の１つの個別信
号を受信し、それぞれが前記Ｎ個の基準信号の中の１つ
の個別信号を受信し、それぞれが１つのリセット・イネ
イブル信号を受信し、それぞれが、受信したリセット信
号がアサートされたときに受信した基準信号のパルスに
応じて前記出力ノードを前記第２のソースに接続する一
組のＮ個のリセット回路と、 前記セット・イネイブル信号と前記リセット・イネイブ
ル信号を発生する手段とを有する、入力信号のパルスの
タイミングに応じて出力ノードでタイミング信号パルス
を発生する装置。 - 【請求項９】出力ノードに接続され、前記出力ノードが
前記第１のソース又は第２のソースのいずれかに接続さ
れたときに前記出力ノードの論理レベルを感知し、出力
ノードが前記第１のソースにも前記第２のソースにも接
続されなくなるときに感知した論理レベルに前記出力ノ
ードを維持する双安定回路手段をさらに備えたことを特
徴とする請求の範囲第８項に記載の装置。 - 【請求項１０】前記セット回路の中の少なくとも１つ
が、 前記セット信号の中の１つと、前記基準信号の中の１つ
と、前記セット・イネイブル信号とを受信し、前記セッ
ト・イネイブル信号と前記１つのセット信号が同時にア
サートされ、前記基準信号と前記セット・イネイブル信
号が同時にアサートされたとき前記１つの基準信号のパ
ルスのエッジに応じて第１の出力信号パルスを発生する
第１のエッジ発生器と、 前記第１の出力信号パルスを受信し、前記第１の出力信
号パルスを受信したときに前記第１のソースと前記出力
ノードとの間に信号路を設ける第１のトランジスタとを
有することを特徴とする請求の範囲第８項に記載の装
置。 - 【請求項１１】前記リセット回路の中の少なくとも１つ
が、 前記リセット信号の中の１つと、前記基準信号の中の１
つと、前記リセット・イネイブル信号とを受信し、前記
リセット・イネイブル信号と前記１つのリセット信号が
同時にアサートされたとき前記１つの基準信号のパルス
のエッジに応じて第２の出力信号パルスを発生する第２
のエッジ発生器と、 前記第２の出力信号パルスを受信し、前記第２の出力信
号パルスを受信したときに前記第２のソースと前記出力
ノードとの間に信号路を設ける第２のトランジスタとを
有することを特徴とする請求の範囲第10項に記載の装
置。 - 【請求項１２】前記一組のＮ個のセット信号と前記一組
のＮ個のリセット信号を発生する手段が、前記入力信号
のパルスに応じて入力データ・ワードを格納し、前記セ
ット信号並びに前記リセット信号を発生する手段を備
え、 格納されたデータ・ワードの個別ビットがそれぞれ個別
の前記セット信号とリセット信号のアサーションを制御
することを特徴とする請求の範囲第８項に記載の装置。 - 【請求項１３】クロック信号を受信し、位相的に分散し
て周波数が前記クロック信号にロックされているＮ個の
周期的な基準信号を発生する前記手段が、 位相的に分散しており、入力周波数制御信号によって制
御される周波数を有する前記一組の基準信号を発生する
リング発振器と、 前記クロック信号と前記基準信号の中の１つを受信し、
前記基準信号の中の前記１つが前記クロック信号にフェ
ーズ・ロックされるように前記周波数制御信号を調節す
るフェーズ・ロック・ループ・コントローラとを有する
ことを特徴とする請求の範囲第８項に記載の装置。 - 【請求項１４】前記セット・イネイブル信号と前記リセ
ット・イネイブル信号を発生する手段が、前記タイミン
グ信号と前記入力信号とに応答し、前記入力信号に応じ
て前記セット・イネイブル信号と前記リセット・イネイ
ブル信号をアサートし、前記出力ノードが前記高論理レ
ベル電圧に接続されたとき前記セット・イネイブル信号
をデアサート（deassert）し、前記出力ノードが前記低
論理レベル電圧に接続されたとき前記リセット・イネイ
ブル信号をデアサートする手段を備えたことを特徴とす
る請求の範囲第８項に記載の装置。 - 【請求項１５】クロック信号を発生する手段と、 位相的に分散し、入力周波数制御信号によって制御され
る周波数を有する一組のＮ（＞１）個の基準信号を発生
する電圧制御式発振器と、 前記クロック信号と前記基準信号の中の１つを受信し、
前記基準信号の中の前記１つが前記クロック信号にフェ
ーズ・ロックされるように前記周波数制御信号を調節す
るフェーズ・ロック・ループ・コントローラと、 高論理レベル電圧の第１のソースと、 低論理レベル電圧の第２のソースと、 各データ・ワードのビットが一組のＮ（＞１）個のセッ
ト信号と一組のＮ個のリセット信号のアサーションを制
御する一連のデータ・ワードを発生する手段と、 それぞれが前記Ｎ個のセット信号の中の１つの個別信号
を受信し、それぞれが前記Ｎ個の基準信号の中の１つの
個別信号を受信し、それぞれが、受信したセット信号が
アサートされたときに受信した基準信号のエッジに応じ
て前記出力ノードを前記第１のソースに接続し、その後
の第１の所定周期であって、受信した基準信号のパルス
の周期に依存しないで設定される周期内において前記第
１のソースと出力ノードの接続を遮断する一組のＮ個の
セット回路と、 それぞれが前記Ｎ個のリセット信号の中の１つの個別信
号を受信し、それぞれが前記Ｎ個の基準信号の中の１つ
の個別信号を受信し、それぞれが、受信したリセット信
号がアサートされたときに受信した基準信号のエッジに
応じて前記出力ノードを前記第２のソースに接続し、そ
の後の第２の所定周期であって、受信した基準信号のパ
ルスの周期に依存しないで設定される周期内において前
記第２のソースと出力ノードの接続を遮断する一組のＮ
個のリセット回路と、 前記出力ノードに接続され、前記出力ノードが前記第１
のソース又は第２のソースのいずれかに接続されたとき
前記出力ノードの論理レベル電圧を感知し、前記出力ノ
ードが前記第１のソースにも前記第２のソースにも接続
されなくなるときに感知した論理レベル電圧に前記出力
ノードを維持する双安定回路手段とを有する、前記出力
ノードでタイミング信号を発生する装置。 - 【請求項１６】前記セット回路の中の少なくとも１つ
が、 前記セット信号の中の１つと前記基準信号の中の１つと
を受信し、前記受信したセット信号がアサートされたと
き受信した基準信号のエッジに応じて第１の出力信号パ
ルスを発生する第１のエッジ発生器手段と、 第１の出力信号パルスを受信し、前記第１の出力信号パ
ルスを受信したときに前記第１のソースと前記出力ノー
ドとの間に信号路を設ける第１のトランジスタとを有す
ることを特徴とする請求の範囲第15項に記載の装置。 - 【請求項１７】前記リセット回路の中の少なくとも１つ
が、 前記リセット信号の中の１つと前記基準信号の中の１つ
とを受信し、受信したリセット信号がアサートされたと
き受信した基準信号のエッジに応じて第２の出力信号パ
ルスを発生する第２のエッジ発生器手段と、 第２の出力信号パルスを受け、前記第２の出力信号パル
スを受けたときに前記第２のソースと前記出力ノードと
の間に信号路を設ける第２のトランジスタとを有するこ
とを特徴とする請求の範囲第16項に記載の装置。 - 【請求項１８】クロック信号を発生する手段と、 位相的に分散し、入力周波数制御信号によって制御され
る周波数を有する一組のＮ個の周期基準信号を発生する
リング発振器と、 前記クロック信号と前記基準信号の中の１つを受信し、
前記基準信号の中の前記１つが前記クロック信号にフェ
ーズ・ロックされるように前記周波数制御信号を調節す
るフェーズ・ロック・ループ・コントローラと、 高論理レベル電圧の第１のソースと、 低論理レベル電圧の第２のソースと、 格納されたデータ・ワードの個別ビットがそれぞれ個別
の１つの前記セット信号とリセット信号のアサーション
を制御する、前記入力信号のパルスに応じて入力データ
・ワードを格納して一組のＮ個のセット信号並びに一組
のＮ個のリセット信号を発生する手段と、 それぞれが前記Ｎ個のセット信号の中の１つの個別信号
を受信し、それぞれが前記Ｎ個の基準信号の中の１つの
個別信号を受信し、それぞれが１つのセット・イネイブ
ル信号を受信し、それぞれが、受信したセット信号とセ
ット・イネイブル信号が同時にアサートされたときに受
信した基準信号のエッジに応じて前記出力ノードを前記
第１のソースに接続する一組のＮ個のセット回路と、 それぞれが前記Ｎ個のリセット信号の中の１つの個別信
号を受信し、それぞれが前記Ｎ個の基準信号の中の１つ
の個別信号を受信し、それぞれが１つのリセット・イネ
イブル信号を受信し、それぞれが、受信したリセット信
号とリセット・イネイブル信号が同時にアサートされた
ときに受信した基準信号のエッジに応じて前記出力ノー
ドを前記第２のソースに接続する一組のＮ個のリセット
回路と、 前記タイミング信号と前記入力信号とに応答して、前記
入力信号がアサートされたとき前記セット・イネイブル
信号と前記リセット・イネイブル信号をアサートし、前
記出力ノードが前記高論理レベル電圧に接続されたとき
には前記セット・イネイブル信号をデアサートし、前記
出力ノードが前記低論理レベル電圧に接続されたときに
は前記リセット・イネイブル信号をデアサートする手段
と、 前記出力ノードに接続され、前記出力ノードが前記第１
のソース又は第２のソースのいずれかに接続されたとき
に前記出力ノードの論理レベルを感知し、前記出力ノー
ドが前記第１のソースにも前記第２のソースにも接続さ
れなくなると感知した論理レベルに前記出力ノードを維
持する双安定回路手段とを有する、入力信号のパルスの
タイミングに応じて出力ノードでタイミング信号パルス
を発生する装置。 - 【請求項１９】前記セット回路の中の少なくとも１つ
が、 前記セット信号の中の１つと前記基準信号の中の１つと
を受信し、前記１つのセット信号がアサートされたとき
前記１つの基準信号のパルスのエッジに応じて第１の出
力信号パルスを発生する第１のエッジ発生器手段と、 前記第１の出力信号パルスを受信し、前記第１の出力信
号パルスを受信したときに前記第１のソースと前記出力
ノードとの間に信号路を設ける第１のトランジスタとを
有することを特徴とする請求の範囲第18項に記載の装
置。 - 【請求項２０】前記リセット回路の中の少なくとも１つ
が、 前記リセット信号の中の１つと前記基準信号の中の１つ
とを受信し、前記１つのリセット信号がアサートされた
とき前記１つの基準信号のパルスのエッジに応じて第２
の出力信号パルスを発生する第２のエッジ発生器手段
と、 前記第２の出力信号パルスを受信し、前記第２の出力信
号パルスを受信したときに前記第２のソースと前記出力
ノードとの間に信号路を設ける第２のトランジスタとを
有することを特徴とする請求の範囲第19項に記載の装
置。
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