JPH04150408A - 位相可変回路 - Google Patents
位相可変回路Info
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- JPH04150408A JPH04150408A JP2273890A JP27389090A JPH04150408A JP H04150408 A JPH04150408 A JP H04150408A JP 2273890 A JP2273890 A JP 2273890A JP 27389090 A JP27389090 A JP 27389090A JP H04150408 A JPH04150408 A JP H04150408A
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- 239000003990 capacitor Substances 0.000 claims description 15
- 230000000630 rising effect Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 8
- 230000003111 delayed effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
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- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概 要］
入力データの位相を可変する位相可変回路に間し、
電源変動、温度変動があっても、−度設定した位相遅延
量が殆ど変化しない位相可変回路の提供を目的とし、 入力データと電圧制御発振器（以下ｖＣＯと称す）の出
力クロックを入力する利得可変型位相比較器の出力には
、ループフィルタ、該ループフィルタの出力には、入力
データの２倍の周波数のクロックを出力する該■ＣＯが
接続されたＰＬＬ回路と、 入力データと該電圧制御発振器の出力クロックを入力し
出力を出力データとするフリップフロップ（以下ＦＦと
称す）にて構成され、 且つ上記利得可変型位相比較器を、 充電電流を放電電流に比し位相遅延量に応じた値に設定
した、コンデンサを充電する電流及び放電する電流を一
定に保つチャージポンプ回路と、入力データと該■ＣＯ
の出力クロックを入力し該チャージポンプ回路の放電期
間をクロックの１／２周期とし、充電期間は入力データ
の立ち上がりから該ｖＣＯの出力クロックの立ち下がり
迄の期間とし、且つ上記充電放電期間の間は出力をオフ
とする位相比較パルス発生回路とで構成するようにする
。
量が殆ど変化しない位相可変回路の提供を目的とし、 入力データと電圧制御発振器（以下ｖＣＯと称す）の出
力クロックを入力する利得可変型位相比較器の出力には
、ループフィルタ、該ループフィルタの出力には、入力
データの２倍の周波数のクロックを出力する該■ＣＯが
接続されたＰＬＬ回路と、 入力データと該電圧制御発振器の出力クロックを入力し
出力を出力データとするフリップフロップ（以下ＦＦと
称す）にて構成され、 且つ上記利得可変型位相比較器を、 充電電流を放電電流に比し位相遅延量に応じた値に設定
した、コンデンサを充電する電流及び放電する電流を一
定に保つチャージポンプ回路と、入力データと該■ＣＯ
の出力クロックを入力し該チャージポンプ回路の放電期
間をクロックの１／２周期とし、充電期間は入力データ
の立ち上がりから該ｖＣＯの出力クロックの立ち下がり
迄の期間とし、且つ上記充電放電期間の間は出力をオフ
とする位相比較パルス発生回路とで構成するようにする
。
本発明は、入力データの位相を可変する位相可変回路の
改良に関する。
改良に関する。
第４図は従来例の位相可変回路のブロック図及び各部の
波形のタイムチャートであり、（Ａ）〜（Ｄ）はブロッ
ク図のａ−ｄ点に対応している。
波形のタイムチャートであり、（Ａ）〜（Ｄ）はブロッ
ク図のａ−ｄ点に対応している。
第４図では（Ａ）に示す如きデータが入力すると、この
データをＦＦ４に入力すると共にクロック再生回路１０
に入力し、クロック再生回路１０にて第４図（Ｂ）に示
す如きデータのクロックを再生し可変位相器１１に入力
する。
データをＦＦ４に入力すると共にクロック再生回路１０
に入力し、クロック再生回路１０にて第４図（Ｂ）に示
す如きデータのクロックを再生し可変位相器１１に入力
する。
可変位相器１１ではゲート１２にて増幅し、コンデンサ
Ｃ抵抗Ｒよりなる積分回路で積分し、（Ｃ）に示す如き
波形を得、この波形を比較器１３にて（Ｃ）のイに示す
閾値電圧と比較し、（Ｄ）に示す如き遅延クロックを得
て、ＦＦ４に入力し、ＦＦ４の出力より（Ｅ）に示す如
き遅延データを出力するようにしている。
Ｃ抵抗Ｒよりなる積分回路で積分し、（Ｃ）に示す如き
波形を得、この波形を比較器１３にて（Ｃ）のイに示す
閾値電圧と比較し、（Ｄ）に示す如き遅延クロックを得
て、ＦＦ４に入力し、ＦＦ４の出力より（Ｅ）に示す如
き遅延データを出力するようにしている。
この第４図の位相可変回路では、積分回路のコンデンサ
Ｃ抵抗Ｒの値を変え位相遅延量を可変するようにしてい
る。
Ｃ抵抗Ｒの値を変え位相遅延量を可変するようにしてい
る。
〔発明が解決しようとする課題］
しかしながら、電源変動、温度変動があると、ゲート１
２の出力レベルが変動し、（Ｃ）に示すＨレベルＬレベ
ルが変動する。又電源変動により闇値電圧が変動し、又
温度変動によりコンデンサＣの値が変化し、−度設定し
た位相の遅延量が変動する問題点がある。
２の出力レベルが変動し、（Ｃ）に示すＨレベルＬレベ
ルが変動する。又電源変動により闇値電圧が変動し、又
温度変動によりコンデンサＣの値が変化し、−度設定し
た位相の遅延量が変動する問題点がある。
本発明は、電源変動、温度変動があっても、−度設定し
た位相遅延量が殆ど変化しない位相可変回路の提供を目
的としている。
た位相遅延量が殆ど変化しない位相可変回路の提供を目
的としている。
〔課題を解決するための手段］
第１図は本発明の原理ブロック図である。
第１図に示す如く、入力データとＶＣＯ３の出力クロッ
クを入力する利得可変型位相比較器１の出力には、ルー
プフィルタ２、該ループフィルタ２の出力には、入力デ
ータの２倍の周波数のクロックを出力する該ＶＣＯ３が
接続されたＰＬＬ回路と、 入力データと該ＶＣＯ３の出力クロックを入力し出力を
出力データとするＦＦ４にて構成され、且つ上記利得可
変型位相比較器１を、 充電電流を放電電流に比し位相遅延量に応じた値に設定
した、コンデンサを充電する電流及び放電する電流を一
定に保つチャージポンプ回路５と、入力データと該ＶＣ
Ｏ３の出力クロックを入力し該チャージポンプ回路５の
放電期間をクロックの１／２周期とし、充電期間は入力
データの立ち上がりから該ＶＣＯ３の出力クロックの立
ち下がり迄の期間とし、且つ上記充電放電期間の間は出
力をオフとする位相比較パルス発生回路６とで構成する
。
クを入力する利得可変型位相比較器１の出力には、ルー
プフィルタ２、該ループフィルタ２の出力には、入力デ
ータの２倍の周波数のクロックを出力する該ＶＣＯ３が
接続されたＰＬＬ回路と、 入力データと該ＶＣＯ３の出力クロックを入力し出力を
出力データとするＦＦ４にて構成され、且つ上記利得可
変型位相比較器１を、 充電電流を放電電流に比し位相遅延量に応じた値に設定
した、コンデンサを充電する電流及び放電する電流を一
定に保つチャージポンプ回路５と、入力データと該ＶＣ
Ｏ３の出力クロックを入力し該チャージポンプ回路５の
放電期間をクロックの１／２周期とし、充電期間は入力
データの立ち上がりから該ＶＣＯ３の出力クロックの立
ち下がり迄の期間とし、且つ上記充電放電期間の間は出
力をオフとする位相比較パルス発生回路６とで構成する
。
〔作 用］
本発明では、基準となる放電期間は入力データの周期ｔ
２の１／２であり、充電電流は放電電流に比し位相遅延
量に応じた値とするが、遅延する位相差をπ／２とする
場合につき第３図の（Ｉ［［）の波形を用いて説明する
。
２の１／２であり、充電電流は放電電流に比し位相遅延
量に応じた値とするが、遅延する位相差をπ／２とする
場合につき第３図の（Ｉ［［）の波形を用いて説明する
。
一定に保たれた放電電流を１４＋ コンデンサをＣｃと
し、ｔ ｐ ／ ２の放電期間にコンデンサＣｃを放電
し終わるとすると、第３図（ＩＩＩ） （Ｆ）に示す
最初のコンデンサＣ６の電圧Ｖ、は、Ｖ ｓ −（ｉ
ａ ／ｃ ｅ ） （ｔ ｐ ／２）となる。
し、ｔ ｐ ／ ２の放電期間にコンデンサＣｃを放電
し終わるとすると、第３図（ＩＩＩ） （Ｆ）に示す
最初のコンデンサＣ６の電圧Ｖ、は、Ｖ ｓ −（ｉ
ａ ／ｃ ｅ ） （ｔ ｐ ／２）となる。
ここで充電期間をｔｄとし、この期間に、充電電流ｉ、
にてコンデンサＣＣの充電電圧が電圧Ｖ、になるとする
と、 ν５＝（ｉｃ／Ｃｃ）ｔａ＝（ｉａ／Ｃｃ）（ｔ、／２
）となり、 ｔｄ−（ｔａ／２ｉｏ）ｔｐ ・・ （１）となる。
にてコンデンサＣＣの充電電圧が電圧Ｖ、になるとする
と、 ν５＝（ｉｃ／Ｃｃ）ｔａ＝（ｉａ／Ｃｃ）（ｔ、／２
）となり、 ｔｄ−（ｔａ／２ｉｏ）ｔｐ ・・ （１）となる。
位相遅れ角をθｄとすると、（１）式より、θｄ＝ （
ｉ ｄ ／２ｉ Ｃ’）ｔ ９ ＸＩ／ｌ ９ ×２ｚ
＝（ｉ 、 ／ｉ ｃ）π・・・ （２）となる。
ｉ ｄ ／２ｉ Ｃ’）ｔ ９ ＸＩ／ｌ ９ ×２ｚ
＝（ｉ 、 ／ｉ ｃ）π・・・ （２）となる。
即ち、充電電流、放電電流の比によって位相遅れ角が定
まる。
まる。
従って、π／２遅延させる場合は充電電流１ｃ＝２１．
とし、且つ位相比較パルス発生回路６により第３図（Ｉ
ＩＩ） （Ｃ）に示す如く、充電期間ｔ４を入力デー
タの立ち上がりからＶＣＯ３の出力クロックの立ち下が
り迄の時間とし、放電期間の＝７＝ ｔ ｐ／２と充電期間ｔ、の間は出力をオフとし、充電
、放電期間を過ぎると出力をオンとし、第３図（ＤＩ）
（Ｆ）に示す電圧をループフィルタ２に入力する。
とし、且つ位相比較パルス発生回路６により第３図（Ｉ
ＩＩ） （Ｃ）に示す如く、充電期間ｔ４を入力デー
タの立ち上がりからＶＣＯ３の出力クロックの立ち下が
り迄の時間とし、放電期間の＝７＝ ｔ ｐ／２と充電期間ｔ、の間は出力をオフとし、充電
、放電期間を過ぎると出力をオンとし、第３図（ＤＩ）
（Ｆ）に示す電圧をループフィルタ２に入力する。
このＰＬＬ回路では、入力データの立ち上がりの第３図
（ＩＩＩ） （Ｆ）のイ点の電圧と、出力をオンにし
た時の第３図（Ｉ［［） （Ｆ）の口点の電圧を等し
くなるように動作するので、ＶＣＯ３の出力クロックは
第３図（Ｉ［Ｉ） （Ｂ）に示す如く、クロックの立
ち下がりが入力データの立ち上がりよりπ／２遅れた所
で安定する。
（ＩＩＩ） （Ｆ）のイ点の電圧と、出力をオンにし
た時の第３図（Ｉ［［） （Ｆ）の口点の電圧を等し
くなるように動作するので、ＶＣＯ３の出力クロックは
第３図（Ｉ［Ｉ） （Ｂ）に示す如く、クロックの立
ち下がりが入力データの立ち上がりよりπ／２遅れた所
で安定する。
Ｌ−＋”ｔ’、ＦＦ’４ニ”ｉ’、第３図（ＩＩＩ）（
Ａ）ニ示す入力データを、第３図（ＩＩＩ） （Ｂ）
に示すクロックの立ち下がりで叩くと、出力よりは第３
図（Ｉ［［） （Ｇ）に示す如きπ／２遅れたデータ
が出力される。
Ａ）ニ示す入力データを、第３図（ＩＩＩ） （Ｂ）
に示すクロックの立ち下がりで叩くと、出力よりは第３
図（Ｉ［［） （Ｇ）に示す如きπ／２遅れたデータ
が出力される。
この位相可変回路では、位相遅れ角を決定するのは、（
２）式に示す如（、充電電流と放電電流の比になるので
、電源変動、温度変動があっても、位相遅延量の変動は
非常に少なく、又電源変動。
２）式に示す如（、充電電流と放電電流の比になるので
、電源変動、温度変動があっても、位相遅延量の変動は
非常に少なく、又電源変動。
一
温度変動でＶＣＯ３の中心周波数の位相が変動しても、
ＰＬＬループで変動量は圧縮されるので、位相遅延量の
変動は非常に少なくなり、−度設定した位相遅延量は殆
ど変動しなくなる。
ＰＬＬループで変動量は圧縮されるので、位相遅延量の
変動は非常に少なくなり、−度設定した位相遅延量は殆
ど変動しなくなる。
（実施例］
第２図は本発明の実施例の位相可変回路のブロック図、
第３図は第２図の各部の波形のタイムチャートであり、
（Ａ）〜（Ｇ）は第２図の８〜８点に対応している。
第３図は第２図の各部の波形のタイムチャートであり、
（Ａ）〜（Ｇ）は第２図の８〜８点に対応している。
第２図の電流源制御回路９では、参照電圧ｖ１゜、を、
抵抗９ＲとＲにて１／１０にして比較器８に加え、抵抗
ＲＥの両端の電圧のｉ ａ Ｘ ＲＥを、比較器８に入
力し、抵抗ＲＥの両端の電圧の１４ＸＲＥをｖ、、ｒ／
１０になるようにトランジスタＴｒ３を制御している。
抵抗９ＲとＲにて１／１０にして比較器８に加え、抵抗
ＲＥの両端の電圧のｉ ａ Ｘ ＲＥを、比較器８に入
力し、抵抗ＲＥの両端の電圧の１４ＸＲＥをｖ、、ｒ／
１０になるようにトランジスタＴｒ３を制御している。
従って、トランジスタＴｒ３を通って流れるコンデンサ
Ｃ６の放電電流ｉ、は、 １ｄ−（ｖｒ、ｉ／１０）（ｌ／ＲＥ）・・ （３）と
一定の値となる。
Ｃ６の放電電流ｉ、は、 １ｄ−（ｖｒ、ｉ／１０）（ｌ／ＲＥ）・・ （３）と
一定の値となる。
又ポテンショメータＲＢにて、比較器７に入力する電圧
ＶＢをｖ 、、ｔ ／２０となるようにすると、充電電
流ｉＣは、 ｉ ｃ＝（Ｖ −ａｔ ／ ２０） （１／ ＲＥ）
と一定の値となる。
ＶＢをｖ 、、ｔ ／２０となるようにすると、充電電
流ｉＣは、 ｉ ｃ＝（Ｖ −ａｔ ／ ２０） （１／ ＲＥ）
と一定の値となる。
尚、充電電流ｉｃを流す回路をカレントミラー回路１２
としたのは、比較器７にて、ｖ 、、ｔ ／２０の電圧
と、片端をアースとした抵抗ＲＥの両端に流れる充電電
流ｉｃと同じ電流との電圧を比較し、充電電流ｉｃを、
ｉ 、 ＝ （Ｖ−ｔ ／２０）（１／ＲＥ）の一定の
値とする為である。
としたのは、比較器７にて、ｖ 、、ｔ ／２０の電圧
と、片端をアースとした抵抗ＲＥの両端に流れる充電電
流ｉｃと同じ電流との電圧を比較し、充電電流ｉｃを、
ｉ 、 ＝ （Ｖ−ｔ ／２０）（１／ＲＥ）の一定の
値とする為である。
上記の如くして充電、放電電流を決定すると、位相遅れ
角θｄは（２）式より、 θ（！＝（ｉａ／ｉｃ）π−２πとなる。
角θｄは（２）式より、 θ（！＝（ｉａ／ｉｃ）π−２πとなる。
又電圧ＶＢをＶＢ＝ｖ、、ｔとすルト、ｉ Ｃ＝Ｖ ｒ
ａｔ ／ Ｒ”となり、θｄ−（ｉ、／ｉｃ）π＝π／
１０．１８度遅れとなり、第２図の実施例では１８度〜
３６０度の間の位相を可変出来ることになる。
ａｔ ／ Ｒ”となり、θｄ−（ｉ、／ｉｃ）π＝π／
１０．１８度遅れとなり、第２図の実施例では１８度〜
３６０度の間の位相を可変出来ることになる。
次に、第３図を用い、第３図（１）（ＩＩ）（■）の（
Ａ）に示す如きデータが入力し、位相をπ、３π／２．
π／２遅延させる場合を例にとり説明する。
Ａ）に示す如きデータが入力し、位相をπ、３π／２．
π／２遅延させる場合を例にとり説明する。
この場合はトランジスタＴｒ３を流れる放電電流ｉ４と
、トランジスタＴｒ２を流れる充電電流ｉ、との比は夫
々１．１．５，０．５になるように電流源制御回路９に
て制御しであるものとする。
、トランジスタＴｒ２を流れる充電電流ｉ、との比は夫
々１．１．５，０．５になるように電流源制御回路９に
て制御しであるものとする。
尚第３図（１） （ＩＩ） （ＩＩＩ）の（Ｂ）に
示す■ＣＯ３の出力クロックはＰＬＬループの動作が安
定した時の位相の場合を示している。
示す■ＣＯ３の出力クロックはＰＬＬループの動作が安
定した時の位相の場合を示している。
第３図（１） （Ｕ） （ＩＩ［）の（Ａ） （Ｂ）に
示す入力データ、ＶＣＯ３の出力クロックが位相比較パ
ルス発生回路６に入力すると、入力データの立ち上がり
よりＶＣＯ３の出力クロックの立ち下がり迄の間を充電
期間とする為に第３図（Ｉ）（Ｉ［） （Ｉ［［）の
（Ｃ）に示す如きパルスを出力し、この間スイッチＳＷ
ｌをオンとする。
示す入力データ、ＶＣＯ３の出力クロックが位相比較パ
ルス発生回路６に入力すると、入力データの立ち上がり
よりＶＣＯ３の出力クロックの立ち下がり迄の間を充電
期間とする為に第３図（Ｉ）（Ｉ［） （Ｉ［［）の
（Ｃ）に示す如きパルスを出力し、この間スイッチＳＷ
ｌをオンとする。
又次のクロックの半周期を放電期間とする為に第３図（
Ｉ） （ｎ） （ＩＩ）の（Ｄ）に示す如きパルス
を出力し、この間スイッチＳＷ２をオンとす又位相比較
パルス発生回路６は第３図（１）（ＩＩ） （ＩＩＩ
）の（Ｅ）に示す如く充電放電期間はスイッチＳＷ３を
オフとし、充電放電期間を過ぎるとスイッチＳＷ３をオ
ンとするようにしている。
Ｉ） （ｎ） （ＩＩ）の（Ｄ）に示す如きパルス
を出力し、この間スイッチＳＷ２をオンとす又位相比較
パルス発生回路６は第３図（１）（ＩＩ） （ＩＩＩ
）の（Ｅ）に示す如く充電放電期間はスイッチＳＷ３を
オフとし、充電放電期間を過ぎるとスイッチＳＷ３をオ
ンとするようにしている。
こうすると、第３図（１）に示すπ遅延させる場合は、
充電電流ｔｃ（放電電流ｉ４と等しい）によるコンデン
サＣｃの両端の電圧は、第３図（Ｉ）（Ｆ）に示す如く
、クロックの半周期の間充電されて電圧Ｖ、となり、次
のクロックの半周期で放電電流ｉ４にて放電して電圧は
０になる。
充電電流ｔｃ（放電電流ｉ４と等しい）によるコンデン
サＣｃの両端の電圧は、第３図（Ｉ）（Ｆ）に示す如く
、クロックの半周期の間充電されて電圧Ｖ、となり、次
のクロックの半周期で放電電流ｉ４にて放電して電圧は
０になる。
この場合、ＰＬＬループが安定する迄は、スイッチＳＷ
３がオンした時とオフした時の差電圧は０にならないが
、ＰＬＬループにて０になるようにＶＣＯ３の出力クロ
ックの位相が調整され、第３図（１）（Ｂ）に示す位相
で安定する。
３がオンした時とオフした時の差電圧は０にならないが
、ＰＬＬループにて０になるようにＶＣＯ３の出力クロ
ックの位相が調整され、第３図（１）（Ｂ）に示す位相
で安定する。
ＦＦ４には、第３図（１）（Ａ）に示す入力データと（
Ｂ）に示すＶＣＯ３の出力クロックが入力しており、ク
ロックの立ち下がりで叩かれるので、ＦＦ４の出力より
は、第３図（１）（Ｇ）に示す如きπ遅れたデータが出
力される。
Ｂ）に示すＶＣＯ３の出力クロックが入力しており、ク
ロックの立ち下がりで叩かれるので、ＦＦ４の出力より
は、第３図（１）（Ｇ）に示す如きπ遅れたデータが出
力される。
第３図（［）に示す３π／２遅延させる場合は、充電電
流ｔｃ（放電電流ｉ、の１／１．５）よるコンデンサＣ
６の両端の電圧は、第３図（ＩＩ）（Ｆ）に示す如く、
クロックの３／２周期の間充電されて電圧Ｖ、となり、
次のクロックの半周期で放電電流ｉｄにて放電して差電
圧はＯになる。
流ｔｃ（放電電流ｉ、の１／１．５）よるコンデンサＣ
６の両端の電圧は、第３図（ＩＩ）（Ｆ）に示す如く、
クロックの３／２周期の間充電されて電圧Ｖ、となり、
次のクロックの半周期で放電電流ｉｄにて放電して差電
圧はＯになる。
この場合ＰＬＬループが安定する迄は、スイッチＳＷ３
がオンした時とオフした時の差電圧は０にならないが、
ＰＬＬループにて０になるようにＶＣＯ３の出力クロッ
クの位相が調整され、第３図（ｎ）（Ｂ）に示す位相で
安定する。
がオンした時とオフした時の差電圧は０にならないが、
ＰＬＬループにて０になるようにＶＣＯ３の出力クロッ
クの位相が調整され、第３図（ｎ）（Ｂ）に示す位相で
安定する。
第３図（ＩＩＩ）に示すπ／２遅延させる場合は、充電
電流ｔｃ（放電電流ｉ、の２倍）よるコンデンサＣｃの
両端の電圧は、第３図（ＩＩ［） ＣＦ）に示す如く
、クロックの１／２周期の間充電されて電圧ＶＳ とな
り、次のクロックの半周期で放電電流ｉ、にて放電して
差電圧はＯになる。
電流ｔｃ（放電電流ｉ、の２倍）よるコンデンサＣｃの
両端の電圧は、第３図（ＩＩ［） ＣＦ）に示す如く
、クロックの１／２周期の間充電されて電圧ＶＳ とな
り、次のクロックの半周期で放電電流ｉ、にて放電して
差電圧はＯになる。
この場合ＰＬＬループが安定する迄は、スイッチＳＷ３
がオンした時とオフした時の差電圧はＯにならないが、
ＰＬＬループにてＯになるようにＶＣＯ３の出力クロッ
クの位相が調整され、第３図（ｎＩ） （Ｂ）に示す
位相で安定する。
がオンした時とオフした時の差電圧はＯにならないが、
ＰＬＬループにてＯになるようにＶＣＯ３の出力クロッ
クの位相が調整され、第３図（ｎＩ） （Ｂ）に示す
位相で安定する。
即ち、この位相可変回路では、位相遅れ角を決定するの
は、上記（２）式に示す如く、充電電流と放電電流の比
になるので、電源変動、温度変動があっても、位相遅延
量の変動は非常に少なく、又電源変動、温度変動でＶＣ
Ｏ３の中心周波数の位相が変動しても、ＰＬＬループで
変動量は圧縮されるので、位相遅延量の変動は非常に少
なくなり、−度設定した位相遅延量は殆ど変動しなくな
る。
は、上記（２）式に示す如く、充電電流と放電電流の比
になるので、電源変動、温度変動があっても、位相遅延
量の変動は非常に少なく、又電源変動、温度変動でＶＣ
Ｏ３の中心周波数の位相が変動しても、ＰＬＬループで
変動量は圧縮されるので、位相遅延量の変動は非常に少
なくなり、−度設定した位相遅延量は殆ど変動しなくな
る。
以上詳細に説明せる如く本発明によれば、電源変動、温
度変動があっても一度設定した位相遅延量は殆ど変動し
ない位相可変回路が得られる効果がある。
度変動があっても一度設定した位相遅延量は殆ど変動し
ない位相可変回路が得られる効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例の位相可変回路のブロック図、
第３図は第２図の各部の波形のタイムチャート、第４図
は従来例の位相可変回路のブロック図及び各部の波形の
タイムチャートである。 図において、 １は利得可変型位相比較器、 ２はループフィルタ、 ３は電圧制御発振器、 ４はフリップフロップ、 ５はチャージポンプ回路、 ６は位相比較パルス発生回路、 ７．８．１３は比較器、 ９は電流源制御回路、 １０はクロック再生回路１． １１は可変位相器、 １２はゲート、 Ｒ，ＲＥは抵抗、 ＲＢはポテンシヨメータ、 ｃ、ＣＣはコンデンサ、 Ｔｒｉ〜Ｔｒ３はトランジスタ、 ＳＷＩ〜ＳＷ３はスイッチを示す。
は従来例の位相可変回路のブロック図及び各部の波形の
タイムチャートである。 図において、 １は利得可変型位相比較器、 ２はループフィルタ、 ３は電圧制御発振器、 ４はフリップフロップ、 ５はチャージポンプ回路、 ６は位相比較パルス発生回路、 ７．８．１３は比較器、 ９は電流源制御回路、 １０はクロック再生回路１． １１は可変位相器、 １２はゲート、 Ｒ，ＲＥは抵抗、 ＲＢはポテンシヨメータ、 ｃ、ＣＣはコンデンサ、 Ｔｒｉ〜Ｔｒ３はトランジスタ、 ＳＷＩ〜ＳＷ３はスイッチを示す。
Claims (1)
- 【特許請求の範囲】 入力データと電圧制御発振器（３）の出力クロックを入
力する利得可変型位相比較器（１）の出力には、ループ
フィルタ（２）、該ループフィルタ（２）の出力には、
入力データの２倍の周波数のクロックを出力する該電圧
制御発振器（３）が接続されたＰＬＬ回路と、 入力データと該電圧制御発振器（３）の出力クロックを
入力し出力を出力データとするフリップフロップ（４）
にて構成され、 且つ上記利得可変型位相比較器（１）を、 充電電流を放電電流に比し位相遅延量に応じた値に設定
した、コンデンサを充電する電流及び放電する電流を一
定に保つチャージポンプ回路（５）と、 入力データと該電圧制御発振器（３）の出力クロックを
入力し該チャージポンプ回路（５）の放電期間をクロッ
クの１／２周期とし、充電期間は入力データの立ち上が
りから該電圧制御発振器（３）の出力クロックの立ち下
がり迄の期間とし、且つ上記充電放電期間の間は出力を
オフとする位相比較パルス発生回路（６）とで構成した
ことを特徴とする位相可変回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2273890A JPH04150408A (ja) | 1990-10-12 | 1990-10-12 | 位相可変回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2273890A JPH04150408A (ja) | 1990-10-12 | 1990-10-12 | 位相可変回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04150408A true JPH04150408A (ja) | 1992-05-22 |
Family
ID=17534002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2273890A Pending JPH04150408A (ja) | 1990-10-12 | 1990-10-12 | 位相可変回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04150408A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6169435B1 (en) | 1998-03-03 | 2001-01-02 | Nec Corporation | Semiconductor integrated circuit device with built-in timing regulator for output signals |
-
1990
- 1990-10-12 JP JP2273890A patent/JPH04150408A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6169435B1 (en) | 1998-03-03 | 2001-01-02 | Nec Corporation | Semiconductor integrated circuit device with built-in timing regulator for output signals |
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