TWI425364B - 記憶體共享系統及方法 - Google Patents

記憶體共享系統及方法 Download PDF

Info

Publication number
TWI425364B
TWI425364B TW099120331A TW99120331A TWI425364B TW I425364 B TWI425364 B TW I425364B TW 099120331 A TW099120331 A TW 099120331A TW 99120331 A TW99120331 A TW 99120331A TW I425364 B TWI425364 B TW I425364B
Authority
TW
Taiwan
Prior art keywords
control device
memory
signal
slave control
clock signal
Prior art date
Application number
TW099120331A
Other languages
English (en)
Other versions
TW201201021A (en
Inventor
yi ling Chen
Ming Chieh Yeh
Chun Kai Wei
Po Sung Huang
Chih Chieh Lee
Original Assignee
Mstar Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mstar Semiconductor Inc filed Critical Mstar Semiconductor Inc
Priority to TW099120331A priority Critical patent/TWI425364B/zh
Priority to US13/085,801 priority patent/US9070420B2/en
Publication of TW201201021A publication Critical patent/TW201201021A/zh
Application granted granted Critical
Publication of TWI425364B publication Critical patent/TWI425364B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
    • G06F13/1663—Access to shared memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Description

記憶體共享系統及方法
本發明係與記憶體之共享(memory sharing)有關，特別地，係關於一種能夠適用於新一代具有高資料傳輸速率之記憶體裝置的記憶體共享系統、記憶體共享裝置及其運作方法。
近年來，隨著科技不斷地演進，各種儲存裝置及儲存技術亦有著相當顯著的進展。尤其在現今資訊爆炸的時代，各式各樣的資訊處理設備，例如個人電腦、筆記型電腦、智慧型手機或個人數位助理等，均已成為現代人日常生活中不可或缺的工具，也連帶使得記憶體等儲存裝置之需求大增。
一般而言，於資訊處理設備中，記憶體裝置的資料匯流排(data bus)通常會耦接至仲裁器(arbiter)，以供複數個控制裝置透過資料匯流排進行資料之儲存或讀取，例如中央處理單元(Central Processing Unit,CPU)、影像處理器、聲音處理器或其他週邊設備(peripheral)等，藉由仲裁器來決定資料匯流排之支配權係屬於哪一個控制裝置。
隨著目前市面上的資訊處理設備逐漸朝向即時(real time)應用之方向發展，例如多媒體應用中的影音同步播放、影像擷取或錄製、電話通訊等，再加上中央處理單元之規格不斷地提升，因此，資訊處理設備對於記憶體裝置之資料傳輸速率的要求亦愈來愈高。以目前市面上的雙倍資料速率動態隨機存取記憶體(Double Data Rate Dynamic Random Access Memory, DDR-DRAM)為例，其時脈頻率即需高達數百MHz以上，容量也日益提升。
因此，本發明之主要範疇在於提供一種記憶體共享系統、記憶體共享裝置及其運作方法，以解決上述問題。
本發明揭露一種記憶體共享系統，包含主控制裝置、從屬控制裝置及記憶體裝置。主控制裝置經由資料匯流排耦接至記憶體裝置，用以發出時脈訊號給記憶體裝置；從屬控制裝置耦接至主控制裝置，並經由資料匯流排耦接至記憶體裝置，從屬控制裝置包含延遲鎖相迴路，其接收時脈訊號，延遲鎖相迴路追蹤時脈訊號，主控制裝置與從屬控制裝置可經由資料匯流排存取記憶體裝置。較佳地，從屬控制裝置可主張一請求訊號給主控制裝置，以請求記憶體裝置之存取權，且主控制裝置可主張一允許訊號以回應於請求訊號，以授予記憶體裝置之存取權給從屬控制裝置；較佳地，主控制裝置可同時監測資料匯流排之資料傳輸情形。當主控制裝置欲收回資料匯流排之存取權時，主控制裝置主張一收回訊號至從屬控制裝置，從屬控制裝置根據收回訊號於一預定時間內將資料匯流排之存取權交還給主控制裝置，較佳地，從屬控制裝置發出一全部頁面關閉指令至記憶體裝置後，再交還資料匯流排之存取權。主控制裝置或從屬控制裝置可週期性發出一更新指令至記憶體裝置。延遲鎖相迴路接收時脈訊號，並追蹤時脈訊號之相位以產生一輸出訊號，例如資料閃控訊號或命令訊號，以供從屬控制裝置經由資料匯流排存取記憶體裝置之運作。較佳地，主控制裝置更產生一時脈致能訊號給記憶體裝置，且主控制裝置選擇性地產生時脈訊號給記憶體裝置以回應於時脈致能訊號。
本發明亦揭露一種記憶體共享方法，用於一記憶體共享系統中，記憶體共享系統包含主控制裝置、從屬控制裝置及記憶體裝置，包含下列步驟：主控制裝置選擇性地產生一時脈訊號給記憶體裝置；從屬控制裝置接收時脈訊號，並利用延遲鎖相迴路追蹤時脈訊號以產生一輸出訊號，例如資料閃控訊號或命令訊號，使得輸出訊號對齊時脈訊號；以及，主控制裝置仲裁該記憶體裝置之一存取權，較佳地，從屬控制裝置主張一請求訊號給主控制裝置，以請求該記憶體裝置之存取權，主控制裝置主張一允許訊號給從屬控制裝置，以回應於請求訊號。較佳地，主控制裝置可主張一收回訊號給從屬控制裝置，從屬控制裝置於一預定時間內將記憶體裝置之存取權交還給主控制裝置，以回應於該收回訊號。
關於本發明之優點與精神可以藉由以下的發明詳述及所附圖式得到進一步的瞭解。
本發明之主要目的在於提出一種記憶體共享系統、記憶體共享裝置及其運作方法。
圖一繪示記憶體共享系統之功能方塊圖，記憶體共享系統1包含記憶體裝置10、主(master)控制裝置12及從屬(slave)控制裝置14。主控制裝置12提供記憶體時脈訊號CLK給記憶體裝置10與從屬控制裝置14；從屬控制裝置14經由雙向控制匯流排16耦接至主控制裝置12；主控制裝置12、從屬控制裝置14及記憶體裝置10耦接於資料匯流排102。記憶體裝置10可以是任何種類的記憶體，例如雙倍資料速率動態隨機存取記憶體(DDR-DRAM)等；主控制裝置12及從屬控制裝置14可以是任何可以存取記憶體裝置10之控制裝置，例如微處理器等，但不以此實施例所述為限。舉例而言，雙向控制匯流排16可包括請求訊號、允許訊號以及收回訊號。於此實施例中，主控制裝置12提供記憶體時脈訊號CLK給記憶體裝置10作為資料存取之參考，當需要進行資料存取時，主控制裝置12透過主張時脈致能訊號CKE並驅動記憶體時脈訊號CLK至記憶體裝置10，主控制裝置12與從屬控制裝置14透過雙向訊號匯流排16之協定溝通可共享記憶體裝置10，藉以減少不必要的功率消耗。
圖二繪示從屬控制裝置14所包含之延遲鎖相迴路(DLL)142的詳細示意圖。當從屬控制裝置14自主控制裝置12接收到該時脈訊號後，從屬控制裝置14的延遲鎖相迴路142追蹤(track)該時脈訊號之相位(phase)以輸出一參考訊號。圖二中之記憶體裝置10的clk接腳代表的是時脈接腳；DQS接腳代表的是資料閃控(Data Strobe,DQS)接腳；DQ接腳代表的是資料接腳；CMD接腳代表的是指令接腳。
舉例而言，記憶體裝置10可為DDR-DRAM，DDR-DRAM在介面資料傳輸上，可以在時脈訊號的上升緣與下降緣時各傳輸一次數據，這使得DDR-DRAM的資料傳輸速率可以為傳統DRAM的増倍。DDR-DRAM具有一個雙向的資料閃控DQS接腳，作為資料倍速存取時之參考。
如圖二所示，假設時脈頻率為200MHz，當主控制裝置12輸出至從屬控制裝置14的時脈訊號Z進入延遲鎖相迴路142後，依序經過多工器1422對其進行匹配(matching)、時脈樹合成複製器1423對其進行時脈樹合成(Clock Tree Synthesis,CTS)之複製、正反器1424、輸入端延遲複製器1425對其進行輸入端延遲之複製以及輸出端延遲複製器1426對其進行輸出端延遲之複製後，再藉由相位偵測器1420對其進行相位之偵測並將相位偵測的結果輸出至可調延遲器1421。延遲鎖相迴路142分別透過多工器1427及1428選擇調整所欲之延遲。
於此實施例中，當從屬控制裝置14欲存取記憶體裝置10時，從屬控制裝置14對主控制裝置12主張請求訊號REQ，主控制裝置12回應允許訊號GNT予從屬控制裝置14，從屬控制裝置14對多工器1428輸出的參考訊號進行時脈樹合成延遲2至5毫微秒(ns)及正反器1430等處理後產生控制訊號Z'，再將控制訊號Z'輸出至記憶體裝置10之資料閃控DQS接腳。從屬控制裝置14透過其延遲鎖相迴路142之處理，利用製程上匹配輸入端延遲、輸出端延遲及相關元件延遲後，使得所輸出的控制訊號Z'之相位與原本輸入至從屬控制裝置14的時脈訊號Z之相位能夠對齊。
請參照圖三，圖三係繪示請求訊號及允許訊號與時脈訊號間的對應關係之示意圖。由從屬控制裝置14主張請求訊號的時間一直到從屬控制裝置14接收到授予訊號的時間，可以定義一段延遲時間，例如7T，其中T為時脈週期，顯示一段長達(7-1)T=6T的禁止窗(prohibited window)時間，於此段禁止窗時間內，禁止從屬控制裝置14進行任何記憶體存取動作。
於此實施例中，假設目前係由從屬控制裝置14擁有記憶體裝置10之存取權，當從屬控制裝置14要將資料匯流排102之存取權交還給主控制裝置12之前，較佳地，會經由命令訊號CMD發出一全部頁面關閉指令(all-page-close command)至記憶體裝置10，以避免於記憶體裝置10的記憶庫(memory bank)產生頁衝突(page conflict)的現象。此外，從屬控制裝置14亦會週期性經由命令訊號CMD發出資料更新指令(refreshing command)至記憶體裝置10，以進行記憶體資料之更新。
主控制裝置12與從屬控制裝置14可從命令訊號CMD，監測資料匯流排102之資料傳輸情形，以利目前未擁有資料匯流排102之支配權的控制裝置(例如主控制裝置12)對於記憶體裝置10的記憶庫中被開啟之頁(opened pages)進行追蹤，避免一旦主控制裝置12由從屬控制裝置14重新取回資料匯流排102之支配權時會有頁衝突的現象發生。
圖四繪示根據本發明之第二具體實施例記憶體共享系統方塊圖。記憶體共享系統2包含記憶體裝置20、主控制裝置22、第一從屬控制裝置24及第二從屬控制裝置25。主控制裝置22提供記憶體時脈訊號CLK給記憶體裝置20、第一從屬控制裝置24及第二從屬控制裝置25；第一從屬控制裝置24與第二從屬控制裝置25分別耦接至主控制裝置22。
應注意到，此實施例所示例的記憶體共享系統2包含兩個從屬控制裝置24及25之情形。實際上，記憶體共享系統2所包含之從屬控制裝置的數目亦可以視實際需求變成三個、五個或更多個，並不以此例為限。
於此實施例中，主控制裝置22負責提供記憶體時脈訊號CLK給記憶體裝置20，當主控制裝置22在需要作資料存取時才會主張時脈致能訊號CKE予記憶體裝置20，藉以減少不必要的功率消耗。主控制裝置22驅動記憶體時脈訊號CLK給記憶體裝置20、第一從屬控制裝置24及第二從屬控制裝置25，以供第一從屬控制裝置24及第二從屬控制裝置25產生資料與命令時之參考。
當第一從屬控制裝置24自主控制裝置22接收到時脈訊號CLK後，第一從屬控制裝置24內部的延遲鎖相迴路(DLL，未示出)會追蹤該時脈訊號之相位，以輸出一第一參考訊號；當第二從屬控制裝置25自主控制裝置22接收到時脈訊號CLK後，第二從屬控制裝置25內部的延遲鎖相迴路(DLL，未示出)即追蹤該時脈訊號之相位，以輸出一第二參考訊號，使得進去第二從屬控制裝置25之時脈訊號CLK可以與第二從屬控制裝置25所輸出之資料與命令訊號得以對齊。舉例而言，當主控制裝置22將記憶體裝置20之存取權授予第一從屬控制裝置24，第一從屬控制裝置24即會根據其延遲鎖相迴路所輸出之第一參考訊號產生輸出訊號，以使得第一從屬控制裝置24所輸出之輸出訊號的相位能夠對齊第一從屬控制裝置24原本接收到之時脈訊號CLK的相位。
或者，當主控制裝置22將資料匯流排202之存取權授予第二從屬控制裝置25，第二從屬控制裝置25根據其延遲鎖相迴路所輸出之第二參考訊號產生輸出訊號，以使得第二從屬控制裝置25所輸出之輸出訊號之相位能夠對齊時脈訊號CLK之相位。較佳地，適當地使得主控制裝置22到記憶體裝置20之時脈訊號CLK之跡線(trace)長度匹配主控制裝置22到第一從屬控制裝置24及第二從屬控制裝置25之跡線長度，第一從屬控制裝置24及第二從屬控制裝置25可以準確地參考時脈訊號CLK發出資料訊號DQ、閃控訊號DQS與命令訊號CMD，以存取記憶體裝置20。至於第一從屬控制裝置24及第二從屬控制裝置25的延遲鎖相迴路之詳細運作情形則請參照圖二及其相關說明，在此不另行贅述。
於此實施例中，假設第一從屬控制裝置24擁有目前資料匯流排202之存取權，當第一從屬控制裝置24正要將資料匯流排202之存取權釋出之前，較佳地，會先發出一全部頁面關閉指令至記憶體裝置20，以避免於記憶體裝置20的記憶庫產生頁衝突的現象。其餘的控制裝置可即時監測資料匯流排202之資料傳輸情形，以利目前未擁有資料匯流排202之存取權的控制裝置(例如主控制裝置22與第二從屬控制裝置25)進行追蹤，避免一旦其餘控制裝置從第一從屬控制裝置24接管資料匯流排202之存取權時，記憶體裝置20的記憶庫內將會產生頁衝突的現象。
圖五繪示根據本發明具體實施例之記憶體共享方法之流程圖。首先，執行步驟S10，主控制裝置選擇性地驅動一記憶體時脈給記憶體裝置。步驟S12，當M個從屬控制裝置中之一從屬控制裝置接收到該時脈訊號時，追蹤該時脈訊號之相位以產生一參考訊號，較佳地，可以透過該從屬控制裝置內部之延遲鎖相迴路進行延遲鎖相，使得該從屬控制裝置之輸出訊號對齊該時脈訊號；步驟S14，主控制裝置根據該從屬控制裝置之一請求訊號仲裁該記憶體裝置之一資料匯流排的存取權。若步驟S14之仲裁結果為將資料匯流排的支配權仲裁給該從屬控制裝置，執行步驟S16，該從屬控制裝置根據該參考訊號產生輸出訊號至該記憶體裝置，使得該輸出訊號之相位能夠對齊該時脈訊號之相位；若步驟S14之仲裁結果為否，從屬控制裝置則持續等待。舉例而言，所有控制裝置可監測該匯流排上命令與資料之傳輸情形，以利目前未擁有該資料匯流排之支配權的控制裝置(例如主控制裝置)對於記憶體裝置的記憶庫中被開啟之頁進行追蹤，避免一旦主控制裝置重新取回資料匯流排之支配權時會有頁衝突的現象發生。較佳地，本方法可進一步包含週期性發出一更新指令至記憶體裝置的步驟。若M>1，亦即記憶體共享系統包含不只一個從屬控制裝置，較佳地，更新指令可由主控制裝置發出。
圖六繪示當M>=1時，主控制裝置自目前擁有資料匯流排之支配權的從屬控制裝置收回資料匯流排之支配權的流程圖。步驟S20，當該主控制裝置欲收回該資料匯流排之支配權時，該主控制裝置分別發出一收回(recall)訊號至各個從屬控制裝置。於步驟S22，當目前擁有該資料匯流排之支配權的從屬控制裝置接收到該收回訊號後，根據該收回訊號於一段預定時間內將該資料匯流排之支配權交還給該主控制裝置。
綜上所述，於本發明之記憶體共享系統中，由主控制裝置提供記憶體時脈訊號給記憶體裝置，每一個從屬控制裝置透過其延遲鎖相迴路延遲鎖相時脈訊號，使得每一個從屬控制裝置追蹤進入的時脈訊號的相位，使得其產生之輸出訊號的相位能夠對齊時脈訊號的相位，以對記憶體裝置進行存取之參考。因此，根據本發明之記憶體共享系統能夠滿足新一代具有高資料傳輸速率之記憶體(例如DDR-DRAM)的需求，並減少腳位與記憶體之成本與用量。根據本發明之記憶體共享系統可透過目前擁有資料匯流排之存取權的控制裝置發出全部頁面關閉指令至記憶體裝置之方式或是協助目前未擁有資料匯流排之存取權的控制裝置監測並追蹤資料匯流排之資料傳輸情形的方式，以避免傳統上進行記憶體共享時常見的頁衝突現象發生。由於主控制裝置在需要存取資料時才會驅動記憶體裝置的記憶體時脈，故可有效地節省記憶體裝置的功率消耗。
綜上所述，本發明揭露一種記憶體共享系統，包含主控制裝置、從屬控制裝置及記憶體裝置。主控制裝置發出時脈訊號給記憶體裝置；從屬控制裝置耦接至主控制裝置，兩者並經由資料匯流排耦接至記憶體裝置，從屬控制裝置包含延遲鎖相迴路，其接收時脈訊號，延遲鎖相迴路追蹤時脈訊號，主控制裝置與從屬控制裝置可經由資料匯流排存取記憶體裝置。較佳地，從屬控制裝置可主張一請求訊號給主控制裝置，以請求記憶體裝置之存取權，且主控制裝置可主張一允許訊號以回應於請求訊號，以授予記憶體裝置之存取權給從屬控制裝置；較佳地，主控制裝置可同時監測資料匯流排之資料傳輸情形。當主控制裝置欲收回資料匯流排之存取權時，主控制裝置主張一收回訊號至從屬控制裝置，從屬控制裝置根據收回訊號於一預定時間內將資料匯流排之存取權交還給主控制裝置，較佳地，從屬控制裝置發出一全部頁面關閉指令至記憶體裝置後，再交還資料匯流排之存取權。主控制裝置或從屬控制裝置可週期性發出一更新指令至記憶體裝置。延遲鎖相迴路接收時脈訊號，並追蹤時脈訊號之相位以產生一輸出訊號，例如資料閃控訊號或命令訊號，以供從屬控制裝置經由資料匯流排存取記憶體裝置之運作。較佳地，主控制裝置更產生一時脈致能訊號給記憶體裝置，且主控制裝置選擇性地產生時脈訊號給記憶體裝置以回應於時脈致能訊號。
本發明亦揭露一種記憶體共享方法，用於一記憶體共享系統中，記憶體共享系統包含主控制裝置、從屬控制裝置及記憶體裝置，包含下列步驟：主控制裝置選擇性地產生一時脈訊號給記憶體裝置；從屬控制裝置接收時脈訊號，並利用延遲鎖相迴路追蹤時脈訊號以產生一輸出訊號，例如資料訊號、資料閃控訊號或命令訊號，使得輸出訊號對齊時脈訊號；以及，主控制裝置仲裁記憶體裝置之存取權，較佳地，從屬控制裝置主張一請求訊號給主控制裝置，以請求記憶體裝置之存取權，主控制裝置主張一允許訊號給從屬控制裝置，以回應於請求訊號。較佳地，主控制裝置可主張一收回訊號給從屬控制裝置，從屬控制裝置於一預定時間內將記憶體裝置之存取權交還給主控制裝置，以回應於該收回訊號。
藉由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。熟知此技術之人士當可做出各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。
S10~S22．．．流程步驟
1、2．．．記憶體共享系統
10、20．．．記憶體裝置
12、22．．．主控制裝置
14．．．從屬控制裝置
142．．．延遲鎖相迴路
102、202．．．資料匯流排
CLK．．．記憶體時脈訊號
CKE．．．時脈致能訊號
clk．．．時脈接腳
DQS．．．資料控制接腳
DQ．．．資料接腳
CMD．．．指令接腳
1422、1427~1428．．．多工器
1423．．．時脈樹合成複製器
1424、1430．．．正反器
1425．．．輸入端延遲複製器
1426．．．輸出端延遲複製器
1420．．．相位偵測器
1421．．．可調延遲器
Z．．．時脈訊號
Z'．．．控制訊號
24．．．第一從屬控制裝置
25．．．第二從屬控制裝置
T．．．時脈週期
圖一係繪示根據本發明之第一具體實施例的記憶體共享系統之電路方塊圖。
圖二係繪示從屬控制裝置之延遲鎖相迴路的詳細電路方塊圖。
圖三係繪示請求訊號及授予訊號與時脈訊號間的對應關係之示意圖。
圖四係繪示根據本發明之第二具體實施例之記憶體共享系統之電路方塊圖。
圖五繪示根據本發明之第五具體實施例之記憶體共享系統運作方法的流程圖。
圖六繪示主控制裝置自目前擁有資料匯流排之支配權的從屬控制裝置收回支配權的流程圖。
1．．．記憶體共享系統
10．．．記憶體裝置
12．．．主控制裝置
14．．．從屬控制裝置
102．．．資料匯流排
CKE．．．時脈致能訊號
CLK．．．記憶體時脈訊號

Claims (17)

  1. 一種記憶體共享系統，包含：一記憶體裝置；一主控制裝置，經由一資料匯流排耦接至該記憶體裝置，該主控制裝置發出一時脈訊號給該記憶體裝置；以及一從屬控制裝置，耦接至該主控制裝置並經由該資料匯流排耦接至該記憶體裝置，該從屬控制裝置包含一延遲鎖相迴路，其接收該時脈訊號，該延遲鎖相迴路追蹤該時脈訊號之相位；其中，該主控制裝置與該從屬控制裝置可經由該資料匯流排存取該記憶體裝置；其中該從屬控制裝置可主張一請求訊號給該主控制裝置，以請求該記憶體裝置之存取權，且該主控制裝置可主張一允許訊號以回應於該請求訊號，以授予該記憶體裝置之存取權給該從屬控制裝置；其中當該主控制裝置欲收回該資料匯流排之存取權時，該主控制裝置主張一收回訊號至該從屬控制裝置，該從屬控制裝置根據該收回訊號於一預定時間內將該資料匯流排之存取權交還給該主控制裝置。
  2. 如申請專利範圍第1項所述之記憶體共享系統，其中該記憶體裝置係一倍資料速率動態隨機存取記憶體。
  3. 如申請專利範圍第1項所述之記憶體共享系統，其中該從屬控制裝置週期性發出一更新指令至該記憶體裝置。
  4. 如申請專利範圍第1項所述之記憶體共享系統，其中該主控制裝置週期性發出一更新指令至該記憶體裝置。
  5. 如申請專利範圍第1項所述之記憶體共享系統，其中該從屬控制裝置發出一全部頁面關閉指令至該記憶體裝置後，再交還該資料匯流排之存取權。
  6. 如申請專利範圍第1項所述之記憶體共享系統，其中該主控制裝置監測該資料匯流排之資料傳輸。
  7. 一種記憶體共享系統，包含：一記憶體裝置；一主控制裝置，經由一資料匯流排耦接至該記憶體裝置，該主控制裝置發出一時脈訊號給該記憶體裝置；以及一從屬控制裝置，耦接至該主控制裝置並經由該資料匯流排耦接至該記憶體裝置，該從屬控制裝置包含一延遲鎖相迴路，其接收該時脈訊號，該延遲鎖相迴路追蹤該時脈訊號之相位；其中，該主控制裝置與該從屬控制裝置可經由該資料匯流排存取該記憶體裝置；其中該延遲鎖相迴路接收該時脈訊號，並追蹤該時脈訊號之相位以產生一輸出訊號，以供該從屬控制裝置經由該資料匯流排存取該記憶體裝置之運作。
  8. 如申請專利範圍第7項所述之記憶體共享系統，其中該輸出訊號係相位對齊於該時脈訊號。
  9. 如申請專利範圍第7項所述之記憶體共享系統，其中該輸出訊號係為一命令訊號。
  10. 如申請專利範圍第7項所述之記憶體共享系統，其中該輸出訊號係為一資料閃控訊號。
  11. 如申請專利範圍第7項所述之記憶體共享系統，其中該從屬控制裝置經由一命令匯流排耦接至該主控制裝置，該命令匯流排包括一請求訊號、一允許訊號以及一收回訊號。
  12. 如申請專利範圍第7項所述之記憶體共享系統，其中該主控制裝置產生一時脈致能訊號給該記憶體裝置，且該主控制裝置選擇性地產生該時脈訊號給該記憶體裝置以回應於該時脈致能訊號。
  13. 一種記憶體共享方法，用於一記憶體共享系統中，該記憶體共享系統包含一主控制裝置、一從屬控制裝置及一記憶體裝置，該方法包含下列步驟：該主控制裝置選擇性地產生一時脈訊號給該記憶體裝置；該從屬控制裝置接收該時脈訊號，並利用一延遲鎖相迴路追蹤該時脈訊號以產生一輸出訊號，使得該輸出訊號對齊該時脈訊號；以及該主控制裝置仲裁該記憶體裝置之一存取權；監測該記憶體裝置之一資料匯流排的資料傳輸。
  14. 如申請專利範圍第13項所述之方法，更包含：週期性發出一更新指令至該記憶體裝置。
  15. 如申請專利範圍第13項所述之方法，其中該輸出訊號係為一資料閃控訊號或一命令訊號。
  16. 如申請專利範圍第13項所述之方法，其中該仲裁步驟包含：該從屬控制裝置主張一請求訊號給該主控制裝置，以請求該記憶體裝置之存取權；以及該主控制裝置主張一允許訊號給該從屬控制裝置，以回應於該請求訊號。
  17. 如申請專利範圍第16項所述之方法，更包含發出一全部頁面關閉指令至該記憶體裝置之步驟。
TW099120331A 2010-06-22 2010-06-22 記憶體共享系統及方法 TWI425364B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW099120331A TWI425364B (zh) 2010-06-22 2010-06-22 記憶體共享系統及方法
US13/085,801 US9070420B2 (en) 2010-06-22 2011-04-13 Memory sharing system and memory sharing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW099120331A TWI425364B (zh) 2010-06-22 2010-06-22 記憶體共享系統及方法

Publications (2)

Publication Number Publication Date
TW201201021A TW201201021A (en) 2012-01-01
TWI425364B true TWI425364B (zh) 2014-02-01

Family

ID=45329697

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099120331A TWI425364B (zh) 2010-06-22 2010-06-22 記憶體共享系統及方法

Country Status (2)

Country Link
US (1) US9070420B2 (zh)
TW (1) TWI425364B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5568057B2 (ja) * 2011-05-30 2014-08-06 株式会社東芝 メモリアクセス回路及びメモリシステム
CN104375968B (zh) 2014-12-03 2017-09-15 上海兆芯集成电路有限公司 主机端外围接口电路
KR102373544B1 (ko) 2015-11-06 2022-03-11 삼성전자주식회사 요청 기반의 리프레쉬를 수행하는 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI246647B (en) * 2000-09-22 2006-01-01 Intel Corp Cache dynamically configured for simultaneous accesses by multiple computing engines
WO2007001127A1 (en) * 2005-06-28 2007-01-04 Mtekvision Co., Ltd Memory sharing through a plurality of routes
WO2007058453A1 (en) * 2005-11-16 2007-05-24 Mtekvision Co., Ltd. Memory sharing system and method thereof
TW200907693A (en) * 2007-08-10 2009-02-16 Ene Technology Inc Chip system and signal transmission method thereof

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4368514A (en) * 1980-04-25 1983-01-11 Timeplex, Inc. Multi-processor system
US5418937A (en) * 1990-11-30 1995-05-23 Kabushiki Kaisha Toshiba Master-slave type multi-processing system with multicast and fault detection operations having improved reliability
US5655113A (en) * 1994-07-05 1997-08-05 Monolithic System Technology, Inc. Resynchronization circuit for a memory system and method of operating same
DE69630126T2 (de) * 1995-07-27 2004-06-17 Intel Corporation, Santa Clara Historische zustandinformation verwendendes entscheidungsprotokoll für zugriff auf ein geteiltes speichergebiet
US6185704B1 (en) * 1997-04-11 2001-02-06 Texas Instruments Incorporated System signaling schemes for processor and memory module
US6247138B1 (en) * 1997-06-12 2001-06-12 Fujitsu Limited Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system
US6571325B1 (en) * 1999-09-23 2003-05-27 Rambus Inc. Pipelined memory controller and method of controlling access to memory devices in a memory system
US6321282B1 (en) * 1999-10-19 2001-11-20 Rambus Inc. Apparatus and method for topography dependent signaling
US6987823B1 (en) * 2000-02-07 2006-01-17 Rambus Inc. System and method for aligning internal transmit and receive clocks
US6839860B2 (en) * 2001-04-19 2005-01-04 Mircon Technology, Inc. Capture clock generator using master and slave delay locked loops
US6483753B1 (en) * 2002-02-06 2002-11-19 Lsi Logic Corporation Endianess independent memory interface
US6911853B2 (en) * 2002-03-22 2005-06-28 Rambus Inc. Locked loop with dual rail regulation
EP1376356A1 (en) * 2002-06-26 2004-01-02 Fujitsu Siemens Computers, LLC Error reporting network in multiprocessor computer
US7133995B1 (en) * 2002-12-16 2006-11-07 Advanced Micro Devices, Inc. Dynamic page conflict prediction for DRAM
US6934782B2 (en) * 2002-12-23 2005-08-23 Lsi Logic Corporation Process and apparatus for managing use of a peripheral bus among a plurality of controllers
US7013355B2 (en) * 2003-01-09 2006-03-14 Micrel, Incorporated Device and method for improved serial bus transaction using incremental address decode
GB2399722A (en) * 2003-03-21 2004-09-22 Sony Uk Ltd Data communication synchronisation
US7406100B2 (en) * 2003-05-21 2008-07-29 Atmel Corporation Bi-directional single wire interface
US7334149B1 (en) * 2004-03-25 2008-02-19 Sun Microsystems, Inc. Clock distribution architecture with spread spectrum
US8341344B2 (en) * 2007-09-21 2012-12-25 Globalfoundries Inc. Techniques for accessing a resource in a processor system
JP5391833B2 (ja) * 2009-05-27 2014-01-15 富士通セミコンダクター株式会社 メモリコントローラ、システムおよび半導体メモリのアクセス制御方法
US8310880B2 (en) * 2010-03-05 2012-11-13 248 Solid State, Inc. Virtual channel support in a nonvolatile memory controller
US8149166B1 (en) * 2010-03-18 2012-04-03 The United States Of America As Represented By The Secretary Of The Air Force Scalable phased array beamsteering control system

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI246647B (en) * 2000-09-22 2006-01-01 Intel Corp Cache dynamically configured for simultaneous accesses by multiple computing engines
WO2007001127A1 (en) * 2005-06-28 2007-01-04 Mtekvision Co., Ltd Memory sharing through a plurality of routes
WO2007058453A1 (en) * 2005-11-16 2007-05-24 Mtekvision Co., Ltd. Memory sharing system and method thereof
TW200907693A (en) * 2007-08-10 2009-02-16 Ene Technology Inc Chip system and signal transmission method thereof

Also Published As

Publication number Publication date
TW201201021A (en) 2012-01-01
US9070420B2 (en) 2015-06-30
US20110314214A1 (en) 2011-12-22

Similar Documents

Publication Publication Date Title
JP4444277B2 (ja) 高速ｄｒａｍにおいて所望の読出しレイテンシを確立し維持する方法及び装置
US8760946B2 (en) Method and apparatus for memory access delay training
CN109313617B (zh) 负载减少的非易失性存储器接口
US10658019B2 (en) Circuit, system and method for controlling read latency
US8880831B2 (en) Method and apparatus to reduce memory read latency
US9304579B2 (en) Fast-wake memory control
US8656198B2 (en) Method and apparatus for memory power management
US7421558B2 (en) System controlling interface timing in memory module and related method
US20170200498A1 (en) Data clock synchronization in hybrid memory modules
US9490791B2 (en) Method and circuit for detecting USB 3.0 LFPS signal
US8520455B2 (en) Method and apparatus for training a DLL in a memory subsystem
KR101536019B1 (ko) 고속 ｄｒａｍ에서 신호들을 처리하기 위한 시스템 및 방법
AU2011332209A1 (en) Mechanism for an efficient DLL training protocol during a frequency change
JP2009163758A (ja) クロックの異なるバス間におけるデータ転送
TWI425364B (zh) 記憶體共享系統及方法
JPH0916282A (ja) クロック制御方式
TW201316176A (zh) 記憶體控制元件
CN102279801B (zh) 存储器共享系统及方法
US8301820B2 (en) Direct memory access for advanced high speed bus
CN116343856A (zh) 快速自刷新退出功率状态
US11493949B2 (en) Clocking scheme to receive data
Sreehari et al. AHB DDR SDRAM enhanced memory controller
US7231539B1 (en) Reset circuit for resetting two clock domains
KR100874352B1 (ko) 반도체 메모리 데이터 전송 제어장치