KR100583951B1 - 메모리 시스템 및 이 시스템의 타이밍 조절 방법 - Google Patents

메모리 시스템 및 이 시스템의 타이밍 조절 방법 Download PDF

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Abstract

본 발명은 메모리 시스템 및 이 시스템의 타이밍 조절 방법을 공개한다. 이 시스템은 패턴 데이터를 발생하는 패턴 데이터 발생회로를 각각 구비하고, 명령 신호가 공통으로 인가되고, 해당하는 데이터가 각각 인가되는 복수개의 메모리들을 탑재한 적어도 하나이상의 메모리 모듈, 및 복수개의 메모리들로 명령 신호, 및 해당하는 데이터를 각각 인가하고, 타이밍 조절 동작시에 메모리 모듈로 패턴 데이터 발생 명령을 인가하고, 복수개의 메모리들 각각으로부터 출력되는 패턴 데이터를 이용하여 복수개의 메모리들 각각의 데이터 도착 시간 차(위상 차)를 계산하고, 계산된 데이터 도착 시간 차(위상 차)를 이용하여 데이터를 입출력하는 메모리 제어부로 구성되어 있다. 따라서, 메모리 제어부와 메모리들사이에 안정적인 데이터의 전송이 가능하다.

Description

메모리 시스템 및 이 시스템의 타이밍 조절 방법{Memory system and timing control method thereof}
도1은 일반적인 메모리 시스템의 구성을 걔략적으로 나타내는 블록도이다.
도2는 본 발명의 메모리 시스템의 메모리 모듈에 구비되는 일실시예의 메모리의 개략적인 구성을 나타내는 블록도이다.
도3은 본 발명의 메모리 시스템의 메모리 제어부의 일실시예의 동작을 설명하기 위한 동작 흐름도이다.
도4는 본 발명의 메모리 시스템의 메모리 모듈에 구비되는 다른 실시예의 메모리의 개략적인 구성을 나타내는 블록도이다.
도5는 본 발명의 메모리 시스템의 메모리 제어부의 다른 실시예의 동작을 설명하기 위한 동작 흐름도이다.
본 발명은 메모리 시스템에 관한 것으로, 특히 메모리 제어부와 메모리 모듈들에 탑재된 메모리들 각각의 사이의 타이밍 스큐를 제거할 수 있는 메모리 시스템 및 이 시스템의 타이밍 스큐 조절 방법에 관한 것이다.
일반적인 메모리 시스템은 메모리 제어부와 메모리 모듈들을 구비하고, 메모리 모듈들 각각은 복수개의 메모리들로 이루어져 있다. 그리고, 메모리 제어부는 메모리 모듈의 복수개의 메모리들 각각과 데이터를 입출력하고, 명령 신호는 복수개의 메모리들로 공통으로 인가한다.
따라서, 메모리 제어부와 복수개의 메모리들 각각의 데이터 입출력 타이밍은 동일하지만, 명령 신호가 복수개의 메모리들로 입력되는 타이밍은 동일하지 않다. 즉, 메모리 제어부로부터 복수개의 메모리들 각각으로 명령 신호가 도달하는 시점이 다른 반면에, 메모리 제어부로부터 복수개의 메모리들 각각으로 데이터가 도달하는 시점은 동일하다.
이에 따라, 메모리 제어부로부터 복수개의 메모리들 각각으로 데이터가 정확하게 라이트되게 될 수 없거나, 복수개의 메모리들 각각으로부터 리드되는 데이터가 메모리 제어부로 동시에 입력될 수 없게 된다는 문제점이 있다.
상술한 바와 같은 문제점을 해결하기 위하여 메모리 모듈들 각각에 하나의 버퍼 회로를 구비하여, 버퍼 회로내에 명령 신호와 데이터사이의 타이밍 스큐를 조절해주는 기능을 추가하는 방법이 제시되었다. 그러나, 이 방법은 메모리 모듈들 각각이 버퍼 회로를 구비하여야 하기 때문에 메모리 모듈의 비용이 증가하게 된다는 문제점이 있다.
본 발명의 목적은 메모리들로 인가되는 명령 신호와 메모리들 각각으로 입출력되는 데이터사이의 타이밍 스큐를 보상해줄 수 있는 메모리 모듈을 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 메모리 모듈을 구비한 메모리 시스템의 타이밍 조절 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 메모리 모듈의 제1형태는 패턴 데이터를 발생하는 패턴 데이터 발생회로를 각각 구비하고, 명령 신호가 공통으로 인가되고, 해당하는 데이터가 각각 인가되는 복수개의 메모리들을 탑재한 적어도 하나이상의 메모리 모듈, 및 상기 복수개의 메모리들로 상기 명령 신호, 및 상기 해당하는 데이터를 각각 인가하고, 타이밍 조절 동작시에 상기 메모리 모듈로 패턴 데이터 발생 명령을 인가하고, 상기 복수개의 메모리들 각각으로부터 출력되는 패턴 데이터를 이용하여 상기 복수개의 메모리들 각각의 데이터 도착 시간 차(위상 차)를 계산하고, 계산된 데이터 도착 시간 차(위상 차)를 이용하여 데이터를 입출력하는 메모리 제어부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 메모리 모듈의 제2형태는 패턴 데이터를 발생하는 패턴 데이터 발생회로를 각각 구비하고, 명령 신호가 공통으로 인가되고, 해당하는 데이터가 각각 인가되는 복수개의 메모리들을 탑재한 적어도 하나이상의 메모리 모듈, 및 상기 복수개의 메모리들로 상기 명령 신호, 및 상기 해당하는 데이터를 각각 인가하고, 타이밍 조절 동작시에 상기 메모리 모듈로 패턴 데이터 저장 명령을 인가하고, 상기 복수개의 메모리들 각각으로 패턴 데이터를 입력하고, 상기 메모리 모듈로 패턴 데이터 발생 명령을 인가하고, 상기 복수개의 메모리들 각각으로부터 출력되는 패턴 데이터를 이용하여 상기 복수개의 메모리들 각각의 데이터 도착 시간 차(위상 차)를 계산하고, 계산된 데이터 도착 시간 차(위상 차)를 이용하여 데이터를 입출력하는 메모리 제어부를 구비하는 것을 특징으로 한다.
상기 메모리 시스템의 메모리 제어부는 상기 데이터 도착 시간 차(위상 차)가 계산되면, 상기 복수개의 메모리들 각각으로 계산된 도착 시간 차(위상 차)에 따른 시간 차(지연 시간)를 가지는 데이터를 각각 출력하고, 상기 복수개의 메모리들 각각으로부터 출력되는 데이터를 입력하여 상기 계산된 도착 시간 차(위상 차)에 따라 데이터의 시간 차(위상)를 보상하고, 상기 계산된 도착 시간 차(위상 차)가 정확한지를 판단하는 것을 특징으로 한다.
그리고, 상기 패턴 데이터의 주기는 상기 복수개의 메모리들 각각으로부터 출력되는 데이터중 상기 메모리 제어부로 가장 먼저 도착하는 데이터와 가장 나중에 도착하는 데이터사이의 시간 차(위상 차)에 해당하는 시간보다 큰 시간을 가지는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 메모리 모듈을 구비한 메모리 시스템의 타이밍 조절 방법은 복수개의 메모리들을 구비하는 적어도 하나이상의 메모리 모듈, 및 상기 복수개의 메모리들로 상기 명령 신호 및 해당하는 데이터를 각각 인가하고, 상기 복수개의 메모리들 각각으로부터 출력되는 데이터를 입력하는 메모리 제어부를 구비하는 메모리 시스템의 타이밍 조절 방법에 있어서, 상기 메모리 모듈로 패턴 데이터 발생 명령을 인가하는 단계, 상기 복수개의 메모리들 각각으로부터 출력되는 패턴 데이터를 이용하여 상기 복수개의 메모리들 각각의 데이터 도착 시간 차(위상 차)를 계산하는 단계, 및 상기 계산된 데이터 도착 시간 차(위상 차)를 이용하여 데이터를 입출력하는 단계를 구비하는 것을 특징으로 한다.
상기 타이밍 조절 방법은 상기 메모리 모듈로 패턴 데이터 저장 명령을 인가 하는 단계, 및 상기 복수개의 메모리들 각각으로 패턴 데이터를 입력하는 단계를 더 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 메모리 모듈 및 이 모듈을 구비한 메모리 시스템의 타이밍 조절 방법을 설명하면 다음과 같다.
도1은 일반적인 메모리 시스템의 구성을 걔략적으로 나타내는 블록도로서, 메모리 모듈(100), 및 메모리 제어부(200)로 구성되고, 메모리 모듈(100)은 8개의 메모리들(10-1 ~ 10-8)로 구성되어 있다.
도1에서, 22-1 ~ 22-8은 메모리 제어부(200)와 메모리들(10-1 ~ 10-8) 각각의 사이의 데이터 라인들을 나타내고, 20, 20-1 ~ 20-8은 메모리 제어부(200)와 메모리들(10-1 ~ 10-8) 각각의 사이의 명령 신호 라인들을 나타낸다.
따라서, 메모리 제어부(200)와 메모리들(10-1 ~ 10-8) 각각의 사이에 데이터 라인들(22-1 ~ 22-8)이 연결되어 데이터가 전송되고, 메모리 제어부(200)와 메모리들(10-1 ~ 10-8)사이에 명령 신호 라인들(20, 20-1 ~ 20-8)이 연결되어 메모리 제어부(200)로부터 출력되는 명령 신호가 메모리들(10-1 ~ 10-8)로 공통으로 전송된다.
메모리 제어부(200)는 메모리들(10-1 ~ 10-8)로 명령 신호 및 라이트 데이터를 인가하고, 메모리들(10-1 ~ 10-8)로부터 출력되는 리드 데이터를 입력한다. 메모리들(10-1 ~ 10-8)은 메모리 제어부(200)로부터 인가되는 명령 신호에 응답하여 라이트 데이터를 저장하고, 라이트된 데이터를 메모리 제어부(200)로 출력한다.
상술한 도1에 나타낸 메모리 시스템은 메모리 제어부(200)와 메모리들(10-1 ~ 10-8)사이에 데이터는 동일한 타이밍에 전송되지만, 메모리들(10-1 ~ 10-8) 각각으로 인가되는 명령 신호들의 도착 시점(위상)은 서로 다르다. 메모리들(10-4, 10-5)로부터 먼 곳에 위치할수록 신호 라인의 부하가 커지게 되어 명령 신호의 도착 시점(위상)이 느려지게 된다. 즉, 메모리들(10-4, 10-5)로 가장 먼저 전송되고, 메모리들(10-1, 10-8)로 가장 느리게 전송된다.
따라서, 도1에 나타낸 메모리 시스템은 라이트 및 리드 동작시에 메모리들(10-1 ~ 10-8) 각각으로 인가되는 명령 신호의 도착 시점(위상)이 달라짐에 따라 데이터가 정확하게 라이트될 수 없게 되고, 메모리들(10-1 ~ 10-8) 각각으로부터 리드되는 데이터가 메모리 제어부(200)로 도착하는 시점, 즉, 위상이 달라지게 된다.
이에 따라, 종래의 메모리 시스템은 라이트 및 리드 동작시에 안정적인 데이터 송수신이 이루어질 수 없다는 문제가 있다.
도2는 본 발명의 메모리 시스템의 메모리 모듈에 구비되는 일실시예의 메모리의 개략적인 구성을 나타내는 블록도로서, 메모리 셀 어레이(30), 출력 버퍼(32), 데이터 출력회로(34), 입력 버퍼(36), 데이터 입력 회로(38), 패턴 데이터 발생회로(40), 및 스위치들(SW)(42, 44)로 구성되어 있다.
도2에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
입력 버퍼(36)는 라이트 동작시에 외부로부터 입력되는 데이터를 버퍼한다. 데이터 입력회로(38)는 라이트 동작시에 입력 버퍼(36)로부터 출력되는 버퍼된 데이터를 입력하여 처리한다. 메모리 셀 어레이(30)는 데이터 입력회로(38)로부터 출 력되는 데이터를 저장하고, 저장된 데이터를 출력한다. 데이터 출력회로(34)는 리드 동작시에 메모리 셀 어레이(30)로부터 출력되는 데이터를 입력하여 처리한다. 출력 버퍼(32)는 데이터 출력회로(34)로부터 출력되는 데이터를 버퍼하여 메모리 제어부로 출력한다. 패턴 데이터 발생회로(40)는 제어신호(CON)에 응답하여 소정의 주기를 가지고 토글링하는 패턴 데이터를 발생한다. 스위치(42)는 제어신호(CON)에 응답하여 온되고, 스위치(44)는 반전 제어신호(CONB)에 응답하여 온된다. 반전 제어신호(CONB)는 제어신호(CON)를 반전한 신호이다. 따라서, 스위치(42)가 온되는 경우에는 스위치(44)가 오프되고, 스위치(42)가 오프되는 경우에는 스위치(42)가 온된다.
도2에 나타낸 본 발명의 메모리는 제어신호(CON)가 발생되면 스위치(42)가 온되고, 스위치(44)가 오프된다. 그리고, 패턴 데이터 발생회로(40)는 제어신호(CON)에 응답하여 소정의 주기를 가지고 토글링하는 패턴 데이터를 발생한다. 이때, 토글링하는 패턴 데이터의 주기는 메모리들(10-4, 10-5)로 명령 신호가 도착하는 시간과 메모리들(10-1, 10-8)로 명령 신호가 도착하는 시간의 시간 차(위상 차)보다 큰 시간을 가져야 한다.
도3은 본 발명의 메모리 시스템의 메모리 제어부의 일실시예의 동작을 설명하기 위한 동작 흐름도이다.
먼저, 메모리 제어부(200)가 도2에 나타낸 것과 같은 메모리들(10-1 ~ 10-8)로 패턴 데이터 발생 명령을 인가한다(제300단계). 메모리들(10-1 ~ 10-8) 각각은 패턴 데이터 발생 명령에 응답하여 제어신호(CON)를 발생한다. 따라서, 메모리들(10-1 ~ 10-8) 각각의 스위치(42)가 온되고, 스위치(44)가 오프되어 패턴 데이터 발생회로(40)로부터 패턴 데이터가 출력된다.
메모리들(10-1 ~ 10-8) 각각으로부터 출력되는 패턴 데이터를 입력한다(제310단계).
패턴 데이터 또는 리드 데이터를 이용하여 메모리들(10-1 ~ 10-8) 각각으로부터 출력되는 데이터의 도착 시간 차를 계산한다(제320단계). 즉, 메모리들(10-1 ~ 10-8) 각각으로부터 출력되는 데이터의 타이밍 스큐를 계산한다. 제320단계에서 데이터의 도착 시간 차란 데이터의 위상 차에 해당하며, 메모리들(10-4, 10-5)로부터 출력되는 데이터의 도착 시간(위상)이 가장 빠르고, 메모리들(10-1, 10-8)로부터 출력되는 데이터의 도착 시간(위상)이 가장 느리다.
메모리들(10-1 ~ 10-8)로 라이트 명령을 인가하고 상기 제320단계에 의해서 계산된 도착 시간 차(위상 차)에 따른 시간 차를 가지는 데이터를 메모리들(10-1 ~ 10-8) 각각으로 라이트한다(제330단계). 이때, 계산된 도착 시간 차(위상 차)에 따른 시간 차란 지연 시간을 말한다. 예를 들어 설명하면, 메모리 제어부는 메모리들(10-1, 10-8)로 출력되는 데이터를 먼저 출력하고, 메모리들(10-2, 10-7)로 출력되는 데이터를 메모리들(10-2, 10-7)로 출력되는 데이터와 메모리들(10-1, 10-8)로부터 출력되는 데이터와의 위상 차에 해당하는 제1지연 시간만큼 지연하여 출력하고, 메모리들(10-3, 10-6)로 출력되는 데이터를 메모리들(10-3, 10-6)로 출력되는 데이터와의 위상 차에 해당하는 제2지연 시간만큼 지연하여 출력하고, 메모리들(10-4, 10-5)로 출력되는 데이터를 메모리들(10-4, 10-5)로 출력되는 데이터와 메모리들(10-1, 10-8)로부터 출력되는 데이터와의 위상 차에 해당하는 제3지연 시간만큼 지연하여 출력한다.
메모리들(10-1 ~ 10-8)로 리드 명령을 인가하고 메모리들(10-1 ~ 10-8) 각각으로부터 출력되는 리드 데이터를 입력한다(제340단계). 이때, 메모리들(10-4, 10-5)로부터 출력되는 데이터가 가장 빠르게 도착하고, 메모리들(10-1, 10-8)로부터 출력되는 데이터가 가장 느리게 도착한다.
메모리들(10-1 ~ 10-8) 각각으로부터 출력되는 리드 데이터의 도착 시간 차(위상)를 상기 제320단계에 의해서 계산된 도착 시간 차(위상 차)에 따라 메모리들(10-1 ~ 10-8) 각각으로부터 출력되는 리드 데이터의 지연 시간을 조절하여 보상한다(제350단계). 예를 들어 설명하면, 메모리 제어부는 메모리들(10-1 ~ 10-8)로부터 출력되는 리드 데이터를 입력하고, 메모리들(10-2, 10-7)로부터 출력되는 리드 데이터를 제320단계에서 계산된 제1지연 시간만큼 지연하여 입력하고, 메모리들(10-3, 10-6)로부터 출력되는 리드 데이터를 제320단계에서 계산된 제2지연 시간만큼 지연하여 입력하고, 메모리들(10-4, 10-5)로부터 출력되는 리드 데이터를 제320단계에서 계산된 제3지연 시간만큼 지연하여 입력한다.
제350단계에서 메모리들(10-1 ~ 10-8) 각각으로부터 출력되는 리드 데이터의 도착 시간 차가 정확하게 보상되었는지를 판단한다(제360단계). 즉, 리드 데이터의 도착 시간 차(위상 차)가 정확하게 보상되어 메모리들(10-1 ~ 10-8)로부터 출력된 리드 데이터의 도착 시점(위상)이 메모리 제어부(200) 내부에서 동일하도록 조절되었는지를 판단한다.
만일 제360단계의 판단 결과, 계산된 도착 시간 차(즉, 타이밍 스큐 또는 위상 차)가 정확하면 동작을 종료하고, 정확하지 않으면 제320단계로 진행한다.
그리고, 제300단계에서, 메모리들(10-1 ~ 10-8) 각각은 패턴 데이터 발생 명령이 인가되면 내부적으로 제어신호(CON)를 발생한다. 이때, 패턴 데이터 발생 명령은 메모리 제어부(200)로부터 인가되는 명령 신호들을 조합함에 의해서 발생하는 것이 가능하다. 또한, 별도의 패턴 데이터 발생 명령을 인가하지 않고, 메모리들(10-1 ~ 10-8)의 모드 설정 동작시에 모드 설정 명령을 인가하고, 패턴 데이터 발생 명령에 해당하는 모드 설정 코드를 입력함에 의해서 제어신호(CON)의 상태를 설정하는 것도 가능하다. 이 기술은 메모리들(10-1 ~ 10-8)에서 일반적으로 사용되고 있다.
상술한 바와 같은 방법으로, 본 발명의 메모리 시스템의 메모리 모듈의 메모리들 각각으로 인가되는 명령 신호의 시간 차(지연 시간)를 고려하여 메모리 제어부가 메모리들 각각으로 데이터를 인가하고, 메모리들로부터 입력되는 데이터의 시간 차를 조절함으로써 메모리들로 데이터를 정확하게 라이트할 수 있고, 메모리 제어부가 데이터를 정확하게 리드할 수 있다.
도4는 본 발명의 메모리 시스템의 메모리 모듈에 구비되는 다른 실시예의 메 모리의 개략적인 구성을 나타내는 블록도로서, 도2에 나타낸 메모리에 스위치들(46, 48)을 추가하고, 패턴 데이터 발생회로(40)를 패턴 데이터 발생회로(40')로 대체하여 구성되어 있다.
도4에 나타낸 블록들중 도2에 나타낸 블록들과 동일한 참조 번호를 가진 블록들의 기능 설명은 도2를 참고로 하기 바라며, 여기에서는 추가되는 블록들의 기능에 대해서만 설명하기로 한다.
패턴 데이터 발생회로(40')는 제어신호(CON')에 응답하여 소정의 주기를 가지고 토글링하는 패턴 데이터를 저장하고, 제어신호(CON)에 응답하여 저장된 패턴 데이터를 출력한다. 스위치(46)는 제어신호(CON')에 응답하여 온되고, 스위치(48)는 반전 제어신호(CON'B)에 응답하여 온된다. 반전 제어신호(CON'B)는 제어신호(CON)를 반전한 신호이다. 따라서, 스위치(46)가 온되는 경우에는 스위치(48)가 오프되고, 스위치(48)가 오프되는 경우에는 스위치(46)가 온된다.
도4에 나타낸 본 발명의 메모리는 제어신호(CON')가 발생되면 스위치(46)가 온되고, 스위치(48)가 오프된다. 메모리 제어부(200)는 메모리들(10-1 ~ 10-8)로 패턴 데이터를 출력한다. 이때, 메모리들(10-1 ~ 10-8) 각각에 저장된 패턴 데이터의 토글링 주기는 메모리들(10-4, 10-5)로 명령 신호가 도착하는 시간과 메모리들(10-1, 10-8)로 명령 신호가 도착하는 시간의 시간 차보다 큰 시간을 가져야 한다.
도5는 본 발명의 메모리 시스템의 메모리 제어부의 다른 실시예의 동작을 설명하기 위한 동작 흐름도이다.
먼저, 메모리 제어부(200)가 도4에 나타낸 것과 같은 메모리들(10-1 ~ 10-8)로 패턴 데이터 저장 명령을 인가한다(제400단계). 메모리들(10-1 ~ 10-8)은 패턴 데이터 저장 명령에 응답하여 제어신호(CON')를 발생한다. 따라서, 메모리들(10-1 ~ 10-8) 각각의 스위치(46)가 온되고, 스위치(48)가 오프된다.
다음으로, 메모리들(10-1 ~ 10-8) 각각으로 패턴 데이터를 출력한다(제410단계). 그러면, 메모리들(10-1 ~ 10-8) 각각은 메모리 제어부(200)로부터 입력되는 패턴 데이터를 저장한다.
제410단계 후의 동작은 도3의 동작과 동일하므로 도3의 동작 설명을 참고로 하면 쉽게 이해될 것이다.
그리고, 제400단계에서, 메모리들(10-1 ~ 10-8) 각각은 패턴 데이터 저장 명령이 인가되면 내부적으로 제어신호(CON')를 발생한다. 패턴 데이터 저장 명령은 상술한 패턴 데이터 발생 명령과 마찬가지 방법으로 발생될 수 있다.
도4의 메모리들을 탑재한 메모리 모듈 및 도5의 동작을 수행하는 메모리 제어부를 구비한 메모리 시스템은 메모리들 각각의 패턴 데이터 발생회로에 다양한 패턴 데이터를 저장하는 것이 가능하다. 즉, 도2의 메모리들을 탑재한 메모리 모듈 및 도3의 동작을 수행하는 메모리 제어부를 구비한 메모리 시스템이 패턴 데이터 발생회로에 의해서 정해진 패턴 데이터만을 발생하는 것과는 달리 도4의 메모리들을 탑재한 메모리 모듈 및 도5의 동작을 수행하는 메모리 제어부를 구비하는 시스템은 다양한 패턴 데이터를 저장하고 발생하는 것이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 메모리 시스템 및 이 시스템의 타이밍 조절 방법은 메모리들 각각에 패턴 데이터 발생회로를 구비하고, 메모리 제어부가 메모리들 각각으로부터 출력되는 패턴 데이터의 도착 시간 차를 계산하여 메모리 제어부로부터 출력되는 데이터가 시간 차를 가지고 출력되게 하고, 메모리 제어부로 시간 차를 가지고 입력되는 데이터의 시간 차를 보상한다.
따라서, 본 발명의 메모리 시스템 및 이 시스템의 타이밍 조절 방법은 메모리 제어부와 메모리들사이에 안정적인 데이터의 전송이 가능하다.

Claims (12)

  1. 패턴 데이터 발생 명령에 응답하여 패턴 데이터를 발생하는 패턴 데이터 발생회로를 각각 구비하고, 명령 신호가 공통으로 인가되고, 해당하는 데이터가 각각 인가되는 복수개의 메모리들을 탑재한 적어도 하나이상의 메모리 모듈; 및
    상기 복수개의 메모리들로 상기 명령 신호, 및 상기 해당하는 데이터를 각각 인가하고, 타이밍 조절 동작시에 상기 메모리 모듈로 상기 패턴 데이터 발생 명령을 인가하고, 상기 복수개의 메모리들 각각의 상기 패턴 데이터 발생회로로부터 출력되는 상기 패턴 데이터를 이용하여 상기 복수개의 메모리들 각각의 데이터 도착 시간 차(위상 차)를 계산하고, 계산된 데이터 도착 시간 차(위상 차)를 이용하여 상기 복수개의 메모리들 각각으로부터 출력되는 데이터를 입력하여 내부적으로 동일한 시점에 발생되도록 하고, 상기 복수개의 메모리들 각각으로부터 출력되는 데이터를 서로 상이한 시점에 출력하여 상기 복수개의 메모리들 각각으로 출력되는 데이터가 상기 복수개의 메모리들에 동일한 시점에 입력되도록 하는 메모리 제어부를 구비하는 것을 특징으로 하는 메모리 시스템.
  2. 제1항에 있어서, 상기 메모리 제어부는
    상기 데이터 도착 시간 차(위상 차)가 계산되면,
    상기 복수개의 메모리들 각각으로 계산된 도착 시간 차(위상 차)에 따른 시간 차(지연 시간)를 가지는 데이터를 각각 출력하고,
    상기 복수개의 메모리들 각각으로부터 출력되는 데이터를 입력하여 상기 계산된 도착 시간 차(위상 차)에 따라 데이터의 시간 차(위상)를 보상하고,
    상기 계산된 도착 시간 차(위상 차)가 정확한지를 판단하는 것을 특징으로 하는 메모리 시스템.
  3. 제1항에 있어서, 상기 패턴 데이터의 주기는
    상기 복수개의 메모리들 각각으로부터 출력되는 데이터중 상기 메모리 제어부로 가장 먼저 도착하는 데이터와 가장 나중에 도착하는 데이터사이의 시간 차(위상 차)에 해당하는 시간보다 큰 시간을 가지는 것을 특징으로 하는 메모리 시스템.
  4. 제1항에 있어서, 상기 패턴 데이터 발생회로는
    상기 메모리 제어부로부터 출력되는 상기 패턴 데이터 발생 명령에 응답하여 인에이블되어 상기 패턴 데이터를 발생하는 것을 특징으로 하는 메모리 시스템.
  5. 패턴 데이터 발생 명령에 응답하여 패턴 데이터를 발생하는 패턴 데이터 발생회로를 각각 구비하고, 명령 신호가 공통으로 인가되고, 해당하는 데이터가 각각 인가되는 복수개의 메모리들을 탑재한 적어도 하나이상의 메모리 모듈; 및
    상기 복수개의 메모리들로 상기 명령 신호, 및 상기 해당하는 데이터를 각각 인가하고, 타이밍 조절 동작시에 상기 메모리 모듈로 패턴 데이터 저장 명령을 인가하고, 상기 복수개의 메모리들 각각으로 패턴 데이터를 입력하고, 상기 메모리 모듈로 상기 패턴 데이터 발생 명령을 인가하고, 상기 복수개의 메모리들 각각으로부터 출력되는 패턴 데이터를 이용하여 상기 복수개의 메모리들 각각의 데이터 도착 시간 차(위상 차)를 계산하고, 상기 계산된 데이터 도착 시간 차(위상 차)를 이용하여 상기 복수개의 메모리들 각각으로부터 출력되는 데이터를 입력하여 내부적으로 동일한 시점에 발생되도록 하고, 상기 복수개의 메모리들 각각으로부터 출력되는 데이터를 서로 상이한 시점에 출력하여 상기 복수개의 메모리들 각각으로 출력되는 데이터가 상기 복수개의 메모리들에 동일한 시점에 입력되도록 하는 메모리 제어부를 구비하는 것을 특징으로 하는 메모리 시스템.
  6. 제5항에 있어서, 상기 메모리 제어부는
    상기 데이터 도착 시간 차(위상 차)가 계산되면,
    상기 복수개의 메모리들 각각으로 계산된 도착 시간 차(위상 차)에 따른 시간 차(지연 시간)를 가지는 데이터를 각각 출력하고,
    상기 복수개의 메모리들 각각으로부터 출력되는 데이터를 입력하여 상기 계산된 도착 시간 차(위상 차)에 따라 데이터의 시간 차(위상)를 보상하고,
    상기 계산된 도착 시간 차(위상 차)가 정확한지를 판단하는 것을 특징으로 하는 메모리 시스템.
  7. 제5항에 있어서, 상기 패턴 데이터의 주기는
    상기 복수개의 메모리들 각각으로부터 출력되는 데이터중 상기 메모리 제어부로 가장 먼저 도착하는 데이터와 가장 나중에 도착하는 데이터사이의 시간 차(위상 차)에 해당하는 시간보다 큰 시간을 가지는 것을 특징으로 하는 메모리 시스템.
  8. 제5항에 있어서, 상기 패턴 데이터 발생회로는
    상기 메모리 제어부로부터 출력되는 패턴 데이터 저장 명령에 응답하여 상기 메모리 제어부로부터 출력되는 패턴 데이터를 저장하고,
    상기 메모리 제어부로부터 출력되는 패턴 데이터 발생 명령에 응답하여 상기 저장된 패턴 데이터를 발생하는 것을 특징으로 하는 메모리 시스템.
  9. 복수개의 메모리들을 구비하는 적어도 하나이상의 메모리 모듈; 및
    상기 복수개의 메모리들로 상기 명령 신호 및 해당하는 데이터를 각각 인가하고, 상기 복수개의 메모리들 각각으로부터 출력되는 데이터를 입력하는 메모리 제어부를 구비하는 메모리 시스템의 타이밍 조절 방법에 있어서,
    상기 복수개의 메모리들로 패턴 데이터 발생 명령을 인가하는 단계;
    상기 복수개의 메모리들 각각으로부터 출력되는 패턴 데이터를 이용하여 상기 복수개의 메모리들 각각의 데이터 도착 시간 차(위상 차)를 계산하는 단계; 및
    상기 계산된 데이터 도착 시간 차(위상 차)를 이용하여 데이터를 입출력하는 단계를 구비하는 것을 특징으로 하는 메모리 시스템의 타이밍 조절 방법.
  10. 제9항에 있어서, 상기 타이밍 조절 방법은
    상기 메모리 모듈로 패턴 데이터 저장 명령을 인가하는 단계; 및
    상기 복수개의 메모리들 각각으로 패턴 데이터를 입력하는 단계를 더 구비하는 것을 특징으로 하는 메모리 시스템의 타이밍 조절 방법.
  11. 제10항에 있어서, 상기 패턴 데이터의 주기는
    상기 복수개의 메모리들 각각으로부터 출력되는 데이터중 상기 메모리 제어부로 가장 먼저 도착하는 데이터와 가장 나중에 도착하는 데이터사이의 시간 차(위상 차)에 해당하는 시간보다 큰 시간을 가지는 것을 특징으로 하는 메모리 시스템의 타이밍 조절 방법.
  12. 제9항에 있어서, 상기 데이터 입출력 단계는
    상기 데이터 도착 시간 차(위상 차)가 계산되면,
    상기 복수개의 메모리들 각각으로 계산된 도착 시간 차(위상 차)에 따른 시간 차(지연 시간)를 가지는 데이터를 각각 출력하는 단계;
    상기 복수개의 메모리들 각각으로부터 출력되는 데이터를 입력하여 상기 계산된 도착 시간 차(위상 차)에 따라 데이터의 시간 차(위상)를 보상하는 단계; 및
    상기 계산된 도착 시간 차(위상 차)가 정확한지를 판단하는 단계를 구비하는 것을 특징으로 하는 메모리 시스템의 타이밍 조절 방법.
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