KR20040011834A - 소오스 싱크로너스 전송 방식을 이용한 비동기 메모리 및그것을 포함한 시스템 - Google Patents

소오스 싱크로너스 전송 방식을 이용한 비동기 메모리 및그것을 포함한 시스템 Download PDF

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Abstract

본 발명에 따른 시스템은 데이터 정보를 저장하는 메모리와, 소오스 동기 방식에 따라 상기 메모리의 읽기/쓰기 동작을 제어하는 컨트롤러를 포함한다. 상기 읽기/쓰기 동작 동안, 상기 컨트롤러는 제 1 스트로브 신호와 함께 상기 메모리로 명령 및 어드레스를 전송하고, 상기 메모리는 상기 제 1 스트로브 신호에 응답하여 상기 명령 및 어드레스를 래치한다. 상기 읽기 동작 동안, 상기 메모리는 상기 컨트롤러로부터 출력된 제 2 스트로브 신호에 응답하여 제 3 스트로브 신호를 발생하며, 상기 컨트롤러는 상기 제 3 스트로브 신호에 응답하여 상기 메모리로부터 출력된 데이터를 받아들인다.

Description

소오스 싱크로너스 전송 방식을 이용한 비동기 메모리 및 그것을 포함한 시스템{ASYNCHRONOUS MEMORY USING SOURCE SYNCHRONOUS TRANSFER FASHION AND SYSTEM COMPRISING THE SAME}
본 발명은 전자 장치들에 관한 것으로, 좀 더 구체적으로는 소오스 싱크로너스 방식 (source synchronous fashion)을 이용하여 메모리와 메모리 컨트롤러 간의 데이터 전송을 수행하는 시스템에 관한 것이다.
개인 휴대 통신 (Personal Communication Service: PCS), 셀룰러 (cellular), 또는 개인 휴대 정보 단말기 (personal Digital Assistant: PDA)와 같은 이동 응용 시스템 (mobile application system)에는 다양한 메모리들이 제공되며, 그러한 메모리들은 불휘발성 메모리와 휘발성 메모리를 포함한다. 이동 응용 시스템이 배터리로부터 공급되는 전원을 이용하여 동작하기 때문에, 이동 응용 시스템에 포함된 메모리에는 저전력 특성이 요구된다. 특히, 많은 시간을 대기 상태에서 보내는 이동 응용 시스템의 동작 특성을 고려하여 볼 때, 그러므로, 저전력 메모리는 스탠바이 전류의 감소를 요구하고 있다.
스탠바이 전류는 클록 트리 구조 (clock tree structure)를 갖는 메모리 (또는 동기형 메모리)에서 특히 많이 생성된다. 왜냐하면, 동기형 메모리의 경우 전송 기준 신호 (transmission reference signal)로서 클록 신호가 사용되기 때문이다. 그러한 이유 때문에, 메모리의 동작에 관계없이 클록 신호가 항상 내부적으로 생성되어야 한다. 동기형 메모리의 경우, 그러므로, 스탠바이 전류가 많이 생긴다. 이는 이동 응용 시스템에 상당한 부담으로 작용한다.
메모리는, 잘 알려진 바와 같이, 많은 핀들 (예를 들면, 데이터 핀들, 어드레스 핀들, 제어 핀들, 전원핀들, 등등)을 통해 외부 (예를 들면, 메모리 컨트롤러 또는 칩셋)와 통신한다. 이동 응용 시스템의 경우, 메모리와 메모리 컨트롤러는 점대점 (point-to-point) 방식으로 상호 연결된다. 메모리와 메모리 컨트롤러가 점대점 방식으로 연결된다는 점을 고려하여 볼 때, 이동 응용 시스템에 포함된 메모리의 많은 핀들은 이동 응용 시스템의 제조 단가에 부담을 준다.
본 발명의 목적은 스탠바이 전류의 소모를 줄일 수 있는 비동기 메모리 및 그것을 포함하는 시스템을 제공하는 것이다.
본 발명의 다른 목적은 핀수를 줄일 수 있는 비동기 메모리 및 그것을 포함한 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 스탠바이 전류의 소모를 줄일 수 있는 메모리와 메모리 컨트롤러 간의 데이터 전송 방법을 제공하는 것이다.
도 1은 본 발명에 따른 시스템의 일부를 보여주는 블록도;
도 2는 도 1에 도시된 시스템의 데이터 전송 동작을 설명하기 위한 동작 타이밍도;
도 3은 도 1에 도시된 메모리 및 메모리 컨트롤러의 일부를 보여주는 블록도; 그리고
도 4 및 도 5는 도 1에 도시된 메모리 및 메모리 컨트롤러의 다른예들을 보여주는 블록도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 시스템120 : 메모리
140 : 메모리 컨트롤러
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 비동기형 반도체 메모리 장치는 데이터 정보를 저장하는 어레이와; 제 1 스트로브 신호에 응답하여 명령 및 어드레스 정보를 래치하는 제 1 인터페이스 회로와; 상기 명령 및 어드레스 정보에 따라 상기 어레이로부터 데이터를 독출하는 독출 회로와; 제 2 스트로브 신호를 지연시켜 제 3 스트로브 신호를 발생하는 신호 발생 회로와; 그리고 상기 제 2 스트로브 신호에 응답하여 상기 독출 회로에 의해서 독출된 데이터를 래치하는 제 2 인터페이스 회로를 포함한다.
본 발명의 실시예에 있어서, 읽기 동작시 상기 제 2 인터페이스 회로에 래치된 데이터는 상기 제 3 스트로브 신호와 함께 외부로 출력된다. 쓰기 동작시 상기 메모리 셀 어레이에 저장될 외부 데이터는 상기 제 2 스트로브 신호의 토글에 따라상기 제 2 인터페이스 회로에 의해서 래치된다. 상기 제 1 내지 제 3 스트로브 신호들은 상기 명령 및 어드레스 정보와 상기 데이터가 전송될 때 토글된다.
본 발명의 다른 특징에 따르면, 시스템은 데이터 정보를 저장하는 메모리와; 그리고 소오스 동기 방식에 따라 상기 메모리의 읽기/쓰기 동작을 제어하는 컨트롤러를 포함한다. 상기 읽기/쓰기 동작 동안, 상기 컨트롤러는 제 1 스트로브 신호와 함께 상기 메모리로 명령 및 어드레스를 전송하고, 상기 메모리는 상기 제 1 스트로브 신호에 응답하여 상기 명령 및 어드레스를 래치한다. 상기 읽기 동작 동안, 상기 메모리는 상기 컨트롤러로부터 출력된 제 2 스트로브 신호에 응답하여 제 3 스트로브 신호를 발생하며, 상기 컨트롤러는 상기 제 3 스트로브 신호에 응답하여 상기 메모리로부터 출력된 데이터를 받아들인다.
본 발명의 또 다른 특징에 따르면, 시스템은 비동기 메모리와; 그리고 전송 기준 신호로서 제 1 및 제 2 스트로브 신호들을 발생하는 메모리 컨트롤러를 포함한다. 상기 비동기 메모리는 상기 제 1 스트로브 신호에 응답하여 상기 메모리 컨트롤러부터 출력되는 명령 및 어드레스를 받아들이는 제 1 인터페이스 회로와; 상기 제 2 스트로브 신호에 응답하여 상기 메모리 컨트롤러부터 출력되는 데이터를 받아들이는 제 2 인터페이스 회로와; 그리고 상기 제 2 스트로브 신호에 응답하여 제 3 스트로브 신호를 발생하는 스트로브 신호 발생 회로를 포함하되, 상기 메모리 컨트롤러는 상기 제 3 스트로브 신호에 응답하여 상기 메모리로부터 출력되는 데이터를 받아들인다.
본 발명의 또 다른 특징에 따르면, 비동기 메모리와 메모리 컨트롤러 간의데이터 전송 방법은 제 1 스트로브 신호와 함께 상기 메모리 컨트롤러에서 상기 메모리로 명령 및 어드레스를 전송하는 단계와; 상기 전송된 명령 및 어드레스에 따라 상기 메모리에 저장된 데이터를 읽는 단계와; 상기 메모리로 제 2 스트로브 신호를 전송하되, 상기 메모리는 상기 제 2 스트로브 신호에 응답하여 제 3 스트로브 신호를 발생하는 단계와; 그리고 상기 제 3 스트로브 신호와 함께 상기 메모리에서 상기 메모리 컨트롤러로 상기 읽혀진 데이터를 전송하는 단계를 포함한다.
본 발명의 바람직한 실시예가 참조 도면들에 의거하여 이하 상세히 설명될 것이다.
본 발명에 따른 시스템을 보여주는 블록도가 도 1에 도시되어 있다. 도 1을 참조하면, 본 발명의 시스템 (100)은 메모리 (memory) (120)와 메모리 컨트롤러 (memory controller) (140)를 포함한다. 메모리 (120)는 비동기 메모리로, 불휘발성 메모리들 (FRAM, EEPROM, EPROM, 등등)과 휘발성 메모리들 (DRAM, SRAM, 등등)을 이용하여 구현될 것이다. 예를 들면, 메모리 (120)는 DRAM을 이용하여 구현된다. 본 발명에 따른 시스템에 있어서, 메모리 (120)와 메모리 컨트롤러 (140) 사이의 데이터 전송은 소오스 싱크로너스 방식을 통해 수행된다.
잘 알려진 바와 같이, 소오스 싱크로너스 방식은 데이터가 클록 신호와 함께 송신기 (transmitter)에서 수신기 (receiver)로 전송되는 방식이며, 클록 신호는 동반하는 데이터를 래치하기 위해서 수신측 인터페이스 (receive interface) 내에서 사용된다. 소오스 싱크로너스 방식은 일반적인 동기 방식에 비해서 많은 이점들을 갖는다. 그러한 이점들 중 하나로서, 소오스 싱크로너스 방식은 송신기와 수신기 사이에서 신호 라인 상의 전송 시간을 제한하지 않을 뿐만 아니라, 송신기와 수신기간의 클록 스큐에 대한 제어를 요구하지 않는다. 소오스 싱크로너스 방식은 U.S. Patent No. 6,311,285에 "METHOD AND APPARATUS FOR SOURCE SYNCHRONOUS TRANSFERS AT FREQUENCIES INCLUDING ODD FRACTION OF A CORE FREQUENCY"라는 제목으로, 그리고 U.S. Patent No. 6,336,159에 "METHOD AND APPARATUS FOR TRANSFERRING DATA IN SOURCE-SYNCHRONOUS PROTOCOL AND TRANSFERRING SIGNALS IN COMMON CLOCK PROTOCOL IN MULTIPLE AGENT PROCESSING SYSTEM"라는 제목으로 각각 게재되어 있다.
계속해서 도 1을 참조하면, 메모리 컨트롤러 (140)는 제어 버스 (160)를 통해 읽기/쓰기 동작에 필요한 명령/어드레스 정보 (CA)를 메모리 (120)로 전송하고, 전송 기준 신호로서 제 1 스트로브 신호 (SCA)를 신호 라인 (162)을 통해 메모리 (120)로 전송한다. 즉, 읽기/쓰기 동작에 필요한 명령/어드레스 정보 (CA)는 소오스 싱크로너스 방식에 따라 제 1 스트로브 신호 (SCA)와 함께 메모리 컨트롤러 (140)에서 메모리 (120)로 전송된다. 메모리 (120)는 제 1 스트로브 신호 (SCA)에 응답하여 명령/어드레스 정보 (CA)를 래치한다.
쓰기 동작시, 메모리 컨트롤러 (140)는 데이터 버스 (164)를 통해 데이터 (DATA)를 메모리 (120)로 전송하고, 신호 라인 (166)를 통해 전송 동기 신호로서 제 2 스트로브 신호 (SDtM)를 메모리 (120)로 전송된다. 즉, 쓰기 동작시, 데이터 (DATA)는 소오스 싱크로너스 방식에 따라 제 2 스트로브 신호 (SDtM)와 함께 메모리 컨트롤러 (140)에서 메모리 (120)로 전송된다. 메모리 (120)는 제 2 스트로브신호 (SDtM)에 응답하여 데이터 (DATA)를 래치한다.
읽기 동작시, 메모리 컨트롤러 (140)는 메모리 (120) 내부에서 읽혀진 데이터를 받고자 하는 임의의 시간에 전송 동기 신호로서 제 2 스트로브 신호 (SDtM)를 메모리 (120)로 전송하며, 메모리 (120)는 제 2 스트로브 신호 (SDtM)에 응답하여 제 3 스트로브 신호 (SDfM)를 내부적으로 생성한다. 읽기 동작시, 메모리 (120) 내부에서 읽혀진 데이터는 제 3 스트로브 신호 (SDfM)와 함께 메모리 컨트롤러 (140)로 전송된다. 읽기 동작시, 그러므로, 메모리 컨트롤러 (140)는 명령 및 어드레스 정보를 메모리 (120)로 전송하고 소정 시간 후에 제 2 스트로브 신호 (SDtM)를 메모리 (120)로 전송함으로써 원하는 시간에 제 3 스트로브 신호 (SDfM)와 함께 메모리 (120)로부터 전송된 데이터 (DATA)를 받아들인다.
이 실시예에 있어서, 명령 및 어드레스 정보는 패킷 형태로 전송된다고 가정하자. 이러한 가정 하에서, 예를 들면, 제어 버스 (160)는 3개의 제어 버스 라인들로 구성될 것이다. 만약 명령 및 어드레스가 별도의 전송 라인들을 통해 전송될 경우, 제어 버스 (160)는 명령용 버스와 어드레스용 버스로 구성될 것이다. 이러한 내용으로부터 알 수 있듯이, 명령 및 어드레스는 다양한 방식으로 구현될 수 있는 제어 버스를 통해 전송될 것이다.
일반적인 메모리 (예를 들면, DRAM)는 많은 핀들을 이용하여 외부 (예를 들면, 메모리 컨트롤러)와 통신한다. 예를 들면, 256Mb SDRAM은 제어 신호들 (RAS#, CAS#, CS#, CKE, WE#)의 입력을 위한 5개의 제어 핀들과 15개의 어드레스 핀들을 필요로 한다. 게다가, X4, X8, 또는 X16의 비트 구조에 따라 4, 8, 또는 16개의 데이터 핀들이 요구된다. 메모리와 컨트롤러가 점대점 방식으로 연결되는 이동 통신 시스템의 경우, 메모리의 이러한 핀 구조는 상당한 부담으로 작용한다.
하지만, 본 발명의 경우, 어드레스와 명령을 패킷 형태로 전송하기 때문에 제어핀들과 어드레스 핀들을 줄일 수 있고, 그 결과 본 발명에 따른 메모리 (120)는 일반적인 메모리보다 적은 수의 핀들을 이용하여 구현될 수 있다. 데이터 핀들의 수를 줄임으로써 메모리의 핀 수를 더욱 줄 일 수 있다. 예를 들면, 메모리의 밴드폭 (bandwidth)은 동작 주파수와 데이터 핀 수의 곱과 같다. X16의 비트 구조를 갖는 메모리 장치가 200Mbps로 동작할 때 밴드폭은 X4의 비트 구조를 갖는 메모리 장치가 800Mbps로 동작할 때 밴드폭과 동일하다. 그러므로, 데이터 핀 수를 줄일 수 있다. 이를 위해서 내부 데이터 버스 폭이 넓게 구현되어야 함은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명에 따른 시스템의 데이터 전송 동작이 도 2에 의거하여 이하 상세히 설명될 것이다.
먼저, 메모리 (120)에서 메모리 컨트롤러 (140)로 데이터를 전송하는 동작이 설명될 것이다. 메모리 (120)에서 데이터를 읽기 위해서, 액티브 명령 (예를 들면, 행 어드레스)이 메모리 컨트롤러 (140)에서 메모리 (120)로 전송된다. 이는 제 1 스트로브 신호 (SCA)를 소정 시간 (액티브 명령을 전송하기에 충분한 시간) 동안 토글시킴으로써 수행될 것이다. 즉, 도 2에 도시된 바와 같이, 메모리 컨트롤러 (140)는 액티브 명령을 제어 버스 (160) 상에 실어놓음과 동시에 제 1 스트로브 신호 (SCA)를 토글시킨다. 메모리 (120)는 제 1 스트로브 신호 (SCA)의 토글에 응답하여 액티브 명령을 래치한다. 그 다음에, 메모리 컨트롤러 (140)는 읽기 명령 (예를 들면, 열 어드레스)를 제어 버스 (160) 상에 실어놓음과 동시에 제 1 스트로브 신호 (SCA)를 다시 토글시킨다. 메모리 (120)는 제 1 스트로브 신호 (SCA)의 토글에 응답하여 읽기 명령을 래치한다.
이후, 잘 알려진 읽기 방식을 통해 메모리 내부에 저장된 데이터가 읽혀질 것이다. 즉, 메모리 셀 어레이 (미도시됨)에 저장된 데이터가 독출 회로 (예를 들면, 감지 증폭 회로)를 통해 읽혀질 것이다. 그렇게 읽혀진 데이터는 메모리 컨트롤러 (140)의 제어에 따라 데이터 버스 (166)를 통해 메모리 (120)에서 메모리 컨트롤러 (140)로 전송될 것이다. 좀 더 구체적으로 설명하면 다음과 같다. 메모리 (120) 내에서 읽혀진 데이터를 메모리 컨틀로 (140)로 전송하기 위해서는, 먼저, 메모리 컨트롤러 (140)가 제 2 스트로브 신호 (SDtM)를 메모리 (120)로 전송하여야 한다. 메모리 (120)는 그렇게 전송된 제 2 스트로브 신호 (SDtM)에 응답하여 제 3 스트로브 신호 (SDfM)를 발생한다. 제 3 스트로브 신호 (SDfM)는, 도 2에서 알 수 있듯이, 소정 시간만큼 지연된 제 2 스트로브 신호 (SDtM)와 동일한 파형을 갖는다. 메모리 (120)는 제 2 스트로브 신호 (SDtM)에 응답하여 데이터를 데이터 버스 (166) 상에 실어놓음과 동시에 제 3 스트로브 신호 (SDfM)를 출력한다. 메모리 컨트롤러 (140)는 제 3 스트로브 신호 (SDfM)에 응답하여 데이터 버스 (166) 상에 실린 데이터 (DATA)를 래치한다.
쓰기 동작시 메모리 컨트롤러 (140)에서 메모리 (120)로 데이터를 전송하는 동작이 이하 설명될 것이다. 메모리 (120)에 데이터가 저장되는 쓰기 동작시, 먼저, 액티브 명령 (예를 들면, 행 어드레스)이 메모리 컨트롤러 (140)에서 메모리 (120)로 전송된다. 이는 제 1 스트로브 신호 (SCA)를 소정 시간 (액티브 명령을 전송하기에 충분한 시간) 동안 토글시킴으로써 수행될 것이다. 즉, 메모리 컨트롤러 (140)는 액티브 명령을 제어 버스 (160) 상에 실어놓음과 동시에 제 1 스트로브 신호 (SCA)를 토글시킨다. 메모리 (120)는 제 1 스트로브 신호 (SCA)에 응답하여 액티브 명령을 래치한다. 그 다음에, 메모리 컨트롤러 (140)는 쓰기 명령 (예를 들면, 열 어드레스)를 제어 버스 (160) 상에 실어놓음과 동시에 제 1 스트로브 신호 (SCA)를 토글시킨다. 메모리 (120)는 제 1 스트로브 신호 (SCA)에 응답하여 어드레스를 래치한다.
이후, 메모리 (120)에 저장될 데이터가 메모리 컨트롤러 (140)에서 전송될 것이다. 저장될 데이터 전송은 제 2 스트로브 신호 (SDtM)를 토글시킴으로써 수행될 것이다. 즉, 메모리 컨트롤러 (140)는 데이터 (DATA)를 데이터 버스 (166) 상에 실어놓음과 동시에 제 2 스트로브 신호 (SDtM)를 토글시킨다. 메모리 (120)는 제 2 스트로브 신호 (SDtM)에 응답하여 데이터 (DATA)를 래치한다. 그렇게 래치된 데이터는 잘 알려진 방법으로 메모리 셀 어레이에 저장될 것이다. 예를 들면, 그렇게 래치된 데이터는 기입 회로 (예를 들면, 기입 드라이버 회로)를 통해 메모리 셀 어레이에 저장될 것이다.
메모리는 내부적으로 비동기 방식 (예를 들면, 상태 머신으로서 지연 체인을 이용한 방식)으로 동작하고, 전송 기준 신호로서 사용되는 스트로브 신호들 (SCA, SDtM)은 전송시에만 토글한다. 이는 스탠바이 전류가 감소됨을 의미한다.
도 3은 도 1에 도시된 메모리 및 메모리 컨트롤러의 일부를 보여주는 블록도이다. 도 3에는 하나의 제어 버스 라인 및 하나의 데이터 버스 라인만이 도시되어 있지만, 더 많은 제어 및 데이터 버스 라인들이 포함됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 도 3에 있어서, 메모리 컨트롤러 (140)에는 입출력 인터페이스 회로들만이 도시되어 있지만, 다양한 기능 블록들이 제공됨은 자명하다. 본 발명에 있어서, 메모리 컨트롤러 (140)는 잘 알려진 칩셋을 이용하여 구현될 수 있다.
도 3을 참조하면, 메모리 컨트롤러 (140)의 드라이버 (DRV1)는 내부적으로 생성된 명령/어드레스 정보 (CA_CON)를 제어 버스 라인 (160)으로 전달하고, 그것의 드라이버 (DRV2)는 내부적으로 생성된 제 1 스트로브 신호 (SCA_CON)를 신호 라인 (162)으로 전달한다. 메모리 (120)의 입력 버퍼 (BUF1)는 제어 버스 라인 (160)을 통해 메모리 컨트롤러 (140)로부터 전송되는 명령/어드레스 정보 (CA)를 버퍼링하고, 입력 버퍼 (BUF2)는 신호 라인 (162)를 통해 메모리 컨트롤러 (140)로부터 전송되는 제 1 스트로브 신호 (SCA)를 버퍼링한다. 래치 (LAT1)는 입력 버퍼 (BUF2)에 의해서 버퍼링된 제 1 스트로브 신호 (SCA)에 응답하여 입력 버퍼 (BUF1)의 출력을 래치한다. 래치 (LAT1)의 출력 (CA_MEM)은 제어 회로 (132)로 전달될 것이다. 버퍼들 (BUF1, BUF2)과 래치 (LAT1)는 메모리 (120)의 인터페이스 회로를 구성한다.
계속해서 도 3을 참조하면, 메모리 컨트롤러 (140) 내에서 생성되는 제 2 스트로브 신호 (SDtM_CON)는 드라이버 (DRV3)를 통해 신호 라인 (166)으로 전달된다.메모리 (120)의 입력 버퍼 (BUF3)는 신호 라인 (166)을 통해 메모리 컨트롤러 (140)로부터 전송된 제 2 스트로브 신호 (SDtM)를 버퍼링한다. 메모리 컨트롤러 (140)의 드라이버 (DRV4)는 메모리 (120)에 저장될 데이터 (DOUT_CON)를 데이터 버스 라인 (164) 상으로 전달한다. 메모리 (120)의 입력 버퍼 (BUF4)는 데이터 버스 라인 (164)를 통해 전송된 데이터 (DOUT)를 버퍼링한다. 래치 (LAT2)는 입력 버퍼 (BUF3)에 의해서 버퍼링된 제 2 스트로브 신호 (SDtM)에 응답하여 입력 버퍼 (BUF4)로부터 출력되는 데이터를 래치한다. 래치 (LAT2)의 출력 (DIN_MEM)은 메모리 셀 어레이 (134)에 저장되도록 기입 회로 (138)로 전달될 것이다. 기입 회로 (138)는 제어 회로 (132)에 의해서 제어된다.
도 3에 도시된 바와 같이, 래치 (LAT3)는 입력 버퍼 (BUF3)의 출력 즉, 제 2 스트로브 신호 (SDtM)에 응답하여 독출 회로 (136)에 의해서 읽혀진 데이터 (DOUT_MEM)를 래치한다. 그렇게 래치된 데이터는 드라이버 (DRV5)를 통해 데이터 버스 라인 (164)으로 전달된다. 독출 회로 (136)는 제어 회로 (132)에 의해서 제어된다.
도 3에서, "130"으로 표기된 블록은 입력 버퍼 (BUF3)의 출력 즉, 제 2 스트로브 신호 (SDtM)에 응답하여 제 3 스트로브 신호 (SDfM_MEM)를 발생한다. 예를 들면, 스트로브 신호 발생 회로로서 또는 지연 회로로서, 블록 (130)은 래치 (LAT3)에 의해서 생기는 지연 시간만큼 제 2 스트로브 신호 (SDtM)를 지연시켜 제 3 스트로브 신호 (SDfM)를 발생한다. 메모리 (120)의 드라이버 (DRV6)는 블록 (130)의 출력 (SDfM_MEM)을 신호 라인 (168)으로 전달한다. 메모리 컨트롤러 (140)의 입력 버퍼 (BUF5)는 데이터 버스 라인 (164) 상의 데이터 (DATA)를 버퍼링하고, 그것의 입력 버퍼 (BUF6)는 신호 라인 (168)을 통해 전달되는 제 3 스트로브 신호 (SDfM)를 버퍼링한다. 래치 (LAT4)는 입력 버퍼 (BUF6)에 의해서 버퍼링된 제 3 스트로브 신호 (SDfM)에 응답하여 입력 버퍼 (BUF5)의 출력을 래치한다. 래치 (LAT4)의 출력 (DIN_CON)은 메모리 컨트롤러 (140)의 내부 회로 (미도시됨)로 전달될 것이다. 드라이버 (DRV5), 입력 버퍼 (BUF4), 그리고 래치들 (LAT2, LAT3)은 인터페이스 회로를 구성한다.
잘 알려진 바와 같이, 스탠바이 상태에서 소모되는 대부분의 전류는 동기형 메모리의 동작을 동기시키기 위해서 사용되는 클록 신호에 의해서 야기된다. 메모리가 동작 기준 신호로서 클록 신호를 사용하는 경우, 스탠바이 상태에서도 클록 신호는 계속해서 생성되어야 한다. 이는 클록 신호를 사용하고 생성하는 내부 회로들이 계속해서 동작함을 의미한다. 하지만, 본 발명의 경우, 도 3에 도시된 바와 같이, 전송 기준 신호로서 사용되는 스트로브 신호들 (SCA, SDtM)이 단지 메모리 (120)에서 래치 인에이블 신호 (latch enable signal)로서 사용됨을 알 수 있다. 즉, 스트로브 신호들 (SCA, SDtM)은 메모리 (120) 동작을 위한 기준 신호 (예를 들면, 클록 신호)로서 사용되지 않는다. 이는 메모리 (120)가 비동기 방식 (예를 들면, 상태 머신으로서 지연 체인을 이용한 방식)으로 읽기/쓰기 동작을 내부적으로 수행함을 의미한다. 그러므로 스탠바이 상태에서 메모리 (120) 내부에서 소모되는 스탠바이 전류는 상당히 감소될 것이다.
본 발명에 있어서, 스트로브 신호들 (SCA, SDtM)은 다양하게 구현될 수 있을것이다. 예를 들면, 스트로브 신호는 원하는 구간에만 토글하는 클록 신호를 이용하여 구현될 수 있다. 또는, 스트로브 신호는 전제 구간 (preamble interval)과 유효 구간 (valid interval)을 갖도록 구현될 수 있다. 예를 들면, 도 2에 도시된 바와 같이, 스트로브 신호는 드라이버 및/또는 입력 버퍼가 활성화되도록 전제 구간에서 로우 레벨 (또는 하이 레벨)로 설정되고, 유효 구간에서 토글한다. 이때, 래치는 토글하는 스트로브 신호에 따라 제어/데이터 버스 상에 실린 정보를 유효 정보로서 래치한다.
도 4는 도 1에 도시된 메모리 및 메모리 컨트롤러의 다른예를 보여주는 블록도이다. 도 3에서, 메모리 (120)와 메모리 컨트롤러 (140) 간의 데이터 전송은 동일한 데이터 버스를 통해 수행된다. 이에 반해서, 도 4에 도시된 바와 같이, 메모리 (120)에서 메모리 컨트롤러 (140)로 데이터를 전송할 때 사용되는 데이터 버스 (164B)는 메모리 컨트롤러 (140)에서 메모리 (120)로 데이터를 전송할 때 사용되는 데이터 버스 (164A)와 분리되어 있다. 즉, 메모리 (120)에 데이터가 저장되는 쓰기 동작시 데이터 버스 (164A)가 사용되는 반면에, 메모리 (120)에 저장된 데이터가 읽혀지는 읽기 동작시 데이터 버스 (164B)가 사용된다. 이러한 점을 제외하면, 도 4에 도시된 메모리 (120) 및 메모리 컨트롤러 (140)는 도 3에 도시된 것과 실질적으로 동일하게 동작하며, 그것에 대한 설명은 그러므로 생략된다.
도 5는 도 1에 도시된 메모리 및 메모리 컨트롤러의 또 다른예를 보여주는 블록도이다. 도 3에서 알 수 있듯이, 어드레스 및 명령은 동일한 제어 버스 (160)를 통해 전송된다. 이에 반해서, 도 5에 도시된 바와 같이, 명령와 어드레스가 다른 버스를 통해 전송될 수 있다. 예를 들면, 메모리 컨트롤러 (140)의 드라이버 (DRV1)는 내부적으로 생성된 명령 (CMD_CON)을 버스 (160A) 상으로 전달하고, 메모리 (120)의 입력 버퍼 (BUF1)는 버스 (160A)를 통해 전달된 명령 (CMD)을 버퍼링한다. 래치 (LAT1)는 입력 버퍼 (BUF1)에 의해서 버퍼링된 명령을 래치하고, 래치 (LAT1)의 출력 (CMD_MEM)은 제어 회로 (132)로 전달된다. 메모리 컨트롤러 (140)의 드라이버 (DRV7)는 내부적으로 생성된 어드레스 (ADD_CON)을 버스 (160B) 상으로 전달하고, 메모리 (120)의 입력 버퍼 (BUF7)는 버스 (160B)를 통해 전달된 어드레스 (ADD)을 버퍼링한다. 래치 (LAT5)는 입력 버퍼 (BUF7)에 의해서 버퍼링된 어드레스를 래치하고, 래치 (LAT5)의 출력 (ADD_MEM)은 제어 회로 (132)로 전달된다. 이러한 점을 제외하면, 도 5에 도시된 메모리 (120) 및 메모리 컨트롤러 (140)는 도 3에 도시된 것과 실질적으로 동일하게 동작하며, 그것에 대한 설명은 그러므로 생략된다.
본 발명에 있어서, 스트로브 신호는 데이터 또는 어드레스가 전달될 때만 토글하도록 또는 데이터나 어드레스보다 앞서 토글하도록 제어될 수 있다. 또는, 스트로브 신호는 계속해서 토글하도록 제어될 수 있다. 이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 소오스 싱크로너스 방식을 통해 데이터를 전송함으로써스탠바이 전류를 줄일 수 있다. 외부 (예를 들면, 메모리 컨트롤러)와의 통신을 통해 사용되는 메모리 핀 수를 줄일 수 있다.

Claims (22)

  1. 비동기형 반도체 메모리 장치에 있어서:
    데이터 정보를 저장하는 어레이와;
    제 1 스트로브 신호에 응답하여 명령 및 어드레스 정보를 래치하는 제 1 인터페이스 회로와;
    상기 명령 및 어드레스 정보에 따라 상기 어레이로부터 데이터를 독출하는 독출 회로와;
    제 2 스트로브 신호를 지연시켜 제 3 스트로브 신호를 발생하는 신호 발생 회로와; 그리고
    상기 제 2 스트로브 신호에 응답하여 상기 독출 회로에 의해서 독출된 데이터를 래치하는 제 2 인터페이스 회로를 포함하며, 읽기 동작시 상기 제 2 인터페이스 회로에 래치된 데이터는 상기 제 3 스트로브 신호와 함께 외부로 출력되는 것을 특징으로 하는 비동기형 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    쓰기 동작시 상기 메모리 셀 어레이에 저장될 외부 데이터는 상기 제 2 스트로브 신호의 토글에 따라 상기 제 2 인터페이스 회로에 의해서 래치되는 것을 특징으로 하는 비동기형 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 내지 제 3 스트로브 신호들은 상기 명령 및 어드레스 정보와 상기 데이터가 전송될 때 토글되는 것을 특징으로 하는 비동기형 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 명령 및 어드레스 정보는 패킷 형태로 전송되는 것을 특징으로 하는 비동기형 반도체 메모리 장치.
  5. 데이터 정보를 저장하는 메모리와; 그리고
    소오스 동기 방식에 따라 상기 메모리의 읽기/쓰기 동작을 제어하는 컨트롤러를 포함하며,
    상기 읽기/쓰기 동작 동안, 상기 컨트롤러는 제 1 스트로브 신호와 함께 상기 메모리로 명령 및 어드레스를 전송하고, 상기 메모리는 상기 제 1 스트로브 신호에 응답하여 상기 명령 및 어드레스를 래치하며; 그리고 상기 읽기 동작 동안, 상기 메모리는 상기 컨트롤러로부터 출력된 제 2 스트로브 신호에 응답하여 제 3 스트로브 신호를 발생하고, 상기 컨트롤러는 상기 제 3 스트로브 신호에 응답하여 상기 메모리로부터 출력된 데이터를 받아들이는 시스템.
  6. 제 5 항에 있어서,
    상기 메모리는
    상기 제 1 스트로브 신호에 응답하여 상기 명령 및 상기 어드레스를 래치하는 제 1 인터페이스 회로와; 그리고
    상기 읽기 동작시 상기 제 2 스트로브 신호에 응답하여 상기 컨트롤러로 데이터를 출력하는 제 2 인터페이스 회로를 포함하는 시스템.
  7. 제 5 항에 있어서,
    상기 쓰기 동작 동안, 상기 메모리는 상기 제 2 스트로브 신호와 함께 기입될 데이터를 받아들이는 시스템.
  8. 제 5 항에 있어서,
    상기 제 1 내지 제 3 스트로브 신호들은 상기 데이터, 상기 명령, 그리고 상기 어드레스가 전송될 때 토글되는 시스템.
  9. 제 5 항에 있어서,
    상기 명령 및 상기 어드레스는 패킷 형태로 전송되는 시스템.
  10. 제 5 항에 있어서,
    상기 명령 및 상기 어드레스는 서로 다른 신호 라인들을 통해 전송되는 시스템.
  11. 비동기 메모리와; 그리고
    전송 기준 신호로서 제 1 및 제 2 스트로브 신호들을 발생하는 메모리 컨트롤러를 포함하며,
    상기 비동기 메모리는
    상기 제 1 스트로브 신호에 응답하여 상기 메모리 컨트롤러부터 출력되는 명령 및 어드레스를 받아들이는 제 1 인터페이스 회로와;
    상기 제 2 스트로브 신호에 응답하여 상기 메모리 컨트롤러부터 출력되는 데이터를 받아들이는 제 2 인터페이스 회로와; 그리고
    상기 제 2 스트로브 신호에 응답하여 제 3 스트로브 신호를 발생하는 스트로브 신호 발생 회로를 포함하되, 상기 메모리 컨트롤러는 상기 제 3 스트로브 신호에 응답하여 상기 메모리로부터 출력되는 데이터를 받아들이는 시스템.
  12. 제 11 항에 있어서,
    상기 제 1 내지 제 3 스트로브 신호들은 상기 데이터, 상기 명령, 그리고 상기 어드레스가 전송될 때 토글되는 시스템.
  13. 제 11 항에 있어서,
    상기 명령 및 상기 어드레스는 패킷 형태로 전송되는 시스템.
  14. 제 11 항에 있어서,
    상기 명령 및 상기 어드레스는 서로 다른 신호 라인들을 통해 전송되는 시스템.
  15. 비동기 메모리와; 그리고
    전송 기준 신호로서 제 1 및 제 2 스트로브 신호들을 발생하는 메모리 컨트롤러를 포함하며,
    상기 비동기 메모리는
    데이터 정보를 저장하는 어레이와;
    상기 제 1 스트로브 신호에 응답하여 명령 및 어드레스 정보를 래치하는 제 1 인터페이스 회로와;
    상기 명령 및 어드레스 정보에 따라 상기 어레이로부터 데이터를 독출하는 독출 회로와;
    상기 제 2 스트로브 신호를 지연시켜 제 3 스트로브 신호를 발생하는 신호 발생 회로와; 그리고
    상기 제 2 스트로브 신호에 응답하여 상기 독출 회로에 의해서 독출된 데이터를 래치하는 제 2 인터페이스 회로를 포함하며, 읽기 동작시 상기 제 2 인터페이스 회로에 래치된 데이터는 상기 제 3 스트로브 신호와 함께 상기 메모리 컨트롤러로 전송되는 시스템.
  16. 제 15 항에 있어서,
    상기 제 1 내지 제 3 스트로브 신호들은 상기 데이터와 상기 명령 및 어드레스 정보가 전송될 때 토글되는 시스템.
  17. 제 15 항에 있어서,
    상기 명령 및 어드레스 정보는 패킷 형태로 전송되는 시스템.
  18. 제 15 항에 있어서,
    상기 명령 정보 및 상기 어드레스 정보는 서로 다른 신호 라인들을 통해 전송되는 시스템.
  19. 비동기 메모리와 메모리 컨트롤러 간의 데이터 전송 방법에 있어서:
    제 1 스트로브 신호와 함께 상기 메모리 컨트롤러에서 상기 메모리로 명령 및 어드레스를 전송하는 단계와;
    상기 전송된 명령 및 어드레스에 따라 상기 메모리에 저장된 데이터를 읽는 단계와;
    상기 메모리로 제 2 스트로브 신호를 전송하되, 상기 메모리는 상기 제 2 스트로브 신호에 응답하여 제 3 스트로브 신호를 발생하는 단계와; 그리고
    상기 제 3 스트로브 신호와 함께 상기 메모리에서 상기 메모리 컨트롤러로 상기 읽혀진 데이터를 전송하는 단계를 포함하는 것을 특징으로 방법.
  20. 제 19 항에 있어서,
    상기 제 1 내지 제 3 스트로브 신호들은 상기 데이터, 상기 명령, 그리고 상기 어드레스가 전송될 때 토글되는 것을 특징으로 하는 방법.
  21. 제 19 항에 있어서,
    상기 명령 및 상기 어드레스는 패킷 형태로 전송되는 것을 특징으로 하는 방법.
  22. 제 19 항에 있어서,
    상기 명령 및 상기 어드레스는 서로 다른 신호 라인들을 통해 전송되는 것을 특징으로 하는 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100779701B1 (ko) * 2005-04-23 2007-11-26 인피니언 테크놀로지스 아게 전송될 기록 데이터의 인식 시 클록 신호와 스트로브신호간의 위상 관계를 적합화하는 방법 및 반도체 메모리
US7450441B2 (en) 2004-11-04 2008-11-11 Samsung Electronics Co, Ltd Memory system, a memory device, a memory controller and method thereof
US8531896B2 (en) 2010-12-01 2013-09-10 SK Hynix Inc. Semiconductor system, semiconductor memory apparatus, and method for input/output of data using the same

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6996016B2 (en) * 2003-09-30 2006-02-07 Infineon Technologies Ag Echo clock on memory system having wait information
US9542352B2 (en) 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US7392338B2 (en) 2006-07-31 2008-06-24 Metaram, Inc. Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US7386656B2 (en) 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US8169233B2 (en) 2009-06-09 2012-05-01 Google Inc. Programming of DIMM termination resistance values
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US7379316B2 (en) 2005-09-02 2008-05-27 Metaram, Inc. Methods and apparatus of stacking DRAMs
WO2007036050A1 (en) 2005-09-30 2007-04-05 Mosaid Technologies Incorporated Memory with output control
US11948629B2 (en) 2005-09-30 2024-04-02 Mosaid Technologies Incorporated Non-volatile memory device with concurrent bank operations
US7652922B2 (en) 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
KR100738965B1 (ko) * 2006-03-07 2007-07-12 주식회사 하이닉스반도체 반도체 메모리 장치의 동기 모드 감지 회로 및 방법
US7724589B2 (en) 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
KR100791839B1 (ko) * 2006-10-31 2008-01-07 삼성전자주식회사 데이터 읽기 시 데이터 스트로브 신호를 발생할 수 있는비휘발성 메모리 장치와 그 방법
US8209479B2 (en) 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
US7688652B2 (en) * 2007-07-18 2010-03-30 Mosaid Technologies Incorporated Storage of data in memory via packet strobing
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
KR101094402B1 (ko) * 2009-12-29 2011-12-15 주식회사 하이닉스반도체 반도체 장치 및 반도체 장치를 포함하는 반도체 시스템
US20110299346A1 (en) * 2010-06-03 2011-12-08 Ryan Fung Apparatus for source-synchronous information transfer and associated methods
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
KR101143487B1 (ko) * 2010-10-29 2012-05-15 에스케이하이닉스 주식회사 반도체 메모리 장치의
US8825967B2 (en) 2011-12-08 2014-09-02 Conversant Intellectual Property Management Inc. Independent write and read control in serially-connected devices
US8817557B2 (en) * 2012-06-12 2014-08-26 SK Hynix Inc. Semiconductor memory device and an operation method thereof
KR101932920B1 (ko) * 2012-09-14 2019-03-18 삼성전자 주식회사 비휘발성 메모리 카드를 제어하는 호스트, 이를 포함하는 시스템 및 이의 동작 방법
US9684622B2 (en) * 2014-06-09 2017-06-20 Micron Technology, Inc. Method and apparatus for controlling access to a common bus by multiple components
KR20180062511A (ko) * 2016-11-30 2018-06-11 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법, 메모리 시스템의 동작 방법
KR20220018756A (ko) * 2020-08-07 2022-02-15 삼성전자주식회사 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 포함하는 스토리지 장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5396492A (en) * 1993-04-28 1995-03-07 At&T Corp. Method and apparatus for adaptive clock recovery
US5729503A (en) * 1994-12-23 1998-03-17 Micron Technology, Inc. Address transition detection on a synchronous design
US6209071B1 (en) * 1996-05-07 2001-03-27 Rambus Inc. Asynchronous request/synchronous data dynamic random access memory
JP2988392B2 (ja) * 1996-08-09 1999-12-13 日本電気株式会社 半導体メモリ集積回路
US6047361A (en) * 1996-08-21 2000-04-04 International Business Machines Corporation Memory control device, with a common synchronous interface coupled thereto, for accessing asynchronous memory devices and different synchronous devices
US6336159B1 (en) 1997-06-25 2002-01-01 Intel Corporation Method and apparatus for transferring data in source-synchronous protocol and transferring signals in common clock protocol in multiple agent processing system
JP3979716B2 (ja) * 1998-01-06 2007-09-19 富士通株式会社 クロック同期型メモリ装置及びそのスケジューラ回路
US6311285B1 (en) 1999-04-27 2001-10-30 Intel Corporation Method and apparatus for source synchronous transfers at frequencies including an odd fraction of a core frequency
KR100382736B1 (ko) * 2001-03-09 2003-05-09 삼성전자주식회사 독출동작과 기입동작시 서로 다른 데이터율을 갖는 반도체메모리장치 및 이를 채용하는 시스템

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7450441B2 (en) 2004-11-04 2008-11-11 Samsung Electronics Co, Ltd Memory system, a memory device, a memory controller and method thereof
KR100779701B1 (ko) * 2005-04-23 2007-11-26 인피니언 테크놀로지스 아게 전송될 기록 데이터의 인식 시 클록 신호와 스트로브신호간의 위상 관계를 적합화하는 방법 및 반도체 메모리
US8531896B2 (en) 2010-12-01 2013-09-10 SK Hynix Inc. Semiconductor system, semiconductor memory apparatus, and method for input/output of data using the same

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