KR100791839B1 - 데이터 읽기 시 데이터 스트로브 신호를 발생할 수 있는비휘발성 메모리 장치와 그 방법 - Google Patents

데이터 읽기 시 데이터 스트로브 신호를 발생할 수 있는비휘발성 메모리 장치와 그 방법 Download PDF

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Abstract

데이터 읽기 시 데이터 스트로브 신호를 발생할 수 있는 비휘발성 메모리 장치가 개시된다. 상기 장치는 래치 유닛, 데이터를 저장하기 위한 비휘발성 메모리 셀 어레이, 및 컨트롤 유닛을 구비한다. 상기 컨트롤 유닛은 메모리 컨트롤러로부터 출력된 읽기 명령과 읽기 어드레스를 수신하고, 수신된 읽기 명령에 기초하여 데이터 스트로브 신호를 발생하고, 수신된 읽기 어드레스에 상응하는 데이터를 상기 비휘발성 메모리 셀 어레이로부터 읽어오고, 읽어온 데이터를 상기 래치 유닛으로 출력한다. 상기 래치 유닛은 상기 데이터 스트로브 신호에 응답하여 상기 컨트롤 유닛으로부터 출력된 데이터를 상기 메모리 컨트롤러로 출력한다.
데이터 스트로브 신호, 데이터 셋-업 시간 마진, 데이터 홀드 시간 마진

Description

데이터 읽기 시 데이터 스트로브 신호를 발생할 수 있는 비휘발성 메모리 장치와 그 방법{Non-volatile memory device for generating data strobe signal data read operation and method thereof}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 일반적인 비휘발성 메모리 장치의 읽기 동작의 타이밍 도를 나타낸다.
도 2는 본 발명의 실시예에 따른 메모리 컨트롤러와 비휘발성 메모리 장치를 구비하는 시스템의 기능 블록도를 나타낸다.
도 3은 도 2에 도시된 시스템에서의 읽기 동작시의 데이터 타이밍 도를 나타낸다.
도 4는 본 발명의 실시예에 따른 데이터 처리 방법을 나타내는 흐름도이다.
도 5는 본 발명의 실시예에 따른 메모리 컨트롤러와 비휘발성 메모리 장치를 구비하는 시스템의 기능 블록도를 나타낸다.
도 6은 도 5에 도시된 시스템에서의 읽기 동작시의 데이터 타이밍 도를 나타낸다.
본 발명은 반도체 장치의 데이터 처리 기술에 관한 것으로, 보다 상세하게는 데이터 읽기 시 데이터 스트로브 신호를 자체적으로 발생할 수 있는 비휘발성 메모리 장치와 그 방법, 상기 비휘발성 메모리 장치와 메모리 컨트롤러를 구비하는 시스템, 및 상기 시스템의 데이터 처리 방법에 관한 것이다.
도 1은 일반적인 비휘발성 메모리 장치의 읽기 동작의 타이밍 도를 나타낸다. 즉, 도 1은 메모리 컨트롤러(미도시)로부터 출력된 읽기 인에이블 신호(read enable signal; /RE)에 응답하여 비휘발성 메모리 장치(미도시)에서 수행되는 읽기 동작의 타이밍 도를 나타낸다.
일반적으로, 상기 메모리 컨트롤러는 상기 비휘발성 메모리 장치로부터 데이터(DATA[7:0])가 출력된 후 상기 읽기 인에이블 신호(/RE)의 1주기 내에 상기 데이터(DATA[7:0])를 수신해야 한다. 상기 비휘발성 메모리 장치의 읽기 싸이클 시간(read cycle time, 이를 "tRC"라 한다)마다 상기 비휘발성 메모리 장치가 데이터(DATA[7:0])를 출력할 수 있으면, 상기 비휘발성 메모리 장치의 읽기/쓰기 성능은 최대로 증가할 수 있는데 이를 메모리 컨트롤러의 1-싸이클 엑세스 (1-cycle access)라 한다. 즉, 1-싸이클 엑세스를 사용하게 되면, 상기 비휘발성 메모리 장치는 이론적으로 최대의 성능으로 동작하게 된다.
여기서, 상기 비휘발성 메모리 장치는 상기 읽기 인에이블 신호(/RE)를 이용하여 상기 데이터 (DATA[7:0])를 출력한다.
그러나, 읽기 싸이클 시간(tRC)이 점점 작아지면서(예컨대, 25ns (nanosecond)이하), 상기 메모리 컨트롤러는 1-싸이클 엑세스를 못하는 경우가 발생할 수 있다.
이는 상기 읽기 싸이클 시간(tRC)이 점점 작아지는 경우 데이터의 입출력에 관련된 핀(pin)들에서 발생하는 스위칭 잡음, 데이터를 출력하기 위한 클락 신호로서 사용되는 읽기 인에이블 신호(/RE)의 지터(jitter), PCB(Printed Circuit Board)의 임피이던스, 또는 데이터 입/출력 버스의 지연 등으로 인하여, 데이터 셋-업 시간 마진(data set-up time margin)과 데이터 홀드 시간 마진(data hold time margin)이 작아지기 때문이다.
삼성 전자의 홈페이지 (http://www.sec.co.kr)에서 제공하는 사양서 데이터의 데이터 시트(data sheet)를 참조하면, "tREA"는 /RE access time을, "tRHZ"는 /RE high to Output Hi-Z를, "tREH"는 /RE High hold time을 나타냄을 알 수 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 읽기 싸이클 시간이 점점 작아지더라도 적정한 데이터 셋-업 시간 마진과 데이터 홀드 시간 마진을 확보할 수 있는 반도체 장치와 그 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적인 과제는 1-싸이클 엑세스가 가능하도록 데이터 읽기 시 데이터 스트로브 신호를 발생할 수 있는 비휘발성 메모리 장치와 상기 데이터 스트로브 신호 발생 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 비휘발성 메모리 장치에서 데이터 스트로브 신호 발생 방법은 비휘발성 메모리 장치가 메모리 컨트롤러로부터 출력된 읽기 명령을 수신하는 단계; 및 상기 비휘발성 메모리 장치가 수신된 읽기 명령에 응답하여 데이터를 래치하기 위한 데이터 스트로브 신호를 발생하고, 발생된 데이터 스트로브 신호를 상기 메모리 컨트롤러로 출력하는 단계를 구비한다. 상기 비휘발성 메모리 장치는 플레쉬 EEPROM로 구현될 수 있고, 상기 플레쉬 EEPROM은 SLC 또는 MLC로 구현될 수도 있다.
상기 기술적 과제를 달성하기 위한 비휘발성 메모리 장치와 메모리 컨트롤러 사이에서의 데이터 처리 방법은 비휘발성 메모리 장치가 메모리 컨트롤러로부터 출력된 읽기 명령과 읽기 어드레스를 수신하는 단계; 및 상기 비휘발성 메모리 장치가 수신된 읽기 명령에 응답하여 데이터 스트로브 신호를 발생하고, 상기 데이터 스트로브 신호에 응답하여 비휘발성 메모리 셀 어레이에 저장된 상기 읽기 어드레스에 상응하는 데이터를 상기 데이터 스트로브 신호와 함께 상기 메모리 컨트롤러로 출력하는 단계를 구비한다.
상기 읽기 어드레스에 상응하는 상기 데이터를 상기 데이터 스트로브 신호와 함께 상기 메모리 컨트롤러로 출력하는 단계는 상기 비휘발성 메모리 장치의 컨트롤 유닛이 상기 수신된 읽기 명령에 응답하여 상기 데이터 스트로브 신호를 발생하고, 발생된 데이터 스트로브 신호를 상기 메모리 컨트롤러로 출력하는 단계; 상기 컨트롤 유닛이 상기 읽기 어드레스에 상응하는 상기 데이터를 상기 비휘발성 메모리 셀 어레이로부터 읽어오고, 읽어온 데이터를 래치 유닛으로 출력하는 단계; 및 상기 데이터 스트로브 신호에 응답하여, 상기 래치 유닛이 상기 컨트롤 유닛으로부터 출력된 데이터를 래치하고 래치된 데이터를 상기 메모리 컨트롤러로 출력하는 단계를 구비한다.
상기 비휘발성 메모리 장치와 메모리 컨트롤러 사이에서의 데이터 처리 방법은 상기 메모리 컨트롤러가 수신된 상기 데이터 스트로브 신호에 응답하여 상기 비휘발성 메모리 장치로부터 출력된 상기 데이터를 래치하는 단계를 더 구비한다.
상기 비휘발성 메모리 장치와 메모리 컨트롤러 사이에서의 데이터 처리 방법은 상기 메모리 컨트롤러는 상기 읽기 어드레스에 상응하는 상기 데이터가 상기 비휘발성 메모리 장치로부터 출력된 후 상기 데이터 스트로브 신호의 한 주기 내에 상기 데이터 스트로브 신호에 응답하여 상기 읽기 어드레스에 상응하는 상기 데이터를 래치하는 단계를 더 구비한다.
상기 기술적 과제를 달성하기 위한 비휘발성 메모리 장치는 래치 유닛; 데이터를 저장하기 위한 비휘발성 메모리 셀 어레이; 및 메모리 컨트롤러로부터 출력된 읽기 명령과 읽기 어드레스를 수신하고, 수신된 읽기 명령에 기초하여 데이터 스트로브 신호를 발생하고, 수신된 읽기 어드레스에 상응하는 데이터를 상기 비휘발성 메모리 셀 어레이로부터 읽어오고, 읽어온 데이터를 상기 래치 유닛으로 출력하기 위한 컨트롤 유닛을 구비하며, 상기 래치 유닛은 상기 데이터 스트로브 신호에 응답하여 상기 컨트롤 유닛으로부터 출력된 데이터를 상기 메모리 컨트롤러로 출력한다.
상기 래치 유닛은 다수의 플립-플롭들을 구비하며, 상기 다수의 플립-플롭들 각각은 상기 데이터 스트로브 신호에 응답하여 상기 컨트롤 유닛으로부터 출력된 데이터를 래치하고 래치된 데이터를 상기 메모리 컨트롤러로 출력한다.
상기 비휘발성 메모리 장치는 상기 데이터 스트로브 신호를 상기 메모리 컨트롤러로 출력하기 위한 핀 (pin)를 더 구비한다.
상기 컨트롤 유닛은 상기 읽기 명령과 상기 읽기 어드레스를 수신하고, 수신된 읽기 명령에 기초하여 제어신호를 발생하고, 수신된 읽기 어드레스에 상응하는 상기 데이터를 상기 비휘발성 메모리 셀 어레이로부터 읽어오고, 읽어온 데이터를 상기 래치 유닛으로 출력하기 위한 컨트롤러; 및 상기 제어신호에 응답하여 상기 데이터 스트로브 신호를 발생하기 위한 신호 발생기를 구비한다.
상기 기술적 과제를 달성하기 위한 비휘발성 메모리 장치와 메모리 컨트롤러를 구비하는 시스템에서, 상기 비휘발성 메모리 장치는 제1래치 유닛; 데이터를 저장하기 위한 비휘발성 메모리 셀 어레이; 및 상기 메모리 컨트롤러로부터 출력된 읽기 명령과 읽기 어드레스를 수신하고, 수신된 읽기 명령에 기초하여 데이터 스트로브 신호를 발생하고, 수신된 읽기 어드레스에 상응하는 데이터를 상기 비휘발성 메모리 셀 어레이로부터 읽어오고, 읽어온 데이터를 상기 제1래치 유닛으로 출력하기 위한 컨트롤 유닛을 구비하며, 상기 제1래치 유닛은 상기 데이터 스트로브 신호에 응답하여 상기 컨트롤 유닛으로부터 출력된 데이터를 상기 메모리 컨트롤러로 출력하고, 상기 컨트롤 유닛은 상기 데이터 스트로브 신호를 상기 메모리 컨트롤러로 출력한다.
상기 제1래치 유닛은 다수의 플립-플롭들을 구비하며, 상기 다수의 플립-플 롭들 각각은 상기 데이터 스트로브 신호에 응답하여 상기 컨트롤 유닛으로부터 출력된 데이터를 래치하고 래치된 데이터를 상기 메모리 컨트롤러로 출력한다.
상기 컨트롤 유닛은 상기 읽기 명령과 상기 읽기 어드레스를 수신하고, 수신된 읽기 명령에 기초하여 제어신호를 발생하고, 수신된 읽기 어드레스에 상응하는 상기 데이터를 상기 비휘발성 메모리 셀 어레이로부터 읽어오고, 읽어온 데이터를 상기 제1래치 유닛으로 출력하기 위한 컨트롤러; 및 상기 제어신호에 응답하여 상기 데이터 스트로브 신호를 발생하기 위한 신호 발생기를 구비한다.
상기 메모리 컨트롤러는 상기 읽기 명령과 상기 읽기 어드레스를 출력하기 위한 내부 회로; 및 상기 비휘발성 메모리 장치의 상기 컨트롤 유닛으로부터 출력된 상기 데이터 스트로브 신호에 응답하여, 상기 제1래치 유닛으로부터 출력된 데이터를 수신하기 위한 제2래치 유닛을 구비한다.
상기 제2래치 유닛은 다수의 플립-플롭들을 구비하며, 상기 다수의 플립-플롭들 각각은 상기 데이터 스트로브 신호에 응답하여 상기 제1래치 유닛으로부터 출력된 상기 데이터를 래치한다. 상기 시스템은 메모리 카드이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 실시예에 따른 메모리 컨트롤러와 비휘발성 메모리 장치를 구비하는 시스템의 기능 블록도를 나타낸다.
본 발명에 따른 시스템(100)은 메모리 카드로 구현될 수 있으며, 상기 메모리 카드는 디지털 정지 카메라, 비디오 카메라, TV 세트, 오디오 장치, 전자 음악 장치, 이동 전화기, PDA(personal digital assistant), PC, 또는 음성 녹음기 등에 사용될 수 있다.
따라서 디지털 정지 카메라, 비디오 카메라, TV 세트, 오디오 장치, 전자 음악 장치, 이동 전화기, PDA, PC, 또는 음성 녹음기 등 각각이 인터페이스(미 도시)와 상기 인터페이스에 접속될 수 있는 슬롯(slot; 미도시)을 구비하는 경우, 상기 시스템(100)은 상기 슬롯에 접속되어 상기 인터페이스를 통하여 디지털 정지 카메라, 비디오 카메라, TV 세트, 오디오 장치, 전자 음악 장치, 이동 전화기, PDA, PC, 또는 음성 녹음기 등 각각의 CPU (또는 마이크로프로세서)와 소정의 데이터와 명령을 주고 받을 수도 있다.
본 발명에 따른 시스템(100)은 메모리 컨트롤러(200), 비휘발성 메모리 장치(300), 및 상기 메모리 컨트롤러(200)와 상기 비휘발성 메모리 장치(300) 사이에서 주고받는 명령과 데이터를 전송하기 위한 다수의 신호 전송선들(SL1, SL2, DAT1, DAT2, ..., DATn, 및 SL3)을 구비한다. 다수의 신호 전송선들(DAT1, DAT2, ..., DATn)은 명령(예컨대, 쓰기 명령, 또는 읽기 명령), 어드레스(예컨대, 쓰기 어드레스 또는 읽기 어드레스), 또는 데이터(예컨대, 쓰기 데이터 또는 읽기 데이터)를 전송하기 위한 데이터 버스의 기능(도 3 또는 도 6의 I/Ox)을 수행할 수 있다.
메모리 컨트롤러(200)는 비휘발성 메모리 장치(300)의 동작(예컨대, 읽기 동작 또는 쓰기 동작)을 제어한다. 예컨대, 메모리 컨트롤러(200)는 호스트(미도시, 예컨대, 디지털 정지 카메라, 비디오 카메라, TV세트, 오디오 장치, 전자 음악 장치, 이동 전화기, PDA, PC, 또는 음성 녹음기의 CPU(또는 마이크로프로세서(microprocessor))로부터 출력된 쓰기 명령 또는 쓰기 데이터를 비휘발성 메모리 장치(300)로 전송하거나, 또는 읽기 명령 또는 읽기 어드레스에 응답하여 비휘발성 메모리 장치(300)로부터 상기 읽기 어드레스에 상응하는 데이터를 읽어 이를 상기 호스트로 전송하는 것을 제어할 수도 있다.
메모리 컨트롤러(200)는 내부 회로(210)와 래치 유닛(220)을 구비한다. 도 3 또는 도 6에 도시된 바와 같이 읽기 동작 시, 내부 회로(210)는 읽기 명령(Read CMD)과 읽기 어드레스(ADD1 내지 ADD3)를 발생하고, 이들을 대응되는 핀들(P3 내지 P5, 및 P13 내지 P15)과 대응되는 신호 전송선들(DAT1 내지 DATn)을 통하여 비휘발성 메모리 장치(300)로 출력한다.
도 2와 도 3을 참조하면, 내부 회로(210)에서 발생된 명령 래치 인에이블 신호(command latch enable signal; CLE)는 핀들(P1과 P11)과 신호 전송선(SL1)을 통하여 비휘발성 메모리 장치(300)로 출력될 수 있다.
예컨대, 명령 래치 인에이블 신호(CLE)가 하이 레벨을 갖는 경우, 내부 회로(210)에서 발생된 읽기 명령 (Read CMD)은 쓰기 인에이블 신호(/WE)의 상승 에지에 응답하여 데이터 버스(I/Ox)를 구성하는 신호 전송선들(DAT1 내지 DATn)을 통하여 비휘발성 메모리 장치(300)로 출력될 수 있다.
또한, 어드레스 래치 인에이블 신호(address latch enable signal; ALE)는 핀들(P2와 P12)과 신호 전송선(SL2)을 통하여 비휘발성 메모리 장치(300)로 출력될 수 있다. 예컨대, 어드레스 래치 인에이블 신호(ALE)가 하이 레벨을 갖는 경우, 내부 회로(210)에서 발생된 읽기 어드레스(ADD1 내지 ADD3)는 쓰기 인에이블 신호(/WE)의 상승 에지에 응답하여 데이터 버스(I/Ox)를 구성하는 신호 전송선들(DAT1 내지 DATn)을 통하여 비휘발성 메모리 장치(300)로 출력될 수 있다.
각각의 핀들(P1 내지 P6, 및 P11 내지 P16)은 PCB 상의 트레이스(trace)나 케이블의 신호 전송선들(SL1, SL2, DAT1, DAT2, ..., DATn, 및 SL3)을 통하여 서로 접속될 수 있다.
또한, 구현예에 따라 메모리 컨트롤러(200)는 디지털 정지 카메라, 비디오 카메라, TV세트, 오디오 장치, 전자 음악 장치, 이동 전화기, PDA, PC, 또는 음성 녹음기의 CPU(또는 마이크로프로세서(microprocessor))로부터 출력된 읽기 명령(Read CMD)과 읽기 어드레스(ADD1 내지 ADD3)를 수신하여, 이들을 대응되는 핀들(P3 내지 P5, 및 P13 내지 P15)과 대응되는 신호 전송선들(DAT1, DAT2, ..., DATn)을 통하여 비휘발성 메모리 장치(300)로 출력할 수도 있다.
읽기 동작시, 래치 유닛(220)은 신호 전송선(SL3)을 통하여 비휘발성 메모리 장치(300)로부터 수신된 데이터 스트로브 신호(RD_ST)에 응답하여 비휘발성 메모리 장치(300)로부터 출력된 데이터(D0 내지 D7)를 래치하고, 래치된 데이터(LAT_DATA)를 내부 회로(210)로 출력할 수 있다. 따라서 내부 회로(210)는 래치 유닛(220)으로부터 출력된 데이터(LAT_DATA)를 처리하거나 또는 호스트로 전송할 수도 있다.
래치 유닛(220)은 다수의 플립-플롭들 (221, 222, ..., 22n; n은 자연수)로 구현될 수 있다. 도 2에 도시된 바와 같이 다수의 플립-플롭들(221, 222, ..., 22n) 각각은 데이터 스트로브 신호(RD_ST)의 상승 에지에 응답하여 비휘발성 메모리 장치(300)로부터 출력된 데이터를 래치할 수 있다.
또한, 도 5에 도시된 바와 같이, 래치 유닛(220)은 다수의 제1플립-플롭들 (221, 222, ..., 22n)과 다수의 제2플립-플롭들(231, 232, ..., 23n)을 구비할 수 있다. 다수의 제1플립-플롭들 (221, 222, ..., 22n) 각각은 데이터 스트로브 신호(RD_ST)의 상승 에지에 응답하여 비휘발성 메모리 장치(300)로부터 출력된 데이터를 처리하거나 호스트로 출력할 수 있는 구조를 갖고, 다수의 제2플립-플롭들(231, 232, ..., 23n) 각각은 데이터 스트로브 신호(RD_ST)의 하강 에지에 응답하여 비휘발성 메모리 장치(300)로부터 출력된 데이터를 처리하거나 호스트로 출력할 수 있는 구조를 가질 수도 있다.
비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 컨트롤 유닛(320), 및 래치 유닛(330)을 구비한다.
메모리 셀 어레이(310)는 다수의 행들과 다수의 열들 사이에 매트릭스 형태로 배열된 다수의 메모리 셀들을 구비한다. 상기 다수의 메모리 셀들 각각은 플레쉬 EEPROM(flash Electrically Erasable Programmable Read-Only Memory)으로 구현될 수 있으며, 상기 플레쉬 EEPROM은 SLC(single level cell) 또는 MLC(multi level cell)로 구현될 수 있다.
컨트롤 유닛(320)은 메모리 컨트롤러(200)로부터 출력된 읽기 명령(Read CMD)과 읽기 어드레스(ADD1 내지 ADD3)를 수신하고, 수신된 읽기 명령(Read CMD)에 기초하여 데이터 스트로브 신호(RD_ST)를 발생하고, 수신된 읽기 어드레스(ADD1 내지 ADD3)에 상응하는 데이터를 메모리 셀 어레이(310)로부터 읽어오고, 읽어온 데이터를 래치 유닛(330)으로 출력하는 것을 제어한다.
컨트롤 유닛(320)은 컨트롤러(321)와 신호 발생기(323)를 구비한다. 상기 컨트롤러(321)는 상기 읽기 명령(Read CMD)과 상기 읽기 어드레스(ADD1 내지 ADD3)를 수신하고, 수신된 읽기 명령(Read CMD)에 기초하여 제어신호를 발생한다. 상기 컨트롤러(321)는 수신된 읽기 어드레스(ADD1 내지 ADD3)에 상응하는 데이터를 상기 메모리 셀 어레이(310)로부터 읽어오고, 읽어온 데이터를 상기 래치 유닛(330)으로 출력하는 것을 제어한다.
상기 신호 발생기(323)는 상기 컨트롤러(321)로부터 출력된 상기 제어신호에 응답하여 데이터를 래치하기 위한 상기 데이터 스트로브 신호(RD_ST)를 발생한다. 발생된 데이터 스트로브 신호(RD_ST)는 상기 래치 유닛(330)으로 출력되고, 대응되는 핀들(P6과 P16)과 전송선(SL3)을 통하여 메모리 컨트롤러(300)의 래치 유닛(220)으로 출력된다.
상기 래치 유닛(330)은 상기 신호 발생기(323)에 의하여 발생된 상기 데이터 스트로브 신호(RD_ST)에 응답하여 상기 컨트롤 유닛(320)으로부터 출력된 데이터를 래치한다.
도 2에 도시된 바와 같이 상기 래치 유닛(330)은 다수의 플립-플롭들 (331, 332, ..., 33n)로 구현될 수도 있다. 이 경우, 다수의 플립-플롭들 (331, 332, ..., 33n) 각각은 데이터 스트로브 신호(RD_ST)의 상승 에지에 응답하여 상기 컨트롤 유닛(320)으로부터 출력된 데이터를 래치할 수 있다.
또한, 도 5에 도시된 바와 같이, 래치 유닛(330)은 다수의 제3플립-플롭들 (331, 332, ..., 33n)과 다수의 제4플립-플롭들(341, 342, ..., 34n)을 구비할 수 있다. 다수의 제3플립-플롭들(331, 332, ..., 33n) 각각은 데이터 스트로브 신호(RD_ST)의 상승 에지에 응답하여 컨트롤 유닛(320)으로부터 출력된 데이터를 처리(래치 또는 출력)하는 구조를 갖고, 다수의 제4플립-플롭들(341, 342, ..., 34n) 각각은 데이터 스트로브 신호(RD_ST)의 하강 에지에 응답하여 컨트롤 유닛(320)으로부터 출력된 데이터를 처리(래치 또는 출력)하는 구조를 가질 수도 있다.
따라서 래치된 데이터는 핀들(P3과 P13, P4와 P14, ... P5와 P15)과 신호 전송선들 (DAT1, DAT2, ..., DATn)을 통하여 메모리 컨트롤러(200)의 래치 유닛(220)으로 출력된다.
즉, 도 5와 도 6에 도시된 바와 같이 각 래치 유닛(220 또는 330)은 데이터 스트로브 신호(RD_ST)의 상승 에지와 하강 에지에 모두 응답하여 데이터를 처리하는 구조를 가질 수도 있다.
도 3은 도 2에 도시된 시스템에서의 읽기 동작시의 데이터 타이밍 도를 나타낸다. 도 2와 도 3을 참조하면, 읽기 동작시 데이터 스트로브 신호(RD_ST)의 상승 에지(①)에 응답하여 래치 유닛(330)으로부터 출력된 데이터(D0)는 데이터 스트로브 신호(RD_ST)의 상승 에지(①)에 응답하는 래치 유닛(220)에 의하여 래치된다.
즉, 메모리 컨트롤러(200)는 비휘발성 메모리 장치(300)로부터 출력된 각각 의 데이터, 예컨대 데이터 버스(I/Ox) 상의 각각의 데이터(D0 내지 D7)를 데이터 스트로브 신호(RD_ST)의 한 주기(또는 한 사이클) 내에 래치할 수 있는 효과가 있다. 여기서 LAT_DATA는 메모리 컨트롤러(200)의 래치 유닛(220)으로부터 내부 회로(210)로 출력되는 각각의 데이터(D0 내지 D5)를 나타낸다. 즉, 메모리 컨트롤러(200)는 읽기 싸이클 시간(tRC)이 작아지더라도 1-싸이클 엑세스를 할 수 있는 효과가 있다.
따라서, 본 발명에 따른 비휘발성 메모리 장치(300) 또는 상기 비휘발성 메모리 장치(300)를 구비하는 시스템(100)은 데이터 셋-업 시간(data st-up time)과 데이터 홀드 시간(data hold time)의 제약을 줄이거나 제거할 수 있는 효과가 있다. 예컨대, 본 발명에 따른 비휘발성 메모리 장치(300) 또는 상기 비휘발성 메모리 장치(300)를 구비하는 시스템(100)은 읽기 동작시 비휘발성 메모리 장치(300)로부터 데이터를 읽어올 때 발생하는 데이터 셋-업 시간 마진과 데이터 홀드 시간 마진을 충분히 확보할 수 있는 효과가 있다.
또한, 본 발명에 따른 비휘발성 메모리 장치(300) 또는 상기 비휘발성 메모리 장치(300)를 구비하는 시스템(100)은 데이터 스트로브 신호(RD_ST)와 동기된 쓰기 인에이블 신호(/WE)를 사용하는 경우, 데이터 스트로브 신호(RD_ST)의 스큐와 데이터 출력 지연 시간을 제거할 수 있는 효과가 있다.
도 4는 본 발명의 실시예에 따른 데이터 처리 방법을 나타내는 흐름도이다. 도 2 내지 4를 참조하여, 본 발명의 실시예에 따른 데이터 처리 방법을 설명하면 다음과 같다.
비휘발성 메모리 장치(300)는 메모리 컨트롤러(200)로부터 출력된 읽기 명령(Read CMD)과 읽기 어드레스(ADD1 내지 ADD3)를 데이터 버스(I/Ox)를 통하여 수신한다(S110).
상기 비휘발성 메모리 장치(300)는 수신된 읽기 명령(Read CMD)에 응답하여 데이터 스트로브 신호(RD_ST)를 발생하고, 상기 데이터 스트로브 신호(RD_ST)에 응답하여 메모리 셀 어레이(310)에 저장된 상기 읽기 어드레스(ADD1 내지 ADD3)에 상응하는 데이터를 상기 데이터 스트로브 신호(RD_ST)와 함께 상기 메모리 컨트롤러(200)로 출력한다(S120). 실시예에 따라 비휘발성 메모리 장치(300)는 쓰기 인에이블 신호(/WE)와 동기된 상기 데이터 스트로브 신호(RD_ST)를 발생할 수도 있다.
상기 메모리 컨트롤러(200)는 수신된 상기 데이터 스트로브 신호(RD_ST)에 응답하여 상기 비휘발성 메모리 장치(300)로부터 출력된 상기 데이터를 래치한다(S130).
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 읽기 동작시 데이터 스트로브 신호를 발생할 수 있는 본 발명에 따른 비휘발성 메모리 장치로 인하여 메모리 컨트롤러에서 비휘발성 메모리 장치로부터 데이터를 읽어올 때 발생하는 데이터 셋-업 시간과 데이터 홀드 시간의 제약을 줄이거나 제거할 수 있는 효과가 있다.
즉, 읽기 싸이클 시간의 감소와 무관하게 데이터 셋-업 시간 마진과 데이터 홀드 시간 마진을 충분히 확보할 수 있으므로 읽기 동작의 성능이 개선되는 효과가 있다.
또한, 읽기 동작시 데이터 스트로브 신호를 발생할 수 있는 본 발명에 따른 비휘발성 메모리 장치는 데이터 스트로브 신호의 스큐와 출력 지연 시간을 감소시킬 수 있는 효과가 있다.

Claims (18)

  1. 비휘발성 메모리 장치가 메모리 컨트롤러로부터 출력된 읽기 명령을 수신하는 단계; 및
    상기 비휘발성 메모리 장치가 수신된 읽기 명령에 응답하여 데이터를 래치하기 위한 데이터 스트로브 신호를 발생하고, 발생된 데이터 스트로브 신호를 상기 메모리 컨트롤러로 출력하는 단계를 구비하는 비휘발성 메모리 장치에서 데이터 스트로브 신호 발생 방법.
  2. 제1항에 있어서, 상기 비휘발성 메모리 장치는 플레쉬 EEPROM인 비휘발성 메모리 장치에서 데이터 스트로브 신호 발생 방법.
  3. 비휘발성 메모리 장치가 메모리 컨트롤러로부터 출력된 읽기 명령과 읽기 어드레스를 수신하는 단계; 및
    상기 비휘발성 메모리 장치가 수신된 읽기 명령에 응답하여 데이터 스트로브 신호를 발생하고, 상기 데이터 스트로브 신호에 응답하여 비휘발성 메모리 셀 어레이에 저장된 상기 읽기 어드레스에 상응하는 데이터를 상기 데이터 스트로브 신호와 함께 상기 메모리 컨트롤러로 출력하는 단계를 구비하는 비휘발성 메모리 장치와 메모리 컨트롤러 사이에서의 데이터 처리 방법.
  4. 제3항에 있어서, 상기 읽기 어드레스에 상응하는 상기 데이터를 상기 데이터 스트로브 신호와 함께 상기 메모리 컨트롤러로 출력하는 단계는,
    상기 비휘발성 메모리 장치의 컨트롤 유닛이 상기 수신된 읽기 명령에 응답하여 상기 데이터 스트로브 신호를 발생하고, 발생된 데이터 스트로브 신호를 상기 메모리 컨트롤러로 출력하는 단계;
    상기 컨트롤 유닛이 상기 읽기 어드레스에 상응하는 상기 데이터를 상기 비휘발성 메모리 셀 어레이로부터 읽어오고, 읽어온 데이터를 래치 유닛으로 출력하는 단계; 및
    상기 데이터 스트로브 신호에 응답하여, 상기 래치 유닛이 상기 컨트롤 유닛으로부터 출력된 데이터를 래치하고 래치된 데이터를 상기 메모리 컨트롤러로 출력하는 단계를 구비하는 비휘발성 메모리 장치와 메모리 컨트롤러 사이에서의 데이터 처리 방법.
  5. 제3항에 있어서, 상기 비휘발성 메모리 장치와 메모리 컨트롤러 사이에서의 데이터 처리 방법은,
    상기 메모리 컨트롤러가 수신된 상기 데이터 스트로브 신호에 응답하여 상기 비휘발성 메모리 장치로부터 출력된 상기 데이터를 래치하는 단계를 더 구비하는 비휘발성 메모리 장치와 메모리 컨트롤러 사이에서의 데이터 처리 방법.
  6. 제3항에 있어서, 상기 비휘발성 메모리 장치와 메모리 컨트롤러 사이에서의 데이터 처리 방법은,
    상기 메모리 컨트롤러는 상기 읽기 어드레스에 상응하는 상기 데이터가 상기 비휘발성 메모리 장치로부터 출력된 후 상기 데이터 스트로브 신호의 한 주기 내에 상기 데이터 스트로브 신호에 응답하여 상기 읽기 어드레스에 상응하는 상기 데이터를 래치하는 단계를 더 구비하는 비휘발성 메모리 장치와 메모리 컨트롤러 사이에서의 데이터 처리 방법.
  7. 래치 유닛;
    데이터를 저장하기 위한 비휘발성 메모리 셀 어레이; 및
    메모리 컨트롤러로부터 출력된 읽기 명령과 읽기 어드레스를 수신하고, 수신된 읽기 명령에 기초하여 데이터 스트로브 신호를 발생하고, 수신된 읽기 어드레스에 상응하는 데이터를 상기 비휘발성 메모리 셀 어레이로부터 읽어오고, 읽어온 데이터를 상기 래치 유닛으로 출력하기 위한 컨트롤 유닛을 구비하며,
    상기 래치 유닛은 상기 데이터 스트로브 신호에 응답하여 상기 컨트롤 유닛으로부터 출력된 데이터를 상기 메모리 컨트롤러로 출력하는 비휘발성 메모리 장치.
  8. 제7항에 있어서, 상기 비휘발성 메모리 셀 어레이는 플레쉬 EEPROM으로 구현된 비휘발성 메모리 장치.
  9. 제7항에 있어서, 상기 래치 유닛은,
    다수의 플립-플롭들을 구비하며, 상기 다수의 플립-플롭들 각각은 상기 데이터 스트로브 신호에 응답하여 상기 컨트롤 유닛으로부터 출력된 데이터를 래치하고 래치된 데이터를 상기 메모리 컨트롤러로 출력하는 비휘발성 메모리 장치.
  10. 제7항에 있어서, 상기 비휘발성 메모리 장치는,
    상기 데이터 스트로브 신호를 상기 메모리 컨트롤러로 출력하기 위한 핀 (pin)를 더 구비하는 비휘발성 메모리 장치.
  11. 제7항에 있어서, 상기 컨트롤 유닛은,
    상기 읽기 명령과 상기 읽기 어드레스를 수신하고, 수신된 읽기 명령에 기초하여 제어신호를 발생하고, 수신된 읽기 어드레스에 상응하는 상기 데이터를 상기 비휘발성 메모리 셀 어레이로부터 읽어오고, 읽어온 데이터를 상기 래치 유닛으로 출력하기 위한 컨트롤러; 및
    상기 제어신호에 응답하여 상기 데이터 스트로브 신호를 발생하기 위한 신호 발생기를 구비하는 비휘발성 메모리 장치.
  12. 비휘발성 메모리 장치와 메모리 컨트롤러를 구비하는 시스템에 있어서,
    상기 비휘발성 메모리 장치는,
    제1래치 유닛;
    데이터를 저장하기 위한 비휘발성 메모리 셀 어레이; 및
    상기 메모리 컨트롤러로부터 출력된 읽기 명령과 읽기 어드레스를 수신하고, 수신된 읽기 명령에 기초하여 데이터 스트로브 신호를 발생하고, 수신된 읽기 어드레스에 상응하는 데이터를 상기 비휘발성 메모리 셀 어레이로부터 읽어오고, 읽어온 데이터를 상기 제1래치 유닛으로 출력하기 위한 컨트롤 유닛을 구비하며,
    상기 제1래치 유닛은 상기 데이터 스트로브 신호에 응답하여 상기 컨트롤 유닛으로부터 출력된 데이터를 상기 메모리 컨트롤러로 출력하고,
    상기 컨트롤 유닛은 상기 데이터 스트로브 신호를 상기 메모리 컨트롤러로 출력하는 시스템.
  13. 제12항에 있어서, 상기 비휘발성 메모리 셀 어레이는 플레쉬 EEPROM으로 구현된 시스템.
  14. 제12항에 있어서, 상기 제1래치 유닛은,
    다수의 플립-플롭들을 구비하며, 상기 다수의 플립-플롭들 각각은 상기 데이터 스트로브 신호에 응답하여 상기 컨트롤 유닛으로부터 출력된 데이터를 래치하고 래치된 데이터를 상기 메모리 컨트롤러로 출력하는 시스템.
  15. 제12항에 있어서, 상기 컨트롤 유닛은,
    상기 읽기 명령과 상기 읽기 어드레스를 수신하고, 수신된 읽기 명령에 기초 하여 제어신호를 발생하고, 수신된 읽기 어드레스에 상응하는 상기 데이터를 상기 비휘발성 메모리 셀 어레이로부터 읽어오고, 읽어온 데이터를 상기 제1래치 유닛으로 출력하기 위한 컨트롤러; 및
    상기 제어신호에 응답하여 상기 데이터 스트로브 신호를 발생하기 위한 신호 발생기를 구비하는 시스템.
  16. 제12항에 있어서, 상기 메모리 컨트롤러는,
    상기 읽기 명령과 상기 읽기 어드레스를 출력하기 위한 내부 회로; 및
    상기 비휘발성 메모리 장치의 상기 컨트롤 유닛으로부터 출력된 상기 데이터 스트로브 신호에 응답하여, 상기 제1래치 유닛으로부터 출력된 데이터를 수신하기 위한 제2래치 유닛을 구비하는 시스템.
  17. 제16항에 있어서, 상기 제2래치 유닛은,
    다수의 플립-플롭들을 구비하며, 상기 다수의 플립-플롭들 각각은 상기 데이터 스트로브 신호에 응답하여 상기 제1래치 유닛으로부터 출력된 상기 데이터를 래치하는 시스템.
  18. 제12항에 있어서, 상기 시스템은 메모리 카드인 시스템.
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