DE3520301A1

DE3520301A1 - Phasenvergleichsverfahren

Info

Publication number: DE3520301A1
Application number: DE19853520301
Authority: DE
Inventors: Karl Heinz Dr. Annecke; Volker Dipl.-Ing. 7155 Oppenweiler Bredmeier; Helmut Dipl.-Ing. 7150 Backnang Hegny; Detlef Dipl.-Ing. 7150 Backnang Mönch
Original assignee: ANT Nachrichtentechnik GmbH
Current assignee: Bosch Telecom GmbH
Priority date: 1984-06-16
Filing date: 1985-06-07
Publication date: 1985-12-19

Description

Phasenvergleichsverfahren
Die Erfindung betrifft ein Verfahren zum Phasenvergleich zweier digitalen Taktsignale gemäß Oberbegriff des Patentanspruches 1 bzw. eine Schaltungsanordnung zur Durchführung des Verfahrens gemäß Oberbegriff des Anspruches 4.
Durch Theorie und Anwendungen des Phase-Locked-Loops" von Roland Best, AT-Verlag, ist auf Seite 15 ff. ein Phasendetektor bekanntgeworden, der nach dem oben erwähnten Verfahren arbeitet. Die dort angegebenen Phasendetektortypen 3 und 4 sind sowohl phasen- als auch frequenzsensitiv. Ihr Ausgangssignal als Funktion des Phasenfehlers ist eine Sägezahnspannung mit der Periode 2 x oder 4 x und weist eine etwa proportionale Abhängigkeit von der Frequenzdifferenz auf, was bedeutet, daß bei kleiner Frequenzablage eine nur kleine Regelspannung erzeugt wird, so daß der sich in ausgerasteten Zustand befindliche PLL-Schaltkreis erst nach verhältnismäßig langer Zeit einrastet, Der vorliegenden Erfindung lag die Aufgabe zugrunde, ein Verfahren der eingangs genannten Art anzugeben, das eine Regelspannung liefert, die bei der Ansteuerung eines Oszillators in einem PLL-Schaltkreis diesen aus dem ausgerasteten Zustand schneller zum Einrasten überführt. Dieses Verfahren soll außerdem aufwandsarm sein.
Die Lösung erfolgt mit den im Patentanspruch 1 gekennzeichneten Merkmalen.
Der Unteranspruch 2 ist eine optimale Ausgestaltung. Der Unteranspruch 3 zeigt eine günstige Anwendung des Verfahrens. Der Anspruch 4 beschreibt eine Schaltungsanordnung zur Durchführung des Verfahrens und der Anspruch 5 eine optimale Ausgestaltung einer solchen Schaltungsanordnung.
Das Verfahren und die Schaltungsanordnung zur Durchführung desselben haben die Vorteile eines geringen Aufwandes bei gleichzeitiger hoher Frequenz- und Phasensensibilität.
Bei der Anwendung in einem PLL-Schaltkreis ergibt sich eine stetige optimale Ansteuerung des spannungs- oder stromgegesteuerten Oszillators (VCO, CCO). Beim Einsatz in Schaltungen, die Zählerstrukturen benötigen, wie n-Bit-Parallel-/ m-Bit-Parallelwandler, 5B6B-Codern bzw. -Decodern oder in elastischen Speichern, ergibt sich eine Doppelausnutzung des n-Teilers bzw. m-Teilers. Beispielsweise wird der n-Teiler zur Adressenbildung beim Einschreibevorgang in einen elastischen Speicher und der m-Teiler zur Adressengabe beim Auslesen aus demselben benutzt.
Vorteilhaft läßt sich das Verfahren auch anwenden bei der Synchronisation eines Datenübertragungssystems mit einem aus den empfangenen Nachrichten hergeleiteten Empfangstakt und einem lokalen Takt des Subsystems, wobei die beiden Takte plesiochron zueinander sind.
Es folgt nun die Beschreibung der Erfindung anhand der Figuren.
Die Figur 1 zeigt ein Blockschaltbild des Phasenvergleichers, Die Figur 2 zeigt den zeitlichen Verlauf der beiden frequenzgeteilten Taktsignale und des pulsbreitenmodulierten Ausgangssignals bei verschiedenen Phasendifferenzverläufen.
In Figur 3 schließlich ist das gemittelte Ausgangssignal über der Phasendifferenz aufgetragen.
In Figur 4 ist eine Teilerkette mit Blockiereinrichtung gezeichnet und in Figur 5 ist eine Ausführung der Tor- und Speicherschaltung erkennbar.
In Figur 1 sind der n-Teiler und m-Teiler erkennbar, die von den beiden digitalen Taktsignalen T1 bzw. T2 gespeist werden. Ihre Ausgangssignale S und R sind die durch n bzw. m frequenzgeteilten Takte 1 und 2, sie werden der Tor- und Speicherschaltung TSS zur weiteren Verarbeitung angeboten.
Die Ausgangssignale B1 und B2 des Kippgliedes in dieser Tor- und Speicherschaltung werden einer Blockierungseinrichtung 1 und 2 zugeführt, die auf den n-Teiler bzw. m-Teiler einwirken. Das Ausgangssignal Q des Phasenvergleichers ist ein pulsbreitenmoduliertes Signal, das tiefpaßgefiltert oder integriert direkt einem spannungsgesteuerten Oszillator VCO in einem PLL-Schaltkreis zugeführt werden kann.
In Figur 2 sind die frequenzgeteilten Taktsignale S und R sowie das Ausgangssignal Q des Phasenvergleichers in Abhängigkeit von der Zeit t aufgetragen und zwar in der oberen Hälfte für Phasendifferenzen in dem Bereich von Null bis - 2 und kleiner und in der unteren Hälfte für Phasendifferenzen in dem Bereich von Null bis X und größer x . Es ist deutlich zu erkennen, wie das pulsbreitenmodulierte Ausgangssignal Q des Phasenvergleichers mit der positiven Flanke des geteilten Taktsignals S auf 1 gesetzt und mit der positiven Flanke des geteilten Taktsignals R wieder auf 0 zurückgesetzt wird. Im Verlaufe der Zeit nähern sich die positiven Flanken der beiden geteilten Taktsignale jr immer mehr und beim dritten Zyklus von m Takten wurde die positive Flanke des Signals R diejenige des langsameren Signals S überholen, wenn nicht die erfindungsgemäße Blokkade einsetzen würde und das geteilte Taktsignal R nach jedem Zyklus von m Takten um einen oder gegebenenfalls um mehrere zusätzliche Takte verzögern würde. Dadurch ergibt sich auch für Phasendifferenzen kleiner - x mit einem äusserst schmalen Impuls von Q ein Mittelwert von ungefähr 0, was eine stetige Regelung eines nachfolgenden Oszillators VCO zur Phasen- bzw. Frequenzlage des Referenzsignals hin bewirkt. Im unteren Teil der Figur 2 ist der umgekehrte Fall dargestellt, bei dem mit zunehmender Zeit die positive Flanke des geteilten Taktsignales S diejenige positive Flanke des anderen geteilten Taktsignales R zu überholen versucht. Auch hier setzt dann die Blockade ein, wodurch das geteilte Taktsignal S jeweils nach einem Zyklus von n-Takten um eine zusätzliche Taktperiode verzögert wird.
Auch hier weist das entsprechende pulsbreitenmodulierte Ausgangssignal des Phasendetektors für diesen weiteren Verlauf lediglich schmale negative Impulse auf, d.h. der Mittelwert dieses Signals liegt nahe 1 und ermöglicht eine stetige d.h. sprungfreie Ansteuerung eines nachfolgenden Oszillators VCO.
In Bild 3 ist der Mittelwert des pulsbreitenmodulierten Ausgangssignals Q des Phasendetektors in Abhängigkeit von der Phasendifferenz v aufgetragen. Deutlich ist der lineare Anstieg im Bereich von - 2 bis + x von -1 über 0 nach +1 erkennbar. Außerhalb dieses Bereiches halten sich die Werte bei -1 bzw. +1 konstant. Ein solcher Kennlinienverlauf bildet eine optimale Ansteuerung des nachgeschalteten Oszillators VCO, der zusätzliche Aufwand für einen Frequenzvergleich entfällt dadurch.
Die Figur 4 zeigt einen Teiler mit Blockiereinrichtung. Es ist die Kette von D-Flip-Flops, die hintereinander geschaltet sind, erkennbar. Die Ausgänge der D-Flip-Flops sind jeweils rückgeführt auf die Eingänge eines NOR-Gliedes, dessen Ausgang auf den D-Eingang des ersten D-Flip-Flops geschaltet ist. Diese Schaltung ermöglicht die Frequenzteilung des angeschalteten Taktes durch die Anzahl n der verketteten D-Flip-Flops. Es ist ein weiterer Eingang am NOR-Glied vorhanden, der mit dem Signal Bl belegt ist. Mit diesem Signal B1 kann die laufende Teilung unterbunden werden, solange B1 den Wert binär 1 aufweist. Mit B1 gleich binär 0 kann der Teiler wieder sensibilisiert werden und nach Übergang von dem Zustand n-l auf n einen weiteren Teilungszyklus erlauben. Der sich am Ausgang des ersten D-Flip-Flops ergebende Impuls S bewirkt ein erneutes Kippen des Zustandes im eigentlichen Phasenvergleicher der Tor- und Speicherschaltung.
Eine Ausführung dieser Tor- und Speicherschaltung ist in Bild 5 gezeichnet, wobei die Kippstufe, bestehend aus zwei NAND-Gliedern mit den Ausgängen B1 und B2, erkennbar ist.
Den beiden anderen Eingängen dieser beiden kreuzweise rückgekoppelten NAND-Glieder sind jeweils ein weiteres NAND-Glied vorgeschaltet, dessen einer Eingang mit dem einen geteilten digitalen Taktsignal S bzw. mit dem anderen geteilten digitalen Taktsignal R beschaltet ist und dessen anderem Eingang dieses Taktsignal S bzw. R über drei in Serie geschaltete Inverter um eine Durchlaufzeit von insgesamt 3s verzögert zugeführt wird. Dadurch wird ein 3 X breiter Impuls erzeugt, der mit Sicherheit die Kippstufe zu setzen bzw. zurückzusetzen vermag, wenn man davon ausgeht, daß die beiden NAND-Glieder der Kippstufe jeweils etwa die gleiche Durchlaufzeit t aufweisen wir die Inverter.

Claims

Patentansprüche Verfahren zum Phasen- und Frequenzvergleich zweier digitalen Taktsignale mittels einer Tor- und Speicherschaltung, die durch von den beiden digitalen Taktsignalen abgeleitete Signale im Wechsel gesetzt bzw.

rückgesetzt wird, dadurch gekennzeichnet, daß zwei Teiler (m-, n-Teiler) vorgesehen sind, mittels der die beiden Taktsignale frequenzmäßig durch m bzw.

n geteilt werden, daß die geteilten Taktsignale (R, S) mittels der Tor- und Speicherschaltung (TSS) verglichen werden, indem die Tor- und Speicherschaltung durch das eine geteilte Signal (R, S) gesetzt und durch das andere geteilte Taktsignal (S, R) zurückgesetzt wird, und daß Blockierungseinrichtungen (Blockierung I, II) vorgesehen sind, durch welche bei einem Phasenunterschied von mehr als Betrag von 2der beiden Taktsignale die Teilerausgänge blockierbar sind, und daß die Blockade für den Durchlaß eines Impulses des einen geteilten Taktsignales (R, S) aufgehoben wird, wenn beim anderen geteilten Taktsignal (S, R) ein Impuls erzeugt wird (Figur 1).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Setzen und Rücksetzen der Tor- und Speicherschaltung mittels Flankensteuerung erfolgt.
3. Verfahren nach einem der vorhergehenden Ansprüche, gekennzeichnet durch die Anwendung in n-Bit-Parallel/m-Bit-Parallel-Wandlern, in 5B6B-Codern bzw. -Decodern oder in elastischen Speichern.
4. Schaltungsanordnung zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Teiler eine Kette von hintereinander geschalteten D-Flip-Flops enthalten, die durch eines der digitalen Taktsignale (T1) getaktet sind, und daß die Blockierungseinrichtungen jeweils ein der ersten D-Flip-Flop-Stufe vorgeschaltetes NOR-Glied enthalten, auf dessen Eingänge jeweils die D-Flip-Flop-Ausgänge zurückgeführt sind und auf dessen weiteren Eingang das eine Ausgangssignal (B1) der Tor- und Speicherschaltung geschaltet ist, und daß das geteilte Taktsignal (S) am Ausgang der ersten D-Flip-Flop-Stufe abgreifbar ist (Figur 4).
5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Tor- und Speicherschaltung ein flankengesteuertes RS-Flip-Flop mit zwei kreuzweise rückgekoppelten NAND- oder NOR-Gliedern enthält, dessen Setz- und Rücksetzeingang jeweils ein NAND-Glied vorgeschaltet ist, an dessen erstem Eingang das geteilte Taktsignal (S, R) und an dessen zweitem Eingang das durch eine Kette von einer ungeraden Anzahl von seriell geschalteten Invertern verzögerte geteilte Taktsignal (S, R) liegt, und daß die Anzahl dieser Inverter so gewählt wird, daß ihre gesamte Durchlaufzeit (3 s ) grösser als die Summe der Durchlaufzeiten der beiden rückgekoppelten Glieder des RS-Flip-Flops ist (Figur 5).