DE2707130A1

DE2707130A1 - Phasendetektor

Info

Publication number: DE2707130A1
Application number: DE19772707130
Authority: DE
Inventors: Claude Andrew Sharpe
Original assignee: Bendix Corp
Current assignee: Bendix Corp
Priority date: 1976-03-02
Filing date: 1977-02-18
Publication date: 1977-09-08
Also published as: FR2343368A1; FR2343368B1; GB1534233A; US4027262A

Description

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Ingenieure

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YOuf%^c,^{hen Paris file} 5377-A a',?,, 18. Februar 1977

THE BENDIX CORPORATION, Executive Offices, Bendix Center, Southfield, Michigan 48075, U.S.A.

Phasendetektor

Die vorliegende Erfindung bezieht sich auf Frequenz-Synthetisierer im allgemeinen und speziell auf einen darin benötigten verbesserten phasenstarren Oszillator.

Frequenz-Synthetisierer werden weitgehend verwendet in Anlagen, wo Sender mit variabler Frequenz, großer Bandbreite und hochstabilen, genauen Ausgangssignalen erforderlich sind. Der dem Stand der Technik entsprechende ₉ der vorliegenden Erfindung in der Form am nächsten kommende Synthetisierer wird zunächst ausführlich beschrieben, so daß die von der Erfindung geleistete Verbesserung entsprechend gewürdigt werden kann.

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Synthetisierer der hier gemeinten Art bestehen, kurz gesagt, aus einem spannungsgeregelten Oszillator (VCO) und einem Phasen4 detektor, der die Phasenlage des VCO-Signals mit der Phasenlage eines Referenzsignals vergleicht und über Rückkopplung eine Regelspannung an den Oszillator gibt. In stationärem Zustand ist das VCO-Signal mit dem Referenzsignal in Phase und besitzt damit sowohl die Genauigkeit als auch die Stabilität des Referenzsignals. Wenn die Frequenz des Ausgangssignals vom Synthetisierer geändert wird, können die Frequenzen der Signale, die am Phasendetektor anliegen, sehr unterschiedlich sein; damit nun der Einfangbereich des phasenstarren Oszillators verbreitert wird und Nebenwellen, die in Bezug zuni Referenzsignal eher Harmonische als Fundamentalwellen darstellen, von ihnen ferngehalten werden, ist in dem Phasendetektor eine Speichereinheit eingebaut. Dieser Speicher kann drei Ausgangszustände annehmen; der erste davon dient z. B. zur Erhöhung der Frequenz des VCO-Signals, der zweite hat keine Frequenzänderung zur Folge, der dritte erniedrigt die Frequenz.

In den bisherigen Geräten ist es, selbst wenn das Frequenzverhältnis der Eingangssignale am Phasendetektor sehr hoch ist, möglich, daß gelegentliche kurze übergänge des Ausgangssignals der Speichereinheit vom richtigen Ansteuerzustand (dem ersten oder dritten Zustand) in den zweiten Zustand auftreten, wobei jeder solcher Übergang die Zeit verlängert, die der Oszillator zum Erreichen eines stationären, synchronisierten Betriebszustands benötigt.

Der Hauptgegenstand der vorliegenden Erfindung ist daher ein phasenstarrer Oszillator, der einen stabilen Zustand schneller zu erreichen in der Lage ist als derzeitige Geräte, wenn ein Frequenzwechsel über einen großen Bereich vorgenommen wird.

Ferner ist ein speziellerer Gegenstand der Erfindung ein Phasendetektor für einen phasenstarren Oszillator, der drei Ausgangszustände einnehmen kann, wenn das Frequenzverhältnis der Eingangssignale * 2 ist und der nur zwei mögliche Ausgangszustände

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hat, wenn das Frequenzverhältnis der Eingangssignale auch nur ' geringfügig größer als 2:1 ist. !

Weitere Gegenstände der Erfindung, wie Einfachheit und Wirtschaftlichkeit der Herstellung, werden in dem Maße klar werden, ' wie die folgende detaillierte Beschreibung und die dazugehörigen Zeichnungen die Erfindung verständlich machen wird.

Der gängige Phasendetektor eines phasenstarren Oszillators beinhaltet, kurz gesagt, eine Speichereinheit in Form eines j Paares von Flip-Flops vom D-Typ und eines die Verbindung her- i stellenden logischen Gatters. Das VCO-Signal schaltet den einen der Flip-Flops, das Referenzsignal den anderen. Die Ausgangssignale der beiden Flip-Flops werden in einem Integrator überlagert, dessen Ausgangssignal die Regelspannung für den VCO darstellt. Das logische Gatter ist so geschaltet, daß es die Flip-Flops jedesmal rücksetzt, wenn beide Flip-Flops in den Zustand "1" übergehen. So ist, wenn die Frequenz eines der beiden Detektor-Eingangssignale hoch ist, das Eingangssignal am Integrator ⁿ1" mit giegentllch eingestreuten ⁿOⁿ-Ausgangssignalen von dem Flip-Flop, der von dem Signal mit der höheren Frequenz getriggert wird. Während dieser Zeit bleibt das Ausgangssignal des

von
anderen Flip-Flops auf "0", da es/der Rücksetzschaltung des logischen Gatters daran gehindert wird, den Zustand "1" einzunehmen. Bei der vorliegenden Erfindung beinhaltet die Speichereinheit ein zusätzliches Paar von Flip-Flops vom D-Typ, die so angeordnet sind, daß sich immer dann, wenn das Frequenzverhältnis der Detektor-Eingangssignale größer als 2:1 ist, einer der zusätzlichen Flip-Flops im Zustand "1" befindet und so das Eingangssignal am Integrator aufrecht erhält, so daß die ^NO"-en aufgefüllt werden, die im derzeitigen Detektor unter gleichen Bedingungen auftreten.

Im Nachfolgenden wird auf die Zeichnungen Bezug genommen, die Aufbau und Arbeltsweise der Erfindung beispielhaft erläutern.. Es zeigt:

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Fig. 1 ein funktionales Blockschaltbild des Frequenz-Synthetisierers, der einen Phasendetektor des derzeitigen Standes der Technik beinhaltet;

Fig. 2 ein funktionales Blockschaltbild des verbesserten Phasen-|

detektors der vorli-egenden Erfindung;

j Fig. 3 eine Darstellung von Impulsfolgen zur Erläuterung der '

Wirkungsweise der Phasendetektoren von Fig, 1 und 2; und j Fig. h eine Darstellung der normierten mittleren Ausgangsspan-

nungen der Phasendetektoren von Fig. 1 und 2 in Abhängigkeit vom Verhältnis der Eingangsfrequenz.

Fig. 1 veranschaulicht einen Frequenz-Synthetisierer mit einem Phasendetektor des derzeit letzten Standes. Ein spannungsgeregelter Oszillator (VCO) 10 übergibt ein Signal der Frequenz F an einen programmierbaren Frequenzteiler 11, in dem die Frequenz des Eingangssignals F durch einen Faktor N geteilt wird, um das Ausgangssignal der Frequenz F zu erzeugen. Ein hochstabiler Referenzoszillator höchster Genauigkeit 12 gibt ein Ausgangssignal der Frequenz F_x, ab, das im Frequenzteiler 13 durch einen Faktor M geteilt wird, damit ein Ausgangssignal der Frequenz F^ entsteht. Die gegenseitige Phasenlage der Signale F_a und F^ wird im Phasendetektor 14 verglichen, der an den Eingängen 15 und 16 eines Integrators 17 Impulse erzeugt. Die Integratoreingangssignale sind so gepolt, daß am Ausgang des Integrators stets eine Regelspannung entsteht, die die Frequenz des VCO 10 herabsetzen soll, wenn das Signal am Eingang 16 anliegt. Wenn hingegen das Signal am Eingang 13 anliegt, wird eine gegenteili- _: ge Wirkung auf die VCO-Frequenz hervorgerufen.

Die Frequenz des Ausgangssignals vom Synthetisierer wird durch die Wahl eines geeigneten Faktors N am Frequenzteiler 11 über einen externen Regelkreis eingestellt. Im stationären Zustand sind die Frequenzen F_& und F^ exakt gleich und miteinander in Phase. Dann gilt, wie leicht zu sehen ist, die Beziehung

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F =b F . Der Sythetisierer kann also jede gewünschte Ausgangs- * frequenz durch Vorwahl der Faktoren N und N erzeugen, einzig begrenzt durch den Regelbereich, über den die Frequenz des VCO einstellbar ist.

Der dem derzeitigen Stand der Technik entsprechende Phasendetek-I tor 14 enthält ein Paar Flip-Flops 20 und 21 des D-Typs. Ein Flip-Flop vom Typ D hat die Eigenschaft, denjenigen Wert ("1^M : oder ^WO^M) an den Ausgang zu übertragen, der beim Auftreten eines Schaltimpulses am Eingang D anliegt, d. h. wenn unmittelbar vor Auftreten des Schaltimpulses der Flip-Flop-Ausgang "0" und der Eingang D "1" ist, verursacht die Ankunft des Schaltimpulses einen Übergang auf "1" am Ausgang. Wenn vor Auftreten des Schaltimpulses der Eingang D auf "1^M und der Ausgang auf "1" ist, ändert sich aufgrund des Schaltimpulses am Ausgang nichts. Dem Fachmann ist offensichtlich, daß andere Flip-Flop-Typen an diese Verwenungsart angepaßt werden können, so lange Flankentriggerung angewendet wird.

Flip-Flop 20 empfängt Signal F_e als Eingangstakt, Flip-Flop 21 empfängt entsprechend Signal F, als Eingangstakt. Die D-Eingänge beider Flip-Flops sind fest auf eine positive Quellspannung gelegt, so daß sich ein andauernder Eingangswert von "1" ergibt. Die Ausgänge Q_fl von Flip-Flop 20 und Q. von Flip-Flop 21 sind über Nicht-Und-Gatter (NAND gate) 22 verbunden, dessen Ausgangs- !signal an den Rücksetzeingängen der beiden Flip-Flops anliegt. Die Flip-Flop-Ausgangssignale Q und Q. werden somit auf der iStelle auf ⁿ0^M rückgesetzt, sobald Q_fl und Q_fe gleichzeitig ^M1" zu werden im Begriff sind. Das Ausgangssignal Q_fl ist über eine Trenn-Diode 23 an den Integratoreingang 16 gelegt. Das Ausgangssignal Q₁₀ von Flip-Flop 21 wird über einen Inverter 24 geleitet, so daß die Ausgangsimpulse entgegengesetzt zu denen des Ausgangs ^!Q _a gepolt werden, und dann über eine Trenndiode 25 an den Integratoreingang 15 gelegt.

Die Wirkungsweise des Detektors 14 wird nachfolgend graphisch be-

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schrieben. Es ist zu beachten, daß der Detektor drei Ausgangszustände aufweist. Wenn die Frequenz F_a höher ist als die Frequenz F^, befindet sich der Detektor im ersten Zustand, in dem Ausgangsimpulse nur am Integratoreingang 16 erscheinen. Wenn die Eingangsfrequenzen F_ft und F^ gleich sind, befindet siel der Detektor im zweiten Zustand, in dem keiner der beiden Integratoreingänge 15 oder 16 mit Impulsen versorgt wird. Wenn die Eingangsfrequenz F^ als die Eingangsfrequenz F_a, befindet sich der Detektor im dritten Zustand, in dem Ausgangsimpulse nur an den Integratoreingang 15 gelegt werden. Wegen der Rücksetzverbindungen über das Nicht-Und-Gatter 22 werden die Integratoreingänge 15 und 16 nicht abwechselnd mit Impulsen versorgt, wenn die Frequenzen F und F^ annähernd gleiche Werte haben. Vielmehr wird nur der Eingang mit Impulsen versorgt, über den ein Frequenz- oder Phasenunterschied zu korrigieren ist, bis der Unterschied auf "0" reduziert ist, woraufhin der Detektor in den zweiten Zustand übergeht, in dem ein ständiges Ausgangssignal "0" erzeugt wird.

Wenn man annimmt, daß die Frequenz F zu einem bestimmten Zeitpunkt höher ist als die Frequenz F^, so wird mehr als eine positive Flanke am Triggereingang von Flip-Flop 20 zwischen zwei positiven Flanken am Triggereingaxg von Flip-Flop 21 auftreten. Das Ausgangssignal Q_a wird daher "1" infolge der ersten solchen positiven Flanke von F_a und bleibt auf diesem Wert bis zum Auf- J treten einer positiven Flanke von F^, woraufhin Q auf den Wert j "0" zurückkehrt und diesen Wert beibehält bis zur nächsten positiven Flanke von F_ft. Die gelegentlich auftretenden Perioden, während derer das Ausgangssignal Q_a auf "0" zurückkehrt, verlängert unter diesen Bedingungen die Zeit, die der Integrator 17 zum Aufbau einer genügend großen Regelspannung benötigt, um damit den Frequenzunterschied zum Verschwinden zu bringen. Der verbesserte Detektor dieser Erfindung ist solchen gelegentlichen übergängen in den "zweiten" Ausgangszustand nicht unterworfen, wenn das Verhältnis der Eingangefrequenzen größer als 2:1 ist.

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Wie in Fig. 2 dargestellt, beinhaltet der verbesserte Detektor

ein Paar von Flip-Flops des D-Typs 20* und 21', die wie in j Fig. 1 geschaltet sind. Die Ausgänge Q_{1 a} und Q₁^ sind mit den j D-Eingängen eines zusätzliche Paars von Flip-Flops des D-Typs

26 und 27 und mit den Oder-Gattern 26 und 29 verbunden. Die i Flip-Flops 26 und 27 empfangen F_& bzw. F^ als Takt-Eingangssig-I nale. Die Ausgänge Q«_a und Q_2b sind als zweite Eingänge mit den ; Oder-Gattern 28 bzw. 29 verbunden. Die* Ausgänge der Oder-Gatter ! 28 und 29 liegen an der Trenn-Diode 23 bzw. an dem Inverter 24,

auf den die Trenn-Diode 25 folgt; der übrige Aufbau des Synthe-I tielerers entspricht dem in Fig. 1 beschriebenem. Nun soll durct ■ eine graphische Darstellung gezeigt werden, daß die zusätzlicher i Flip-Flops 26 und 27 ein kontinuierliches Detektorausgangssig-I nal des richtigen Ansteuerzustands erzeugen, wenn das Frequenz- ! verhältnis an den Detektoreingängen größer als 2:1 1st.

j Fig. 3 ist eine Darstellung von Impulsfolgen, in der die Wir-I kungsweise des in Fig. 1 beschriebenen Detektors, wie er dem j Stand der Technik entspricht, mit dem Detektor der vorliegenden i Erfindung verglichen wird, wobei das Eingangs-Frequenzverhält- > nie F^rFj₁ größer als 2:1 1st. In Zeile "A" sind die Eingangsi signale der besseren Anschaulichkeit halber mit verschiedenen j Amplituden dargestellt. Zeile "B" zeigt die Ausgangssignale der i Flip-Flops 20 und 21 von Fig. 1, die an Diode 23 bzw. an Inverter 24 anliegen. In Zelle "C" sind für dieselben Eingangsbedingungen wie in Zeile "B" die Ausgangssignale des Detektors von ! Flg. 2 dargestellt. Zu dem beliebig ausgewählten StartZeitpunkt j T₀ ist in Zeile "B" als Anfangszustand Q_& » "O" und Q^ « M". Die erste positive Flanke 31 von F^, die nach T_Q auftritt, verursacht keine Änderung an den Ausgangssignalen Q₀ und Q^, da F_b ι nur den Flip-Flop 21 trlggert und bereits vor dem Triggersignal : Q_b = "1" war. Das nächste Ereignis am Eingang 1st die positive j Flanke 32 des Eingangseignais F_ft. Da der D-Eingang von FlIp- \ Flop 20 konstant auf "1" liegt, versucht der Taktimpuls 32, das • Signal Q_a auf "1" zu setzen. Nun sind jedoch die Eingänge am Nicht-Uhd-Gatter 22 beide auf "1", woraufhin die Fllp-Flope 20

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- B —

und 21 beide sofort auf "O" rückgesetzt werden. Das Rücksetzen taucht als ein sehr kurzer Impuls 33 am Ausgang Q_ auf, während Q. auf "0" zurückkehrt. Die nächste Trlggerung geschieht durch die positive Flanke 34 von F^, wodurch wegen der konstanten "1" ^! am D-Eingang von Flip-Flop 21 das Signal Q^ (bei 35) auf "1" ge-' setzt wird. Die Ausgangssignale Q_fi und Q^ bleiben daraufhin j konstant auf "0" bzw. "1", bis als nächste wirksame Triggerung ^! die positive Flanke 36 von F_& erscheint. Q^ wird dann (bei 37) ; auf "0" zurückgesetzt und verharrt in diesem Zustand, bis der ■ nächste effektive Taktimpuls, nämlich die positive Flanke 38 von ; F_b, das Signal Q_b (bei 39) wiederum auf "1" eetzt.

. Bei den für Fig. 3 gemachten Annahmen bleibt das Signal Q_ft nie lang genug auf "1", um irgendeine praktische Auswirkung auf das Ausgangssignal des Integrators 17 (Fig. 1) hervorzurufen. Die ] Intervalle, wie z. B. von 33 bis 35 und von 37 bis 39, während ; derer Q^ auf "0" zurückgeht, tragen nicht bei zum Mittelwert der J Eingangsspannung, V_„_, am Integrator 17, so daß die Zeit ver-

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längert wird, die der Integrator benötigt, um eine genügend j große Regelspannung für die Beseitigung des Frequenz-Unterschieds j ;zu erreichen.

!in Zeile "C" sind die Ausgangssignale Q_1a, Q_2a, Q_1b und Q_2b. gezeichnet. Zu der beliebig gewählten Zeit T_Q sind Q_1a und Q_2a !beide auf "O" und Q^ und Q_2l) beide auf "1". Der Taktimpuls 31 wirkt sich weder auf Q₁^ noch auf Q₂^ aus, da beide zu dieser Zeit auf "1" sind. Der Taktimpuls 32 bewirkt, wie in der Zeile I "B", das Rücksetzen (bei 40) von Q^ auf "0", aber Q_2b ändert sich nicht, da kein Taktimpuls am Flip-Flop 27 anliegt. Der Taktimpuls 34 bringt Q_1fe wieder auf "1" und zugleich foei 41) Q_2fe auf "0", da der D-Eingang am Flip-Flop 27 unmittelbar vor Ankunft des Taktimpulses 34 "0" war. Die positive Flanke 42, die in Zeile "B" keine Auswirkung hatte, bewirkt nun, daß Q₂^ auf "1" geht, da derj D-Eingang am Flip-Flop 27 zu diesem Zeitpunkt ^tt1^N ist. Der Takt- j impuls 36 bewirkt das Rücksetzen von Q₁. (bei 44), aber wirkt I sich auf Q~ nicht aus. Der Taktimpuls 38 setzt (bei 45) Q_1b auf "1" und bei 46 Q_2b auf "0". Vor der nächsten positiven Flanke 47 I

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von F , die das Rücksetzen von Q₁^ verursacht, erscheint dazwischen die positive Flanke 48, die (bei 49) Q_2b auf "1" setzt.

Obwohl nun das Ausgangssignal Q₁^ mit dem Ausgangssignal Q^ aus Zeile "B" identisch ist, jedenfalls für Eingangsfrequenzverhältnisse größer als 2:1, ist doch das Ausgangssignal Q₂^ immer im Zustand ^W1ⁿ während der Intervalle, in denen Q^. auf "O" rückge-j setzt ist. bei einer Kombination der Ausgänge Q_1b und Q₂. in dem Oder-Gatter 29 ergibt sich eine konstante Spannung der Größe "1" am Eingang des Inverters 24. Die Wirkungsweise der Detektoren von Fig. 1 und 2 ist symmetrisch, so daß die(Impulsfolgen von Fig. 3 die selben sind, wenn die Frequenz von F₀ höher als die Frequenz von F^ ist, mit dem Unterschied, daß jene Signalwerte ^Qa* ^¹Ia ¹^¹¹*^{1 Q}2a* ^d*^{e ständi}e "O" sind, nun "1^W werden und entsprechend die Ausgänge Q^, Q₁^ und Q₂^ nun ^HO^N werden. Unterhalb einem Eingangsfrequenzverhältnis von 2:1 unterscheiden sich die Detektoren von Fig. 1 und 2 allmählich immer weniger voneinander in ihrer Wirkungsweise.

Fig. 4 ist eine Darstellung der normierten mittleren Ausgangsspannung, V_„__f über dem Eingangsfrequenzverhältnis für die avg

beiden Detektoren von Fig. 1 und 2. Die durchgezogene Linie ist eine Darstellung der Gleichung:

Normierte Spannung V_avg = 1 -

Die gestrichelte Linie entspricht der normierten Ausgangsspannung des Detektors von Fig. 2 und zeigt, daß bei einem auch nur geringfügig über 2:1 liegenden Frequenzverhältnis die Spannung V_„_

avg

gleich dem vollen normierten Wert ist. Der Unterschied zwischen den Ordinaten dieser beiden Kurven stellt die Verbesserung dar, die durch die Erfindung in der Schnelligkeit der Änderung der VCO-Regelspannung erreicht wird.

Zusammengefaßt besteht die Erfindung also in einem Phasen-Detek-

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tor, der vier Speicherelemente, geeigneterweise Flip-Flops des j D-Typs verwendet. Der Detektor erzeugt ein Ausgangssignal, das ; von der Phasendifferenz zwischen zwei Eingangssignalen abhängt, i

Ein Paar von Speicherelementen wird durch das eine Eingangs- \ signal getriggert. Das andere Paar von Speicherelementen wird ^! durch das andere Eingangssignal getriggert. Die Speicherelemente! sind so angeordnet, daß der Detektor bei einem Frequenzverhält- ι

nis der Eingangssignale von kleiner als 2:1 drei Ausgangszu- ; stände einnehmen kann; das kann in einem phasenstarren Oszilla- ; tor dazu benutzt werden, um im ersten Zustand die Frequenz eines Eingangssignals zu erhöhen, im zweiten Zustand keine Frequenzänderung zu bewirken und im dritten Zustand eine Verringerung der Frequenz zu erreichen. Oberhalb eines Frequenzverhältnisses von 2:1 geht der Detektor nicht mehr in den zweiten Zustand Über. Das Aussscheiden des zweiten Zustandes unter diesen Bedingungen i verringert die Zeit, die ein phasenstarrer Oszillator mit diesem Detektor benötigt, um die Fixierung der Phasenlage zu erreichen.

Klk/pr

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Claims

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1./ Phasendetektor mit einem Paar von voreinstellbaren, rücksetzbaren, taktimpulsbetriebenen Speicherelementen zum Phasenvergleichen zweier Eingangssignale, bei dem das eine dieser Signale Taktimpulse fUr das eine der Speicherelemente, das andere Signal Taktimpulse für das andere der Speicherelemente liefert und die Ausgänge der Speicherelemente die Ausgänge des Phasendetektors darstellen, dadurch gekennzeichnet, daß er die folgenden Bestandteile aufweist: Ein zusätzliches zweites Paar von voreinstellbaren, takimpulsbetriebenen Speicherelementen (26, 27); eine Schaltung hinsichtlich des Ausgangs (Q₁ ) des einen (20¹) der Speicherelemente (20·, 21') des ersten Paares zur Voreinstellung eines (26) der Speicherelemente (26, 27) des zweiten Paares; eine Schaltung, die

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ORIGINAL INSPECTED

Taktimpulse von einem der Eingangssignale (F ) sowohl an das eine Speicherelement (26) des zweiten zusätzlichen Paares von Speicherelementen (26, 27) als auch an das eine Speicherelement (20*) des ersten Paares von Speicherelementen (20·, 21') legt; eine Schaltung (28), die den Ausgang (Q₁ ) des einen Speicherelements (20*) des ersten Paares, von Speicherelementen (2O¹, 21') mit dem Ausgang (Q_2a^ ^des einen Speicherelements (26) des zweiten zusätzlichen Paares von Speicherelementen (26, 27) verbindet, so daß die miteinander verbundenen Ausgänge (Q_1a* ^Q2a^ ^{den einen} Ausgang eines verbesserten Phasendetektors (14) darstellen; eine Schaltung bezüglich des Ausgangs (Q^. ) des anderen (21*) der Speicherelemente (20·, 21») des ersten Paares zur Voreinstellung des anderen (27) der Speicherelemente (26, 27) des zweiten zusätzlichen Paares; Eine Schaltung, die Taktimpulse von dem anderen Eingangssignal (F,) sowohl zu dem anderen (27) der Speicherelemente (26, 27) des zweiten zusätzlichen Paares als auch zu dem anderen Speicherelement (21*) des ersten Paares von Speicherelementen (20*, 21') legt; sowie eine Schaltung (29) zur Verbindung des Ausgangs (Q^) des anderen (27) der Speicherelemente (26, 27) des zusätzlichen Paares mit dem Ausgang (Q₁I,) des anderen (21*) der Speicherelemente (20*, 21') des ersten Paares, so daß die zuletzt genannten, miteinander verbundenen Ausgänge (Q<j_D> ^Q2b^ ^den anderen Ausgang des verbesserten Phasendetektors (14) dar stellen.

2. Phasendetektor nach Anspruch 1, dadurch gekennzeichnet, daß jedes der Speicherelemente des ersten Paares (20*, 21') und des zusätzlichen Paares (26, 27) durch ein Flip-Flop gebildet wird, das mit Flankentriggerung entsprechend Typ D betrieben wird.

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3. Phasendetektor nach Anspruch 1, dadurch gekennzeichnet, daß ; beide genannten Schaltungen (28, 29) zur Verbindung der Aus-ΐ gänge jeweils ein logisches Gatter des Oder-Typs beinhalten.j

KIk:pr

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