DE4119452A1 - Pll-schaltung mit einem zaehlphasendiskriminator - Google Patents
Pll-schaltung mit einem zaehlphasendiskriminatorInfo
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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Description
Die Erfindung geht aus von einer PLL-Schaltung gemäß dem
Oberbegriff des Anspruchs 1. Eine derartige Schaltung mit
einem Zählphasendiskriminator ist bekannt durch die
DE-OS 36 34 751.
In der DE-OS 36 34 751 wird ein Zählphasendiskriminator be
schrieben, der besonders für PLL-Schaltungen zur Taktregene
rierung aus PCM-Signalen geeignet ist. Die dort in Fig. 6
dargestellte Schaltung, bei der die Mittenfrequenz des VCO
über einen Vor/Rück-Zähler mit nachgeschalteten D/A-Wandler
automatisch optimiert wird, ist besonders vorteilhaft bei
der Wiedergabe von PCM-Magnetbandaufzeichnungen Diese Schal
tung hat die Eigenart, daß der Fangvorgang nach dem Anlegen
der Betriebsspannung relativ lange dauern kann. Nach Signal
unterbrechungen ohne Abschalten der Betriebsspannung tritt
dieser Nachteil nicht auf, da dann die richtige Mittenfre
quenz bereits eingestellt ist. Mit einer Nutzsignal-Erken
nungsschaltung gemäß der DE-OS 39 28 676 kann dabei erreicht
werden, daß die Mittenfrequenz des VCO während der Signalun
terbrechungen nicht durch Störsignale verändert wird.
Der Erfindung liegt die Aufgabe zugrunde, das Fangverhalten,
also den Übergang in den Synchronzustand, der oben beschrie
ben PLL-Schaltung zu verbessern, so daß auch dann ein schnel
les und sicheres Fangen der PLL gewährleistet ist, wenn die
Mittenfrequenz des VCO von der Taktfrequenz des Signals er
heblich abweicht.
Diese Aufgabe wird durch die im Anspruch 1 angegebene Erfin
dung gelöst. Vorteilhafte Weiterbildungen der Erfindung sind
in den Unteransprüchen angegeben.
Die Erfindung besteht somit im Prinzip darin, daß im nichtge
fangenen, also unsynchronisierten Zustand der PLL das Ver
hältnis zwischen den Frequenzteilungsfaktoren der beiden dem
Vor/Rückzähler vorgeschalteten Frequenzteiler verändert
wird. Bei der Erfindung wird selbst bei großen Abweichungen
zwischen der Frequenz des VCO und der Taktfrequenz des Ein
gangssignals erreicht, daß die PLL sicher und schnell fängt,
d. h. in den synchronen Zustand übergeht. Die Erfindung ermög
licht außerdem die Herstellung einer weitestgehend abgleich
freien PLL-Schaltung.
Die Erfindung wird im folgenden anhand der Zeichnung erläu
tert. Darin zeigen
Fig. 1 eine Schaltung nach der DE-OS 36 34 751, Fig. 6,
mit der erfindungsgemäßen Maßnahme,
Fig. 2 eine praktische Ausführung des in Fig. 1
verwendeten Fangindikators,
Fig. 3, 4 Kurven zur Erläuterung der Wirkungsweise von
Fig. 2 und
Fig. 5 eine Weiterbildung der Erfindung.
Zunächst wird mit Hilfe der Fig. 1 und 3 beschrieben, wes
halb der Fangvorgang bei stärkeren Abweichungen zwischen Ein
gangstaktfrequenz und VCO-Frequenz verhältnismäßig lange dau
ern kann. Die Schaltung in Fig. 1 stimmt weitgehend mit Fig.
6 der DE-OS 36 34 751 überein. Aus jedem Pegelübergang des
Eingangssignals A wird mit dem EXOR-Gatter 5 ein Impuls B er
zeugt. Das D-Flip Flop 6 entscheidet, ob die ansteigende
Flanke eines Impulses B vor oder hinter der abfallenden Flan
ke der vom VCO 1 erzeugten Schwingung C liegt. Dementspre
chend werden die Impulse B mit Hilfe der Ausgangsspannungen
des Flip Flop 6 den Ausgängen E oder F der Gatter 8 oder 9
zugeführt. Eins der Ausgangssignale wird indirekt und das
andere über einen Inverter 23 einer Widerstandsmatrix 12, 13
zugeführt. Zwischen den Widerständen ist die Regelspannung
UR abgreifbar. Die eigentliche Regelspannung UR′ für den VCO
1 wird mit Hilfe des Operationsverstärkers 14 erzeugt. Sie
ist außer von UR auch von der Spannung Uo abhängig. Es wird
zunächst angenommen, daß keine automatische Einstellung für
Uo vorhanden ist. Zum Abgleich der PLL-Schaltung muß dann
bei abgeschaltetem Eingangssignal, d. h. keine Impulse an E
und F, Uo so eingestellt werden, daß der VCO 1 mit der Takt
frequenz des später anzulegenden Eingangssignals schwingt.
Nach Anlegen des Eingangssignals werden unter der Vorausset
zung, daß die Widerstände 12 und 13 gleich groß und die Im
pulse E und F gleich breit sind, nach Fangen der PLL-Schal
tung an E und F im Mittel gleiche Impulszahlen auftreten.
Das beruht darauf, daß dann die Regelspannung sich auf den
gleichen Wert einstellen muß wie beim Abgleich ohne Signal.
Dieser Abgleich auf gleiche Impulszahlen an den Ausgängen E
und F kann mit Hilfe der aus den Bauelementen 16... 19 gebil
deten Mittenfrequenzautomatik aufrechterhalten werden. Dabei
müssen hier die Frequenzteilungsfaktoren m und n der Fre
quenzteiler 19 und 18 gleich sein. Der Vor/Rück-Zähler 16
pendelt dann zwischen zwei Ausgangszahlenwerten mit einem
solchen Tastverhältnis hin und her, daß die Ausgangsspannung
des D/A-Wandlers 17 den richtigen Mittelwert zwischen zwei
Spannungsstufen bildet. Die Schaltung ist in der Lage, sich
in einem weiten Frequenzbereich dem Eingangssignal anzupas
sen. Das ist z. B. bei Magnetbandwiedergabe mit stark verän
derter Bandgeschwindigkeit wichtig, da dann die Taktfrequenz
des abgetasteten Signals entsprechend verändert ist, sofern
die Kopftrommeldrehzahl unverändert bleibt. Wichtig ist da
her, daß die PLL auch dann schnell und sicher fängt, wenn
die Mittenfrequenz des VCO von der Taktfrequenz des Eingangs
signals erheblich abweicht.
Zum Fangmechanismus der bisher beschriebenen Schaltung ist
folgendes zu sagen: Theoretisch kann die Schaltung bei einer
größeren Frequenzdifferenz nicht sicher fangen, wenn m:n =
h:l ist. h und l ist gemäß Fig. 3 die Dauer der positiven
bzw. negativen. Halbwelle der vom VCO 1 erzeugten Schwingung
C. Im nichtsynchronen Zustand sind nämlich die Impulse B
gleichmäßig über die Periode der Schwingung c verteilt. Es
gilt dann für die Impulszahlen E:F = h:l. Wenn aber die Tei
lungsfaktoren das gleiche Verhältnis aufweisen, kann der Zäh
lerstand des Vor/Rück-Zählers 16 nicht verändert werden, so
daß die Mittenfrequenz des VCO 1 nicht in den Fangbereich
der PLL gebracht werden kann.
Praktisch wird die Schaltung immer nach einiger Zeit fangen,
da das kritische Verhältnis nie genau eingehalten wird. Für
die meisten Anwendungen wird man m=n wählen und h=l anstre
ben. Je genauer nun h=l eingehalten wird, desto länger kann
der Fangvorgang dauern. Er dauert besonders lange, wenn der
Zählerstand des Vor/Rück-Zählers 16 zunächst in der fal
schen Richtung verändert wird. Dann muß erst der Sprung von
Zählende auf Zählanfang bzw. der umgekehrte Sprung durchlau
fen werden, ehe sich die Mittenfrequenz des VCO 1 der Ein
gangstaktfrequenz A nähern kann.
Aufgrund obiger Erkenntnisse bestehen zwei Möglichkeiten,
den Fangvorgang zu beschleunigen:
- a) die Veränderung des Tastverhältnisses der Schwingung C für die Dauer des Fangvorgangs.
- b) Die Veränderung des Verhältnisses m:n für die Dauer des Fangvorgangs.
Die Möglichkeit a) hat gegenüber b) erhebliche Nachteile.
Sie ist bei hohen Frequenzen kaum digital durchführbar. Bei
größeren Veränderungen des Verhältnisses h:l entstehen neue
Nachteile für das Fangverhalten, so daß eine erhebliche Ver
kürzung der Fangzeit kaum möglich ist.
In Fig. 1 ist ein Beispiel für die Möglichkeit b) darge
stellt. Die Schaltung 21 dient als Fangindikator. Der Fangin
dikator 21 erkennt durch Vergleich der Signale B und C, ob
die PLL-Schaltung gefangen hat oder nicht, und liefert als
Ausgangssignal die Schaltspannung T. T verändert hier den
Frequenzteilungsfaktoren. Durch Anhalten des Teilers kann
z. B. n=∞ erzeugt werden. Durch Zuschalten oder Abschalten
einer Teilerstufe kann n auch um den Faktor 2 verändert wer
den. Natürlich kann mit erhöhtem Aufwand auch jede andere
Änderung eines der Teilungsfaktoren durchgeführt werden.
Fig. 5 zeigt, wie ohne zusätzliches Flip Flop der Faktor m
verdoppelt werden kann. Solange die PLL nicht gefangen hat,
ist T=Low, so daß der Ausgang des Gatters 22 bei jeder
Low-Halbwelle der Ausgangsspannung des Frequenzteilers 18 den
Frequenzteiler 19 durch Rücksetzen der ersten Teilerstufe
anhält. Während der High-Halbwelle und nach nach Fangen der
PLL-Schaltung (T=High) arbeitet der Zähler 19 normal.
Die in Fig. 2 angegebene Schaltung für den Fangindikator
paßt sich automatisch an jedes Eingangssignal an, so daß
kein Abgleich erforderlich ist.
Es wird vorausgesetzt, daß die Spannung C äquidistante Pegel
übergänge aufweist. Durch geringfügige Verzögerung von B
wird erreicht, daß nach Fangen der PLL die Impulse B2 etwa
in der Mitte der negativen Halbwelle von C liegen. Wenn alle
Impulse voll in diesem Bereich liegen, erreicht die Spannung
U1 ihren Maximalwert (s. Fig. 4). Infolge von Jitter durch
ungenügende Signalentzerrung, Laufzeitschwankungen und ande
re Störungen wird der Maximalwert kaum erreicht werden. So
lange die PLL nicht gefangen hat, ist U2 < O,5*U1 max, da dann
auf jede Halbwelle von C etwa die Hälfte aller Impulse B2
fällt und U2 nicht durch den Widerstand R herabgesetzt wird.
Nach dem Fangen der PLL wird durch die nicht mehr gleichmäßi
ge Verteilung der B2-Impulse auf die Halbwellen von C U1 ver
größert und U2 vermindert. Durch Auswertung von U1 und U2
mit Hilfe eines Comparators erhält man die Schaltspannung T,
die den Zustand der PLL mit hoher Sicherheit anzeigt. Fig. 4
veranschaulicht den Fangvorgang im Zeitpunkt t1.
Dank der Fanghilfe stellt der Fangvorgang für die PLL mit
automatischer Nachstellung der Mittenfrequenz kein Problem
mehr dar, so daß die Realisierung einer völlig abgleichfrei
en PLL-Schaltung ermöglicht wird.
Claims (6)
1. PLL-Schaltung mit einem Zählphasendiskriminator, bei
dem aus dem Eingangsignal (A) gewonnene Impulse (B) in
Abhängigkeit von der Phasenlage gegenüber der Schwin
gung (C) des VCO (1) zwei Ausgängen (E und F) zugeord
net werden, wobei die Regelspannung (UR) vom Verhältnis
der Impulszahlen an den beiden Ausgängen abhängt, und
mit einem Vor/Rück-Zähler (16), dessen Eingängen die Im
pulse der beiden Ausgänge über Frequenzteiler (18, 19)
zugeführt werden und dessen Zählerstand über einen
D/A-Wandler (17) die Regelspannung für den VCO (1) so beein
flußt, daß im gefangenen Zustand der PLL das Verhältnis
der Impulszahlen an den beiden Ausgängen (E und F) dem
Verhältnis der Frequenzteilungsfaktoren (m:n) der Fre
quenzteiler entspricht, dadurch gekennzeichnet, daß im
nicht gefangenen Zustand der PLL das Verhältnis zwi
schen den Frequenzteilungsfaktoren der Frequenzteiler
(18, 19) verändert wird.
2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß
bei einem der beiden Frequenzteiler (18, 19) der Tei
lungsfaktor (m, n) verändert wird.
3. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß
durch Anhalten eines Frequenzteilers der Teilungsfak
tor ∞ eingestellt wird.
4. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß
der Teilungsfaktor durch Zu- oder Abschalten einer Tei
lerstufe um den Faktor zwei verändert wird.
5. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß
die Änderung des Teilungsfaktors dadurch erfolgt, daß
der betreffende Frequenzteiler in Abhängigkeit von der
Ausgangsspannung einer Teilerstufe des anderen Frequenz
teilers zwischen Anhalten und Weiterzählen umgeschaltet
wird (Fig. 5).
6. Verfahren zur Erzeugung eines vom Zustand der PLL abhän
gigen Steuersignals für eine PLL-Schaltung nach
Anspruch 1, dadurch gekennzeichnet, daß die Menge der
aus den Pegelübergängen des Eingangssignals erzeugten
Impulse (B), die auf einen bestimmten Phasenbereich der
VCO-Schwingung (C) fällt, als Kriterium für die Erzeu
gung des Steuersignals dient (Fig. 2).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4119452A DE4119452A1 (de) | 1991-06-13 | 1991-06-13 | Pll-schaltung mit einem zaehlphasendiskriminator |
Applications Claiming Priority (1)
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DE4119452A DE4119452A1 (de) | 1991-06-13 | 1991-06-13 | Pll-schaltung mit einem zaehlphasendiskriminator |
Publications (1)
Publication Number | Publication Date |
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DE4119452A1 true DE4119452A1 (de) | 1992-12-17 |
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ID=6433822
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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DE4119452A Withdrawn DE4119452A1 (de) | 1991-06-13 | 1991-06-13 | Pll-schaltung mit einem zaehlphasendiskriminator |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE4119452A1 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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DE19513080C1 (de) * | 1995-04-07 | 1996-11-14 | Bosch Gmbh Robert | Demodulator für orthogonal modulierte Trägersignale |
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1991
- 1991-06-13 DE DE4119452A patent/DE4119452A1/de not_active Withdrawn
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