TW387065B - Timing signal generating circuit, semiconductor integrated circuit device and semiconductor intergrated circuit system to which the timing signal generating circuit is applied, and signal transmission system - Google Patents

Timing signal generating circuit, semiconductor integrated circuit device and semiconductor intergrated circuit system to which the timing signal generating circuit is applied, and signal transmission system Download PDF

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Shigetoshi Wakayama
Junji Ogawa
Hisakatsu Araki
Kohtaroh Gotoh
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經濟部中央標準局員工消費合作社印製 A7 __— _ —B7 五、發明説明（1 ) 發明背景 1. 發明所屬之技術領域 本發明孫有關於-種時序信號產生電路、應用此時序 七號產生電路之半導體積體電路裝置與半導體積體電路系 統，以及-信號傳輸系統；更特別的，係關於一目的在於 ，在哪大型積體電路⑷之間，或在U内之複數 個裝置或電路區塊之間，增加其信號傳輸速度的時序信號 產生電路。 2. 相關技藝. 近來，用於電腦及其他資訊處理器之元件的性能迅速 地改良，特別疋，數位隨機存取記憶體（draMs)及處理器 的性能年年戲劇性的改進。
即，處理器之性能係於速度上戲劇性地增加，而DRAM 的性能則主要在於儲存容量上的大幅改善。然而，dram 的速度並未如同其儲存容量的增加那般戲劇性性地進步， 結果造成dram的速度和處理器的速度間的差異擴大，而 且，近幾年來，此速度差異已經成為提升電腦性能之瓶頸 〇 此外，由於晶片尺寸的增加，不僅晶片間之信號傳輸 即便在一個LSI晶片（半導體積體電路裝置）内的裝置之 間，以及組成電路（電路區塊）之間的信號傳輸速度都成為 晶片性能的一個主要限制因素。 另一方面，若是LSI晶片間的信號傳輪速度需要極度 增加，例如，接收信號電路被要求，要做成可以正確的時 本紙張尺格(210x騰麓7 (請先Bfi'讀背®之注意事項再填寫本頁) -----'玎------ -ml 1 1 4 A7 B7 經濟部中央榡準局員工消費合作社印製 號 種 產 五、發明説明（2 序來產生信號，而像是DLL(延遲鎖定迴路）及PLL(相位鎖 定迴路）的技術均為已知可供用於此需求者。 除此之外，對於LSI晶片間之高速傳輸的需求已經興 起，例如，在一個DRAM以及一個處理器（邏輯電路）之間 ，或是在一個LSI晶片内之複數個裝置或電路區塊之間。 因此’ 一個可藉由簡單的電路及高準確度，以產生具有指 定相位差，且與一參考時脈同步的複數個時序信號，之時 序信號產生電路，乃有其需求。 再者，者LSI運异速度的增加，一個可以在LSI之 間，以及由複數個LSI所建構的裝置之間，以高速執行大 容量信號傳輸的信號傳輸系統，實有其需求。 先前技藝以.及與先前技藝有關的問題將參考以下之附 圖詳細說明。 發明摘要 本發明之第-個目的，係為提供一半導體積體電路裝 置，其可允許時序設計以相當高之調整準確度在一短時間 内被完成。本發明之另-㈣，係為提供—種可以不受每 一信線路上之偏斜影響，而可以執行高速、無誤差之信 傳輸的信號傳輸系統。本發明之又—目的，係為提供一 時序信號產生電路，其可藉簡單的電路並以高準確度，往 生具有預設相位差、並與一參考時脈同步之複數個時序信 號。 根據本發明，所提供之—半缘體積體電路裝置係具有 可依據被供應的控制信號而發出_控制命令之—命令解 本紙張x;tit财關( CNS ).A4%^7 210X297^ (請先队讀背面之注意事項再填寫本頁.) ®裝ITI-1. β 經濟部中央標準局員工.消費合作社印製 A7 B7 五、發明説明（3 ) 碼器、一DRAM核心，以及用以將被設定於一 有效之該控制命令，做為一祖M控制信號供應^ dram核心、之-時相整電路；其巾，該時序調整電路產 生η個不同時脈，其分別相對於一被供應之參考時脈相位 移動；並且藉由將該控制命令設定為只在從該^^固時脈之 一第一預設時脈的一個第一脈衝開始，到該η個時脈之一 第預》又時脈的-個第二脈衝結束為止之預定的運算週期 内為有效，以產生該DRAM控制信號。 該時序調整電路可包括一個邏輯閑，用以使所產生的 dram控制信號只能在發出控制命令的一段期間輸出。該 半導體積體電路裝置可包括_MPU，用㈣該⑽施進行 存取。該時序產生電路可包括一個第一計數器，用以對該 第一時脈進行計數；-個第二計數器，用以對該第二時脈 進行計數；以及-個時序緩衝電路，其係藉由在以該第一 計數器的計數值到達一個第一值為開始，並持續至以該第 二計數器的計數值到達—個第二值為止的一段期間内，將 該控制命令設定錢動m該dram㈣命令者。 該第—計數器與該第二計數器可以是迴路計數器。至 少，該第-與第二計數器中的—個可包括—個選擇電路， 2從計數器接受複數位元之輸出，並且從該複數位元輸 位元之輸出’以供與—選擇控制輸入值相合 以及一時序衫節段，供儲存和輸出該選擇控制 輸入值。· 該時序設定節段可為一寄存器。該時序設定節段之輸
6 經濟部中央標準局負工消費合作社印製 A7 B7 五、發明説明（4 出可根據製備過程的情況而於裝載前先設定。 该時序調整電路可包括一個共同計數器，供計數該η 2時脈中的-個，或該參考時脈，以作為一個共同時脈； —第一邏輯閘，用以使該η個時脈之中的一個，只在該共 :計數器之計數值顯示出—第_數值時，可以有效輸出";、 —第二邏輯閘，用以使該η個時脈之中的一個，只在該共 同計數器之計數值顯示一第二數值時，可以有效輸出二 及一個時序緩衝電路s係供藉由一自該第一邏輯閑之輸出 變為有效時開始，直到該第二邏輯閘之輸出變為有效為止 的期間内，將該控制命令設定為活化，以產生該dram 之控制信號者。 ‘ 該共同計數器可為一迴路計數器。該共同計數器可包 括-選擇電路，用以從該計數器接受複數位元之輪出，並 且根據一選擇控制輸入值，而自該複數位元輸出中選出單 -位元之輸出；以及一時序設定節段，用以儲存和輸出該 選擇控制輸、值。 Λ 該半導體積體電路裝置可包括—個邏輯閘，用以只於. 控制命令被發出的期間内，將該共同時脈供應給該第—計 數器。該命令解碼器可包括一個邏輯閘，用以只在該控制 命令被發出時，使該第一值被指示為該第一計數器輸出給 該時序緩衝電路的計數值。 該半導體積體電路可包括一個選擇電路，用以根據— 選擇控制輸入值而從選出該η個時脈中之一個，並且將所 選擇之時脈作為供應給該第一邏輯閘或第二邏輯閘的時脈 本紙張尺10 X 297^51--~~----
五、發明説明（5 Μ Β7 入值，瞎床又，用以儲存及輸出該選擇控制輸 值。該f序設定節段可為—寄存ρ該時序衫節段之 輸出可根據所需的運算速度，在裝載前先設定。 根據本發明，另提供一個時序調整電路供產生η個相. 異的時脈，該料脈，對於—被供應之參考時脈，分別在 相位上位移’並且只於該η個時脈中的_個第—時脈之一 第-預設脈衝開始，而結束於該η個時脈，的一個第二時 脈之一第二預設脈衝的-段期間内，藉由被設定為在一個 預設的操作猶環中為處於活化的狀態，來產生一控制作號 (請先亂讀背面、v注意事項再填寫本瓦) • HI I 1 .ml _ .I I - I-1 »n m 經濟部中央擦準局員工消費合作社印製 ο 更進-步地’根據本發明而提供一個信號傳輸系統， 供傳輸與接收信號，其係㈣—複數之信L，並包含一 個時序調整單π以調整在該信㈣傳輪及接收巾，根據各 信號線上的歪曲所形成的延遲，藉以在—個提供給各信號 線的接收電路上調整信號㈣時序，以使該㈣時序成為 最適於各信號線。 實際上，該時序調整單元可給予一用於驅動，各接收電 路的時脈—個可㈣延遲，叩鎖各該信號。該時序調整 單元可包括-個相位内插器，其可自複數個具有不同相位 的時脈產生一具有中間相位之新時脈。該時序調整單元可 包括—個相位内插器，^可自複數個具有不同延遲數值之 時脈中，產生一具有中間延遲數值之新時脈。該時序調整 單元貫際上，可在傳輸終點予每一信號一可變之延遲 0 本紙張尺度適用中國國家標準（CNS ) Α4規格（2丨〇 χ 297公釐） ---.5------、ST. 五、發明説明（6 經濟部中央標準局負工消費合作社印製 A7 B7 該化號傳輸系統，進一步包含有一個重新定時電路， 用以自該複數個信號線上，將該等閂鎖於最適時序之複數 個信號重新定時，以使該複數個信號全部隨一共同時脈而 同步改變；以及一個反歪曲電路，可於萬一發生一個大於 或等於一個數據週期的歪曲時，供插入一個相當於該數據 週期之一個輦數倍之必需量的延遲。 該時序調整單元可包括複數個閂鎖電路以閂鎖該等信 號而且藉由使用該複數個閂鎖電路，可以在兩個或更多 部份之間執行插入運算。執行插入運算之該複數個閂鎖電 路可個別建構成採用PRD方法之電路。用以驅動各個接收 電路以_各個信號之時脈，可自-專用時脈線上之一個 信號而產生該用以驅動各個接收電路以閂鎖各個信號之 時脈，可根據一數據通信線路或一專用時脈線上的信號， 以及接收電路内部的一參考時脈間之相位比較，而自内部 產生。 該時序調整單元，在一接收終端上，可包括一最適時 序決定單元，以決定該信號問鎖時序之一最適點，而且該 最適時序決定單it可藉由使用—個第—時脈與—個相對於 該第-時脈係具有-預設之相位差的第二時脈，以決定該 信號閂鎖時序之最適點。 . ^ 該第二時脈相對於該第一時脈可具有_约為⑽度之 相位差。該最適時序決定單元可藉由使㈣第—時脈而谓 測到-個數據暫態區；並且可藉由使用該第二時脈以決定 該信號問鎖時序之最適點，以使接收電路上之信號問鎖可 本紙張尺度適财ϋ 0¾準（CNS ) (諳先敗讀背面之注意事項再填寫本頁}
9 A7 A7
五、發明説明（7 時序。該時序調整單元在接收端可包括_最適時 、疋早兀，供決定該信號_夺序之一最適點，而 °適時序決定單元可藉—具有約5()%任務週期之時脈〆 決定該信號閂鎖時序之最適點。 〃該最適時序決定單元可使用該時脈以谓測一數據暫熊 並^可以使用該時脈之補碼來決定該信號關時序: 最適點，以使接收電路上之信號閃鎖可達到最適時序。該 寺序》周整單疋在傳輸端可包括一最適時序決定單元以決： 該信號問鎖時序之一最適點，而且該最適時序決定單元可 在接收端< *據最適點發生—時脈的時點傳輸數據。 該最適時序決定單元可包括一校準模式，供於第一時 傳輸數據，以及—數據傳輸模式·，用以在時序被-相對 於該第-時序之-預定相位差所移位時，進行數據傳輪， 而且’其令該校準模式可使用接收端上之時脈來偵測該第 一時序之數據t的-個暫態區，而且該數據傳輸模式可保 證該對第-時序乎移—預定之相位差之時序争的數據，被 接收電路用接收端上的時脈所問鎖。該相對於第一時序位 移—預定相位差之·時序，可具有一相對於該第一時序為大 約180度之相位差。 、該信號傳輸系統可進一步包含有一相位信息抽取單尽 自'•抽取時脈線或數據通信線路上之一個時脈的相位信 。、及#1存單元’用以將該時脈之相位信息發送給各 個接收電路’並為各個接收電路儲存-個代表各接收電路 所需之最適接收時序，與實際上所用之時脈間的相位差之 本紙張尺度適用中國國家標隼（CNS ) --
10 五、發明説明（ A7 B7 經濟部中央標準局貝工消費合作社印製 相對相位值，其中，本 丹甲 自執行信號閂鎖時，在久彻拉仏兩 上的最適接收時床3 M丄 在各個接收電路 時序疋藉由取得該時脈之相 收電路所儲存之相對相位值的一個總和而決^與各該接 延：：序調整單元在接收端可包括-個延遲電路，用以 延遲數據。該延遲電路可建構成一個可以 之可變延遲電路。 揭撳乜唬 此外，根據本發明，亦提供一個時序信號產生電路， 其包含有一個主電路，供利用反饋控制以產生與一輸入參 考信號具有相同周期或相位之—㈣信號；以及—個從屬 電路’供藉由接收來自主電路之該内部信號與一控制信號 ，以產生具有一與該參考信號相關之指定時序的一個時序 信號。 . 複數個從屬電路可被提供給一個主電路。該主電路可 含有一個對應於該從屬電路之電路，以使該主電路亦可自 行輸出一時序信號。 該主電路可包含有一比較電路，用以比較該内部信號 與該參考信號之週期或相位；一控制信號產生電路，用以 根據該比較電路之一輸出來改變該控制信號；以及一個可 變延遲線路，用以根據該控制信號來控制該參考信號之延 遲數值，以輸出該内部信號。. 該主電路可為一dll電路，其包含有一個粗延遲控制 區塊用以執行粗略之延遲控制，《及一個細延遲控制區塊 ，用以執行細部之延遲控制；而且該從屬電路包含有一個 對應於該細延遲控制區塊之電路。該粗延遲控制區塊可從 « (請先聞'讀背面之注意事1¾再填寫本頁)
Hi.-1 m -- 訂
本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 11 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（9 ) -- 由複數個延遲單元所組成之延遲線上做成數個分接點，並 且藉由自各該分接點選擇其中_個的輸出，以執行粗略之 延遲控制；而該細延遲控制區塊則接收一個供控制該粗延 遲控制區塊内的DLL電路之信號，以及一個受制於該粗延 遲控制區塊内之該粗略延遲控制的信號，並且藉由使用該 粗略延遲控制信號，以透過一内插器執行細部延遲控制。 該控制信號產生電路可包括一充電棒電路，用以依據 從比較電路所傳來的一個向上及一個向下信號來控制一輸 出電壓等級。該控制信號產生電路可包括一個上—下數值 計數器，以計數從該比較電路傳來的一個向上及向下信號 ，以及一個D/A轉換器，用以在該上一下數值計數器的輸 出上執行數位-到-模擬的轉換。 該主電路可包含一比較電路，用以比較該内部信號與 該參考信號之週期或相位；一控制信號產生電路，用以依 據該比較電路之一輸出來改變該控制信號；以及一個以電 壓控制的振盪器，用以依據該控制信號以產生一個對應於 該參考信號之内部信號。 該徒屬電路可包括一個以電壓控制的振盪器，用以依 照從主電路傳來的控制信號，以輸出該時序信號。該控制 信號產生電路可包.括一充電‘·電路，用以根據從比較·電路 所傳來的一個向上及向下信號來控制一輸出電麼等級。該 控制信號產生電路可包括一個上—下數值計數器，以計數 從該比較電路傳來的一向上及一向下信號，以及一個D/A 轉換器，供於該上一下數值計數器的輸出上執行數位_到_ 本紙張又度適用中國國家標準（CNS ) A4規格（210XW7公麓〉 ·裝 .玎 0---Ί. (請先降讀背面之注意事項再填寫本頁) 12 經濟部中央標準局員工消費合作社印製 Α7 Β7 五、發明説明（10 ) 模擬的轉換。 該從屬電路可包括-個可變延遲線，供藉由根據來自 主電路的控制信號以延遲内部信號，而輸出時序信號。該 從屬電路可包含-個相位内插器，供接受不同相位的數個 輸入信號，並且供輸出一中間相位的一個較細緻時序信號 〇 該等不同相位之輸入信號可為三—相或四—相時脈。 該相位内插器可包括一個電壓—到_電流轉換單元，用以 將複數個輸入電壓信號，分別地轉換成電流信號；一個電 流一到一電壓轉換單元，藉由改變電壓轉換參數，而將被 轉換的電流信號轉回電壓信號；以及一個比較單元，用以 將該等被轉換的電流信號之總和，和該參考信號進行比較 〇 _ 由主電路送往從屬電路之控制信號，可為一控制電流 #號。一供產生控制電流信號之控制電流產生電路，可於 主電路中提供，而一個供將控制•電流信號轉換成電壓信號 的一個電流一到一電壓轉換電路，可於從屬電路中提供。 該從屬電路可包括一放大器電路，其反應速度隨著來自主 電路的一個信號而改變，並且可產生一個如同該時序信號 之正弦波形信號。 . 該從屬電路可被用於產生一時序信號，以控制單元元 或多位元之輸入或輸出信號的時序，而且該時序信號產生 · 電路可包括時序信號調整單元，提供給各從屬電路公用， 供β周整該時序信號’以增加所傳送及接收之信號的S/N比 本紙張尺度適财關家辟（CNS)擔德（2丨Gx297公麓） 13 I '訂 Φ (請先盼讀背面-£注意事項$寫本頁) 五、 經濟部中央標準局員工消費合作社印製 發明説明（11 。該時序調整單元可包括— w M ^ , 伴早几’用以選擇受夾白夂 從屬電路的時序信號所控制 擇-朿自各 號，以及-時序信號產生單-電路的一輪入或輸出信 路所選定之電路:的該輸:===測被該選擇電 時序信號之輸出時序。 控制該 該從屬電路可用來產生—年 玍時序k唬以控制單元元或多 π之輸人或輪出信號的時序，且各個從屬電路可包括一 2序信號調整單元’供調整該時序錢，以增加所傳送及 接收之信號的S/N比。 此外，根據本發明，係提供—半導體積體電路，其採 用一時序信號產生電路’包含一主電路和至少一從屬電路 ，该主電路和該從屬電路被形成於供料導_體電路装 置所用之同-個半導體晶片上，其中該主電路藉由反饋控 制產生一内部信號，其係與一輸入參考信號具有相同之週 期或相位，且該從屬電路藉由接收該内部信號及一來自該 主電路之一控制信號，而產生一具有相關於該參考信號之 指定時序的聘序信號。 . 再者’根據本發明.，亦提供一半導體積體電路系統， 其使用一時序信號產生電路，係包含一主電路和至少一從 屬.電路；該半導體積體電路系統具有複數個半導體積體電 路裝置’各該半導體積體電路裝置具有形成於對應之單— 半導體晶片上的該主電路及/或該等從屬電路，其中，該 主電路藉由反饋控制產生一内部偉號，其係與一輪入參考 信號具有相同的週期或相位；而該從屬電路則藉由接收該 本紙張尺度適用中國國家標準（CMS ) Α4賴，（210Χ29·?公釐） (請先邮讀背面之注意事項再填寫本頁)
A7 B7 經濟部令央標準局員工消費合作社印製 五、發明説明（I2 ) 内部信號和-來自該主電路的控制信號，而產生一具有相 關於該參考信號之指定時序的時序信號。 、根據本發明’提供了-相位内插器，其包含有一模擬 週期波形產生單元’用以自一強度代表一數位值之數位週 期信號，產生-模擬週期波形，其值以一模擬方式而改變 加，.心波开;ί產生單元，用以藉由加總該模擬週期波形產 生單元自沿著時間軸排置之數位週期信號所獲得之模擬週 期波形，而產生一加總波形；一加權控制單元，用以控制 各該模擬波形之加權大小；以及—個模擬/數位轉換單元 ，用以將該加總波形轉換成一數位波形。 該模擬週期波形產生單元可包括一正弦波產生電路， 而該加權控制單元則可包括複韓個轉移閘，其係以並聯之 方式連接，且受控制而連接。加權控制單元内的每一個轉 移閘可具有相同尺寸之一電晶體，且該模擬週期波形之加 權可藉由控制被引起導通之轉移閘的數目而加以控制。該 加權控制單元内之各個轉移閘乂·具有一不同尺寸之電晶體 且該模擬週期波形之加權可藉由引起至少一個具有一指 定尺寸的電晶體之轉移閘的導通而加以控制。 該模擬週期波形產生單元可包括複數個CMOS反相器 ’而該加權控制單元可.控制欲連接之CMOS反相器的數目 。該模擬週期波形產生單元可包括複數個CMOS反相器輸 出'級’且該加權控制單元可控制形成該複數個CMOS反相 器之輸出電晶體的·數目。 •該模擬週期波形產生單元可為一高頻衰減電路，用以 本紙張又度適用中國國家標準（CNS )从規格（210x297公麓） f衣 、訂------Φ---- (請先队讀背面之注意事項再填寫本頁) ' ,I - II ?-1 II— · • 五、發明説明（l3 ) A7 B7 經濟部中央標準局員工消費合作社印製 衰減該數位週期信號的高頻組元，且該加權控制單元可藉 一可變跨導體’而將該高頻衰減電路之一輸出轉換成一電 流’並且將所轉換之電流施於一共同端。該模擬週期波形 產生單元可為一積分電路。該模擬週期波形產生單元及該 經加總波形產生單元可包含一電流正負極切換單元，用以 藉該數位週期信號，而切換自一固定電流源流向—共同電 容性負載之一電流的正負極；以及一個電流值控制單元， 供控制該電流源之電流值。 該電流值控制單元，可藉一 D/A轉換器之一輪出而控 制該電流源之電流值。該模擬/數位轉換單元可為一比較 Is，供比較一具有用來轉換成數位波形之參考等級之該該 .加總波形。該加.榷控制單元可包括一電流—輸出D/A轉= 器，且該D/A轉換器之一輸出可藉由被切換為供連接一電 容性耦合終端或其互補終端，而被加以控制。 該加權控制單元可被建構以改變被連接至一負載電容 終端之電流源的數目。該加權控制單元可包括—甜制電路 ，供將—終端電壓·維持在—固定範圍% .。該相位内稀器 被建構以使可電曰曰曰體之尺寸可被切換，而一d/a轉換器、 量化階段的尺核為可㈣，吨供—所欲之祕特性^ 一時序輸出對轰控制信號。. 圖示之簡罩說明 本發明可藉由以下之實施例，並參考所附圖示而择 更佳之瞭解，其中： 又 第圖所不為-先前技藝的DRAM之圖解形式的示 可 之 得 意 (請先M.讀背面、V注意事項再填寫本頁)
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-Λ®III丨丨--I i - 11 m m 良紙張尺度適用中 (210X297公釐） 16 經濟部中央標準局員工消費合作社印製 A7 --------- B7 五、發明説明（14 ) 一 圖； 第2圖所示為根據本發明之第—態樣而得之第一實施 例的-個半導體積體電路裝置之方塊示意圖； 第3圖所不為第2圖之半導體積體電路裝置之—時序信 號產生電路的一部分之方塊電路圖； 第4圖所示為第2圖與第3圖中的電路之一運作實例的 一個時序圖； 第5圖所不為根據本發明之第一態樣的第二實施例之 該時序信號產生電路的一部份之方塊電路爵； 第ό圖所不為根據本發明之第__態樣的第三實施例之 該時序信號產生電路的一..部份之方塊電路圖; .第7圖所示，據本發明之第一態樣的第呀實施例之一 DRAM控制電路的一部份之方導電路圖； 第8圖所示為根據本發明之第一態樣的第五實施例之 該時序信號產生電路的一部分之方塊電路圖； , 第9圖所示為拫據本發明之第1態樣的第六實施例之 該dram控制電路的一部份之方塊電路圖； • 第10圖所示為一先前技藝的信號傳輸系統之一例的圖 型方塊電路圖； 第11圖所示根據本發明之_第二態樣的信號傳輸系統, 之基本功能構造之方塊電路.圖一;.> 第12圖所示係一時序圖（第一部份），為用以解釋第11 圖之#號傳輸系統中的運作之„例； ·
第13圖所示係一時序圖（第二部份）’為用以解釋第1L 本紙張尺度適用中國國家標準（CNS ) (請先Μ,讀背面亡注意事項再填寫本頁)
17 經濟部中央標隼局員工消費合作社印製 A7 一 I _ -------- B7 五、發明説明（15 ) --一 圖之信號傳輪系統中的運作之一例； ^第14圖所示為根據本發明之一第二態樣的該信號傳輸 糸統之—第—實施例的圖解方塊電路圖，· 第15圖所示係一時序圖，為用α解釋第14圖之信號傳 輸系統中的運作之一例； 第16圖馬第14圖中所示之該信號傳輸系統之一變更例 的一個圖解方塊電路圖； 第17圖係一時序圖’為用以解釋第16圖所示之該變更 例中的信號傳輸系統之運作的一例； 第18圖為根據本發明的第二態樣之該信號傳輸系統的 個第二實施例之圖解方魂電路圖； 第19圖為根據本發明的第二態樣之該信號傳輸系統的 一個第三實施例之圖解方塊圖； 第20圖為根據本發明的第二態樣之該.信.號俸輪系統的 一個第四實施例之圖解方塊電路圖；〃 第21圖為第20圖之信號傳輸系統内的一個相位内插器 之一例的電路圖； 第22圖為根據本發明的第二態樣之該信號傳輸系統的 一個第五實施例之圖解方塊圖； 第23圖係一時序圖（第一部份），為用以解釋第22圖之 信號傳輸系統中的運作之一例； 第24圖係一時序圖（第二部份），為用以解釋第22圖之 信號傳輸系統中的運作之一例； 第25圖為根據本發明的第二態樣之該信號傳輸系統的 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 18 (諳先閱'讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作杜印製 A7 _B7___ 五、發明説明（16 ) 一 〜個第六實施例之圖解方塊圖； 第26圖係一時序圖（第一部份），為用以解释第25圖之 信號傳輸系統中的運作之一例； 第27圖係一時序圖（第二部份）’為用以解释第25圖之 信號傳輸系統中的運作之一例； 第28圖為根據本發明的第二態樣之該信號傳輸系統的 ~個第七實施例之圖解方塊圖； 第29圖為第28圖之信號傳輸系統内的一個pRD放大器 之一例的電路圖； 第30圖係用以解釋第28圖中，用於該信號傳輸系統内 的時序信號； 第31圖係一示意·圖（第一部份），為用以解釋第28圖之 信號傳輸系統中的運作之一例； 第32圖係一示意圖（第二部份），為用以解釋第28圖之 信號傳輸系統中的運作之一例； 第33圖為根據本發明的第二態樣之該信號傳輸系統的 —個第八實施例之圖解方塊電路圖； 第34圖為根據本發明的第二態樣之該信號傳输系統的 —個第九實施例之，圖解方塊電路圖； 第35圖為第34圖之信號傳輸系統的—變更例之圖解電 路圖； 第36圖為根據本發明的第二態樣之該信號傳輸系統的 個第十實施例之圖解方塊電路圖； 第37圖係—時序圖’為用以解釋第36圖之信號傳輸系 本·^度適用中國-_ (請先盼讀背面'之注意事項再填寫本頁) 訂 五、 A7 B7 經濟部中央標準局員工消費合作社印製 發明説明（Π) 統中的運作之一例； "圖為第36圖之仏號傳輸系統内的該内部時脈狀寫 -、各閂鎖之輸出之間的關係之示意圍； 圖為根據本發明的第二態樣之該信號傳輸系統备 固第十一實施例之時序圖； 圖為根據本發明的第二態樣之該信號傳輸系制 一個第十二實施例之方塊電路圖（第一部份）；， 第圖為根據本發明的第二態樣之該信號傳輸系統每 一固第十二實施例之方塊電路圖（第二部份）； 圖為先别技藝的時序信號產生電路之一例的方 塊圖； 第43圖為根據本發明的第三紐之時序信號產生電辟 、土本功能構造之方塊圖；第44圖為為根據本發明的第三態樣之該時序信號產生 電路之構造例的一個第一實施例之方塊圖； 第圖為第44圖之時序信號產生器中，用於一可變延 遲線的-延料元之—例的電路圖； 第46圖為第44圖之時序信號產生器中的-個相位比輕 電路之一例的方塊電路圖； 第47圖係一時序圖，用以解釋第46圖中之相位比較電 路的運作； 第48圖為第44圖之時序信號產生器中-充電棒電路之 —例的電路圖； 第49圖為第44圖之時序信號產生器中，用於一可變延
“氏張尺度適用中(CNS (210X297公釐） Φ裝|丨 (請先阶讀背¾之注意事項再填寫本頁} 訂 Φ. 20 56圖為第55圖之一相位内插器之例的電路 經濟部中央標準局員工消費合作社印製 A7 -----—— _____B7 五、發明説明（) 遲線的一延遲單元之另外—例的電路圖； 第5〇圖為根據本發明的第三態樣之該時序信號產生電 路中控制彳§號產生電路之—構造例的第二實施例之方塊電 路圖； 第51圖為一電流一到一電壓之轉換電路的一例，用以 轉換第50圖之控制信號產生電路之輸出的電路圖； 第52圖為根據本發明的第三態樣之該時序信號產生電 路的一個基本部分之構造例的第三實施例之方塊圖； 第53圖為第52圖中的一 D/A轉換器之例，用以執行— 下數值汁數器輸.出之d/a轉換的方塊電路圖； 第54圖為第53圖之該D/A轉換器中的一個電流矩陣胞 元之一構造例的電路_ ; 第55圖為根據本發明的第三態樣之一可應用於—從屬 電路的時序k號產生電路之構造例的第四實施例之方線電 路圖； 第57圖為根據本發明的第三態樣之該相位内插器的構 例之第五實施例的電路圖； 第5 8圖為該彳§號產生系統之一構造例，其係用..以執行 根據本發明之第五實施例的模擬電路圖； 第59圖為第58圖之信號產生系統之模擬結果的示意圖 第60圖為一個時序信號產生電路之一構造例，係做為 根據本發明之第三態樣的第六實施例之方塊圖； (請先閲讀背面'之注意事項再填寫本頁} --------------^抑衣------、玎-----
21 A7 B7 經濟部中央襟準局員工消費合作社印製 五、發明説明（) 第61圖為一個時序信號產生電路之一構造例，係做為 根據本發明之第三態樣的第七實施例之方塊圖； 第62圖為一正弦波信號產生電路之一構造例，做為根 據本發明之第三態樣的第七實施例之方塊電路圖； 第63A，63B，及63C圖為該正弦波信號產生電路的镆 擬結果之示意圖； / 第6 4圖為該時序信號產生電路之一構造例，做為根據 本發明之第三態樣的第九實施例之方塊圖； 第65圖為該時序信號產生電路之一構造例，做為根據 本發明之第三態樣的第十實施例之方塊圖； 第66圖為該時序信號產生電路之一基本部分的—個構 造例，做為根據本發明之第三態樣的第十一實施例之方塊 圖； 第67圖為第66圖之時序信號產生電路中的相位内插器 (相位調整器）之一例的電路圖； 第68圖為可應用於第66圖之時序信號產生電路中的一 個四相PLL電路之一例的電路圖； 第69圖為第68圖之四相PLL電路中之一信號轉換區塊 的電路圖； 第7〇圖為第68圖之四相PLL電路中之一差值放大器區 塊之電路圖； 第71圖為第68圖之四相PLL電路中之輸出信號的示意 圖； 第72圖為根據本發明之相位内插器的基本 構造之 本紙^ii^?"TcNS ) A4規格（210X297公釐)~~--- -22 - (請先w··讀背面之注意事項再填寫本頁)
五、 A7 B7 經濟部中央標準局員工消費合作社印製 發明説明（2〇 ) 方塊圖； 第73圖為一波形圖，用以説明第72圖之相位内插器之 運作； 第74圖為該相位内插器之一構造例’做為根據本發明 之之第十二實施例的電路圖； 第75圖為第74圖之相位..内插.器中...的一個加根.控.制區塊 之一構造例的電路圖；. 第76圖為該相位内插器之一構造例，做為根據本發明 之第十三實施例的電路圖； 第77圖為該相位内插器之一構造例’做為根據本發明 之第十四實施例的電路圖； 第78圖為該相位內插器之一構造例，做為根據本發明 之第十五實施例的電路圖； 第79A及79B圖為第78圖之相位内揷器中的跨導體例 之電路圖； 第80圖係根據本發明之第十六實施例的該相位内插器 之一構造例的電路圖； ’ 第81圖為第80圖之相位内插器中的一個供 號之電路之一例的電路圖； ° 第82圖為第80圖之相位内插器中的—個供產生偏置作 號之電路的另一例之電路圖； 第83圖為一可變電流源之一構造例， 丄— &例係為第80圖之第 十六貫施例的一個變更例之電路圖. 第84圖為本發明之第十七實施例的相位内插器 之一部 本紙張尺度制t國國家標準（CNS ) A4規格（210 ^7^ (請先亂讀背面之注意事項再填寫本頁)
23 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（21 ) 份的一個構造例之電路圖；以及 第8 5圖為本發明之第十八實施例一示意圖，供說明該 相位内插器之一構造例。 較佳實施例之說明 在說明根據本發明之各種模式的實施例前，將先敘述 一先前技術半導體積體電路裝置。 第1圖所示為一先前技術的DRAM之組織圖型。在以 下之說明中’採取一處於低等級”L"之活化狀態的信號（活 動低等級信號），一般以字首加上，，/”表示。 一晶片選擇信號/CS，一行址選通信號/RAS，一攔址 選通信號/CAS，以及一允許寫入信號/WE被提供給一命令 解碼器1 ;此外，於必要時，信號係結合其他信號之邏輯 值，而被供應給它。一自該命令解碼器丨所輸出之控制信 號’被供應給一時序信號產生電路2。此控制信號在預定 之時序被活化的或被無效化，並做為一 DRAM控制信號而 被供應給一 DRAM核心3。此處之預定時序係藉由透過一 延遲電路以延遲該命令產生之時序或一時脈CLKi之邊界 的時序而產生。該時脈CLKi係藉由供應一外部CLK給一 時脈缓衝電路4而獲得。 在列址選通信號/RAS之一高等級"H”期間，一控制信 號PR自該時序信號產生電路2被輸出，並供應給預先充電 電路5 ’以使一儲存單元數組中的位元線BL和/BL被預先 充電到’例如，VDD/2之電位。一CAS數據匯流排DB和 一數據I/O緩衝電路13之預先充電，係於欄址 號 本紙張尺度適财_家公麓） 24 (請先阶讀背运之注意事項再填寫本頁)
A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（22 ) /CAS位於一高等級"H"時，被執行者。 當行址選通信號/CAS變換到一低等級"L"時，以下系 列之RAS-相關運作，係與時脈CLKy_同步地被執行。亦 即，位址之高序部分，A23_A12，係被來自該時序信號產 生電路2之一信號，閂鎖進行址緩衝寄存器7，並且被一行 解碼器8所解碼。經選擇之字線臀1被來自該時序信號產生 電路2之一信號RX提升至一高電壓，而儲存單元如中之電 荷被讀到該位元線BL上。藉由來自信號產生電路2之控制 信號SAP(供開啟或關閉感應放大器行列9中的一個pM〇s 電晶體）及SAN(供開啟或關閉感應放大器行列9中的一個 nMOS電晶體），該感應放大器行列9被活化，而且在位元 線BL與/BL之間所產生的一個很小的電位被放大。若該活 化動作起始得過於倉促，則位元線之間的電位差 可能會不足，並可能因雜訊的影響而放大在相反的方向。 甚棚址選通信號/C A S轉換成為一低等級，，l，，時，一系 列的CAS-相關運作將被起動。在該攔址選通信號/cas上 昇的時刻，若該允許寫入信號/WE係處於一高等級”H，，， 則一讀取操作將被起始，而且，若其係處於一低等級，工” ，則一寫入操作被起始。位址之低序部份，A1〗_A〇，係 被來自該時序信號產生電路2之一信號閂鎖進欄址緩衝寄 存器ίο，並且被一攔解碼器u所解碼，以於一欄閉行列12 中選擇一攔閘，從而連接該位元線至該數據匯流 排DB。在—讀出操作中，位元線BL與/BL上的數據經由 數據I/O緩衝電路13而被讀出，而於一窝入操作中，數據 本紙張尺舰财朗 ( CNS ( 210X^97^^ ) (請先閱讀背面之注意事項再填窝本頁) •裝------、玎------Φ------ 1-— - . -— -I I I- Hi I I - 1 25 經濟部中央ί局差f靠社 Α7 Β7 五、發明説明（23 ) 匯流排DM上的數據則透過該位元線61^與/]31^而被寫進儲 存單元6a。接下來，字線WL被驅動至低等級，且該控制 信號SAP和SAN被解除活化，以關閉感應放大器行列9。 在時脈同步DRAM中，例如同步DRAM(SDRAMs)與 Rambus DRAMs (符合Rambus 規格 2DRAMs)，藉由使 CAS-相關操作和一時脈同步流通，可以達到較高之速度 。然而，對於RAS-相關操作，供活化信號與解除信號： 化之時序，係於該時序信號產生電路2中，藉著透過像是 電晶體、電容、配線等的負載而利用信號延遲，以進行調 整。無論該DRAM係一時脈同#DRAM或非同步]〇11八1^。 此種時序調整的設計，係利用模擬來執行，以高效率地完 成該等時序調整；但是既然製造過程中 供庳電壓 的波動等等都必須加以考慮，因此設計時間會變=應$ 用亦相對地增加。 就逐項大量生產之一般目的的DRAM來說，由於允許 較長之設計時間，因此比較不成問題，但是就dra_ 輯混合晶片而言，像是ASICs，由於需要—短遞送時間， 係量生產，因此確實造成困難。此一問題在操作時 脈頻率增加時，益形明顯。為了脑晶片設計時間，有一 種方，被提出，其係使RAS、相關操作亦以相同於邏輯電 路之操作時脈的時脈同步被執行。 然而，當時序頻率是，例如1〇〇Mhz，而時序被設計 為⑽的單位時；即使上升及下降時脈邊緣都用到了，時 序之調整也只能以5ns為單位，而無法滿足對更高之抓颜 本纸⑽適财國
------'玎------Φ---- (請先M*讀背面·之注意事項再填寫本頁) 26 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（24 ) 運作速度之需求。 接著，根據本發明之第一態樣的第一實施例，將參考 第2至9圖而加以說明。 .第2圖為一方塊圖，顯示根據本發明之第一態樣的第 一實施例之一半導體積體電路裝置20的圖解。與第1圖相 同的構件係β標示為相同的參考數字。 如第2圖所示，該半導體積體電路裝置20係一ASIC， 包含有：一 DRAM，其包括一命令解碼器1，一 DRAM核 心3，一時脈缓衝電路4，以及一時序信號產生電路22 ; — 邏輯電路24，例如一CPU或儲存控制器；以及其它的邏輯 電路25。 該邏輯電路24及'25係與時脈CLKi同步運作。該邏輯 電路24提供一晶片選擇信號/CS、一行址選通信號/RAS、 一攔址選通信號/CAS、和一允許寫入信號/WE給該命令解 碼器1，並且在該時脈CLKi上升時，一命令，其適合於這 些信號之邏輯數值的組合，例如，係由該命令解碼器1發 出。該等命令為SANC、SAPC、PRC或PXC，分別對應於 前述之SAN、SAP、PC、或PX。在以下之說中，這些命令 中的任意一個係標示為CNTC，且與該控制命令CNTC對 應之之DRAM控制信號則標示為CNT。 一多相時脈產生電路26產生時脈0 1至0 η，其係藉由 延遲該時脈CLKi，例如透過2m、4m、6m、…、及2nm反 相器，將其相位對時脈CLKi分別位移0至n0。此處，m 係一自然數。該多相時脈產生電路26可被建構自一 DLL電 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 27 0裝一I (請先阶讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局貝工消f合作社印製 A7 ________B7 五、發明説明（25 ) ： 路，其係使該時脈0 η之相位與該時脈CLKi之相位相匹配 。在此情況下’調整會自動完成，以使η 0 = 2兀。在n==6 ί 且η θ -2 ττ之情形下的時脈0 j至0 6，係與時脈CLKi 一起 被不於第4圖中。該等時脈0丨至必6之時脈週期τ和該時 脈CLKi之時脈週期τ是相同的。 在第2圖之該時序信號產生電路22中，一計數電路28 s十數由該多相時脈產生電路26所產生之時脈0 1至必6，並 且決定該控制信號CNT之活化與解除活化的時序；該結果 信號被供應至一時序緩衝器27，其接著產生該時序之控制 信號CNT，並且將之供應給該DRAM核心3。一時序緩衝 電路271，其構成該時序緩衝器27之部件，係由構成該計 數電路2 8之部件的計數器281和282所控制。 第3圖為第2圖之半導體積體電路裝置中，該時序信號 產生電路22之一部分的方塊電路圖，而第4圖為第2圖與第 3圖中的電路之一運作實例的一個時序圖。 該時序緩衝電路271包括一正反器3〇，其係使用反相 器31及32，且各反相器之輸出係連接到另一個反相器之輸 入，而建構者。該正反器3〇之輸入端被連接到pM〇s電晶 體33A及33B以及一 nMOS電晶體35之汲極；該pMOS電晶 體33A及33B之源極被連接到電源供應線VDD，而該nM〇s 電晶體35之源極則被連接到接地線。該正及器3〇之輸出被 供應到一 AND閘36之一輸入，其另一輸入則被供應以該 控制命令CNTC。 各迴路計數器281及282之内容係設為只有一個位元的 本紙張尺㈣则，國家標率（CNS ) A4規格（210X29^17 28 (請先閱讀背面之注意事項再填寫本頁) ^^衣------訂----- 經濟部中央標準局員工消費合作社印製 A7 —___ B7__ 五、發明説明（26 ) 值係和其它的相異，並且藉一重設脈衝RST將其初始化至 ’例如”00…Γ’ ’如圖所示。時脈0 3及0 4被分別供應號 至該等迴路計數器281及282之時脈輸入終端CK。 一負重設脈衝/RST被供應到該pMOS電晶體33A之閘 極，且該正反器30之輸出於是被初始化至該低等級” L”。 該迴路計數器281之第一位元輸出被當做一活化時序信號 CNT1而供應給該nM0S電晶體35之閘極。在被該重設脈衝 RST初始化後’該迴路計數器281被該時脈必3之第一脈衝 設定成”10·.·0”，造成該nM0S電晶體35之開啟，而且該正 反器30之輪出於是變成該高等級”H”。該迴路計數器282 之第二位元的輸出被當做一活化時序信號CNT2供應給該 pMOS電晶體33B之閘·極。在被該重設脈衝RST初始化之後 ，該迴路計數器282藉應用該時脈0 4之二脈衝而被設定成 ”〇1.··〇”，造成該pMOS電晶體33B開啟，且該正反器30之 輸出於是變成該高等級”L”。 舉例而言，如第4圖所示之該控制命令CNTC，係隨 該行址選通信號/RAS之下降而同步上升，而該下降界定 一儲存運作週期之初始化，於是時該AND閘36被開啟且 該正反器30之輸出穿過該AND閘3 6，並被當做該控制信 號CNT而遞送。該控制命令CNTC在該行址選通信號/RAs 之下一個下降邊緣成為該低等級,,L "，例如，當該控制信 號PRC由該控制解碼器1被發出時。 其它命令的時序調整亦使用類似於第3圖所示之電路 而執行。 丨氏張尺度適家標準（CNS)八爾（210χ297·^-^--— (請先陳讀背面之注意事項再填寫本頁)
29 五、發明説明（27 ) A7 B7 經濟部中央標準局員工消費合作社印製 根據该第一實施例，由於來自該多相時脈產生電路％ 並具有指定相位輸出之時脈係由該等計數器對其進行計數 ，以調整該用以對該控制命令cNTC進行活化或解除活化 之時序，亦即，由於該時序係在該多相時脈產生電路26中 ，以延遲級的數目之積分乘積為單元而進行調整，因此在 時序的设计中，毋需嚴格地考慮製造過程之變數和供應電 壓的波動。更進一步地，當該時脈CLKi為1〇〇MHz且n=6 時，舉例，則供時序調整之設計可以1〇/6=17nsec為單元 而完成之，因而該命令之活化與解除活化的時序之調整可 以相當高之準確度被完成。 第5圖為該時序信號產生電路之一部份，乃根據本發 明之第一態樣的第二貪施例之方塊電路圖。 在前述之根據本發明的第一態樣之第一實施例中，該 位元長度必需要被做得夠長，以使該迴路計數器281和 之内容物在始於該行址選通信號/RAS之下降並結束於其 下一個下降的一個RAS週期内，不會於該迴路周圍造成一 個完整的循環。 由此觀點’在第二實施例之計數電路28 A中，如第5 圖所示’該迴路計數器281對該時脈CLKi進行計數，且該 時脈0 3與該迴路計數器281之一預定的位元輸出被供應給 一 AND閛37以產生該活化時序信號CNT1，而該時脈必4與 該迴路計數器281之一預定的位元輸出被供應給一 AND閘 3 8以產生活化時序信號CNT2。 藉此，·該迴路計數器281之輸出亦可共用於其它命令 本紙乐尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 請 先 閎· 讀 背 夯’ 意 事 項 再 貪 裝 訂 30 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（28 ) 之調整中，其可用來簡化該計數電路28A之構造。在其它 態樣中，該構造係與第3圖所示者相同。 第6圖為顯示該時序信號產生電路22之一部份的方塊 電路圖，其係根據本發明之第一態樣的第三實施例。 如第6圖所示，在該第三實施例之電路中，第5圖中之 該AND閘36被除去，並且一 AND閘283被使用於該計數電 路28B中做為替代，而該時脈CLKi與該控制命令CNTC被 供應到該AND閘283，其輸出‘接著被該迴路計數器281所 計數。 根據此構造，該正反器30之輸出可被直接用做該控制 信號CNT，而且毋需考慮與第5圖中之AND閘相關的延遲 。再者，由於該CLKJ通過該AND閘283並且只在該控制命 令CNTC處於該高等級"H”時才被該迴路計數器281所計數 ，因此該計數電路28B之功率損耗可以減少。 更進一步的，第5圖中之該pMOS電晶體33A和33B以 及nMOS電晶體35係被nMOS電晶體35A和35B以及pMOS電 晶體33所分別取代，且該電源供應配線被反轉，因而一負 邏輯控制信號/CNT由該正反器30被輸出。在其它態樣中 ，該構造和第5圖中所示者相同。 第7圖所示為一 DRAM控制電路之一部份的方塊電路 圖，係根據本發明之第一態樣的第四實施例。 如第7圖所示，在根據本發明之第一態樣的第四實施 例之該DRA1V[控制電路中，第5圖中之該AND閘36被除去 ’而在該命令解碼器1A中以一 AND閘1 a替代，而且該迴 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） 31 (請先έ讀背面'之注意事項再填寫本頁) —®裝------------β 丨 經濟部中央標隼局員工消費合作社印聚 A7 -------------------- B7 五、發明説明（29 ) 路计數器281之-輸出和該控制命令cntc被供應給該 閘la在此情況中，該AND開^和第2圖中之該命令 解碼器1共同構成該命令解碼器丨A。 «該控制“號CTN之活化期間短於或等於該時脈
Kl之週期時，該AND閘la之輸出可被該等AND閘37 和3 8所分享。 更進步地，該迴路控制器281只需對時脈CLKi或時 脈4 1至0 6中的一個進行計數；在第7圖中，時脈被計 數並且，在匕的一個預定週期中，該控制信號CNT被活 化-段期間，該期間由時脈0 3之上升開始，並以時脈⑶幻 之下-個週期中該時脈01之上升做為結束。 同樣地在該第四實施例中，該正反器3〇之輸出可被直 接用做該控制信號CNT，而且毋需考慮與第5圖中之and 閘相關的延遲。 第8圖所示為該時序信號產生電路之一部分的方瑰電 路圖，係根據本發明之第一態樣的第五實施例。 在允許較低之DRAM運作速度的應用例中，半導體積 體電路的產量可藉由設計該電路而改善，以容許該時序信 號產生電路22中有更大的時序彈性。然而，根據該應用例 而改變設計是相當累贅的。 有鑑於此，在根據本發明之第一態樣的第五實施例中 ’選擇電路284A、284B、285A、和285B及一時序設定節 段286被提供給該計數電路28D，如第8圖所示。此處，來 自該迴路計數器281之各別的輸出位元被共同地供應給該 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 翁裝 、π------©---------------- 32 A7 B7 五、發明説明（30 ) 選擇電路284A和285A，而該等時脈φ 1至0 6則供應給該 等選擇電路284B和285B，並預先做好準備，以使所欲之 一輸入，可藉該時序設定節段286之該輸出在該等選擇電 路284A、284B、285A、和 285B 中被選出。 該時序設定節段286之輸出可如所欲般地設定，例如 ，用雷射光束選擇性的燒斷保險絲。根據該應用例或根據 生產程序情況，藉由在各半導體晶片封包前設定該輸出， 半導體積體電路裝置之產量可因而增加，而不需改變其電 路設計。在其它態樣中，該構造係與第5圖所示者相同。 第9圖所示為該DRAM控制電路之一部份的方塊電路 圖，係根據本發明之第一態樣的第六實施例。 在根據本發明之第一態樣的第六實施例之該DRAN控 制電路中，第7圖之概念被應用於第8圖之電路中，且一時 序設定寄存器286A被用做第8圖中該時序設定節段286之 一形式。 根據該第六實施例，可容易地對該時序設定寄存器 286A進行設定和改變。 經濟部中央標準局員工消費合作社印製 第9圖中，由該命令解碼器1B中之AND閘261A和261B 輸出之CNT1和CNT2係為活化粗時序信號。 除了上述實施例外，各種變更例亦包括於本發明之第 一態樣。例如，該構造可為該時序信號產生電路22僅供用 於該與/RAS相關之運作。在此情況下，該申請專利範圍 第1項中所載之"指定運作週期"並非一 /RAS週期，而是指 該/RAS之一低等級期間，且藉由在/RAS處於該高等級"H” 33 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局員工消費合作社印製 Α7 Β7 五、發明説明（31 ) 時’设疋該重設信號RST為活化，可以減少該迴路計數器 之位元長度。 最近幾年’使用於電腦和其它資訊處理器中之各組元 的效率有很大的進步，且隨此而產生對於LSI(LSI晶片）之 間’或以複數個LSI所建構之裝置間的高速信號傳輸和接 收之需求。. 接著’將就一根據本發明之第二態樣的信號傳輸系統 做說明’但在此之前，一先前技藝的信號傳輸系統例將參 考第10圖先行說明》 第10圖為一先前技藝的信號傳輪系統例之概略示意圖 。第10圖中’參考編碼401係一時脈cik在傳輸終點上之一 驅動電路（缓衝器），411至41η係數據DD1至DDn傳輸終點 上之驅動電路，402係一時脈線（時脈信號線），421至42η 係數據通信線路（數據信號線），403為接收終點上之時脈 的驅動電路，431至43η係接收終點上之數據的驅動電路， 而441至44η則為數據閂鎖電路（輸入閂鎖器）。 如第10圖所示’在供處理大量數據之先前技術的信號 傳輸系統中’係使用複數個信號線402及421至42η以傳輸 信號。亦即’該時脈elk係被傳輸到該接收緩衝器（時脈緩 衝器）403，例如，透過該傳輸緩衝器4〇 1和該時脈信號線4〇2 ’且接著被供應給各個輸出閂鎖器441至44η之上的一時脈 終端（閂鎖時序控制終端）。 另一方面，該數據（信號）DD1至DDn係透過該傳輸緩 衝器431至43η及數據信號線421至42η被分別傳輸到該等接 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） (請先閱讀背面)之注意事項再填寫本頁) ------------ΐτ------ 34 經濟部中央標準局員工消費合作社印製 Α7 Β7 五、發明説明（32) 收缓衝器431至43η，並且接著被供應給該輸入閂鎖器441 至44η，其閂鎖時序係由該時脈緩衝器403所供應之時脈（ 選通信號）控制。 第10圖所示之先前技藝的信號傳輸系統中，因為使 該複數個信號線402和421至42η及緩衝器401、411至41η、 403、和431至43η ’因此透過該個別的信號線所傳輸之該 等信號受到不同的延遲。此意謂透過該嗰別的信號線（數 據信號線42 11 42η)所傳輸之各個信號（數據）的最適閂鎖 時序各不相同。各信號線上之此延遲差異（歪曲）變成一主 要課題，例如％當該時脈clk之頻率增加以得到更快的運 作速度（傳輸|度）時。 於是，若該等信號（數據）藉由供應一共同選通信號（ 時脈elk)給該等以一對一提供給該等信號線421至42n之輸 入閂鎖器441至44!1，而被閂鎖，如第10圖所示之該先前技 藝的信號傳輸系統中’信號線之間的歪曲便無法被標址。 更特別地，若對個別的信號線而言，在該輸入閂鎖器 441至44η之間的該最適信號閂鎖時序之差異過度龐大，則 所有的信號均無法藉由使用該共同時序（時脈clk)而正確地 被閂鎖（接收），結果造成正確信號傳輸的距離及傳輸速度 又到限制。否則，如欲延長該信號傳輸距離或增加該傳輸 速度（供所增加之位元速度），就必需使用特別調整過以減 ^歪曲之昂貴電纜，惟其不但增加費用，而且無法對該傳 f距離及傳輸速度達到實質之改善；因此，此種方式無法 謂為一根本的解決方法。 尺度適用-----
35 經濟部中央標隼局工消费合作社印製 Α7 Β7 五、發明説明（33 ) 首先，本發明之第二態樣的基本功能構造將以第^至 13圖之參考說明。
I 第11圖為根據本發明之第二態樣的信號傳輪系統之基 本功能構造的方塊電路圖，而第12及13圖係時序圖，用以 解釋第11圖之信號傳輸系統中的一個運作例。 在第11圖中’參考編號511至51η係數據DD1至DDn在 傳輸終點上之驅動電路（驅動器），52丨至52n係數據通信線 路（數據信號線），531至53η係時序調整電路（最適時序決 疋裝置），以及541至54η係數據閂鎖電路（輸入閂鎖器）。 如第11圖所示’在根據本發明之第二態樣的該信號傳 輸系統中’信號係使用該複數個信號線（數據信號線）521 至52η而傳輸；亦即，該數據（信號）DD1至DDn，係透過該 個別的傳輸驅動器511至51η以及數據信號線521至52η，被 供應給在接收端之時序調整電路（時序調整裝置）53〗至53η 〇 該時序調整電路53 1至53η亦被供應以該時脈elk，而 在各輪入閂鎖器（接收電路）541至54η之信號閂鎖時序，係 根據各個信號線521至52η上之歪曲而被最適化。此處，該 時序調整電路531至53η被建構成用以輸出選通信號（時脈） ’ clkl至cikn，靠近該數據DD1至DDn為有效的期間（數據 窗）之中心點。 更特別地，如第12圖所示，因該信號線等等所產生之 歪曲存在於數據（信號）DD1至DDn之間，在第11圖所示之 該信號傳輸系統之信號線521至52η上，以PT5指示之位置 本紙張尺度剌巾關家轉（CNS) A4規格（21GX297公楚） 36 (請先聞讀背面之"注意事項再填离本頁)
經濟部中央襟準局員工消費合作社印製 Α7 Β7 五、發明説明（34) 。於是，以該用以閂鎖透過該信號線521(靠近數據1)1:)1為 有效之期間的中心點之時序上的選通信號）而傳輪之數據 DD1的最適時脈cik，例如，透過該信號線52n所傳送之^^^^ 無法被閂鎖，因為該時脈時序與該數據]〇1)11之變換時序相 符合。 為了尋址，在根據本發明之第二態樣的信號傳輸系統 中，該時序調整電路531至53η係根據各信號線521至52n上 之歪曲，將個別的輸入閂鎖器54丨至54n上之該信號閂鎖時 序最適化，如第13圖所示。更特別地，該選通信號（時脈）clu ，其時序乃藉由考量因該信號線521等等所產生之歪曲而 被該時序調整電路531所調整者，係被供應給該閃鎖住該 數據DD1的輸入閂鎖.器541 ;該選通信號clk2，其時序乃 藉由考量因該信號線5 2 2等等所產生之歪曲而被該時序調 整電路532所調整者，係被供應給該閂鎖住該數據]31)2的 輸入閂鎖器542 ;而該選通信號cikn，其時序乃藉由考量 因該彳s號線52ji等等所產生之歪曲而被該時序調整電路53n 所β周整者，則被供應給該問鎖住該數據DDn的輸入閃鎖器 54η。此處，該選通信號cikl之上升時序實質上是與該數 據DD1的有效期間之中心點相吻合；該選通信號cik2之上 升時序實質上與該數據DD2的有效期間之中心點相吻合； 而該選通信號clkn之上升時序則實質上係與該數據1)]：)11的 有效期間之中心點相吻合者。 以此方式’便可達到高速、無誤之信號傳輸，而不受 各信號線上的歪曲所影響。 本紙張尺度it财國CNS ) A4tm ( 210Χ2Τ7，Λ^Ί -~~ -37 -
i、發明説明（35 ) 經濟部中央標準局貝工消費合作社印聚 在根據本發明的第二態樣之該信號傳輸系統中，該時 序調整電路5 3 1至5 3 n並不限於所示之被供應給個別時序調 整電路531至53η之時序選通信號㈠^至^匕係在該接收端 被調整之構造；例如，該構造可為該數據〇〇1至1)〇11之時 序係在該傳輸端被調整者。 再參見第14至41圖，根據本發明之第二態樣的信號傳 輸系統之實施例將詳細說明如后。 第14圖所示為根據本發明的第二態樣之信號傳輸系 統的一第一實施例的圖解方塊電路圖，而第15圖為一時序 圖，用以解釋第14圖之信號傳輸系統中的一個運作例。 在第14圖中，參考編號530係一時序調整電路（最適化 時序決定裝置），5301係一相位比較電路，53〇2及53〇3為 可變延遲電路，540為一數據閂鎖電路（輸入閂鎖器），而52〇 為彳5说線（數據彳§ 5虎線）。此處，該可變延遲電路53 〇2和 5303之構造相同，並且根據一來自該相位比較電路之輪出 而提供等量之延遲。以第一實施例中之該等數據DD、信 號線520、時序調整電路530，以及輸入閂鎖器54〇，為例 ，係與第11圖中的該數據DD1、信號線521、時序調整電 路531，以及輸入閂鎖器541對應；因此，此處所示之電路 • 區塊係提供給各該數據（DD1至DDn)者。 在第一實施例之該信號傳輸系統中，該用以調整被接 收到的信號（數據）與時脈Clk(Cl]〇之間的相對時序關係之 時序調整電路530係於該接收端被提供，以使該輸入閂鎖 器540將該數據DD閃鎖在最適時序（靠近該數據DD為有 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公楚） (請先閱讀背面之注意事項再填寫本頁) •零· 38 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（36 ) 的期間之中心點的時序）。更特別地，如第14圖所示，該 時序調整電路530包含有第一可變延遲電路53〇2，其提供 延遲給第一時脈elk，第二可變延遲電路53〇3，其提供 延遲給第二時脈elk'，以及相位比較電路53〇丨，其將該 數據DD之相位與透過該第二可變延遲電路55〇3所提供之 第二時脈elk'之相位進行比較。此處，該第二時脈clk，係一 相對於該第一時脈elk位移18〇度之信號。該第二實施例使 用彼此間有一 1 80度之相位差異的二相時脈<：11<;及ciki。 此處，如第15圖所示，該相位比較電路53〇丨比較該DD 與该第二時脈elk1之相位，並且，為了使該第二時脈clk，與 該數據DD之變換時脈相吻合而控制該第二可變延遲電路 5303中之延遲數值。此外，該相位比較電路53〇1亦以控制 該第二可變延遲電路53 03中之延遲的相同方式控制該第一 可變延遲電路5302延遲，並且給予該第一時脈（選通信號 )clk與該第二可變延遲電路5303中相同數值之延遲。結果 ，具有相對於該第二時脈elk，為180度之一相位差之該第一 時脈elk的上升時序乃吻合於數據DD為有效之期間的中心 點之時序’因而達成低錯誤率之數據接收。 該時序調整電路530被提供給各該信號線（521至5211) ’故對所有數據通信線路，數據可正確地接收。第14圖中 ’該可變延遲電路5302和5303係由多階級反相器所建構者 ，且延遲數值係藉由改變反相器階之級數而被改變，但也 使得各種不同的構造成可能的。 第16圖為第14圖中所示之信號傳輸系統之一變更例的 本紙張尺度適用中國國家標準（CNS ) A4規格（21 〇 X 297公釐） (請先阱讀背"-之注意事項再填寫本頁)
39 ΑΊ Β7 如 可變延 經濟部中央標準局員工消費合作社印製 五、發明説明（37 ) 圖解方塊電路圖，而第17圖為一時序圖，用以解釋第16圖 所示之#號傳輸系統之該變更例中的一個運作例。 如第13與16圖之比較，以及從第17圖中可見的，第一 實施例之該變更例（時序調整電路53〇，）可於該時脈（〇化〇)具 有一約為50%之責任週期，亦即，該時脈^⑼之高等級期 間與該低等级期間的長度大約相等時被應用。該時脈^趵 被用做第14圖中之該第二時脈eik'，而第14圖中之該第一 時脈elf與該第一可變延遲電路53〇2則可以除去。 第16和17圖所示，該第一實施例之該變更例中，該 遲電路53 03中的延遲數值受到控制，以使該時脈 elkO之夺序與該數據dd之時序相符合，且在該輸入閂鎖 器540之數據閂鎖時序係藉由透過一反相器53〇4轉換該時 脈elkO而產生之一信號（/cik〇)加以控制者。 更特別地，該時脈elkO的上升時序，藉著該相位比較 電路5301和該可變延遲電路53〇3，而與該數據]〇]〇之變換 時序相符合。於此時，該選通信號（時脈）/clk〇之上升時序 ，該時脈elkO之補數，實質上係與該數據£>]〇為有效的期 間之中心點上的時序相符合；因此，藉著使用此信號/clk〇 ，該輸入閂鎖器540即閂鎖住該數據。根據該變更例，以 此方式，藉著使用一具有一约為50%之責任週期的單相時 脈，即可達成高速、無誤之信號傳輸，而不受歪曲影響。 第18圖為根據本發明的第二態樣之信號傳輸系統的一 個第二實施例之圖解方塊電路圖。在第18圖中，參考數號 550為一時序調整電路，55〇1為一多接點延遲電路， 〇 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐〉 〈請先"-讀背面V注意事項再填寫本頁)
40 A7 ----- ___B7 五、發明説明（38 ) — 為一終端電阻。 如第18圖所示，第二實施例之該信號傳輸系統中，該 時脈elk被直接用做給該輸入閃鎖器54〇之選通信號，且取 代地，該分接點延遲電路55〇1被插入該數據]〇]〇之路徑中 以調整該時序。此處，該分接點延遲電路55〇1係由，例如 ，一薄膜電路或印刷電路板上之一互連模式所構成的一種 分接點傳輸線；沿著該傳輸線，提供予複數個分接點，其 各包括一電容CC，一開關SW，以及一電組RR，而且欲導 入該數據DD之延遲數值係藉由打開所欲之開關，而被控 制於一可變方式。以一具有約5公分之傳輸距離以及約 lnsec.之最大延遲的傳輸線’為例，即可被用做該分接點 延遲電路5501。然而.，其它的構造亦可用於該分接點延遲 電路5501上，只要其為一可延遲一模擬信號（數據dD)之 可變延遲電路。 雖然需要預先準備一外部延遲線（該分接點延遲電路 5501) ’第二實施例之該信號傳輸系統可達成更快的信號 傳輸’因其對溫度等等有高度之穩定性，而且能夠以一極 佳之頻率特性執行延遲控制。 經濟部中央標準局員工消費合作社印製 第19圖為根據本發明的第二態樣之信號傳輸系統的一 個第三實施例之圖解方塊圖。在第19圖中，參考編號561 至56η為時序調整電路（最適時序決定裝置），5601為一數 據閂鎖電路（輸出閂鎖器），而5602為一可變延遲電路。 如第19圖所示，第三實施例之該信號傳輸系統，在該 信號傳輸端，藉由使傳輸時序成為可變而完成時序調整。 本紙張尺度適用中國國家標隼（CNS ) Μ規格（21〇χ297公釐） 41 五、發明説明（39 kl B7 經濟部4-夬標準局員工消費合作社中製
該輸出閂鎖器5601係被提供於每一傳輸驅動電路（驅器 )511至51η之前，且透過該可變延遲電路5602而被延遲之 時脈elk係被用做給該輸出閃鎖器560丨之選通信號。亦即 ，各該驅動器511至51η之時序係被延遲數值控制在一可變 方式内之該可變延遲電路5602的輸出所調整。 更特別i也’以該時序調整電路561為例，係控制該驅 動器511以使該數據DD1在該接收端之時脈係於該數據 DD1之最適點時發生的一個時序被傳輸（實質上與該數據 DD 1為有效的期間之中心點相符合之該時序）。在第三實 施例之該信號傳輸系統中，該數據（〇1)1至1：)〇11)之傳輸時 序係在該傳輸端，被該時序調整電路（561至56η)所調整， 而且此時序調整係使用一通訊協定加以執行者，例如，當 電源被打開時。更特別地，當電源被打開，例如，規定之 信號（數據）被傳輸越過各該分別的信號線521至5211，其時 序被各該分別之時序調整電路561至5611按序地改變，並且 在接收iW上用以閂鎖數據之最適時序係藉由將它回授給各 該分別之時序調整電路561至5611而決定者。 第三實施例之該信號傳輸系統可以簡化該接收端之電 路構造，並且在，例如，當強烈需要減少接收裝置之費用 時更為合適。 ' 第2〇圖為根據本發明的第二態樣之信號傳輸系統的一 個第四實施例之圖解方塊電路圖。第2〇圖中，參考編號MW 為時序5周整電路，而5311為一相位内插器。 如第20圖所示，第四實施例之該信號傳輸系統中， 本紙張又度適用) (請先閲讀背面七注意事項再填寫本頁) Φ衣1T©----- • in I In - --1 • 11 I 1 · 42 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（4〇 ) 時序調整電路5130包含該相位内插器53 n，其係由具有不 同相位之複數個時脈而產生一具有一中間值相位之新時脈 。更特別地，四相時脈0 〇至0 3被供應給該相位内插器 53 11並且，根據這些四相時脈，一中間值相位被產生， 而且所生成之選通信號（clkOO)被供應給該輸入緩衝器540 。無庸多言，此相位内插器5311係被提供給各個輸入閂鎖 器540(541至54η)，其係問鎖透過各個信號線520(521至5211) 而傳輸之數據DD(DD1至DDn)。 第21圖為第20圖之信號傳輸系統中的個一相位内插器 之一例的電路圖。 如第21圖所示’該相位内插器5311，藉由改變一對差 值放大器階級53 12及53 13之尾端電流，而獲得該四相輸入 時脈0 0至0 3之一加權總和，並且從該二差值放大器階級 53 12及53 13供應信號S1及S2給一比較器53 13以獲得一具 有介於此二信號S1及S2之相位之間的相位中間值之輸出（ 選通信號clkOO)。此處，該差值放大器階級5312及5313内 的輸入時脈0 0至0 3之加權係使用複數個控制電晶體對， 其各由’例如，兩個串聯之nM〇S電晶體所組成，來完成 。在每一對中之一個電晶體（53 15)係於其閘極被供應以一 控制碼（C01、C02.....COn ; Cll、C12..... Cln)，而各 分別之該對中的另一個電晶體之閘極則被共用地連接並且 被供應以一控制電壓（Vcn)。使用此種構造的相位内插器 所提供之優點為，該輸出信號（選通信號clk00)之時序可以 用具有比單一延遲單元階級更高之分析度的一種數位方式 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公楚） 訂 (請先閱讀背面t注意事項再填寫本寊)
43 經濟部中央標準局貝工消費合作社印製 A7 ______________B7 五、發明説明（41 ) -— 加以調整。ϋ此可達到高度精確之時序調㉟。 第22圖為根據本發明的第二態樣之信號傳輸系統的一 個第五實施例之圖解方塊電路圖。在第22圖中，參考編號 570係重新^時電路，571至573為閃鎖電路，⑺為—選 擇器，575為一移位寄存器，576為-可變延遲電路，而577 為-延遲控制電路。該第五實施例係應用於以下事例，即 該可變延遲電路576被插人用來驅動在接收端之該輸入問 鎖器540之時脈（選通信號）的路徑上。此處所示之該可變 延遲電路576和延遲控制電路577係對應於，例如，與第 圖所不之該第一實施例中的該可變延遲電路53〇2和相位比 較電路5301。 在前述之第一實施例中的該信號傳輸系統中，例如， 該可變延遲電路576(5302)係被插入在到達該輸入閂鎖器 540之時脈的路徑上，以使該數據DD可以被閂鎖在該最適 時序；至於通過該輸入閂鎖器54〇之信號，雖然該信號等 級被數位化，但由於電纜上的歪曲，對每一信號線（數據 通信線路）520來說’其數據改變時序都不相同。 以此觀之，在第五實施例之該信號傳輸系統中，該輸 入閂鎖器540係被該重新定時電路570所跟隨，以再度閂鎖 該數據以使所有的數據都在同一時序改變；再者，每一數 據間之一單位元或長於單位元的延遲係被該移位寄存器 5 7 5所調整。 如第22圖所示，該重新定時電路570包含該閃鎖電路 571至573和選擇器574 ;該二階級串級閂鎖器57丨和572 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ----------0^ — I (諳先聞'讀背面4注意事碩再填寫本頁) IT®------ 44 A7 B7 五 經濟部中央標準局to;工消費合作社印製 、發明説明（42 别出，或該閂鎖電路573之輸出中之一者係由該選擇器574 所選擇。此處，一選通信號尺丁6被供應給該閂鎖電路571 ’且一選通信號RTA被供應給該閂鎖電路572和573 ^該選 通信號RTA具有一相對於該選通信號RTB為18〇度之相位 差。 第23及24圖為一時序圖，用以解釋第22圖之信號傳輸 系統中的一運作例。 如第23圖所示’雖然每一個數據（信號)DD(DDiDDn) 係在該輸入閂鎖器54〇(541至5411)的輸出位置，第22圖中 以PT5 U曰示之處，被閂鎖在該最適時序，但因為信號線 等等所產生的偏移，對每一個數據〇1：)(1)]〇1至]：)1)11)來說， 其數據改變時序各不相同。 然而，在各個數據發生改變的任何位置，具有兩信號 (選通彳§唬）’ RTA及RTB，其彼此相對間有丨8〇度之相位差 ，的至少其中一個之時序（上升時序），則數據閂鎖即為可 能。更特別地，當一選通信號RTA之上升時序發生在數據 DD2及DDn之變換區時，舉例而言，另一選通信號反丁^， 其相對於信號RTA之相位為180度，的上升時序不可改變 地發生在該數據£>02及0〇11為有效之期間内，並且該數據 因而可被閂鎖住。 第五實施例之該重新定時電路57〇中，該輪入閂鎖器 540之輸出係被該閂鎖電路571，其被供應以選通信號 ，與該閂鎖電路573，其被供應以選通信號11丁八，二者所 閂鎖，以使兩個閂鎖電路中的至少—個可閂鎖到正確數 本纸張尺度適用中國國準（CNS ) M規格（21〇Χ297公楚j -~~~ -45 - ^¥------1T------®---- (請先聞'讀背面々注意事項再填寫本頁) • tln f^n m m 經濟部中央標準局員工消費合作社印製 A7 -^----------B7___ 五、發明説明（43) ’·更進一步地’藉由準備跟隨該閂鎖電路571之閂鎖電路 572 ’該閂鎖電路571(572)和573之輸出可在由該選通信號 RTA所界定之時序時，被供應給該選擇器574 ^此處，該 延遲控制電路577之輸出係被供應給該選擇器574以诀定該 二個輸出’閂鎖電路572或573，中的哪個將被選擇。 結果’如第24圖所示，該數據DD1至DDn係在該選擇 器574的輸出位置’第22圖中以ρτ52指示之處，在相同之 時序改變。然而，有一單位元或一長於單位元之延遲存 於該數據DD1至DDn之間的可能性。 舉例而言，:有可能發生一種狀況，即該數據DD1係相 對於該數據DD2被延遲一位元，且該數據!；)^^係相對於該 數據DD2被延遲二位元，如第24圖所示。為對此定址，在 第五實施例之該信號傳輸系統中，該移位寄存器575係隨 於該選擇器574之後被提供以使所有數據之輪出時序與具 有最大延遲之數據（例如，數據DDn)的時序相配合（反歪曲） 〇 第25圖為根據本發明的第二態樣之信號傳輸系統的一 第六實施例之圖解方塊電路圖，而第26及27圖為時序圖， 用以解釋第25圖之信號傳輸系統中的一運作例。帶第25圖 中’參考編號580為一重新定時電路，581至584為閃鎖電 路，585至586為可變延遲電路，而540a及540b為輪入閃鎖 器。 如第25圖所示’第六實施例之該信號傳輪系統中，前 述之第五實施例中的輸入閂鎖器540被該以一交又模式運 本紙張尺度適财賴家;^準（CNS ) M規格（21QX297公楚） ~~ ---- -46 - 零！ (請先聞讀背面之注意事項再填寫本頁) 訂 A7 __B7_ 五、發明説明（44 ) 作的該二輸入閂鎖器540a至540b所取代。更特別地，彼此 相對間之相位差為180度的兩個時脈（選通信號）aa及bb， 如第26圖所示，係分別經由該等可變延遲電路585和586而 被供應給該輸入閂鎖器540a及540b，以使數據可被該二輸 入閂鎖器54〇a和540b兩者中的一個所閂鎖《此處，該選通 信號aa和bb之頻率係兩倍於，例如，前述第五實施例中之 信號RTA和RTB者，且按序地傳輸在該信號線520之上的 該數據00(__.，00(111-2)，00(111-1),00(111)，00(111+1)，00(111+2)，.··） 係由該輸入閂鎖器540a和540b兩者中的一個所閂鎖。於是 ，該等輸入閂鎖器540a和540b只需以實際數據速率（所傳 輸信號速率）之一半來運作。以上之交叉運作不限於兩部 件之間，亦可在三或四個部件間執行。 該重新定時電路580包含有該等閂鎖電路581和582之 一二階級串級，其接收該輸入閂鎖器540a之輸出，及該等 閂鎖電路583和584之一二階級串級，其係接收另一輸入閂 鎖器540b之輸出；一選通信號RTC係被供應給該等閂鎖電 路581、582、及584，且一選通信號RTD係被供應給該閂 鎖電路583。 經濟部中央標準局員工消費合作社印製 如第27圖所示，該選通信號RTC和RTD係相對於彼 此間之之相位差為180度並且，利用這些信號做為選通信 號’按序地被傳輸在該信號線520之上的數據DD(...， DD(m-2),DD(m-l)，DD(m)，DD(m+l)，DD(m+2)，...）可以閂鎖 電路581、582、及584之輸出的形式被接收。 以此方式，由於從該等輸入閂鎖器（540a和540b)向上 47 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公漦） 經濟部中央標準局員工消費合作社印製 A7 〜____B7____ 五、發明説明（45 ) ~ ' 的電路可藉由該等交叉運作而可以信號線之傳輸的一半迷 度被運作，因此第六實施例之該信號傳輸系統可係適用於 说之尚速.傳輸。此亦提供了簡化電路設計之優點，因為 該重新定時電路580中的閂鎖運作之時間限制被減緩了。 第2 8圖為根據本發明的第二態樣之信號傳輸系統的— 個第七實施例之圖解方塊圖，其中使用一所謂之PRD(部 份響應偵測）型閂鎖器做為該交叉閂鎖器。在第28圖中， 參考編號520a和520b係用以傳輸互補信號（數據）DE)和/DD 之信號線’且590a和590b係PRD放大器，其以一交叉模式 運作。在第七實施例中’該二信號線520a和520b係被提供 給一數據DD，其於是被傳輸為互補數據DD和/DD。在其 它的實施例中’ 一單一線路或差異（互補）線路中的任一個 可被用於信號傳輸係被肯定者。 如第28圖所示’第七實施例之該接受器電路（輸入閂 鎖器）包含有該第一 PRD放大器590a和第二PRD放大器 590b ’其為該互補數據dd和/DD所被供應到的，並且其 藉由被控制信號0 1 〇和0 20所控制而以一交叉模式而運作 。此處，來自該第一及第二PRD放大器590a和590b之輸出 信號係透過，例如，一串—並轉換電路或其類似物，而以 —較低之運作頻率，在隨後的階級被處理。 第29圖為第28圖之信號傳輸系統内的一 prd放大器之 一例的電路圖。參考編號591為一prd功能區塊，592為一 差值放大器區塊，其具有一預先充電之功能，且593和594 係一波形整型差值放大器和反相器。 本紙張又度適用中國國家標準（CNS ) A4規格（21〇>< 297公釐） 0装1T------Φ f請先聞'讀背面、七注意事項再填寫本頁} 48 A7 _____B7 五、發明説明（46 ) 如第29圖所示，該PRD功能區塊591包含有四個電容 器ClOa、ClOb、C20a、及C20b，和四個轉移閘（切換裝置) 5911、5912、5913及5914，且該等電容器之連接係由該等 控制k號0 10(/0 10)和0 20(/必20)戶斤控制，以使第3 1和32 圖中所示之該内部符號干擾組元消去運作與該信號決定運 作，兩者可擇一運作。 當使用第29圖中的電路做為一 prd差值接收器時，該 等電容器C10a和C10b之電容C10，與該等電容器匸2〇&和 C20b之電容C20間的關係必須保持為C20=1/3 · C10。當使 用該電路做為一自動—零接收器，而非做為一 PRD接受器 時，C10應該與C20相等。 該差值放大器區塊592差別地放大該等輸入信號並且 對該數據做出判定。更進一步的，該差值放大器區塊592 包括有轉移閘5921和5922以便在内部符號干擾組元消去運 作的期間内執行一預先充電運作。 該差值放大器593和反相器594係被提供以放大該差值 放大器區塊592之輸出階級並且輸出一經波形整形的传號 經濟部中央榡準局員工消費合作社印製 。在第29圖之電路中’互補轉移閘係被用做切換裝置，作 亦可使用其它具有切換功能之裝置；例如，該等切換裂置 可只用NMOS電晶體或只用PMOS轉移閘以加以建構。更 進一步的，該值動放大器區塊592被建構成—NM〇s閘極 接收型，但它應該被建構成一 NMOS閘極接收型，或是 一PMOS閘極接收型，則需視技術等等而定，何者合適= 可選擇該者。 ° 即 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 49 經濟部中央標準局員工消費合作社印製 A7 五、發明説明（47 第30圖為_示意圖，供解釋第中，用於信號傳輸 Ά中㈣序㈣信號㈣和㈣），而第η和Μ圖 為用乂解釋第28圖之信號傳輸系統中的運作一例的示意圖 〇 ，第28圖中所不之第七實施例的接受器電路係執行交叉 '乍使得在-Bf序，_pRD放大器（該第—pRD放大器 )係執行Θ部存號干擾組元消去運作，而另-個PRD 放大器（》亥第_PRD放大器59〇b)則執行一數據決定運作， 並且在下時序，該一pRD放大器（該第一卩仙放大器$術） 係執订-數據決定運作，而另一個pRD放大器（該第二 放大器590b)則執行一内部符號干擾組元消去運作。 此處’在該正在執行内部符號干擾組元消去運作之 PRD放大1巾’同時間執行該同-個PRD放大器之預先充 電’且該輸入階級透過轉移閘5921和5922被預先充電至一 預疋電壓（預先充電電遷Vpr) ^由於此預先充電係於交叉 數據項取期間的背景中被執行，因此該預先充電時間不會 影響數據轉移週期。 根據第七實施例之該信號傳輸系統，由於與該信號傳 輸系統之第一順序響應相關之組分，從該輸入信號（數據 dd，/dd)中所包含的該内部信號干擾中被消去，因此不受 信號DC漂移所影響之穩的定接收成為可能。更進一步地 ’在該電容器C10a和電容器ciOb之電容C10與該電容器 C20a和電容器C2〇b之電容C2〇間的關係被設為cl〇=C2〇之 自動-零接收器中，相位噪音等等亦可被消除，且可獲得 本紙張又度適用巾國國家標準（CNS)八4祕（210 x 297公隹） (請先亂讀背面、V注意事項再填寫本頁)
50 A7 B7 五、發明説明（48 一大幅改善之相位嗓音抵抗特性。 第33圖為根據本發明的第二態樣之信號傳輸系統的一 個第八實施例之圖解方塊電路圖。在第33圖中，參考編號 501係一在該傳輸端用於該時脈clk之一驅動電路（時脈驅 動器）’ 502為一時脈線’ 503為一時脈接收器，而611至61η 為可變延遲電路（時脈時序調整電路）。 如第33圖所示，第八實施例之信號傳輸系統中，所傳 輸之該時脈elk之時序係於傳輸端被提供給該等輸入閂鎖 器541至54η之可變延遲電路611至61η所調整，以使輸入閃 鎖器541至54η之數據閂鎖時序最適化。 此處，該時脈elk係與數據DD1至DDn由該傳輸端一 起被發送（該時脈以--位元模型，其重複如，，〇1〇1.·.”，之 特殊數據被發送）；若在該時脈產生電路中，在該傳輸端 有跳動’則該跳動對所有經傳輸之數據與時脈clk為共用 的。於是，第八實施例之信號傳輸系統中，只要數據使用 此時脈elk而被閂鎖住，則跳動便不會產生不良效應。 第34圖為根據本發明的第二態樣之信號傳輸系統的— 個第九實施例之圖解方塊電路圖。在第34圖中，參考編號 602和621為閂鎖電路，603為一充電棒電路，6〇4、641和 為可變延遲電路，而661為一延遲數值儲存電路。此處， 該閃鎖電路602之輸出係透過兩階級之反相器供應給該充 電棒電路603。 如第34圖所示’第九實施例之信號傳輸系統中，如同 前述之第八實施例’該時脈elk係與該數據〇Dl(DDl至DDn) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 請 j 先I 閱、I 讀 | I 面 | 之· I 注 I 意 事I 項 I 再 頁 訂 經濟部中央標隼局員工消費合作社印製 51 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（49) 起由該傳輸端被發送。此時脈clk係被該輪入閃鎖器（閃 鎖器）602，其於構造上係與其它的數據接收閂鎖器相同， 所閂鎖；此處，通過該可變延遲電路6〇4之一内部時脈clki 係被用做該選通信號以閃鎖住該閃鎖器602中的時脈cik。 亦即’用以驅動該閂鎖器6〇2之時脈係藉由將在傳輸端之 該參考時脈（内部時脈clki)通過一可變延遲階級（該可變延 遲電路604)而獲得。 以上之構造中，若藉由在該輸入閂鎖器之輸出為，，〇，，( 低等級’’L”）時發出一信號以增加延遲⑴〇wn:DN)，且在輸 出為”1”（南等級’Ή”）時發出一信號以減少延遲（Up:up)而給 予該内部時脈clki 一延遲，則用以閂住該時脈dk之時序可 被鎖在該内部時脈clki之上升時刻。然後，利用該up/DN L號，該充電棒電路603被運作，且來自該充電棒電路6〇3 之延遲控制彳§ ^DCS被供應給該可變延遲電路604以控 制該延遲。更進一步地，該延遲控制信號DCS亦被供應給 該可變延遲電路641，以相同地以一可變模式控制用在另 數據通信線路之該輸入閂鎖器621之時脈時序；以此方 法，同時被施於該時脈elk和數據Dm之上的跳動組分可 被消除，如前述之第八實施例中，防止一不良效應影響到 該輸出。除了前述之第八實施例之優點外，第九實施例之 信號傳輸系統具有可消除重疊到該時脈clk之上的噪音之 優點，並且不需要做特別之處理以使該時脈接收系統之相 位移動與在s亥數據接收系統之相位相配合，其係因完全相 同的閂鎖器602和621可被用在該時脈clk和數據£)1)1(1)1：)1 本紙張尺度適用中國 4
52 A7 B7 五、發明説明（5〇 ) 至DDn)之接收。 第3 5圖為第3 4圖之信號傳輸系統之一變更例的圖解方 塊電路圖。 由第34與35圖之比較中可見，在該變更例中，被提供 給每一數據DD1(DD1至DDn)，以延遲該内部時脈clki之該 可變延遲電路（641)被移除，且被當做供應給時脈閃鎖器 602之選通信號的該可變延遲電路604之輸出亦被供應給被 提供給每一數據DD1之該可變延遲電路651。 第36圖為根據本發明的第二態樣之信號傳輸系統的— 個第十實施例之圖解方塊電路圖。此實施例係可應用於，
例如’保證一數據順序中一時脈組分之存在，像是8B/1 〇B ’之一編碼規則。第36圖中，參考編號671至673係閃鎖電 路。 如第3 6圖中所示，第十實施例之該信號傳輸系統中， 一攜帶數據與經編碼之時脈的信號係使用，例如，8b/1〇b 碼係被該三個閂鎖器67丨、672、和673所閂鎖。亦即，一 選通k號（内部時脈）0 〇2係被供應給該等閂鎖器671和672 經濟部中央標準局員工消費合作社印製 ’且一選通信號（内部時脈01係被供應給該等閂鎖器 673。此處’該等選通信號必〇〗和0 〇2相對於彼此間之相 位差為18 0度。 系統 内， 第37圖為—時序圖，用以解釋第％圖之信號傳輸 中的一個運作例’而第38圖為第36圖之信號傳輸系統 顯不該内部時脈狀態和各閂鎖器之輸出間的關係。 如第37圖所示’該等選通信號必〇1和分〇2相對於彼此 本紙張尺度適用中國 53 A7 B7 經濟部中央標準局員工消費合作社印製 五 '發明説明（51 間移動180度之相位差；例如，當該選通信號0〇1之上升 時序發生在數據（例如，以8B/10B碼編碼之一信號）之暫態 區（DT)内時，該選通信號必02之上升時序會發生在該數據 為有效之期間的中心點附近。此處，由於該等閂鎖器671 和672係被供應以該選通信號0 〇2，故目前正被接收之數 據DB ’舉例而言，係該閂鎖器671之輸出，且立即前導於 該數據DB之數據DA係該閂鎖器672之輸出。亦即，若以 該選通信號0 01閂鎖住該數據之該閂鎖器673的輸出與該 數據之暫態區（一數據窗邊界）DT相符合，則該數據可藉由 相對於該選通信號0〇1移動180度之相位的選通信號0〇2 以閃鎖該數據之閂鎖器671而正確地被輸出。 第38圖顯示閂鎖器671(目前的數據db)之輸出，閃鎖 器672(立即則導之數據DA)之輸出，以及閂鎖器(暫態 區數據DT)之輸出，相對於該内部時脈（選通信號㈣和 . #DA, DT. DB^-〇3〇jl%t„l5l5〇„ 時，表示該内部時脈（0〇1及0〇2)係經進階的，在該情況 下，該内部時脈⑷U02)係使用，例如，該信號^而 被延遲。另-方面，當DA、DT、DBV，〇，u，，或” 1〇〇”時 ，表示該内部時脈（0〇1，0〇2)係經進階的，在該情況中 ，該内部時脈（0(H，㈣係使用，例如，該信細而被 延遲。此處，該使用信號UP或簡之内部時脈調整可藉由 使用充電棒電路和可變延遲電路或其它已知電路而達^ =十實施例之該信號傳輸系統中’一特殊期間（校 毕棋式）破提供以調整正常時脈之閂鎖 吻于斤，例如，假使 本紙張尺細中國 --------©袭------ίτ------β (請先聞讀背面之注意事項再填寫本頁) 54 經濟，邵中央標準局員工消費合作社印製 A7 —^^ 五、發明説明（52 ) ' 該數據係使用8B/10B碼而被編碼，而且在該數據順序之 一時脈組分之存在因而獲得保證，則該調整工作可在數據 接收期間（數據傳輸模式）的所有時間被執行。 第39圖為根據本發明的第二態樣之信號傳輸系統的— 第Η 實施例之時序圖。第Η —實施例之該信號傳輸系統 採用，例如，與第3 3圖所示之第八實施例類似之構造，且 從該傳輸端傳輸一相對於一般數據為180度相位差之相位 調整數據DDP(0101…之一位元順序）並且，在該接收端， 該時脈elk係與該相位調整數據DDP同步化。舉例而言， 該可變延遲電路中的延遲數值係受控制以使該時脈〇仏之 上升及下降時序各與一數據窗邊界相符合。第39圖顯示 DDR(Double Data Rate雙倍數據速率）之情況’亦即，數 據在該時脈elk之上升與下降時序雙雙被閂鎖的情況之一 例。在本發明之信號傳輸系統的其它實施例中，DDR可 被應用以使數據可被閃鎖在該時脈之之上升與下降時序兩 者係可以肯定的。 當該時脈elk與該相位調整數據DDP同步化之後，實 際的數據DD(DD1至DDn)被傳輸。由於該實際數據係相對 於該相位調整數據DDP移動18〇度之相位，故與該相位調 整數據DDP同步之該時脈cik的上升和下降時序發生在該 數據窗之中心點（該數據為有效.之期間的中心點）。 由於不需要在該接收端提供一用以將該時脈移動18〇 度相位之電路等等，故而第十一實施例之該信號傳輸系統 可以簡化該接收器電路，並且可以減少，例如，在 本紙張纽ϋ财關家 (請先«-讀背面之注意事項异構寫本頁}
55 經濟部中央標準局員工消費合作社印製 ΑΊ B7 五、發明説明（53 ) 之功率損耗。 第40圖為根據本發明的第二態樣之信號傳輸系統的— 第十二實施例之方塊電路圖。第4〇和41圖中，參考編號680 係一 DLL(Delay Locked Loop,鎖定延遲迴路）電路，681為 一用於該時脈elk之閂鎖器區塊，682為一控制信號產生電 路’ 683為一上下計數器（UDC)，684為一相位内插器（pip) ’而685為—時脈產生電路（CLKGE)。更進一步地，參考 編號6811至681η係分別用於該數據DD1至DDn之閂鎖器區 塊’ 6841至684η為相位内插器（pip)，6861至686η係加法 器電路’ 6871至687η係用於各該數據通信線路（521至52η) 之初值設定電路，而6891至689η為反歪曲及串一並轉換電 路(DSKW & SPC)。 如第40和41圖所示’第十二實施例之該信號傳輸系統 中，傳輸通過該時脈信號線5〇2之時脈cik係被該時脈閂鎖 器區塊681所閂鎖。該時脈閂鎖器區塊681包含有兩個閂鎖 電路68 la和681b，其被供應以該時脈cik，並以交叉模式 運作。該等閂鎖電路68la和68lb係各自被建構成藉由來自 該相位内插器684之一信號（選通信號）以於規定之時序將 該時脈elk予以問鎖。 該控制信號產生電路682係根據該等閂鎖電路6813及 681b之輸出而將一向上信號1]1>及向下信號dn輸出給該上 下計數器683，而該上下計數器683計數供該相位内插器684 之反饋控制的向上信號UP和向下信號dn，從而控制到該 閂鎖器681a和681b之選通信號的時序。該上下計數器683 本紙張尺度適用中國國家標隼（CNS) Α4規格（210><297公釐） (請先閲#'背面、办注意事項再填^本頁) ----Λ装------'訂------©, 56 經濟部中央標準局負工消費合作社印製 A7 B7 五、發明説明（54 ) 之輸出亦被供應給用於分別之數據DD1至DDn的該等相位 内插器6841至684η，以控制在該等個別之閂鎖區塊68丨丄至 681η中的閂鎖電路6811a，6811b至681na，681 nb的閂鎖時 序。 此處’被提供給該等個別的數據通信線路521至52η之 該等初值設定電路6871至687η ’執行一相位調整測試以做 為一校正模式，舉例而言，當電源被打開，為儲存該等個 別的延遲信號線之延遲數值；接著，其等之初值和該上下 計數器683之輸出被該等個別之加法器電路686丨至686η加 總起來’且該等結果被供應至各該相位内插器684丨至684η ’其係於該初始狀態下吸收個別的信號線間之相位變化， 以確保該數據被正確地閃鎖在該正常數據傳輸模式中。更 進一步地’一主時脈（接收時脈）clkm係由該DLL電路680 所處理，且藉由將該時脈Clkm之頻率f除以8所得到之一四 相時脈係被供應給每一個相位内插器684和6841至684η。 從該上下計數器683所供應到該等相位内插器684和6841至 684η的信號’以及健存在該等初值設定電路6871至687η之 該等初始值係，例如6位元之信號。此處之該上下計數器683 與’例如，第34圖中所示之第九實施例中的該充電棒6〇3 相當。然而’當第九實施例中的該充電棒603以一模擬方 式處理該時脈之相位資訊時，第十二實施例中之該上下計 數器在該時脈之相位資訊係以一數位值被處理上是不同的 〇 遠相位内插器684之輸出除了被供應給該時脈產生電 本紙張尺度適财準（⑽）八4雜（21Gx29^^~y (請先聞讀背面々注意事項再填寫本頁) p^------訂---------^---- 經濟部中央標準局員工消費合作社印製 A7 ______B7_ 五 '發明説明（55 ) 路685，其產生用在邏輯電路之一時脈clkc，也被供應給 該等重新計時電路6881至688n。該重新計時電路6881( 6881至688η)包含有三個閂鎖電路6881a、688lb、和688^ :與被供應給在該時脈閂鎖區塊681中的該閂鎖電路681& 相同之選通信號係被供應給該閂鎖電路688丨a，而與被供 應給該時脈閂鎖區塊681令的該閂鎖電路68丨b相同之選通 信號則被供應給該等閂鎖電路688丨b和688丨c。 由該專重新计時電路6881至688η，隨相同之時序改變 的k號’例如’第24圖中所示之該等數據DD丨至DDn被獲 得。然而，如先前參考第24圖所做之說明，係有可能在這 些數據DD1至DDn之間可能存在一一位元或一長於一位元 之延遲。為說明此點·，該等重新計時電路6881至68811之輸 出被供應給該等反歪曲及串—並轉換電路（DSKw & SPC)6891至689η，其執行處理以使所有數據之輸出時序 被調整到與具有最大延遲之數據的時序相配合。更進一步 地’該等反歪曲及串一並轉換電路6891至68911執行數據之 串聯到並聯轉換，從而降低了該等邏輯電路（該接收電路） 中的運作頻率。 以此方式’根據第十二實施例之信號傳輸系統，由於 該時脈相位資訊係使用數位信號以執行之，故沒有在傳輸 期間之内發生跳動之顧慮，且因而可達到多位元信號之穩 定傳輪與接收。 如上所述’根據本發明的第二態樣之實施例，例如甚 至於當存在一比該數據大許多倍之一歪曲時，信號也可以 本紙張尺度適用中ΐ國家標準（CNS )以規*^ 21〇><297公麓〉 (請先閱讀背面心注意事項再填寫本頁)
58 五、發明説明（56 正輪收’且，再者，由於信號問鎖 通信線路進行最適化，故 數據 一…. 到4、無誤之信號傳輪。 如上所誶述’根據本發明的笸-能样 ，可在態樣之信號傳輪系統 了在间速下心大容量、無誤之信號傳輪， 之影響。 ' 又！曲 接著，將根據本發明的第三態樣之信號產生電路進行 說明’但說明之前’先前技術的時序信號產生電路之一例 將參考第42圖而加以說明。 第42圖為—先前技藝之時序信號產生電路，其使用一 DLL電路的方塊圖。第42圖中，參考編號ι〇〇為該咖電 路111為了變延遲線，U 2為一相位比較電路，〗〗3為 一控制信號產生電路·，114為一驅動電路（時脈驅動器）， 而103為一接收器電路。 該DLL電路1〇〇包含該可變延遲線ln ’相位比較電路 112，以及控制信號產生電路113。參考時脈^心和該時脈 驅動器114(0 較電路112之 延遲單位D之 • I . · 1
I I— II 丨^裝------^-- (請先聞讀背面之注意事項再填寫本頁)
ί I 經濟部中夬標準局員工消費合作社印策 部時脈Ckin)之輸出係被供應做為該相位比 輸入’並且該可變延遲線111中延遲之數值（ 階級數目）係以將時脈CKr與Ckin之間的相位 差減到最小i 一模式被控制。更特別地，該相位比較器U2 根據該參考時脈CKr與該内部時脈Ckin之間的相位差供應 一向上信號UP或向下信號DN給該控制信號產生電路113 ’且該控制信號產生電路113藉由依照該向上信號UP或向 下信號DN發出一控制信號（一用以選擇該等延遲單位d之 階級數的信號）CS，而控制該可變延遲線111中的延遲數值 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 59 五 經濟部中央標隼局員工消費合作社印製 A7 B7 、發明説明（57 以此方法，產生該内部時脈Ckin，其係與該參考時脈CKr 相位同步化。 該時脈驅動器114之輪出係被供應為該LSI晶片（半導 體積體電路震置）之該内部時脈Ckin;該内部時脈Ckin係 透過該延遲電路1〇2(具有一適當之延遲階級數）而被供應 且被用做，例如，該接收器電路1〇3中的一時序信號。 亦即，該接收器電路103藉由透過該延遲電路丨〇2被供應之 "亥内部時脈Ckm而閂鎖住一經傳送之信號ss。此處，該 延遲電路102係藉由因為該時脈驅動器114之效能，信號線 之負載電谷等等而被延遲之該内部時脈(：以11，而被供應以 產生該時序信號TS。 第42圖中，前述先前技藝係使用一dll電路之時序信 號產生電路，或一具有類似構造，惟使用一PLL電路以取 代該DLL電路之時序信號產生電路，其可產生—與參考時 脈相位同步化之内部時脈Ckin，但是當使用該内部時脈 時例如，用在LSI晶片間的高速信號傳輸系統，則 仍然有問題需要解決。 、，先用在Ha片間的信號傳輸系統（或電子設施之 間），為得到必須之信號傳輸頻寬，使用複數個信號線之 多位7C傳輪常被採用，但在該情況下，由於該等個別之^ 號線的延環特性之變化等等，每一位元之最適閃鎖時序並 不相同為此，複數個DLL電路，舉例而言，被提供以調 整。亥等個別的位兀之時序，但此牽涉到一個問題，即該電 路之尺寸變為過度的龐大。 本紙張尺度適用中國國 (請先閲.讀背面之注意事項再填寫本頁)
60 經濟部t央標準局員工消費合作社印製 A7 ^_____ B7 五、發明説明（58 ) ' 更進-步地，即使在一位元寬傳輸的情況中，在接收 器電路之最適接收時序也經常與該參考時脈❿之上升時 序或下降時序相異，其因而需要藉由使該參考時脈穿過— 延遲階級以創造-純時脈。然而，即便因使用—祖電 路或PLL電路時發生的問題而製造出與裝置特性的變化無 關之該内部_Ckin，由於__與該參考時脈㈤之週期無 關聯的延遲被該延遲階級所形成，故產生若時脈頻率改變 ，則在最適化時序之信號接收成為不可能的問題。 首先，根據本發明之第三態樣的信號產生電路之基本 功能構造將參考第43圖而加以說明。 第43圖為根據本發明的第三態樣之信號產生電路的基 本功能構造之方塊圖.。第43圖中，參考編號3〇1為一主電 路，302為從屬電路，301為一DLL電路，311為一可變延 遲線，312係一相位比較器電路，313係一控制信號產生電 路，而314為一驅動電路（時脈驅動器）。 如第43圖所示，根據本發明的第三態樣之信號產生電 路包含有該主電路301和該複數個從屬電路3〇2。該主電路 3〇1在構造上與第42圖中之先前技藝的信號產生電路類似 ，且包含有該DLL電路310與該時脈驅動器314。然而，該 主電路301並不只限於使用DLL電路之該構造，例如使用 一 PLL電路之構造亦可應用。 該DLL電路310包含有該可變延遲線3丨丨、相位比較電 路3 12，及控制信號產生電路313。該參考時脈和該時 脈驅動器314(内部時脈）係被供應為該相位比較電路312， 本紙展尺度適用中國國家標準（CNS ) A4規格（2丨〇><297公嫠） (請先M,讀背面t注意事項再填寫本頁)
61 經濟部中央標準局WC工消費合作社印製 A7 ______B7_ 五、發明説明（59 ) 其對時脈CKin之相位與時脈CKr之相位進行比較，之輸入 。根據該相位比較之結果，該控制信號產生電路313產生 一控制信號（模擬值之電壓或電流)CS。使用來自控制信號 產生電路3 13之該控制信號CS，則該可變延遲線3 11被控 制’且結果使該參考時脈CKr與該内部時脈Ckin間之相位 差被減到最小。此處，該時脈驅動器314之輸出（ckin)不 但被回授給該相位比較電路3 12，也被供應給該等從屬電 路302 ’其亦被自該控制信號產生電路313供應以該控制信 號CS。 如第43圖所示’根據本發明的第三態樣之時序信號產 生電路中’被使用於該主電路301中之該控制信號（該控制 仏號產生電路313之輸出）亦被用以控制該等從屬電路3 〇2 °亦即，被用以控制該主電路301中的DLL電路3 10之該可 變延遲線3 11中的延遲數值之該控制信號cs亦被用於每一 個從屬電路302 ’以使一與該參考時脈CKr之週期成比例 的延遲可藉由使用實質上與被使用於該可變延遲線311中 相同之該延遲元件（延遲單位D)而被提供。 結果，每一個從屬電路3 02亦可以產生一時序信號（ts) ’其具有一基於該參考時脈CKr之週期（亦即，具有與該 參考時脈相關之一預定相位差）的延遲數值《更進一步地 ’藉由使用在該主電路301中所產生之控制信號cs，亦可 依照該參考時脈CKr之頻率而於該等從屬電路3 〇2中，护： 制該等從屬電路302之響應頻率特性。特別地，使用於每 一個從屬電路302中之一濾波器電路之特徵頻率（例如，截 國國家標準（〇^)八4規格（210>< 297公釐了 ' u 11— I— ml I I I— In.^H^ - 11 -- -1 - --- I Ty (讀先閲讀背面^/注意事項再填寫本貢) -62 - 五、發明説明（6〇 ) A7 B7 經濟部中央標準局員工消費合作社印製 止頻率），舉例而言，可被做成與該參考時脈cKr之頻率 成比例。利用此特徵，每一個從屬電路302可以，舉例而 言，藉由過濾CMOS振幅之一方波時脈而產生一正弦波。 以此方法，根據本發明的第三態樣之時序信號產生電 路，可在構造上比該主電路301簡單許多的每一個從屬電 路302中產生與該參考時脈CKr同步化之時序信號。再者 ，藉由依照該參考時脈CKr之頻率而改變該從屬電路3的 之響應速度，可在寬廣的頻率範圍上產生一高度準確之時 序信號TS。 根據本發明的第三態樣之時序信號產生電路的各個實 施例將參考各附圖之說明而說明於下。 第44圖為根據本發明的第三態樣之第一實施例的該時 序k號產生電路之一構造例的方塊電路圖。 如第44圖中所示，該可變延遲線311係由複數個延遲 卓元D建構而得’且該可變延遲線311中的延遲數值係藉 由使用該控制信號CS而選擇該可變延遲線3 11之中必需的 延遲單元D之數目而被控制》該控制信號產生電路313係 由一充電棒電路131和一緩衝放大器132所組成，且產生該 控制"is號CS以響應該向上信號up或向下信號DN ,其係依 照該參考時脈CKr與該内部時脈CKin間的相位差而由該相 位比較電路3 12輸出者。 更進一步地，如第44圖中所示，該從屬電路3〇2包括 有一可變延遲線321，其係由該主電路3〇1中的該可變延遲 線311之該等延遲單元D完全相同之複數個延遲單元£>所建 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公楚〉 .請 閲· 讀 背 φ 之- 註 I 項 再 頁 訂
I 63 A7 ^------— _B7 五、發明説明（6i ) 構者，且該内部時脈CKin,主電路301中的時脈驅動器314 之輸出，係被當做一輸入而供應給該從屬電路3〇2中的可 變延遲線321。該從屬電路302係被用以產生一時序信號（TS) ，其具有，例如，與該時脈週期相關之一預定的延遲。 該從屬電路302中之可變延遲線321中的延遲數值（延 遲單元D之h級的數目）係受自該控制信號產生電路Μ%該 緩衝放大器132)所輸出的控制信號cs之控制。以此方法 ，該等與使用於主電路301中的可變延遲線311之該等延遲 單元D完全相同的延遲單元D被用在該從屬電路3〇2以使複 數個時序信號⑽，TS2·.·)，每—個皆具有與該參考時脈 CKr之週期成比例之延遲數值，可以被產生。此等時序信 號TS1，TS2.··，具有與該參考時脈(：^相關之預定的延遲 數值，它們的時序被延遲，例如，相對於該參考時脈匸心 l/m，2/m，.·.之週期》更進一步地，—個以上之從屬電路3〇2 可被提供給-個主電路斯，在此情況下每—從屬電路3〇2 之該可變延遲線321可用-比主電路3〇1中之該可變延遲線 311為小數值之電路而加以建構，亦即，使用較少的延遲 單元D。 經濟部中央標準局負工消費合作社印製 以上之構造中，該主電路301和該複數個從屬電路3〇2 可在一單一的半導體積體電路裝置（LSI晶片）中被構成， 但做為替代的，該主電路301和該複數個從屬電路3〇2可分 別地在不同的半導體積體電路裝置上被建構。亦即，該時 序信號產生電路可被應用在-具有複數個半 裝置之半導體積體電路系統。 ^ 本紙張尺舰财H U家襟準（CNS ) Μ規格（训幻97公潑）------- -64 - A7 B7 —-— . - ----- - -. 五、發明説明（62 ) 第45圖為第44圖之時序信號產生器中，用於該等可變 延遲線的每一延遲單元D之一例的電路圖。第45圖中所示 之該延遲單元D的電路例係可應用在使用於該主電路301 中的可變延遲線311中之該等延遲單元和使用於該從屬電 路302中的可變延遲線321中之該等延遲單元。 如第45圖所示，每一延遲單元D包含有：一個由被提 供於一高等級電壓供應線（Vcc)與一低等級電壓供應線 (Vss)之間的一個p-通道MOS(pMOS)電晶體和一 η-通道 MOS(nMOS)所組成之一 CMOS反相器DI ;以及被提供於 該CMOS反相器DI之輸出與該低等級電壓供應線（Vss)之間 的一個nMOS電晶體DT和電容器DC。該可變延遲線 3 11 (3 21)係由複數個此種延遲單元D以串級方式連接所建 構者。第45圖中所示之該延遲單元D係被建構成使一控制 電壓Vcs(控制信號CS)係被施於該電晶體DT，但該延遲單 元D並不受此特定之構造所限制；反之，各種其它的構造 也為可能的。舉例而言，運作於固定電流模式中的一電晶 體可被附加在形成該CMOS反相器DI之每一個電晶體 (pMOS和nMOS)的源極一側’如第49圖中所示而說明於后 者，在此情況下該延遲可使用被施於這些附加電晶體的控 制電壓Vcn和Vcp而加以控制。更進一步地，為了避免邏 輯反轉’兩個延遲單元D可結合為一個單元（一階級）。 第46圖為第44圖之時序信號產生器中該相位比較電路 312之一例的方塊電路圖，且第47圖為一時序圖，用以說 明第46圖中之相位比較電路的運作。 本紙張尺度適用中國國家標準（CNS) A4規格（210><297公釐） 請 先 聞 背 iir 之 注 意 事 項 再 旁 經濟部中央標準局員工消費合作社印製 65 A7 B7 五、發明説明（63 ) 如第46圖中所示，該相位比較電路對該參考時脈cKr 之相位與該内部時脈Ckin之相位進行比較，並且依照該 等時脈信號之間的相位差輸出一向上信號（/UP)或向下信 號（/DN);此處，該負邏輯向上信號/up和向下信號/dn係 藉由將該參考時脈CKr和該内部時脈Ckin之頻率除以2， 以及藉由在所產生之時脈週期係為原來時脈週期的兩倍的 參考時脈CKr，和該内部時脈Ckin，，之上執行邏輯運作而 產生。 更特別地，當該被2除過之内部時脈Ckin，之低等級”L” 到高等級”H”之變換時序對該被2除過之參考時脈CKr，之 低等級”L”到高等級’Ή”之變換時序係被提前時，如第47 圖所示，該低等級，’L”之向上信號/UP為輸出；相反的， 當它對該被2除過之參考時脈CKr，之低等級，，L”到高等級 ”H”之變換時序係被延遲時，該低等級”l”之向下信號/DN 為輸出。 第48圖為第44圖之時序信號產生器中該充電棒電路 13 1之一例的電路圖。 經濟部中央標準局員工消費合作社印製 I- ^^^^1 ^—Β·— νι^ϋ i ^^—^1 vn>— t flm (請先M讀背面之注意事項再填寫本頁) 如第48圖中所示，該充電棒電路131係被提供於該高 等級電壓供應線（Vcc)與低等級電壓供應線（vss)之間，並 且包含有一 pMOS電晶體，其係於其閘極被供應以該向上 信號（反相邏輯向上信號）/UP，和一 nMOS電晶體，其係於 其間極被供應以該向下信號DN。亦即，當該低等級”l，，之 向上信號/UP被應用時，該輸出階級Vco之電位上升，而 當該高等級’Ή”之向下信號DN被應用時（當/DN在該低等 本紙張尺度適用中國國家禕準（CNS ) A4規格（210X297公釐） 66 經濟部中央標準局負工消費合作社印裝 A7 · B7 五、、發明説明（64) 級”L”時），該輸出階級Vco之電位降低。 該充電棒電路131之輸出透過該缓衝放大器132被應用 做為給第45圖之各延遲單元D中電晶體DT之該控制電壓 Vcs(控制信號CS)。當該控制電壓Vcs上升時，在每一CMOS 反相器DI之輸出的負載電容增加，使該可變延遲線311(321) 之延遲數值增加且因而延遲了該内部時脈CKin之相位。 相反的，當該控制電壓Vcs降低時，在每一 CMOS反相器DI 之輸出的負載電容減少，使該可變延遲線311(321)之延遲 數量減少且因將該内部時脈CKin之相位提前。 第49圖為第44圖之時序信號產生器中，用於該等可變 延遲線的各延遲單元D之另外一例的電路圖。 如第49圖所示，該延遲單元D，運作於固定電流模式 中的一電晶體可被附加在形成該CMOS反相器DI之各個電 晶體（pMOS和nMOS)的源極一側，且使用施於這些附加的 電晶體上之控制電壓Vcn和Vcp而控制該延遲。更特別地 ，一 pMOS電晶體DTp被提供於該高等級電壓供應線（Vcc) 與該CMOS反相器DI之源極之間，還有一nMOS電晶體DTn 被提供於該低等級電麈供應線（Vss)與該CMOS反相器DI 之源極之間。該控制電壓Vcp係被施於該電晶體DTp之閘 級，而該控制電壓Vcc係被施於該電晶體DTn之閘級。第49 圖中所示之該延遲單元D具有用一個延遲單元而可在一寬 廣之範圍中改變延遲數值的優點。如前所述，兩個延遲單 元D可結合為一個單元（一階級）以避免邏輯反轉。 第50圖為該時序信號產生電路3 13中，該控制信號產 本紙張又度適用中國國家標準（CNS ) A4規格（210X 297公釐） 67 --------0^------、訂------© - .* (讀先聞讀背面之注意事呼再填寫本頁) A7 B7 五、發明説明（65 經濟部中央標準局員工消費合作社印製 生電路之一構造例，做為根據本發明的第三態樣之第二實 施例的方塊電路圖，而第5 1圖為一電流到電壓之轉換電路 313之一例，用以轉換第50圖之控制信號產生電路313之輸 出的電路圖。 如第50圖中所示’該控制信號產生電路313包括有該 充電棒電路131和一電流鏡構造中之複數個pM〇s電晶體 1321和1322。該等pMOS電晶體1321和1322的源極被連接 到該高等級電壓供應線（Vcc)，而且它們的閘極和該充電 棒電路131之輸出相合。給該主電路3〇1和該從屬電路3〇2 之控制信號CS為來自該個別的pMOS電晶體1321和1322的 汲極之輸出。亦即，，在第二實施例中，電流信號被用來將 該控制信號CS遞送到·該主電路3〇1和該從屬電路302。至 於用在該從屬電路之該pMOS電晶體1322，複數個此種電 晶體可對應，例如，從屬電路3〇2之數目，而被提供。 接著’如第51圖中所示，在該主電路3〇1和各個從屬 電路302之中，來自該控制信號產生電路313(來自該pM〇s 電晶體1321和1322)之該控制信號（電流信號）€8係被該電 流到電壓轉換電路133轉換成控制電壓乂⑶和Vcp。這些控 制電壓Vcn和VcP皆施於，例如，第49圖中所示之延遲單 元中之該等個別之電晶體DTn和DTp之閘極。在第45圖中 所示·之延遲單元中，該控制電壓Vcn係被用做該控制電壓 Vcs。此處所示之該電流到電壓轉換電路133係由nM〇s. 晶體1331和1333和一 pMOS電晶體1332所組成，但其構造 不限制於此特定例。 請 先 聞- 讀 背 面μ 之 注 意 事 項 再 旁 I 致 訂 本紙張尺度適财_家蘇7^774規格（ 68
五、發明説明（66 ) 經濟部中央標準局員工消費合作祍印製 藉由以電流信號之形式遞送該控制信號cs，第二實 施例具有縱使電晶體臨限電壓發生改變，該控制信號cs 仍可毫無問題的被傳送之優點，例如，當該主電路3〇 i和 該從屬電路302在一晶片内彼此相距甚遠時。 第52圖為該時序信號產生電路之一必要部分的一個構 造例，做為根據本發明的第三態樣之第三實施例的方塊圖 ，而第53圖為第52圖中，一D/A轉換器之一例，用以執行 一上下計數器之輸出的一個數位_到_模擬轉換（D/A轉換） 之方塊電路圖。 由第52圖與第44圖之比較中可見，第三實施例使用該 上下計數器134取代第一實施例中的該充電棒電路13 i。更 特別地’該上下計數器134對供應給該相位比較電路312之 該向上信號UP和向下信號DN進行計數，並且供應，例如 ’一 6位元信號b〇-b5給第53圖中所示之該d/A轉換器135 〇 該D/A轉換器13 5為一電流矩陣胞元型之d/a轉換器， 並且藉由，例如，將該來自該上下計數器134之輸出的6位 元計數信號轉換成一模擬信號而輪出該控制信號cs。 第54圖.為第53圖中’該D/A轉換器135中的各個電流 矩陣胞元（U)之一構造例的電路圖。 如第54圖中所示’每一個電流矩陣胞元u包含有一 AND閘UA、一 〇R閘UO和兩個nMOS電晶體UT1和UT2 ; 許多此種胞元U被設置為一矩陣行列以形成一電流矩陣區 塊1350，且計數信號（b2,b3 ; b4，b5)透過解碼器1351和1352 本紙張尺度適用中國國家榇準（CNS ) Μ規格（2丨0><297公楚） C请先Μ-讀背面·-C*注意事項再填寫本頁) 訂 ιβ. 69 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（67 ) 被供應給該電流矩陣胞元U。該等高階計數信號b〇和b 1被 供應給兩個電晶體對（1353,1354 ; 1355,1356)中的兩個 nMOS電晶體1353和1355之閘極，該二個電晶體對各由兩 個在輸出端與該低等級電壓供應線（Vss)之間串聯的nMOS 電晶體所組成。該控制電壓V c係被施於該等個別的電晶 體對中之其它電晶體（1354和1536)的閘極。此控制電壓Vc 亦被施於各個電流矩陣胞元U中的該電晶體UT2之閘極d 藉由使用該上下計數器134和D/A轉換器135之一組合 ’第52與54圖中所示之第三實施例具有使一迴路濾波器之 設計成為可能的優點，而且即便在使用DLL電路之該迴路 的相位比較運作被完全停止了，該延遲數值仍可以保持在 一固定之等級且可因而減少功率損耗。 第55圖為時序信號產生電路之一構造例，可應用於該 從屬電路’做為根據本發明之第三態樣的第四實施例之方 塊電路圖，而第56圖為該相位内插器136之一構造例，做 為根據本發明之第三態樣的第五實施例之電路圖。 如第55圖中所示’在第四實施例中，一輸入時脈（in2) 和一個對該輸入時脈延遲一個階級之信號（in丨）被供應給 該相位内插器136，其接著產生該從屬電路302中的該時序 信號TS。 如第56圖中所示，該相位内插器136藉由改變一對的 差值放大器階級1361和1362之輸，入電晶體的偏壓電流（尾 知電m)而取得該二個輸入（inl和in2)之一加權總和，並且 從該二個差值放大器階級1361和1362供應信號S1和S2給
本紙張尺度適财'210 X 297^¥T (请先閱讀背面I注意事項再填"本頁) ί. 訂 70 A7 A7 經濟部中央標準扃貝工消費合作社印製 ----——____B7 五、發明説明（68 ) ' —比較器13 63以獲得一輸出（控制信號TS)，其具有一介於 該二個信號S1和S2中間的相位。該差值放大器階級1361 和1362中之該等輸入inl和in2之加權可藉由，例如，對每 —個由兩個以串聯方式連接的nM〇S電晶體所組成之電晶
體對中的一個電晶體（1364)施以一控制碼（c〇l，C〇2，...,CON ，Cll，C12”..，Cln)，且對每一對中的另一個電晶體（1365) 之閘極施以一控制電壓（Vcs)而達成。使用這種構造的相 位内插器136提供可以用比一個延遲階級之解析度更高之 解析度來調整該輸出信號時序信號TS)之優點。因而可達 成高準確度之時序調整。 第57圖為該相位内插器ι36之一構造例，做為根據本 發明之第三態樣的第五實施例之電路圖。 第57圖中的該相位内插器136包括兩個電壓-到-電流 轉換電路136a和136b，其各包括有pMOS電晶體61和63及 nMOS電晶體62和64 ^該等電壓-到_電流轉換電路136&和 136b將該等電壓輸入inl和in2轉換為電流輸出。每個電壓_ 到-電流轉換電路中的輸出電晶體（65和66)之數目係受使 用一外部信號之切換裝置67所控制，從而改變該電流_到_ 電壓轉換之轉換參數。該等經轉換之電流被加總，且該結 果被供應給該比較器以獲得該時序信號（TS)。 第58圖為該信號產生電路（相位内插器136)之一構造 例’用以執行根據本發明之第五實施例的一個模擬之電路 圖’而第59圖為第58圖之信號產生電路之模擬結果（spice 模擬結果）之示意圖。 本紙張尺度適用巾國國家標準（CNS ) Μ規格（21〇χ297公遂） (請先閱讀背面41-注意事項再填寫本頁) -----ΐτ------β-- 71 經濟部中央標準局負工消費合作社印製 A7 B7 五、發明説明（69) 如第58圖中所示，該相位内插器136包含有該等電壓_ 到-電流轉換電路136a和136b，其分別將該等輸入信號（電 壓信號）in 1和in2轉換為電流信號。此處，一延遲單元D( 與使用於該可變延遲線311中的延遲單元相同：請參見第45 或49圖），被插入於各電壓_到_電流轉換電路136&和1361? 之輸入，且信號ini*和int2*，其藉由緩和該等輸入信號inl 和in2通過該個別之延遲单元£)時的改變而獲得，被分別供 應給該等電壓-到-電流轉換電路136&和1361?。第58圖中的 參考字母W〇至W7(/W〇至/w?)係用來控制該等轉移閘（切換 裝置）67之切換作業的外部信號；使用這些外部信號（/w〇 至/wo ’該等轉移閘被開或關以控制該等電壓-到_電流轉 換電路136a(136b)中的輸出電晶體之數目（65和66)。以此 方法，該輸出（Out)之時序可被改變，如第59圖所示。更 特別地，藉由改變該等電壓-到-電流轉換電路13仏和1361? 之轉換參數，欲指定給該二個輸入信號inl和in2之加權數 被改變，因此達成了該相位内插器U6之運作。第五實施 例之該相位内插器具有容許更進一步降低之電壓運作的優 點，因為它不使用如同第56圖中所示之第四實施例電流鏡 差值放大器。 第60圖為時序信號產生電路之一構造例，做為根據本 發明之第三態樣的第六實施例之方塊圖。 如第60圖中所示，在第六實施例中，使用該主電路3〇1 和從屬電路302形成一 DLL電路；更特別地，一用以執行 粗延遲控制之粗延遲控制區塊和—用以執行細延遲控制之 本紙痕尺度適用中國國家插準（CNS ) Α4規格（210Χ 297公釐） (請先聞讀背面之注意事項再填寫本頁)
Js° ό. 72 A7 B7 經濟部中央標準局員工消費合作社印m
五、發明説明（70 ) 細延遲控制區塊被提供於該主電路301之中，且一個與該 主電路301之中之細延遲控制區塊對應的電路也被包括在 該從屬電路302中。 該主電路301之中的粗延遲控制區塊包含有一延遲線 311、一相位比較電路312a、一上下計數器134a、一d/A轉 換器135 ’和一選擇器135，而該主電路3〇1之中的細延遲 控制區塊包含有一相位内插器13 6和兩個用以延遲該粗延 遲控制區塊（該選擇器315)之輸出，例如，一和二個階級 之延遲單元D，以及用以供應該等經延遲的輸出給該相位 内插器136。此處，該參考時脈cKr和由，例如瓜個延遲單 元D組成之該延遲線3 11中的最終延遲階級之輸出被供應 為該相位比較電路3 12a之輸入；更進一步的，來自該d/a. 反相器135之一輸出（電流控制信號）被供應給該延遲線3丄丄 ，其輸出一相位係根據該延遲單元D之階級數而被等量劃 分之時序信號給該選擇器315。該選擇器315和該相位内插 器136亦被供應以由一相位比較電路3121?和上下計數器 134b產生之一控，制信號。亦即’該粗延遲控制區塊自該複 數個延遲單元所組成之該延遲線311上取出分接點， 該選擇器（選擇機構)315選擇每一分接點之輸出，並且將 該輸出供應給每一個細延遲控制區塊。 . 如第60圖中所示，每—從屬電路3〇2包括一細延遲控 制區塊，，同該主電路301之中的細延遲控制區•塊，•其二 含有一相位内插器236和兩個用以將該主電路3〇1中之該粗 延遲控制區塊（該選擇器315)的輸出延遲二個延遲階級， 本紙張尺度適财®81家雜(CNS ) Α4^βΙΜ ( 2Ϊ〇Χ291^^ ) (請先陳讀背面)之注意事項再填寫本頁) --------裝-- 、1ΤI m - -- - I— I 1 - I —
.m · I 73 A7 B7 五 經濟部中央標準局員工消費合作社印製 、發明説明.（71 ) 並供應該等經延遲的輸出給該相位内插器236之延遲單元 D。此處，該細延遲控制區塊中的延遲單元d之構造可以 各種方式加以變化。 如第60圖中所示，第六實施例中，該主電路3〇1之中的 粗延遲控制區塊和該細延遲控制區塊（在該主電路3〇1或每 一從屬電路302中）係以串聯方式連接，且由該粗延遲控制 區塊本身形成一個DLL迴路。更進一步地，以該細延遲控 制區塊使用一相位内插器（136或236)，可獲得一解析度比 該主電路301之一延遲階級（延遲單元D)之解析度更高的延 遲。用於該細延遲控制區塊中的相位内插器（136或236)中 的延遲單元與用在該粗延遲控制區塊中的延遲線311中的 延遲單元D是完全相同的。更進一步的，該d/a轉換器135 之輸出（電流控制信號）也被供應到每一從屬電路3 〇2。 以此方法’根據第六實施例，一具有解析度.比該延遲 線311之解析度更高的延遲可使用一數位信號加以製造， 並且因此可得到一高度準確之DLL信號。更進一步的，可 使一個數位控制之DLL電路達成容許相位比較運作被停止 一長時間’並可在短期間内由睡眠模式恢復運作之要求。 藉由設置複數個細延遲控制區塊（相位内插器236)以做為 從屬電路，可獲得複數個時序信號，其中的每—個皆具有 一解析度比該延遲線3 11之解析度更高的延遲之優點。 第61圖為時序信號產生電路之一構造例，做為根據本 發明之第三態樣的第七實施例之方塊圖。 第七實施例令，除了該控制信號CS(該控制信號產生 本紙張尺度適用中 74 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（72 ) 電路313之輸出），還有三相内部時脈CK1至CK3(該延遲線 311之經延遲的輪出）由該主電路3〇1被供應到該從屬電路 3〇2該從屬電路3〇2中，具有一所欲之相位的一時序信號 ((輸出時脈）根據由該主電路3〇1供應之三相内部時脈㈤ 至CK3而被該相位内插器236所產生。 更特別地，如第61圖所示，該三相内部時脈 透過所提供之延遲單元D而被供應給該從屬電路3〇2之一 切換區塊以，例如緩和該等信號之改變。該三相時脈之規 定的組合係被該切換區塊238所選擇並且被供應給操作放 大器237a和237b之輸人端。該等操作放大器237_繼之 輸出被供應給該相位内插器236，其相位被除過且產生一 規定之時序信號以供輸出。該第七實施例具有可在該從屬 電路302内產生-具有所欲之小於則度之相位角的時序信 號（輪出時脈）之優點。 第62圖為-正弦波信號產生電路之一構造例，做為根 據本發明之第三態樣的第七實施例之方塊電路圖。 近幾年來，使用以正弦波做為一時脈波形已成注目交 點，因為它可以減少時脈驅動器之功率損耗並且亦可消除 •諧波以減少時脈噪音。使用一正弦波可減少時脈驅動器之 功率損耗係由於該輪出波形不需要被做成陡然的上升或下 降（該輸出只需要被做成逐漸的上升和下降），因此該等時 脈驅動器可由具有小驅動效能之小型電晶體（具有低功率 損耗之電晶體）而建構成。第62圊顯示該正弦波信號產生 電路之-例，可應用在’例如，在該從屬電路3〇2中。 本紙張讀it财麵 ( CNS ) ( 210X 297^57 (请先M-讀背面*之注意事項再填寫本頁) 訂 ΙΦ------ • HI · 75 A7 B7 五、發明説明（73 ) 如第62圖中所示，藉著將由第51圖中的電流-到-電壓 轉換器133所獲得之該電壓（控制電壓）Vcp和Vcp通過第49 圖中所示之該延遲單元，例如，一全振幅之CMOS時脈（ 方波）被轉換為一三角波，然後藉由將此三角波通過一具 有非線性輸入/輸出特性之固定電流驅動器CD，該三角波 被轉換為一车弦波（虚擬正弦.波）。此處，該延遲單元D， 其隨該來自主電路301之控制信號（CS)而運作，被用在產 生三角波的部分；由於此延遲單元D中的延遲和該參考時 脈（CKr)之週期成比例，因此不管參考時脈頻率的改變， 該三角波之振幅都被保持在一固定等級。於是，第八實施 例乃具有可在一寬廣之頻率範圍上產生正弦波的優點。 第63A至63C圖為第62圖之正弦波信號產生電路的模 擬結果（SPICE模擬結果）之示意圖：第63 A圖顯示輸入信 號（時脈）為40MHz的情況，第63B圖顯示輸入信號（時脈） 為100MHz的情況，第63C圖顯示輸入信號（時脈）為400MHz 的情況。該模擬係藉由在該正弦波產生·電路之輸出端提供 一個電阻R，其具有相等於該傳輸線特性阻抗之1/2之電阻 〇 經濟部中央標準局員工消費合作社印製 (請先閲讀背面七注意事項再填寫本頁) 由第63A至63C圖可見，對每一頻率（40MHz，100MHz ，400MHz)第62圖之該正弦波產生電路可將一輸入方波轉 換成一實質的正弦波。 . 第64圖為時序信號產生電路之構造，做為根據本發明 之第三態樣的第九實施例之方塊圖，係關於使用一 PLL電 路之該時序信號產生電路的一例。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐〉 76 A7 -------- -B7^· 五、發明説明（74 ) 第64圖中，參考編號312為一相位比較電路，134為— 上下叶數器，135為一 D/A轉換器，而321為一受電壓控制 之振盈器（vco)。該電麼控制之振盪器321係由一個由， J如將一個在構造上與第49圖中所示之延遲電路D類似 之電路階級串級起來所形成的環振堡器所建構的，且該等 控制電MVcp和Vcn，其為來自該控制信號產生電路（電 流1到-電壓轉換電路133)之輸出，其於各階級中被施於 該等控制電晶體（DTp和DTn)之閘極以控制該振盪頻率。 此處，每一從屬電路3〇2包含有該電流-到-電壓轉換電路 133和該受電壓控制之振盪器32ι。 乂此方法’由於’在第九實施例中，該主電路3 〇 j使 用該PLL電路，而非該DLL電路，故而即使在無法得到一 個完全的週期性信號之情形下該輸出信號（時序信號）也能 被產生。亦即，即使在該輸入參考時脈CKr中包含有跳動 ’例如，由於該跳動組分可被該受電壓控制之振盪器（環 振盈器321)專専所去除，第九實施例在從被接收之數據中 恢復一時脈成分時也特別地適用。 第65圖為該時序信號產生電路之構造，做為根據本發 明之第三態樣的第十實施例之方塊圖。 第十實施例中，該主電路301使用一 DLL電路，其輸 出一鎖在該·參考時脈（CKr)上的内部時脈（CKin)，且從屬 電路302a至302z被提供給多位元接收器電路303a至3〇32之 每個個別位元。此處，該主電路3〇1不限於第6〇圖中所示 者’而可能為各種其它的構造。 本紙張尺度適用巾國國家縣（CNS ) M规格（21〇χ 297公楚1 77 A7 B7 經濟部中央標準局—工消费合作社印製 五、發明説明（75 ) 如第65圖所示，該從屬電路各包含 有一個選擇器211，一延遲線215，兩個延遲單元D,和一 個相位内插器236，分別與第60圖中所示之該選擇器（315) ，延遲線（311)，延遲單元（〇)，和相位内插器（136)對應， 並且供應時序信號TSa至TSz給該等相應的接收器電路 3〇3a至303z以控制用於分別的接受器電路3〇3&至3〇32之時 序，以閂鎖住信號SSa至SSz。 第十實施例中’該從屬電路302至302z按序地偵測在 對應之接受器電路3〇3a至303z中的該等信號ssa至ssz之等 級，並且控制該等個別的延遲數值以提供最適化時序。更 特別地’來自該等接受器電路之信號被切換裝置21〇按序 地選擇（例如，來自接受器393a之信號SSa被選擇）且該被 選擇之信號被供應給一 A / D轉換器2 2 9以做模擬-數位轉換 (A/D轉換）；接著，由該選擇器215所做的選擇（該延遲線2 j j 中的延遲數值）係透過一控制電路230而被控制，以將該信 號等級最大化（以增加S/N比率）。此處，舉例而言，當該 信號SSa在該接受器電路（303a)以最適時序TSa被閃鎖，則 該信號SSa之等級為極大值；因此，在第10實施例中，該 時序信號之時序TSa係利用此特性以而決定。 更特別地’在第10實施例中，該延遲線21丨中的延遲 數值係使用，例·如一 6位元之數位信號而加以控制，而且 此數位信號係經控制以使該信號之強度成為該等接受器電 路303a至303z之各信號中最大的一個《此處，預先做準備 以使該信號強度最適化運作在一用在該目的之特殊信號（ 本紙張尺度適扣中國國家標準（CNS ) A4規格（210X 297公釐） (請先閣讀背面之注意事項再填寫本頁) ---:參策-- 訂-- --©, 78 經濟部中央標準局員工消費合作社印製 ΑΊ B7 五 '發明説明（76 ) 例如，一位元順序”1010_，，）時被執行。根據該第十實施 例，其優點為，即使用於多位元之並行信號傳輸，每一接 受器電路之運作時序可藉也考量各位元之間的信號線延遲 而被最適化。 第66圖為該時序信號產生電路之一必要部分之構造， 做為根據本發明之第三態樣的第十一實施例之方塊圖。 第十一實施例中，如同前述之第1〇實施例，多位元之 接收時脈係為每一位元作最適化，且該主電路3〇2產生一 個鎖在該參考時脈CKr上之信號（内部時脈CKin)。此處， 該等從屬電路302(302a至302z)，如同第10實施例中，係 被供應給該等多位元接受器電路3〇3&至3〇32之分別的位元 ，且如第66圖中所示.，各從屬電路302係使用一相位内插 器236而被供應以一個細延遲控制區塊，並且藉由使用一 個6位元之數位信號控制輸入取樣時序（cli，cl2)。 第66圖中，參考編號212為一組合邏輯電路，234為一 上下計數器，而241和242為接收閂鎖電路。該相位内插器 236破供應以該主電路3〇1中的一四相ρΐχ電路之輸出 (0 1，/必1，0 2’ ~2)，並且輸出該等控制時脈⑴和㈤ 以控制在該等閂鎖電路241和242之取樣時序。該等閂鎖電 路241和242各由兩個D型正反器（D_FFs)所建構；該閃鎖電 路241中之該二正反器的取樣作業係被該控制時脈⑴所 控制，而該問鎖電路242中的兩個正反器之取樣作業則被 該控制時脈CL1與CL2所分別控制。 更特別地，在第十-實施例之每個從屬電路3〇2⑽&
本紙張尺度適用中國國家標準（CNS ) A4規格（210x7^JJ
79 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（77 ) 至3〇2Z)中，兩個接收閂鎖電路241和242被提供給一位元 鎖電路241對在-數據接收窗（亦稱為-數據單元） 中V·»·點的輪入進行取樣，而另一個閂鎖電路242在兩個 相鄰的數據單元之間的界線進行抽樣。為達成該目的，該 等問鎖電路241和242被相對於彼此呈i 8()度相位差之控制 時脈CL1和CL2所控制，以使該輪入信號以兩倍於正常取 樣的速度被取樣。藉由使用該二個閂鎖電路Μ1和M2，當 在相鄰之數據單元之間發生一數據變換，由，，〇，，到”丨”或由 1到0 ，時，可以得知該取樣時序（該等控制時脈CL1和 CL2之時序）相對於該數據是被提前或被延遲了。 更特別地，當一數據變換發生，使得該第N個數據為 ”1”且該第（N+1)個為，’〇”，則，，D(N)，B(N), D(N+i)”之順序 為”1，〇, 0”或”1，1，〇”，其中D(N)表示對該位元單元令心 取樣之該閂鎖電路241的輸出，而D(B)表示對該位元單 兀邊界取樣之該閂鎖電路242的輸出。此處，該順序”〖，〇, 〇” 係指示該等取.樣控制區塊（CL 1和CL2)之時序相對於該數 據為延遲，而該順序”1，1，〇，，係指示該等取樣控制區塊 (CL1和CL2)之時序相對於該數據為提前。 接著^數據變換發生，使得該第N個數據為，，〇，， 且該第（N+1)個為”Γ’，若”D(N)，B(N)，D(N+i)”之順序為，，〇, ，則表示該卓取樣控制區塊（CL 1和CL2)之時序相對於 該數據為提前’·若該順序為U則表示該等取樣控 制區塊（CL1和CL2)之時序相對於該數據•為延遲。 接著，藉由將該兩個閂鎖電路241和242通過該組合邏 本紙i 尺度—中關家~~~--~ _ 请 閲- % 背 之- 注 意 事 項 再 貪 装 訂 - 80 五 發明説明（78 A7 B7 經濟部中央標準局貞工消費合作社印製 輯電路2，可仔到—決定信號（向上信號仰或向下信號⑽） ，其係指示該等控㈣號⑴和CL2應該被延遲或被提前 。此決定信號（UP，DN)係被該上下計數器234所計數，且 其内容被轉換為一6位元信號（coo, C01，C〇2 ; C10, C11, C12) ’其被供應給該相位内插器说以控制該等控制信號 CL1和CL2之時序，從而將該信號接收時序最適化至極大 之S /N比率。 此處，^十一實施例中用以對該信號接收時序進行最 只應在一個專用於時序最適化之一信號（一特 如，一順序”101010.··，，）被傳輸時執行之。以 &十一實施例提供可省略如前述之第十實施例 I之該用以將信號接收強度估計為_模擬數值之A/D轉換 器220的優點，且該用在時序最適化之處理可對多位元並 行執行之，而不需由切換裝置21〇來按序地選擇該等位元 於疋在一規疋的頻率下，對每一位元確保發生一，，〇，， 到”「或”Γ，到之變換（例如，當數據根據一編碼規則， 像是10B/8B而被編碼）之情況下，該對每位元之信號接收 時序進行最適化之處理可與數據傳輸及接收並行地被執行 〇 第67圖為第66圖之時序信號產生電路中的相位内插器 (相位調整器）之一例的電路圖。 如第66和67圖所示，來自上下計數器234之該6位元信 號（C00, coi，C02，C10, cil，C12)和來自主電路301 中的 該四相PLL電路（250)之輸出1，/0 1,必2, /0 2)被供應給 適化之處理 殊信號，例 此方法，該 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X297公釐） (請先聞讀背面4注意事項再填寫本頁)
81 經濟部中央標準局貝工消f合作社印製 A7 B7 五、發明説明（79 ) *亥相位内插器236。給該等差值放大器階級236丨至2362之 差值輸入係使用該6位元信號以加權之。該來自四相？1^ 電路（250)之輸出（0 1，/0 1502, /02)藉由透過一切換裝 置2360 ’其係為控制信號sns和/sns所控制，而被切換至 被供應給分別的該等差值放大器階級23 6 i至2362之輸入。 接著，由該對差值放大器階級2361至2362輸出之信號通過 一輸出階級（比較器）2363以產生該等控制時脈cl 1和CL2 ’如先前說明過之第56圖的情形。 第68圖為可應用於第66圖之時序信號產生電路中的該 四相PLL電路250之一例的電路圖。 如第68圖中所示’該四相pll電路250包含有四個階 級之差值放大器區塊2511至2514，四個信號轉換區塊2521 至2524 ’和四個反相器2531至2534。亦即，該四個差值放 大器區塊2521至2524係以串級方式連接，規定之信號被供 應給該等信號轉換區塊2521至2524，且信號等級被該等反 相器253 1至2534所反相而且波形整形被執行以獲得該四相 輸出信號0 1, /0 1，必2, / 0 2。 第69圖為第68圖之該四相PLL電路中之信號轉換區塊 252(2521至2524)之電路圖，而第70圖為第68圖之該四相 PLL電路’中之差值放大器區塊251(2511至2514)的電路圖。 如第68和69圖之中所示，該信號轉換區塊252(2521 至2524)接受兩個輸入信號（A和B)並且產生一輸出信號z。 更特別地’來自差值放大器區塊之四階串級中的第二階差 值放大器區塊2512或第四階差值放大器區塊2514之兩輸出 本紙張尺度遜用中國國家標準（CNS〉A4現格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 -ΛΙΙ---- 82 經濟部中央標準局員工消費合作社印製 .A7 ____B7 _ 五、發明説明（8〇 ) 信號被供應為給每一信號轉換區塊（2521至2524)之輸入A 及B ’其藉由處理該兩個輸入a和B而產生單一輸出Z。然 後，該輸出Z被回授給該等反相器253(2531至2534)以進行 等級反相和波形整形。該四相PLL電路250因而產生該等 輸出0 1，/0 1，0 2, /0 2。此處，·當信號INH正處於高等級 ’Ή”時，每一信號轉換區塊252總是輸出一高等級”H”之信 號（Z) ’而當信號inh正處於低等級” L”且控制信號CTL正 處於一高等級’Ή”時’則為一等級係依據該輸入信號a和b 來決定之信號（Z)。 如第68和70圖中所示，該等差值放大器區塊251 (2511 至2514)被串級起來以使來自差值放大器區塊2511、2512 、和2513之該等輸出信號（OUT1和OUT2)被供應為給在該 等分別之連續階級的差值放大器區塊2512、2513、和2514 之輸入信號IN 1和IN2。此處，該第一階差值放大器區塊 2511被供應以來自最後一階之差值放大器區塊2514之輸出 信號。當控制信號CTL正處於一高等級” H”時每一個差值 放大器區塊被活化。 第71圖為第68圖之該四相PLL電路中之輸出信號的示 意圖。 該等輸出信號0 1，/0 1，02，/02，每一個都相對於 下一個移動90度之相位，如第71圖中所示，係由使用第69 和70圖中的該等信號轉換區塊252和差值放大器區塊251所 建構成的該四相PLL電路250而獲得。如前所述，這些輸 出信號0 1，/ 0 1，0 2，/ 0 2被供應給，例如第66圖中所示 本紙張尺度適用巾n國家縣（CNS)鐵格（2lQX 297公麓） (諳先聞' 讀背面七注意事項再填寫本頁)
83 五、發明説明（幻 經濟部中央標準局舅工消費合作社印聚
A7 B7 之該從屬電路302中的相位内插器236。 該四相PLL電路250，該等信號轉換區塊252，和該等 差值放大器區塊251並不限於以上所示之構造，各種其它 的電路構造亦為可能的。 如以上所述，根據本發明之第三態樣之實施例中的信 號產生電路，與參考時脈同步化之時序信號可在構造比^ 電路簡單許多的各個從屬電路中產生。再者，藉由 參考時脈之頻率來改變該從屬電路之響應速度，使得在二 寬廣的頻率範圍上產生一高度準確之時序信號成為可能。 亦即，彼此相對間具有-預定之相位差的時序脈衝可藉由 使用許多在構造上較簡單的從屬電路而與該參考時脈同步 化被產生，並且高速信號之傳輸和接收所必需的高度準確 之時序信號可使用僅佔據一小區域之電路而產生。. 雖然該主電路和該複數個從屬電路可被提供於一個半 導體積體電路裝置（LSI晶片）内，惟將該主電路和該複數 個從屬電路分別建構在不同的半導體積體電路裝置上亦為 可能的。亦即，根據本發明之第三態樣之各實施例的該時 序信號產生裝置亦可被應用到—個有具有複數個半導體積 體電路裝置的半導體積體電路系統或—多晶片模組(mcm) 或其類似物上。 . 如上所述，根據本發明之第三態樣，與參考時脈同步 化且彼此相對間具有一預定之相位差之複數個時序信號可 使用簡單之電路而以高準確度被產生。 接著，根據本發明之該相位内插器的實施例將參考附 本纸張尺度適用中國--~~— -84 - (請先閱讀背面.t注意事項再填寫本頁)
' ' 經濟部中央標準局員工消費合作社印製 A7 ----〜_____ B7 五、發明説明（82) - 圖而加以說明。 第72圖為根據本發明之相位内插器之基本功能構造的 方塊圖’而第73圖為一波形圖，用以解釋第72圖之相位内 插器之運作。 第72圖中’參考編號41和42為模擬週期性波形產生區 塊’ 43為一加權控制區塊，44為一經加總之波形產生區塊 ，而45為一模擬/數位轉換區塊。 如第72圖中所示，該模擬週期性波形產生區塊41接收 —第一數位週期信號DIS1並且產生一第一模擬週期波形 (fl.:請參見第73圖），其值以一模擬方式而改變，且該模 擬週期性波形產生區塊42接收一第二數位週期信號DIS2 並且產生一第二模擬.週期波形（f2:請參見第73圖），其 值以模擬方式而改變。此處，該第一數位週期信號以“ 和該第二數位週期信號DIS2為相對於彼此沿著時間軸移 動之信號（具有不同相位之信號）。該相位内插器為-裝置 例如，接文具有不同相位的兩數位信號DIS〖和dis2且 由它們產生-具有-任意之中間相位之數位信號。 1該第-模擬週期波卵和第二模擬週期波雜在該加 權控制區塊43中被加權且在該經加總之波形產生區塊中 被加總’其因而產生-第三模擬週期波形（f3:請參見第乃 圖）。亦即，，該第三模擬週期波形f3，其f3=〇_x)n+f2, 其中ohu，録祕加社波形產生區塊44 得到者。 接下來該模擬/數位轉換區塊45將該第三模擬週 本紙張尺度適用巾國國( CNS ) A4規格 _I ^^^^1 tm mu mfl HI —^n nn· —， --^¾ '-口 (請先K.讀背面'V注意事項再填寫本頁) 85 A7 __B7 五、發明説明（83 ) -- 形f3轉換成一具有規定之相位的數位信號，其被輸出為一 第三數位週期信號信號D0。域，該模擬/數位轉換區塊 45係由，例如一比較器，其對該第三數位週期信號信號 與該參考電壓Vr進行比較並且輸出，，〇，，或” i”，所建構者。 根據本發明之相位内插器可被用做，例如前述之時序 k號產生電路中的相位内插器136或236(第55、60 61等 圖）’惟其尚可被廣泛的用在各種其它電路中。 第74圖為該相位内插器之一構造例，做為根據本發明 之第三態樣的第十二實施例之電路圖，而第75圖為第Μ圖 之相位内插器中，該加權控制區塊之一構造例的電路圖。 第74圖中，參考編號4ia，42b和41a，42b為正弦波產生電路 ’ 430為一加權控制電路（加權控制區塊），44〇為一操作放 大器電路（經加總之波形產生區塊），而45〇為—比較電路（ 模擬/數位轉換區塊）。 經濟部中央標準局員工消費合作社印敢 如前參考第62圖所做之說明，第74圖中所示第十二實 施例之該相位放大器藉由將數位信號（方波）]〇181和DIS2通 過延遲電路41a和42a而把方波轉換為三角波，並且藉由將 該等三角波通過驅動電路（非線性放大器電路）41b和42b而 將該等三角波轉換成正弦波（虛擬正弦波）》這些正弦波（fl 和f2)接下來被回授到該加權控制電路43〇，在其中它們被 個別的加權控制區塊（4301和4302)指定以規定之加權數； 之後’該等正弦波在該操作放大器電路440中被加總且所 產生的波被回授給該比較器450。 如第75圖中所示，該加權控制區塊4301 (4302)係由在 本紙張又度適用中國國家標準（CNS ) A4規格（210X297公釐） 86 A7 B7 五、發明説明（84 輪入與輸入之間所提供之複數個（數目n)並聯的轉移閘所 建構的。這些η(例如16)個轉移閘被控制信號C41至C4n控 制其連接’以使該正弦波H(f2)根據在輸入和輸出之間被 引起傳導的轉移閘之數目所加權。更特別地，在第75圖之 電路例中，該等控制信號C41至C4n中之任意數目的控制 信號被設定為高等級’’H”，造成相當數目的轉移閘開啟且 因而改變其傳導（在該操作放大器電路44〇之輸入侧的傳導） 〇 第75圖中’構成該等個別之轉移閘的該等n]V[〇s和 pMOS電晶體皆為相同尺寸，但可選擇地，構成每一轉移 閘nMOS和pMOS電晶體可在尺寸上改變（例如最小的電晶 體之閘寬度為1，而其它電晶體的閘寬被分別設定為U， 1·2，1.3,….）；在後者的情況中’該正弦波fl(f2)可藉由打 開一任意之轉移閘或以所欲之組合打開一任意數目之轉移 閘，亦即’藉由造成至少一個轉移閘而導通。 經濟部中央標準局員工消費合作社印製 Q-! (請先Μ.讀背面之注意事項再填寫本頁) 第76圖為該相位内插器之一構造例，做為根據本發明 之第三態樣的第十三實施例之電路圖。第76圖中，參考編 號4101為一選擇器電路，4111至41111為(：]^〇8反相器，41〇3 為電谷性負載，而4104為一比較器電路（比較器）。 該選擇器電路4101執行控制以選擇(：14〇8反相器4111 至411k之數字k，對之該第一數位週期信號DIS1被輸入， 以及反相器’ 411k至411η，之數目，n-k，對之該第二數 位週期信號DIS2被輪入。亦即，CM0S反相器之數目 ，對之第一數位週期信號DIS1被輸入，以及CMOS反相器 良紙張尺度適用中國國( CNS ) ( 21 OX 297^½ ) 87 經濟部中央標準局員工消費合作社印製 A7 ----—__ _B7 五、發明説明（85 ) 一 之數目（n-k)，對之該第二數位週期信號ms2被輸入，係 文該選擇器電路4101所控制。此處，CM〇s反相器4111至 411η之總數為，例如，16。更進一步的，該等<：厘〇3反相 器4111至411η之輸出被共用地連接，並且與該電容性負载 4103被連接到的該終端（該比較器41〇4之一輸入終端）藕合 。該比較器4104對該輸入與該參考電壓心（1/2 · Vcc)進行 比較並且輸出數位週期信號D〇，，，〇，，或，，丨”。 每一 CMOS反相器4U1至411η直接將該數位信號DIS1 或DIS2 ’ 一方波，當做它的輸入，但每一CMOS反相器4111 至411η之輪出變為一模擬週期波型，其值因為該電容性 負載4103的存在而以模擬方式改變。第十三實施例之相位 内插器藉由分別控制.被連接到該第一和第二數位信號之 CMOS反相器之數目而完成數位信號（DIS1*DIS2)到模擬 波形之轉換，與它們的加權控制同時完成。第十三實施例 之相位内插器因而提供了毋需提供正弦波產生電路且加權 控制之線性特質很高之優點。 第77圖為該相位内插器之一構造例，做為根據本發明 之第十四實施例的電路圖。 第十四實施例之該相位内插器中，該等數位信號〇181 和DIS2被個別的反相器對4211，4212和4221,4222所接收， 且複數個CMOS之反相器輸出階級4231至423η和4241至 4242η中的每一個中的nM〇S和pMOS電晶體係被這些反相 器4211，4212和4221，4222所驅動。此處，該等輸出階級423 1 至423n(4241至424η)之輸出被個別的控制信號C411至 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X：297公釐） (請先閱讀背面之注意事項再填寫本瓦) Ψ------,玎------Φ------ ml m 1 In 88 五、發明説明（86 ) A7 B7 經濟部中央標隼局員工消費合作社印製 C41n(C421至C42n)導通過個別的轉移閘以連接，且被共 用地連接並被供應為給該比較器425〇之一輸入。 更特別地，該第十四實施例之相位内插器使用複數個 CMOS反相器，用以做加權控制，如前述之第十三實施例 中，但其差異在於只有該數目之輸出階級被該等控制信號 控制來連接.，該輸入電路（該等反相器4211，4212和4221， 4222)被共用地提供。此處，構成該等個別的輸出階級（ 和轉移閘）之nMOS和pMOS電晶體423!至423n和424i至 424η經選擇而具有相同之尺寸，且被控制來連接的輸出階 級的數目為’例如16或3 2。 由於該電路的輸入電容為固定的，而與加權值無關， 第十四實施例之該相位内插器具有因負載效應所產生的相 位移動不會發生在該等輸入數位信號DIS〗和DIS2之優點 ，其使產生一具有一更加準榷之時序（相位差）的數位信號 DO成為可能。 第78圖為該相位内插器之一構造例，做為根據本發明 之第二態樣的第十五實施例之電路圖，而第79A及79B圖 為第78圖之相位内插器中之跨導體範例之電路圖。 如第78圖中所示’在第十五實施例之相位内插器中， 〇等輪入數位#號Disi和DIS2被各由一反相器4301, 4302 和電谷性負載4303,43 04所組成的積分電路轉換成三角 波’且被供應給個別的跨導體（可變跨導體）4305和4306。 此處每一積分電路可藉數位信號利換該固定電流而獲得 ’但是各種其它的積分電路也可被使用。更進一步地，只 姆尺細中國 (請先閲"讀背面t注意事項再填寫本頁) —^n - 1 - t -- 1 «^n I- 8 n I —- ---警------V---- 89 經濟部中央標準局員工消費合作社印製 A7 ______B7__一 五·、發明説明（87) 將該等數位信號之高頻部份變小的濾波器電路可代替該等 積分電路而被使用。 如第79A和79B圖中所示，該跨導體4305(4306)被提 供以抽取與該輸入電壓相應之一電流輸出。 第79A圖之跨導體4305由pMOS電晶體4351和4354， — nMOS電晶體4352，和一電阻4353所組成，且被構築成 使與被施於該電晶體4352之輸入電壓（IN)相應之一電流流 到該電晶體4351且流過與電晶體4351連接成一電流鏡構造 之電晶體4351的電流被抽取為電流輸出。 另一方面，第79B圖的跨導體4305由pMOS電晶體 4361，4364,及 4366和 nMOS 電晶體 4362,4363,及 4365所組成 ’且被構築成使流過該電晶體4364之電流，根據被施於該 差值電路之一輸入（該電晶體4362之閘極）之輸入電壓（IN) 和被施於其另一個輸入的參考電壓（1/2 · Vcc)，被抽取為 從與電晶體4364連接成一電流鏡構造之電晶體4366輸出的 電流。 除了第79A和79B圖中所示之該等跨導體4305和4306 ，在連續時間模擬處理領域中已知的各種跨導體電路也可 以使用於以上之目的。 如第78圖中所示，在該等三角波被該等跨導體4305和 4306轉換成電流信號後，該等電流信號被輸出到一電阻性 負載4307以完成一經加權之總和。然後’該比較器43〇8將 該經加權之總合與該參考電壓（1/2 · Vcc)進行比較以產生 具有一規定之相位的該數位信號D〇 ° 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 90 ---------- M· 先聞讀背面之泣意事碩鼻填寫本頁)
*1T 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（88 ) 第15實施例之該相位内插器提供使一高度準確之電路 設計成為可能之優點’此乃因為用以執行轉換成三角波的 電路以及用以創造該總和之電路可分別地被最適化。 第80圖為該相位内插器之一構造例，做為根據本發明 之第十六實施例的電路圖。第80圖中，參考字母V1 +與該 第一數位週期信號DIS1對應，VI —與第一數位週期信號 DIS1之反相信號（/DIS1)對應，而V2 +與該第二數位週期信 號DIS2對應，V2-與第二數位週期信號DIS2之反相信號 (/DIS2)對應。 如第80圖中所示，該模擬週期波形產生區塊和經加總 之波形產生區塊係藉連接固定電流源與至個別的電容性負 載(4405和4406)之開關（4401，4403和4402, 4404)連接而建 構的。亦即，當該第一輸入數位信號DIS1(V1+)處於高等 級’Ή”時，在與開關4401連接之該固定電流源中的一nMOS 電晶體4414為ON而一 pMOS電晶體4411為OFF，且在與開 關4402連接之該固定電流源中的一 nMOS電晶體4424為 OFF而一pMOS電晶體4421為ON ;結果，電流通過該等 nMOS電晶體4413和4414而流到該電容性負載4405，同樣 地，電流也通過該等pMOS電晶體4421和4422而流到該電 容性負載4406。相反地，當該第一輸入數位信號DIS1係 處於一低等級，’L”時，電流通過該等pMOS電晶體4411和 4412而流到該電容性負載4405，同樣地，電流也通過該等 nMOS電晶體4423和4424而流到該電容性負載4406。相同 的情形也適用於相位不同的該第二輸入數位信號 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 91 (請先閲讀背面之注意事項再填寫本頁) ----衣------訂----- 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（89) DIS2(V2+)。更進一步地，該另一端被連接到該比較器4407 之正邏輯輸入端的電容性負載4405之一端，係被維持在該 中間電位（1/2 · Vcc)，而且同樣地’該另一端被連接到該 比較器4407之負邏輯輸入端的電容性負載4406之一端’亦 被維持在中間電位（1/2 · Vcc) » 藉由加總該等正邏輯數位週期信號DIS1和DIS2(V1 + 和V2+)所得之該模擬加總波形（在該電容性負載4405之另 一端的波形）係在該比較器4407中與加總該等負邏輯數位 週期信號DIS1和DIS2(V 1 -和V2-)所得之該模擬經加總波形 (在該電容性負載4405之另一端的波形）進行比較，而且與 該比較結果相應之數位週期信號DO被輸出。 在第十六實施例·之該相位内插器之中，加權控制係藉 由改變偏壓信號（Vcpl,Vcnl ; Vcp2,Vcn2)之電壓等級而被 執行。用以產生偏壓信號之電路將在參考第81與82圖說明 於后。以此方法，在第十六實施例之該相位内插器之中， 該模擬週期波形產生與加總波形產生區塊包含有電流極切 換裝置（4411，4414和4421，4424)，供藉該第一數位週期信 號DIS1(V1+, VI —)以切換由該等固定電流源（4412，4413 和4422，4423)流到該共用電容性負載（4405和4406)之電流 的正負極，以及電流值控制裝置（4412, 4413和4422, 4423) ，供控制該等電流源的電流值。其構造基本上與該第二數 位週期信號相同。 具有開關4401(4402至4404)之該固定電流源係藉由在 形成一 CMOS反相器之pMOS電晶體4411和11]^08電晶體 本紙張尺度適用中國國家榡隼（CNS ) Λ4規格（210X297公漦） (請先閲讀背面之注意事項再填寫本頁) ί II u ί n I ^11 - - n^— nn ^ m ^11 nn a^ila VJ1^1 n 1- i - · i 92 A7 A7 經濟部中央標準局員工消费合作社印製 B7 五、發明説明（90) 4414的 >及極侧摘入偏壓於固定電流模式中的pM〇s電晶體 4412和nMOS電晶體4413。選擇性地’該等偏壓於固定電 流模式中的pM〇S電晶體和nMOS電晶體亦可以不插在汲 極側’而插在形成CMOS反相器之電晶體的源極侧上（亦 即’在咼等級電壓供應線Vcc與該pMOS電晶體4411之源 極之間’以.及在該低等級電壓供應線VSS與該nMOS電晶 體4414之源極之間）。. 第十六實施例之該相位内插器允許將該數位輸入信號 轉換成模擬信號的功能（該模擬週期波形產生區塊的功能） 與產生總合之功能（該加總波形產生區塊的功能）被實施於 —個終端上；如此可以簡化該電路構造並減少功率損耗。 苐81圖為第8〇圖之相位内插器中，一用以產生偏壓信 號之電路之一例的電路圖，而第82圖為第8〇圖之相位内插 器中，一用以產生偏壓信號之電路之另外一例的電路圖。 如前所述，第80圖中所示之該相位内插器中，該等數 位週期信號DIS1，DIS2, /DIS1，以及/DIS2之加權控制係藉 由改變該等偏壓信號Vcpl，Vcnl，Vcp2,和Vep2之電壓等 級而執行者。該等用以產生偏壓信號之偏壓信號產生電路 (4408)之例示於第81和82圖中。 如第81圖所示’在該偏壓信號產生電路之一例中，複 數個電晶體對，各由兩個pMOS電晶體4481和4482串聯組 成，係以並聯方式而提供，並且，隨著該參考電壓Vr被施 於各對中之一電晶體4481的閘極，控制信號（數位信號 )C431至C43n被施於各該對中之另一個電晶體4482以控 本紙張尺度適用巾國巧梯準（CNS ) Μ規格（2丨。幻”公楚）- (請先閱讀背面.<-.注意事項再填寫本頁)
93 A7 B7 五、發明説明（91) 其切換運作。 此處，所有的電晶體對（4481, 4482)皆共用地連接到 一 nMOS電晶體4483之一端以使流過由控制信號C43 1至 C43n所選擇的電晶體對之電流總合流到該nMOS電晶體 4483。更進一步的，流進電晶體4484之電流流到以一電流 鏡方式被連接的nMOS電晶體4484，並且亦流到一個與電 晶體4484串聯的pMOS電晶體4485。該等偏壓信號 Vcpl(Vcp2)和Vcnl(Vcn2)因而經由該等電晶體4485和 44 84(4483)而獲得。對第80圖之該相位内插器而言，需要 兩個此種偏壓信號產生電路，一個用以產生偏壓信號Vcpl 和Vcnl，而另外一個用以產生偏壓信號Vcp2和Vcn2 ;且 該加權控制被執行以使得當該等正邏輯控制信號C43 1至 C43n被供應給產生偏壓信號Vcpl和Vcnl之該偏壓信號產 生電路時，舉例而言，該等控制信號之補碼，/C431至/C43n ，被供應給產生偏壓信號Vcp2和Vcn2之偏塵信號產生電 路。 經濟部中央標準局員工消費合作社印製 (请先閒讀背面t注意事項再填离本頁) 以此方法，第81圖中所示之該偏壓信號產生電路4408 被建構為一電流輸出型D/A轉換器，且在受控制的一侧之 電流源藉由使用電流鏡電路而反映從該D/A轉換器所接收 到的電流，而獲得一可變固定電流，並且產生具有適用於 該等控制信號C431至C43n之一規定電壓等級的該等偏壓 信號Vcpl(Vcp2)和Vcnl(Vcn2)。由於在受控制一侧的電流 源可在構造上被簡化，故其優點為該偏壓信號產生電路可 以一小數量之電路而加以實現。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29?公釐） 94 五、 經濟部中央標準局員工消費合作社印製 A7 B7 發明説明（92 ) 第82圖為第80圖之相位内插器中，該偏壓信號產生電 路之一選擇例的電路圖。 如第82圖中所示，在該偏壓信號產生電路4408之該選 擇例中，複數個pMOS電晶體4486之每一個的汲極，各被 供應以該參考電壓（Vr)，係被連接到每一個切換運作係受 控制信號（數位信號）C441至C44n所控制之pMOS電晶體 4487和4488的一端（源極）。此處，各該電晶體對中之電晶 體4487係於其閘極被供應以相應的控制信號C441至C44n ’而各該電晶體對中之電晶體4488則於其閘極被供應以經 個別的反相器4489所反相之該等控制信號（/C441至/C44n) 。於是，在每個電晶體對中的一個電晶體，4487或4488， 為ON而另一個則為OFF。 各該電晶體對中的電晶體4487之另外一端（汲極）被共 用地連接以使流過處於ON狀態之電晶體4487之電流總和 流到一個nMOS電晶體44832 ;同樣地，各該電晶體對中 的電晶體4488之另外一端亦被共用地連接以使流過處於 ON狀態之電晶體4488之電流總和流到一個nMOS電晶艘 4483 1。然後，如同參考第81圖所說明的方式，流過该 電晶體44831和44832之電流流到分別以一電流鏡構造# = 接的nMOS電晶體44841和44842，並且也流到與個别的# 晶體44841和44842串聯的pMOS電晶體44851和4402 ’ 因而得到該等偏壓信號Vcpl, Vcnl和Vcp2, Vcn2。 + €絡 以此方法，在第82圖中所示的該偏壓信號產多 4408中，該用以控制該電流源之輸出值的電流控制趣P/ 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210 X 29?公t ) (讀先閱讀背面.t注意事項再填駕本貰)
95 ΑΊ Β7 五、發明説明（93 ) 轉換器之輸出被切換以連接到該等互補輸出節點。此處， 由於該D/A轉換器之輸出電流一直被保持固定，故該D/A 轉換器之輸出電晶體電壓亦維持固定；所獲致之優點為， 暫態響應波尖，如於電流被中斷時所見者，會被消除掉。 更進一步地，該電流輸出型D/A轉換器之霄流損耗亦可被 減少（約1/2)。 第83圖為一可變電流源（4500)之構造β做為第80圖之 第十六實施例之一變更例的電路圖。此例可應用在第80圖 之前述的相位内插器中的每個固定電流源（4401至4404)。 在第83圖中所示的電流源4500中，該等偏壓信號（偏壓電 壓）Vcp和Vcn為固定電流等級信號，且加權控制係使用控 制信號C451至C45n以執行者。 經濟部中央標準局員工消費合作社印製 (請先聞讀背面之注意事項再填寫本頁) 如第83圖中所示，此變更例之該可變電流源4500與第 80圖中的固定電流源相異之處在於被供應給該等電晶體 4501和4503(與電晶體4412和4413對應）之該等偏壓信號 Vcp(Vcpl)和Vcn(Vcnl)係以複數個電晶體對之型式被提供 ，而且一 pMOS電晶體4506和一 nMOS電晶體4508被提供 在各電晶體對中的電晶體4501和4503之間。此處，該正邏 輯控制信號C451至C45n被供應到各該電晶體對中的該等 電晶體4508之閘極，而被個別的反相器4507所反相的該等 控制信號（/C451至/C45n)則被供應給各該電晶體對中的電 晶體4506之閘極。在各該對之電晶體4506和4508之間的節 點係與其它對中的相應節點共同連接，以產生一輸出（輸 出端）”out”。該輸出終端被連接到，例如該電阻性負載的 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 96 A7
五、發明説明（94) 經濟部中央標準局員工消費合作社印製 一端（4405或4406)和該比較器（4407)之一輸入端，如第8〇 圖中所示。 以此方法，第83圖中所示變更例之該可變電流源控制 該電流鏡中的輸出電晶體（4506和4508)之數目以得到續可 變電流源，且將該電流鏡運作電晶體（45〇2和45〇3)之閘極 偏壓（偏壓信號Vcp和Vcn)—直保持在一固定等級。如此可 提高該電流的穩定性。更進一步地，該變更例之該可變電 流源具有極佳的線性特徵之優點，因為其電流控制係藉控 制電晶體之數目而完成者。 第84圖為相位内插器一部份的一構造例，做為根據本 發明之第三態樣之第十七實施例的電路圖，其中一钳電路 4600被提供於第80圖之該相位内插器中的兩輸入終端之間 當該鉗電路4600被提供在，例如第8〇圖之該相位内插 器中之比較器4407該二輸入終端之間（模擬波型係由加總 而產生的該等節點）時，如第84圖所示，即使該等電流源 之電流值中發生不平衡現象，這些節點的公用模式電位仍 藉由該鉗電路4600所保持。結果，在隨後階級之比較器44〇7 可以一直在一固定的狀態下執行該比較運作，而時序準確 度因而可被提升》 第84圖中所示的鉗電路4600係被建構成使1/2 · Vcc( 參考電壓）被施於該二個串聯的nMOS電晶體4601和4602， 且亦被施於這些電晶體4601和4602之間的節點，以箝住該 比較器4407之兩個輸入終端之間的電壓。對該鉗電路46〇〇 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨OX297公楚） I I - m· 1^1 i n -I. I- .....I :i In m. ........... (讀先閱讀背面之注意事項再填寫本頁) 97 經濟部中央標準局員工消費合作社印製 A7 ___ ___ β7 五、發明説明（95 ) 來說’第84圖所示之外的各種構造皆可被應用。 第85圖為一示意圖，用以說明該相位内插器之-構造 彳仅為根據本發明之第三態樣之第十七實施例。第Μ圖 中該水平軸代表D/A輸入碼，亦即，被控制信號所選擇 (連接）的電晶體數目，二+ + 电曰曰遐数目，而該垂直軸表示輸出電流，為流過 該等經選擇之電晶體的電流總和。 如截至目前所述者，為了完成用以控制每一模擬週期 波形之加權的加權控制，本發明之相位内插器係藉由使用 控制信％數位信號）選擇複數個’例如，相同尺寸之電晶 體’藉此而控制欲被連接的電晶體數目，並因而調整該電 流輸出。 第85圖中之特性曲線LL〗代表當相同尺寸之電晶體被 該等控制信號所選擇時，輸出電流和被連接的電晶體數目 之間的關係；如所示者，其關係乃由一非線性曲線所表示 〇 由此觀點，在第十八實施例中，每一電晶體之尺寸被 調整以使輸出電流和被該等控制信號所控制之電晶體數目 之間的關係變成一線性線（直線），如第85圖中之特性曲線 LL2所示。 舉例而言，在第81圖之該偏壓信號產生電路之中，將 被引起導通（被連接）的電晶體4482的數目係依照該等控制 #號C43 1至C43n而控制者，且流過該等導通電晶體4482 之電流總和係流到電晶體4483。當第十八實施例被應用於 此種構造時，每一電晶體4482(4481)之尺寸被調整以使流 本紙乐尺度適用中國國家標準（CNS ) A4規格（2】〇X2S>7公釐） Φ衣II (讀先閱1A-背面·^注意事項再填寫本頁) 訂 •m In 11-i · 98 A7 _____B7 五、發明説明（96) ~ ~ "— 到該電晶體4483之電流（輸出電流）與依照控制信號c43!至 C43n而導通之電晶體4482之數目之間的關聯被保持於一 線性關係。此電晶體尺寸調整不但可應用在上述之電流 D/A轉換器中的電晶體，也可應用在與電流鏡相關之電晶 體（例如，電晶體4483、4484、4485等等）以彌補發生在該 電流鏡電路中的非線性成份。 以此方法，藉由應用該第十八實施例，更進一步的增 加該相位輸出的信號之時脈準確度乃成為可能。 本發明之許多不同的實施例可在不脫離本發明之精神與範 圍的情形下被建構，且本發明並不限於本說明書中所記載 之特定實施例’除非係申請專利範圍所界定者。 (讀先閱讀背面，V/注意事項再4莴本頁) -------------ΐτ------ 經濟部中央標準局®:工消費合作社印製 本纸張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公趣）
*I— II 1— - - I » ......-I - I ...... I 99 A7 B7 五、發明説明（97 ) 元件標號對照 經濟部中央標準局負工消费合作社印聚 1 命令解碼器 261A AND閘 1Α 命令解碼器 2 61B AND閑 1 a AND 27 時序緩衝器 IB 命令解碼器 271 時序緩衝電路 2 時序信號產生電路 28 計數電路 3 DRAM核心 28A 計數電路 4 時脈緩衝器 28B 計數電路 5 預先充電電路 28D 計數電路 6 儲存單元行列 281 計數器 6a 儲存單元 282 計數器 7 行址緩衝器 283 AND閘 8 行解碼器 2 8 4Δ 選擇電路 9 感應放大器行列 2 8 4B 選擇電路 10 欄址缓衝器 285A 選擇電路 11 欄解碼器 28 5B 選擇電路 12 欄閘行列 28 6 時序設定節段 13 資料輸入/輸出 2 8 6A 時序設定寄存器 (I/O)缓衝器 30 正反器 20 半導體積體電路裝置 31 反相器 22 時序信號產生電路 32 反相器 24 邏輯電路 33 pMOS電晶體 25 邏輯電路 33A pMOS電晶體 26 多相時脈產生電路時 33B pM〇S電晶體 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210Χ 297公楚） 100 --------费一- (請先閱讀背面之注意事項再填寫本頁)
*1T Μ Β7 五、發明説明（98 ) 經濟部中央標準局貝工消费合作社印製 35 nMOS電晶體 530 時序調整電路 35Α nMOS電晶體 530 Λ 時序調整電路 35Β nMOS電晶體 5301 相位比較電路 36 AND間 5302 可變延遲電路 37 AND閘 5303 可變延遲電路 38 AND .閘 5304 反相器 401 驅動電路 531 時序調整電路 4 02 時脈線 5310 時序調整電路 4 03 驅動電路 5311 相位内插器 411 驅動電路 5312 差值放大器階級 41η 驅動電路 5313 差值放大器階級 421 數據通信線路' 5315 電晶體 42η 數據通信線路 532 時序調整電路 431 驅動電路 53η 時序調整電路 43η 驅動電路 540 輸入閂鎖器 44 1 數據閂鎖電路 54 0a 輸入閂鎖器 4 4η 數據閃鎖電路 54 0b 輸入閃鎖器 511 驅動電路 541 信號閂鎖電路 512 驅動電路 542 信號閂鎖電路 51η 驅動電路 5 4η 信號閂鎖電路 520 信號線 550 時序調整電路 521 數據通信線路 5501 多接點延遲電路 522 數據通信線路 5502 終端電阻 52η 數據通信線路 5 601 數據問鎖電路 --------參—— ~* (請先閱讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） 101 A7 B7 五、發明説明（99 ) 經濟部中央標準局負工消费合作社印40私 5602 可變延遲電路 5914 轉移閘 561 時序調整電路 592 差值放大器區塊 5 6η 時序調整電路 5 921 轉移閘 57 0 重新定時電路 5922 轉移閘 571 閂鎖電路 593 波形整形差值放大器 572 閂鎖電路 594 反相器 573 閂鎖電路 602 閂鎖電路 57 4 選擇器 603 • 充電棒電路 57 5 移位寄存器 604 可變延遲電路 57 6 可變延遲電路 ,611 可變延遲電路 577 延遲控制電路 61η 可變延遲電路 580 重新定時電路^ 621 閂鎖電路 5 8 1 閂鎖電路 64 1 可變延遲電路 5 8 2 閂鎖電路 651 可變延遲電路 583 閂鎖電路 661 延遲數值儲存電路 584 閂鎖電路 671 閂鎖器 585 可變延遲電路 672 閂鎖器 58 6 可變延遂電路 673 閂鎖器 5 90a 第一 PRD放大器 680 DLL，鎖定延遲迴路. 5 90b 第二PRD放大器 681 時脈閂鎖器區塊 591 PRD功能區塊 681a 閂鎖電路 59115 轉移閘 681b 閂鎖電路 9125 9 轉移閘 6811 閂鎖區塊 13 轉移閘 6811a 閂鎖電路 (請先鬩讀背面之注意事項再填寫本頁) 本紙张尺度適扪中國國家摞準（〇^)八4说格（210乂 297公釐） 102 五、發明説明（100 ) A7 B7 經濟部中央標準局貝工消费合作社印製 6811b 閂鎖電路 68 62 加法器電路 6812 閃鎖區塊 686η 加法器電路 68 12a 6871 初值設定電路 68 12b 6872 初值設定電路 68 1η 問鎖區塊 687η 初值設定電路 68 lna 閂鎖時序 6881 重新計時電路 681nb 閂鎖時序 6881a 閂鎖電路 682 控制信號產生電路 68 8 1b 閂鎖電路 683 上下計數器 68 8 1c 閂鎖電路 68 4 相位内插器 68 82 重新計時電路 68 4 1 相位内插器 ’ 688n 重新計時電路 68 42 相位内插器. 68 91 串一並轉換電路 68 4η 相位内插器 68 92 串一並轉換電路 685 時脈產生電路 6893 串一並轉換電路 68 61 加法器電路 689n 串一並轉換電路 100 DLL電路 301 主電路 102 廷遲電路 302 從屬電路 103 接收器電路 302a〜 從屬電路 111 可變延遲線 302z 112 相位比較器 303a〜 多位元接收器電 113 控制信號產生電路 303z 114 時脈驅動器 310 DLL電路 311 可變延遲線
本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） (請先閲讀背面之注意事項再填寫本頁} 、-β 10. A7 B7 五、 發明説明（101 ) 經濟部中央標準局員工消费合作社印製 131 充電棒電路 312 相位比較電路 132 缓衝放大器 312a 相位比較電路 1321 pMOS電晶體 312b 相位比較電路 1322 pMOS電晶體 313 控制信號產生電路 133 電流到電壓轉換電路 314 時脈驅動器 1331 nM〇S.電晶體 32 1 可變延遲線 1332 pMOS電晶體 (振盪器’第64圖 1333 nMOS電晶體 61 pMOS電晶體 134 上下計數器 62 nMOS電晶體 134a 上下計數器 63 pMOS電晶體 134b 上下計數器 64 nMOS電晶體 135 D/A轉換器· 65 輸出電晶體 1350 電流矩陣區塊 66 輸出電晶體 1351 解碼器 67 切換裝置 1352 解碼器 1353 nMOS電晶體 210 切換裝置 1354 電晶體 211 選擇器 1355 nMOS電晶體 212 組合邏輯電路 1356 電晶體 215 延遲線 136 相位内插器 220 A/D轉換器 13 6a 電壓到電流轉換電路 230 控制霉路 136b 電壓到電流轉換電路 234 i下計數器 1361 差值放大器階級 236 相位内插器 1362 差值放大器階級 23 60 切換裝置 (請先聞讀背面之注意事項再填寫本頁} .0裝. Φ. 本紙張尺度適用中國國家標準（CNS ) Α4規格（2丨0Χ297公釐〉 104 A7 _____B7 五、發明説明（i〇2 ) 經濟部中央標隼局員工消费合作社印製 1363 比較器 2361 差值放大器階級 1364 電晶體 2362 •差值放大器階級 2363 輸出階級 237a 操作放大器 41 模擬週期波形產生器 237b 操作放大器 4101 選擇器電路 238 切換區塊 4103 電容性負載 24 1 閂鎖電路 4104 比較器電路 242 閂鎖電路 41a 延遲電路 •2 5 0 四相PLL電路 41b 驅動電路 2 5 3.1 差值放大器區塊 4111- CMOS反相器 25 12 差值放大器區塊 411k 2513 差值放大器區塊 42 模擬週期波形產生器 2514 差值放大器區塊 42a 延遲電路 2521 信號轉換區塊 42b 驅動電路 2522 信號轉換區塊 4211 反相器 2523 信號轉換區塊 4212 反相器 2524 信號轉換區塊 4221 反相器 2531 反相器 4222 反相器 2532 反相器 4231 〜 反相器輸出階級 25 33 反相器 4 2 3η 2534 反相葬 4241- 反相器輸出階級 424η 4250 比較器 本紙張尺度適用中國國冢標準（CNS ) μ規格（210X; -97公釐） -105 - (請先閔讀背面之注意事項再填寫本頁) ------------01:------.玎------Φ A7 B7 經濟部中央標隼局員工消費合作社印製 發明説明（1〇3 ) 43 加權控制區塊 430 加權控制電路 4411 pMOS電晶體 4301 加權控制區塊 4412 pMOS電晶體 4302 加權控制區塊 4413 nMOS電晶體 4303 電容性負載 4 4 14 nMOS電晶體 4304 電容性負載 4 421 pMOS電晶體 4 305 跨導體 4 4 22 pMOS電晶體 430 6 跨導體 4 4 23 nMOS電晶體 4307 電阻性負載 4 424 nMOS電晶體 4308 比較莽. 4 481 pMOS電晶體 4351 pMOS電晶體 4 4 82 pMOS電晶體 4 352 nM〇S電晶體 4 4 8 3 nMOS電晶體 4353 電阻 4 4 83 1 nMOS.電晶體 4354 pMOS電晶體 4 4 832 nMOS電晶體 4361 pMOS電晶體 4 4 84 nMOS電晶體 4362 nM〇S電晶體 4 4841 nMOS電晶體 4363 nMOS電晶體 4 4 842 nMOS電晶體 4364 pMOS電晶體 4 4 85 pMOS電晶體 4365 nMOS電晶體 4 4851 pMOS電晶體 4366 pMOS電晶體 4 4 852 pMOS電晶體 44 經加總之波形產生區塊 4 48 6 pM〇Sv電晶體 440 操作放大器電路 4 4 87 pMOS電晶體 4 4 01 開關 4 4 88 pMOS電晶體 4402 開關 4 4 8 9 反相器 I. 、1τφ » > (諳先聞讀背面之注意事項再填寫本頁} 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） 106 A7 B7 五、發明説明（l〇4 ) 44 03 開關 4 5 模擬/數位轉換區塊 44 04 開關 4 50 比較器 4 4 05 電容性負載 4500 可變電流源 4 4 06 電容性負載 4501 電晶體 4 407 比較器 4 502 .電晶體 4 4 08 偏壓信號產生電路 4 5 03 電晶體 4 5 04 電晶體 4 506 pMOS電晶體 4 5 07 尽相器 4 5 08 nMOS電晶體 4 600 鉗電路 4 601 nMOS電晶體 4 602 nMOS電晶體 經濟部中央標準局員工消費合作社印製 '*4 (請先閲讀背面之注意事項再填寫本頁)
本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 107

Claims (1)

  1. 申請專利範圍 2. 3. A8 B8 C8 D8 經濟部尹央標準局負工消費合作社印製 4. -種半導體積體電路裝置，其具有—供依據—所供 應之控制信號以發出_㈣命令的命令解碼器、: DRAM核心，以及_時序調整電路，用以供應該控制 命令，其於一預定期間内被設定為有效做為對該 DRAM核心之一 DRAM控制信號；其中 該時序調整電路產生n個不同的時脈，其係相對 於一被供應之參考時脈分別地在相位上移動，並且藉 由設定—指定運作週期内之該控制信號，僅於自該„ 個時脈中之-第—時脈之—第—預定時脈脈衝開始， 至該η個·時脈中之—第二時脈之—第二預料脈脈衝 為止的一段期間内為有效的，以差生該控制信 號。 · 如申明專利範圍第i項所述之半導體積體電路裝置， 其中該時序調整電路包括一邏輯閘，供使該產生之 dram控制彳s號僅於該控制命令被發出之期間内可 被輪出。 如申凊專利範圍第1項所述之半導體積體電路裝置 其中該半導體積體電路裝置包括供存取該DRAM核 之一 MPU。 如申請專利範圍第1項所述之半導體積體電路裝置， 其中該時序調整電路包括： 一供計數該第一時脈之第一計數器； 一供計數該第二時脈之第二計數器；以及 一時序緩衝電路，供藉由設定該控制命令於一段 以 心 —108 — A8 Βδ C8 m
    5. 6. 8· 9. 經濟部中央標準局員工消費合作社印製 10. 自該第-計數ϋ之該計數值達到—第―值㈣候開始 ’並持續至該第二計數器之該計數值達到一第二值的 時候為止的期為活化’以產生該dram控制信號。 如申請專利範圍第4項所述之半導體積體電路裝置， 其中該第-計數器和該第二計數器為迴路計數器。 如申請事利範圍第5項所述之半導體積體電路裝置， 其中該第-計數器或該第二計數器中的至少一者包 -有1^擇電路’用以接受來自該計數器之多位 讀出m自該多位元輸出巾選擇_位元輸出 二：依照，擇控制輸入值之輸出；以及-時序 叹疋節段’用以儲存和輪出該選馳制輸入值。 如申請專利範《6項所述之半導體積體電路裝置， 其中該時序設定節段為一寄存器。 如申請專利範圍第6項所述之半導體積體電路裝置， 其中該時序設定節段之該輸出係依照生產過程的條 件而於裝載前被設定。 如申請專利範㈣6項所述之半導.體積體電路裝置， 其中該時序設定節段之輸㈣依騎需之運作速度 而於裝載前被設定。 如申請專利範圍第1項所述之半導體積體電路裝置， 其中譎時序調整電路包括：. —共同計數器，用以對該η個時脈，或該參考時 脈進行計數，做為一共同時脈； -第—邏輯開，用以使該η個時脈中的一個僅於 (誇先閱讀背面之注意事項再·填寫本頁) -—Βϋ tn I— -------·£^.------tr--- ____m-----1 i — I- I n · _ 109 - A8 B8 C8 D8 經濟部中央操準局員工消費合作社印製 申請專利範圍 "' 該共同計數器之該計數值顯示一第—值之_期間内可 供輸出； -第二邏輯閘，用以使該n個時脈中的—個僅於 該共同計數器之該計數值顯示—第二值之一期間内可 供輸出；以及 -時序緩衝電路，用以藉由設定該控制命令於一 段自該第-邏輯間之該輸出變為活化的時候開始，並 持續至該第二邏輯閘之該輸出變為活化的時候為止之 期間内為活化，以產生該DRAM控制信號。 11·如申請專利範圍第1〇項所述之半導體積體電路裝 ’其中該共同計數器為一迴路計數器。 . 12·如申請專利範圍.第u項所述之半導體積體電路裝 ’其中該共同計數器包括有：_選擇電路，用^ 受來自該計數器之多位元輸出，並用以自該多位 輸出中選擇-位元輸出，以供依照一選擇控制輸 值之輪出，·以及-時序設定節段，用以儲存和輸 該選擇控制輸入值。 13.如申請專利範圍第10項所述之半導體積體皇路裝 ’包括-邏輯電路，用以只在該控制命令被發出 期間内，將該共同時脈供應給該共同計數器。 H.如申請專利範圍第10項所述之半導體積體電路裝 ，其中該命令解碼器包括一邏輯閘，用以使該指. 為該第一計數器之該計數值的該共同值僅於該控 命令被發出之一段期間内可供輸出給該時序缓衝電 置 置 接 元 入 出 置 之 置 示 張 -紙 本 適用中國國家標準（CNS ) A4规格（2丨0><297公釐）
    ABCD 經濟部中央標準局員工消費合作社印^
    16. 17. 己括—邏輯閛，用以使該產生的控
    本紙張尺度適用中國國家標隼（CNS ) Α4規格 (2J Οχ 297公釐) Η.如申請專利範圍㈣項所述之半導體積體電路裝置 ，包括有-選擇電路，用以依照—選擇控制輸入值 而選擇該η個時脈中的一個，並且用以將該經選擇的 時脈供應為給該第一邏輯閘或該第二邏輯閘之一時 脈’以及-時序設定節段，用以儲存和輸出該選擇 控制輸入值。 如申請專利範圍第15項所述之半導體積體電路裝置 ’其中該時序設定節段為一寄存器。 如申請專利_第15項所述之何體積體電路裝翼 ，其中該時序設定節段之輸出係依照生產過程的條. 件而於裝載前被設定。 18. 如中請專利_第15項所述之半導體積體電路裝置 ’其中該時序設定節段之輸出係、依照所需之運作速 度而於裝载前被設定。 19. 一種時序調整電路，係供產生《個不同的時脈，其相 對於所供應之參考時脈分別地於相位上移動，並且 供藉著於一指定的運作週期内被設定為僅於自該_ 時脈中之—第—時脈之-第-職時脈脈衝開始， 至該η個時脈中之_笸_ , 第—時脈之一第二預定時脈脈衝 為止的丰又期間内為處於活化狀態中，以產生一控 制信號。 = 如申π專利$&圍第19項所述之時序調整電路，其中 該時序調整電路肖# _
    I 1 (请先閲讀背面之注意事項存填寫本貫) I 11 1 -Ρ 灯-------«_______ -111 A8 B8 C8 D8
    經濟部中央標準局員工消費合作社印製 制信號僅於被設定為處於該活化狀態時可以供輸出 〇 21 ·如申請專利範圍第i 9項所述之時序謂整電路，其中 該時序調整電路包括有： 一供計數該第一時脈之第一計數器； 一供計數該第二時脈之第二計數器；以及 一時序缓衝電路，供藉著於一自該第一計數器之 該計數值達到一第一值的時候開始，並持續至該第二 計數器之該計數值達到—第二值的時候為止的期間， 被設定為活化，以產生該控制信號。 22. 如申請專利範圍第21項所述之時序調整電路，其中 該第一計數器和該第二計數器為迴路計數器。 23. 如中請㈣範圍第22項所述之時序調整電路，其中 該第一計數器或該第二計數器令的皇少一者包括有 :一選擇電路，用以接受來自該計數器之多位元輪 出，並用以自該多位讀出中選擇—位元輸出，以 供依照-選擇控龍人值之輸出；以及—時序設定 節段，用以儲存和輸出該選擇控制輸人值。 24. 如申請專利範圍第23頂晰、+、+ 士 + 項所逃之時序調整電路，其中 該時序設定節段為一寄存器。 25. 如申請專利範圍第23瑁餅.+. Λ + 項所迷之時序調整電路，其中 該時序設定節段之輸出係 1了攸Μ生產過程之狀沉而於 裝載前被設定。 26. 如申請專利範圍第23項 汁边之時序調整電路，其中 (請先閎讀背面之注意事項再填寫本頁) -m裝. 訂 b_
    28 經濟部中央標準局貞Η消費合作社印製 該時序設定節段之給ψ ^ '·*出係依照所需之運作速度而於 裝載前破設定。 27.如申請專利範圍第19 十 項所述之時序調整電路，其中 該時序調整電路包括有： ------------------ '同^數器’用以對該_時脈，或該參考時 脈進行計數，.做為—共同時脈； 第邏輯間，用以使該w個時脈中的一個僅於 該共同計數器之該計數值顯示一第一值之一期間内可 供輸出； 一第二邏輯閘，用以使該《個時脈中的一個僅於 該共同計數器之該計數值顯示一第二值之一期間内可 供輸出；以及· 夺序緩衝電路，供藉著於-段自該第-邏輯間 之該輸出變為活化的時候開始，並持續至該第二邏輯 閘之該輸出變為活化的時候為止之期間内被設定為處 於活化狀態，以產生該控制信號。 如申明專利範圍第27項所述之時序調整電路，其中 該共同計數器為一迴路計數器。、 29.如申請專利範圍第28項所述之時序調整電路，其中 該共同計數器包括有：—選擇電路，用以接受來自 〇十數器之夕位元輸出，並用以自該多位元輸出中 選擇一位元輸出，以供依照一選擇控制輸入值之輸 出；以及一時序設定節段，用以儲存和輸出該選擇 控制輸入值。 III11-：———©rII----^----!#____ % 皤 (請先閱讀背面之注意事項^填寫本頁) • I I · I
    申請專利範園 3〇.如申請專利範圍第27項所述之時序調整電路，其_ 該時序調整電路包括-邏輯間，用以將該共同時脈 供應給該共同計數器。 几如㈣專利㈣第綱所述之時序調整電路，其令 該時序調整電路包括—邏_，用以使被指示為該 共同計數器的該計數值之該第_值，心 該時序緩衝電路。 32. 如申請專利範圍第27項所述之時序調整電路，其包 括有-選擇電路依照_選擇控制輸人值而選 擇該η個時脈令的-個，並且用以將該經選擇的時脈 供、應為給該第一邏輯間或該第二邏輯閘之一時脈； 以及-時序設定節段’用以儲存和輸出該選擇控制 輪入值。 33. 如申請專利範圍第32項所述之時序調整電路，其中 該時序設定節段為一寄存器。 从如申請專利範圍第32項所述之時序調整電路，其中 該時序設定節段之輸出係依照生產過程之狀況而於 裝載前被設定。 此如中請專利範„32項所述之時序調整電路，其中 _丨序汉疋卽段之輸出係依照所需之運作速度而於 釋;被設定》 號 傳統，包含有： 時序調整裝置，用以依照各該信號線上的歪曲 複數個信號線以傳輪和純錢之-種信 關家縣（CNS ) 36.
    申请專利範圍 經濟部中央榇準局員工消費合作社印製 而調整在該信號之傳輸和接收期間所發生的信號延遲 數值’並藉而調整在被提供給各該信號線之一接收電 路上之信號閂鎖時序’以使該閂鎖時序對各該信號線 成為最適者。 如申請專利範圍第36項所述之信號傳輸系統，其中 該時序調整裝置實際上給予一用以驅動各該接收電 路之時脈一可變延遲，以閂鎖住各該信號。 38.如申請專利範圍第37項所述之信號傳輪系統，其中 該時序調整裝置包括一相位内插器，其係自具有不 同相位之複數個時脈，而產生一具有中間相位之新 時脈。 39·如申請專利範ST第37項所述之信號傳輸系統，其中 該時序調整裝置包括有一相位内插器，其係自具有 不同延遲數值之複數個時脈，而產生—具有中間延 遲數值之新時脈。 4〇·如申晴專利範圍第36項所述之信號傳輪系統，其中 該時序調整裝置實際上係於傳輸端給予各該信號— 可變延遲。 41·如申請專利範圍第36項所述之信號傳輸系統，其進 —步地包含有： 一重新定時電路’用以對來自該複數個信號線， 被閃鎖在最適時脈的複數個信號進行重新定時，以使 所有該複數個信號與一共同時脈同步地改變，以及 37 (請先閱讀背面之注意事項年填寫本趸) -------P •訂 .6------ 反歪曲電路，設若一大於或等於—數據週期 之 A4規格（210X297公釐） 115
    意 事 請 先 閱 讀：' 背 ιδ 之- 注 I. i
    訂
    Α8 Β8 C8 D8 49 50. 經濟部中央標準局員工消費合作杜印製 申請專利範圍 該第二時脈相對於該第一時脈具有 位差。 48·如申請專利範圍第46項所述之信號傳輸系統，其中 該最適時序決定裝置，藉由使用該第一時脈而偵測 —數據暫態區，且藉由使用該第二時脈而決定該信 號閃·鎖時序之該最適點，以使在該接收電路之信號 閂鎖在最適時序被達成。 ' 如申請專利範圍第36項所述之信號傳輸系統，其中 該2序調整裝置包括有，在一接收端，—最適時序 決定裝置，用以決定該信號閂鎖時序之-最適點， 且該最適時序決定裝置’係藉由使用—具有大約為 5〇%之一責任週期的時脈而決定該信號閂鎖時序之該 最適點。 X 如申請專利範圍第49項所述之信料輸系統，其中 該最適時序決定裝置，藉由使用該時脈則貞測二數 據暫態區，並藉由制該時脈之_碼而決定該偉 號問鎖時序之該最適點，以使在Μ收電路之信^ 閂鎖被達到最適時序。 51.如申請專利範圍第36項所述之信號傳輸系統，其中 該時序調Μ置在㈣端包括有—最適時序決定裝 置’用以決定該信號閃鎖時序之一最適點，且該最 適時序決定I置係於位在接收端之_時脈發生於數 據之一最適點時的時序傳輸數據。 52·如中請專利範圍第51項所述之信_輪系統， (請先閎請背聆之注意事項再、填寫本I·}
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    經濟部中央橾準局員工消费合作社印製 該最適時序決定裝置包括一校正模式，用以在第— 夺序傳輸數據，以及一數據傳輸模式，用以在一相 對於該第一時序移動一預定之相位差的時序傳輸數 據’且其中： 該校正模式藉由使用在該接收端之該時脈而偵測 在該數據中之一暫態區，且該數據傳輸模式續保相對 於該第一時序#動一預定之相位差的該時序之該數據 係藉由使用在該接收端之該時脈而被該揍收電路所閃 鎖。 53_如申請專利範圍第52項所述之信號傳輸系統，其中 相對於該第一時序移動一預定.之r.相位差的該時序， 係相對於該第一時序具有一大約為180度之相位差。 54. 如申請專利範圍第託項所述之信號傳輸系統，其更 包含有： 相位信息抽取裝置，用以抽取在一時脈線或—數 據通信線路上的一時脈之相位信息；以及 儲存裝置’用以發送該時脈的該相俾信息給各該 接收電路，並用以對每—該接收電路儲存一相關相位 值’代表在各該接收電路所需之最適接收時序與實際 上所使用的時脈之間的相位差.，且其中： 當執行該信號閃鎖時，在各該接收電路之最適接 收時序，係藉由採取該時脈的該相位信息·，和對各該 接收電路經儲存之該相關相位值之總和，而決定者。 55. 如申請專利範圍第36項所述之信號傳輸系統，其中 本紙張尺度(21()χ297：^ ·· ~ --------Φ------ίτ------Θ- - (請先聞讀背面之注意事項再填寫本頁) 六、申請專利範圍 A8 B8 C8 D8 經濟部中央標準局員工消費合作社印製 該時序調整裝置在接收端包括有， 以延遲數據。 56. 如申請專利範圍第55項所述之信號傳輸系統，其中 遲電路被建橡為一可延遲一模擬信號之—可變 _電路。 1釋.' 57. 信號產.生電路，包含有： 主電路，用以利用反饋控制而產生一與一輪入 參考信號具有相同之週期或相位之獻部信號；以及 至少一個從屬電路，用以藉由接收由該主電路傳 .來的該等内部信號以及—控制.信號，以產生一具有一 與該參考信號相關之規定時序的時序信號。 58·知申凊專利範圍第57項所述之時序mm， 其中複數個從屬電路係4提供給—個主電路。 59·如申請專利範圍第57項所述之時序信藏產生電路， 其十該主電路含有一個與該從屬電路相應之電路， 以使該主電路亦可自行輸出—時序信號。 一 60.如申清專利範圍第57項所述之時序信號產生電路， 其令該主電路包含有一比較電路，用以比較該内 信號與該參考信號之週期或相位，—控制信號產一 =获，用以依照該比較電路之出來改變該控制 信號，以及一個可變延遲線，用以依照該控制信 ’控制該參考㈣之延遲大小，㈣出該内部信 延遲電路，用 部生 號 號 61·如甲請專利範園第60項所述之時序信號產生電路 (請先閎讀背面之注意事項豕填寫本頁) ____I---I-------；-----訂------腐&------ I I- - I s -1 · -119 ^ 、中該主電路A—DLL電路，其包含有-個粗延彻 制區塊，用以執行粗略之延遲控制，和一個細延遲 控制區塊，用以執行細部之延遲控制，且該從屬電 路’包含有-個與細延遲控制區塊相應之電路。 62·如申請專利範圍第61項所述之時序信號產生電路， 其中該粗延遲控龍塊可從該由複數個延遲單元所 組成之延料上取出分接點，並且藉由自各該分接 財選擇-個輸出，以執行粗略之延遲控制；而該 細延遲控制區塊則純-個用以控制該粗延遲控制 1塊中的DLL電路之信鍊’與在該粗延遲控制區塊中 受制於該粗略延遲之控制的—個信號，並且藉由使 用該粗略延遲控制信冑，以透過一内插器執行細部 延遲控制。 63. 如申請專利範圍第6〇項所述之時序信號產朱電路， 其中該控制信號產生電路包括—充電棒電路，用以 .依照從該比較電路所傳來的一向上及向下信號來控 制一輸出電壓等級。 64. 如申請專利範圍第60項所述之時序信號產生電路， 其中該控制信號產生電路包括一個上下計數器，用 以計數自該比較電路傳來的向上及向下信號；以及 一個D/A轉換器，供於該.上下計數器的輸出上執行數 位-到-模擬的轉換。 65‘如申請專利範圍第57項所述之時序信號產生電路， 其中該主電路包含一比較電路，用以比較該内部信 六、申請專利範圍 號與該參考信號之㈣或相位控制信號產生電 路，用卩依照該比較電路之一輸出來改變該控制信 號2以及一個由電壓控制的振盪器，用以依照該控 制信號’產生—個和該參考信號相應之内部信號。 66.如申睛專利範圍第65項所述之時序信號產生電路， 其中該從屬電路包括一個由電壓控制的振盈器，用 以依照從該主電路傳來的該控制信號，輸出該時序 信號。 67·如申請專利範㈣66項所述之時序信號產生電路， .其中該控制信號產生電路包括—充電棒電路，心 依照從該比較電路所傳相向上及向下信號來控制 一輸出電壓等級·。 I如f請專職圍第66項所述之時序信號產生電路， 其中該控制信號產生電路包括一個上下計數器，用 以計數從該比較電路傳來的向上及向下信號，和— 個D/A轉換器，用來在該上下計數器的輸出上執行數 位-到-模擬的轉換。 69·如申請專利範圍第57項所述之時序信號產生電路， 該從屬電路包括一可變延遲線，供依照由該主電路 傳來的控制信號而延遲該内部信號，以輸 信號。 斤 7〇.如中請專利範圍第57項所述之時序信號產生電路， 其中該從屬電路包含一個相位内插器，用以接受不 同相位的信號’並且用以輪出一具有中間相位，較 本紙張尺度顧家標準（CNS ) Α4» ( 210X29^57 121 -
    經濟部中央蒙局員工消費合作社印製 C8 ------- :__ D8 六、申請專利範圍 ---- 制單=元或多位元之輪入或輸出信號之時序，且該 時序U產生電路包括有時序信號調整裝置，被丘 同提供給各從屬電路，用以調整該時序信號，以增 加所傳送及所接收之信號的S/Ν比率。 77.如中請專利範圍第76項所述之時序信號產生電路， 其中該時序調整裝置包括選擇裝置，用以選擇受來 自各從屬電路之該時序信號所控制的—個電路之一 輸入或輸出信號；以及—時序信號產生裝置，用以 藉由㈣被該選擇電路所選出之該電路上的該輸入 .或輸出信號之等級’以控制該時序信號之輸出時序 78. 如申專利範圍第57項所述之時序信號產生電路， 其中該從屬電路被用來產生一時序信號以供控制單 位兀或多位几之輸入或輪出信號之時序，且各該從 1^^路包括時序信號調整裝置供調整料序信號， 加所傳送及所接收之信號的S/N比率。 79. ·導體積體電路裝置，其採用-時序信號產生電 路由包含一主電路和至少一個從屬電路，該主電路 和該從屬電路被形成於供該半導體積體電路裝置之 同一個半導體晶片上，其中： 該主電路藉由反饋控制而產生一與—輸入參考信 號具有相同之週期或相位的内部信號；且 該從屬電路藉由接從該主電路傳來之該内部信號 及一控制信號，而產生一具有一與該參考信號相
    本紙張尺度公釐) -I - -------------- (請先閎讀背面之注意事項#.填寫本£
    123 -. 經濟部中央標準局員工消費合作社印製 A8 B8 --------- D8 、申請專利範圍 '~~~' . 規定時序的時序信號。 如申明專利範圍第79項所述之半導體積體電路裝置 其中該複數個從屬電路係被提供給一主電路。 如申凊專利範圍第乃項所述之半導體積體電路裝置 其中邊主電路含有一個與該從屬電路相應之電路 ，以使該主電路亦可自行輸出一時序信號。 82.如中請專利範圍第79項所述之半導體積體電路裝置 其中該主電路包含有一比較電路，用以比較該内 部信號與該參考信號之週期或相位；一控制信號產 .生電路用以依照該比較電路之一輸出來改變該控 制信號；以及一個可變延遲線，用以依照該控制信 號，控制該參考信號之延遲大小，以輸出該内部信 號。 · 83·如申請專利範圍第82項所述之半導鱒積體電路裝置 ，其中該主電路為一 DLL·電路，其包含有一個粗延遲 控制區塊，用以執行粗略之延遲控制；與一個細延 遲控制區塊，用以執行細部之延遲控制；以及該從 屬電路，包含有一個與細延遲控制區塊相應之電路 〇 84.如申請專利範圍第83項所述之半導體積體電路裝置 ’其中該粗延遲控制區塊可從該由複數個延遲單元 組成的延遲線上取出分接點’並且藉由從各分接點 中選擇一個輸出，以執行粗略之延遲控制；而該細 延遲控制區塊則接收一個用以控制該粗延遲控制區 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 124 (誇先閲請背西之注意事項秦填寫本頁)
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    、申請專利範園 塊中的DLL電路之信號，及在粗延遲控制區塊中受制 於該粗略延遲之控制之一信號’並且藉，由使用該粗 略延遲控制信號，以透過一内插器而執行細部延遲 控制。 85. 如申請專利範圍第82項所述之半導體積體電路裝置 ，其中該控制信號產生電路包括一充電棒電路，用 以依照從該比較電路所傳來.的一向上及向下信號來 控制一輸出電壓等級》 86. 如申請專利範圍第82項所述之半導體後體電路裝置 ，其中s玄控制信號產生電.路包括一個上下計數器， 用以計數從該比較電路傳來的向上及向下信號；和 一個D/A轉換器·，用來在該上下計數器的輸出上執行 數位-到-模擬的轉換。 87. 如申請專利範圍第79項所述之半導體讀體電路裝置 ，其中該主電路包含一比較電路，用以比較該内部 信號與該參考信號之週期或相位，一控制信號產生 電路，用以依照該比較電路之一輸出來改變該控制 信號；以及一個由電壓控制的振盪器，用以依照該 控制.信號，產生一個和該參考信號相應之内部信號 88.如申請專利範圍第87項所述之半導體積體電路裝置 ，其中該從屬電路包括一個由電壓控制的振盪器， 用以依照從該主電路傳來的該控制信號，輪出該時 序信號。 ' 本紙浪尺度適用中國國家榡準（CNS ) Α4規格（210x297^^ 經濟部中央操準局員工消費合作社印製 Α8 Β8 C8 D8 申請專利範圍 如申專利範圍第88項所述之半導體積體電路裝置 ，其中該控制信號產生電路包括一充電-棒電路，用 以依照從該比較電路所傳來的向上及向下信號來控 制一輸出電壓等級V 90.如申請專利範圍第⑽項所述之半導體積體電路裝置 其中該控制信號產生電路包括一個上下計數卷， 用以計數從該比較電路傳來的向上及向下信號；和 一個D/A轉換器，供於該上下計數器的輸出上執行數 位-到·模擬的轉換。 91..如申請專利範圍第79項所述之半導體積體電路裝置 ，*兹從屬電路包括一可.變延遲線，用以依照由該丰 電路傳來的控制信號，來延遲該内部信號，以輸出 該時序信號。 92. 如申請專利範圍第79項所述之半導體積體電路裝置 ，其中該從屬電路可包含一個相位内插器，用以接 文不同相位的信號’並且用以輸出”具有中間相位 ’較細緻之時序信號。 93. 如申請專利範圍第92項所述之半導體積體電路裝置 ’其中該不同相之輸入信號可為三相或四相時脈。 94. 如申請專利範圍第92項所述之半導體積體電路裝置 ，其中該相位内插器包括—電壓_到_電流之轉換裝置， 用以將複數個輸入電壓信號，分別轉換成電流信號 ，電流-電壓轉換單元，用以藉由改變電壓轉換參數 ’而將該經轉換的電流信號轉回電壓信號；與比較 表紙張尺度適用中國iii^NS )刎祕（训幻97錢）- (請先閎讀背面之注意事項#-填寫本頁) ------- —ο秦------訂--- 13 申請專利範圍 A8 B8 C8 D8 經濟部中央標準局員工消費合作社印製 裝置，用以將該已轉換的電流信號之總和’與該參 考信號進行比較。 95. 如申請專利範圍第79項所述之半導體積體電路裝置 ，其中該由主電路送往從屬電路之控制信號為一控 制電流信號。 96. 如申請專利範圍第95項所述之半導體積體電路裝置 ，其中一控制電流產生電路，用以產生該控制電流 信號，係在該主電路中被提供，而一電流_到_電壓之 轉換電路’用以將該控制電流信號轉換成電壓信號 ’係在該從屬電路中被提供。 97. 如申請專利範圍第79項所述之半導體積體電路裝置 ，其中該從屬電路包括_放大器電路，其響應速度 依照由主電路傳來的一個信號而改變，並且產生一 個如同該時序信號一般的正弦波形信號。 98. 如申請專利範圍第79項所述之半導體積體電路裝置 ,其中該從屬電路係被用來產生一時序信號，用私 控制單位元或多位元之輸入或輸出信號之時序，並 且該時序彳§號產生電路包括時序信號調整裝置，被 共同提供給各從屬電路，用以、調整該時序信號，以 增加所傳送及所接收之信號的S/N比率。 如專利申請範圍第98項所述之半導體積體電路裝置 ，其中該時序調整單元包括一選擇裝置，用以選擇 受各從屬電路傳來之該時序信號所控制之電路的輸 入或輸出信號；以及一時序信號產生裝置，用以藉 99.
    請 | 先I 閲 I 讀， | IJ ;丨 注事I 項 I 再 i 訂 /fSkBSaSk, 申请專利範圍 A8 B8 C8 D8 由偵測被該選擇電路所選出之該電路的該輪入或輸 出#號之等級，而控制該時序信號之輸出時序。 100.如申請專利範圍第79項所述之半導體積體電路裝置 ，其中該從屬電路被用來產生一時序信號，以供控 制單位元或多位元之輸入或輸出信號之時序，且各 該從屬電路包括一時序信號調整裝置，用以調整該 ΐ信號’以增加所傳送及所接收之信號的S/N比率 經濟部中央標準局員工消費合作社印製 101. 十ν半、體積體電路系統，其採用一時序信號產生 .路，包含一主電路和至少一個從屬電路，該半導 積體電路系統具有複數個半導韙積體電路裝置， 該半導體積體電.路裝置具有該主電路及/或該從屬 路，且在對應之單一半導體晶片上被形成，其中： 該主電路藉由反饋控制而產生一與一輸入參考信 號具有相同之週期或相位的内部信號；以及 該從屬電路藉由接收從該主電路而來之該内部信 號與一控制信號而產生一具有一與該參考信號相關 規定時序的時序信號。 102. 如申請專利範圍第1〇1項所述之半導體積體電路兔翔 ，其中該複數個從屬電路係被提供給一個主電路。 103. 如申請專利範圍第ιοί項所述之半奪體積體電路 ，其中該主電路含有一個與該從屬電路相應之 ’以使該主電路亦可自行輸出一時序信號。 1 〇4_如申請專利範圍第1 〇 1項所述之半導體積體電路系 電 體 各 電 之 系—朝 電鲜 (請先閎讀背面之注意事項再·填寫本I·) j 訂 S------ 本紙張尺·度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -128 -. 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 ，其中該主電路包含有一比較電路，用以比較該内 部信號與該參考信號之週期或相位；一控制信號產 生電路’用以依照該比較電路之一輸出來改變該控 制信號；以及一個可變延遲線，用以依照該控制信 號，控制該參考信號之延遲大小，以輸出該内部信 號。 105.如申請專利範圍第1〇4項所述之半導體積體電路泰綠 ，其中該主電路為一DLL電路，其包含有一個叙延遲 控制區塊，用以執行粗略之延遲控制；和一個細蜂 .遲控制區塊，用以執行細部之延遲控制；以及該從 屬電路’包含有一個與細延遲控制區塊相應之電路 106.如申請專利範圍第1〇5項所述之半導體積體電路t統 ，其中該粗延遲控制區塊可從該由複數個延遲單元 組成的延遲線上取出分接點’並且藉由從各分接點 中選擇其尹一個輸出，以執行粗略之延遲控制；而 該細延遲控制區塊則接收一個用以控制該粗延遲控 制區塊中的DLL電路之信號，及在粗延遲控制區塊中 受制於該粗略延遲之控制之一信號，並且藉由使用 該粗略延遲控制信號，以透過一内插器而執行細部 延遲控制。 1〇7,如申請專利範圍第1〇4項所述之半導體積體電路系統 ，其中該控制信號產生電路包括一充電棒電路，用 以依照從該比較電路所傳來的一向上及向下信號來 CNS ) Α4^ ( 210Χ2975ΪΤ --------------- (请先閎讀背命之泣意事項再.填窝本頁)
    A8 B8 C8 D8 六、申請專利範圍 控制一輸出電壓等級。 1〇8·如申請專利範圍第i〇4項所述之半導體積體電垮鱼統 ，其中該控制信號產生電路包括一個上下計數器， 用以計數從該比較電路傳來的向上及向下信號；和 一個D/A轉換器，用來在該上下計數器的輸出上執行 數位-到-模擬的轉換。 109. 如申請專利範圍第1〇1項所述之半導韙積體|路系統 ，其中該主電路包含一比較電路，用以由較該内部 信號與該參t考信號之週期或相位；一控制信號產生 .電路’用以依照該比較電路之一輸出來改變該控制 信號；以及一個由電壓控制的振盪器，用以依照該 控制俏號，產生’ 一個和該參考信號相應之内部信號 〇 110. 如申請專利範圍第109項所述之半導體積體電路系崎 ，其中該從屬電路包括一個由電壓控制的振盪器， 用以依照产該主電路傳來的該控制信號，輸出該時 序信號。 111. 如申請專利範圍第110項所述之半導體積體電路系統 ’其中該控制信號產，生電路包括一充電棒電路，甩 以依照從該比較電路所.傳來.的...向—上，.及向下信號來控 制一輸出電壓等級。 112. 如申請專利笼圍第110項所述之半導體積體電路系統 ，其中該控制说產生電路包括一個上下計數， 用以計數從該比較電路傳來的向上及向下信號；和 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） HI tn m t·— (請先閎婧背面之注意事項再*r寫本頁) I I i —.^:.Ί------訂-I--I . 經濟部中央揉準局員工消費合作社印簟
    六、申請專利範圍 一個D/A轉換器，用來太 求在該上下計數器的輸出上執行 數位-到-模擬的轉換。 ⑴·如中請專利μ所述之半導體積體電路系統 ，該從屬電路包括—可變延遲線，供依照由該主電 路傳來的.控制信號而延遲該内部信號，以輸出該時 序信號。 114. 如中睛專利圍第1G1項所述之半導體積體電路系統 ，其中該從屬電路包含—個相位内插器，用以接受 不同相位的輸入信號，並且用以輸出一具有中間相 位，較細緻之時序信號。. 115. 如中請專利範圍第114項所述之半導體積體電路系統 ，其中該不同相之輸入信號可為三相或四相時脈。 116. 如申請專利冑圍第114項所述之半導體積體電路系統 ，其中該相位内插器包括電壓_到_電流之轉換裝置， 用以將複數個輸入電壓信號分別轉換成電流信號； 電流-到··電壓轉換裝置，用以藉由改變電壓轉換參數 ，而將該經轉換的電流信號轉回電壓信號；和比較 裝置’用以將該已轉換的電流信號之總和，與該參 -考信號進行比較。 117. 如申請專利範圍第1〇1項所述之半導體積體電路—系統 ’其中該由主電路送往從屬電路之控制信號為一控 制電流信號。 118. 如申請專利範圍第丨17項所述之半導體積體電路系統 ’其中一控制電流產生電路’用以產生該控制電流 本紙張錢適财晒( CNS ) Χ^ϋΤΐΙ〇Χ297^1Τ (請先閎請背面之注意事項#¼寫本頁) -----------訂------ 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 經濟部中央標準局負工消費合作社印製 申请專利範圍 信號’係在該主電路中被提供；而―電流到.電壓之 轉換電m將該㈣電流㈣轉換成電壓信號 ’則在該從屬電路中被提供β. ⑽·如巾請專利範項所述之半導體龍電路系統 ’其中該從屬電路包括-放大器電路，其響應速度 依照由主電路傳來的一個信號而改變，並且產生一 個如同該時序信號一般的正弦波形信號。 ⑽·如巾請專利範圍第1G1項所述之半導體積體電路系統 '，其中該從屬電路可被用來產生—時序信號，用以 .控制單位元或多位元之輸人或輸出信號之時序，且 該時序信號產生電路包括有時序信號調整裝置，被 共同提供給各談從屬電路，用以調整該時序信號， 以增加所傳送及所接收之信號的S/Ν比率。 如申請專利範圍第12㈣所述之半導體積體電路系統 ’其中該時序調整單元包括選擇裝置，用以選擇受 各從屬電路傳來之料序信號所控制之電路的輸入 或輸出信號；以及-時序信號產生裝置，用以藉由 偵測被該選擇電路所選出之電路㈣輸人或輸出信 號之等級’而控制該時序信號之輸出時序。 122·如申咕專利耗圍第1〇1項所述之半導體積體電路系統 ，：中該從屬電路被用來產生一時序信號，用以控 制單位元或多位元之輸入或輸出信號之時序，且各 該從屬電路包括一時序信號調整裝置，用以調整該 時序信號’以增加所傳送及所接收之信號的S/Ν比率 -，-· -Ck------'訂------ (請先閎讀背面之注意事頃再ίΛ-·寫本I·) ABCD 六、申請專利範圍 123·’一相丨位内插器包括有： 模擬週期波產生裝置，供自一振幅代表一數位值 之數位週期波信號，而產生一模擬週期波，其值係以 —模擬方式而改變； 加權控制裝置，用以控制各該模擬波形之加權； 加總波形羞生裝置’其藉由加總該模擬週期波形 產生裝置從沿著時間軸排置之數位週期波信號所獲得 之複數個模擬週期破形，而產生一加總之波形；以及 模擬/數位轉換裝置’用以將該加總波形轉換成 一數位波形。 124. 如申請專利範圍.第123項所述之相位内插器，其中該 模擬週期波形產生裝置、包括一正弦波產生電路，而 該加權控制裝置則包括複數個並聯的轉移閘，且受 控制而連接。 125. 如申請專利範圍第124項所述之相位内插器，其中該 加權控制裝置内的各個轉移閘具有一相同尺寸之電 晶體，且該模擬週期波形之加權係藉由控制被引起 導通之轉移閘的數目而被控制。 126•如申請專利範圍第124項所述之相位内插器，其中該 加權控制裝置内的各個轉移閘具有一不同尺寸之電 晶體，且該模擬週期波形之加權係藉著引發至少一 個具有一規定尺寸的電晶體之轉移閘的導通而被控 制。 本紙張尺度適用中國國家標準（+c>jS ) a4規格（210Χ297公釐） I— a — (請先閱讀背面之注意事項再亦寫本頁) 訂 經濟部中央標隼局員工消費合作社印製 133 ABCD 六、申請專利範園 127. 如申請專利範圍第123項所述之相位内插器，其中該 模擬週期波形產生裝置包括複數個CMOS反相器，且 該加權控制裝置控制欲被連接之CMOS反相器的數目 128. 如申請專利範圍第123項所述之相位内插器，其中該 模擬週期波形產生裝置包括複數個CM〇s反相器輸出 階級’而該加權控制裝置則控制形成該複數個CM〇s 反相器輪出階級之輸出電晶體的數目。 129. 如申請專利範圍第123項所述之相位内插器，其中該 模擬週期波形產生裝置為一高頻衰減電路，用以衰 減該數位週期信號的高頻組分，且該加權控制裝置 係藉一可變跨導體，將該高頻衰減電路之一輸出轉 換成一電流，並且將該已轉換之電流施於一共同 130.如申請專利範圍第123項所述之相位内插器，其中該 模擬週期波形產生裝置為為一積分電路。 X 1 _如申印專利範圍第丨23項所述之相位内插器，其中該 模擬週期波形產生裝置與.該加總波形產生裝置包含 ::電流正負極切換裝置，用以藉由該數位週期： 信號，而切換由一固定電流源流向一共同電容性負 载之一電流的正負極；以及電流值控制裝置，用以 控制該電流源之電流值。 出.如申請專利範圍第131項所述之相位内插器，其中該 電流控制裝置藉由-D/A轉換器之輸出而控制流 --------ο取— 丨. -? (請先閎讀背面之注意事項再·填寫本頁) 經濟部中央標準局員工消費合作社%.製
    K張尺度逋用中_家標準（⑽）〜祕（2似加公慶） 經濟部中央標準局負工消費合作社印製 A8 Βδ C8 D8 申請專利範圍 源之電流值。 133. 如申請專利範圍第123項所述之相位内插器，其中該 模擬/數位轉換裝置為一比較器，用以將該加總波形 和一用來轉換成數位波形之參考等級做比較。 134. 如申請專利範圍第123項所述之相位内插器，其中該 加權控制裝置包括一電流輸出D/A轉換器，且該d/a 轉換器之一輸出係藉由切換對一電容性耦合之終端 或它的互補終端之連接而被控制。 13 5.如申請專利範圍第123項所述之机位内插器，其中該 .加權控制裝置被建構以改變被連接至一負載電容終 端之電流源的數目。 136. 如申請專利範圍·第123項所述之相位内插器，其中該 加權控制裝置包括一鉗制電路，用以將一終端電壓 保持在一固定範圍内。 • 〆 · 137. 如申請專利範圍第123項所述之相位内揷器，其中該 相位内插器被建構以使可零晶體之尺寸可被切換， 且一 D/A轉換器之量子化階段尺寸係做成可變的，以 提供一時序輸出對一控制信號以一所欲之線性特性 (請先閑讀背面之注意事項再，填寫本頁}
    -135
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