JP2001126474A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 ダブルデータレートモードを有しＤＬＬ回路
を備えるシンクロナスＤＲＡＭ等の出力位相同期特性を
改善し、その消費電流を低減して、シンクロナスＤＲＡ
Ｍ等及びこれを含むシステムの高速化及び低消費電力化
を図る。 【解決手段】 ＤＬＬ回路ＤＬＬに含まれるダミー遅延
回路ＤＤＬのダミー単位出力バッファ及びダミー単位入
力バッファを、簡略型の遅延回路で模擬せず、正規のデ
ータ出力バッファ及びクロックバッファＣＢと実質同一
の回路構成とし、その遅延時間をトリミングできる構成
とする。また、ＤＬＬ回路ＤＬＬのダミー単位入力バッ
ファを、クロックバッファＣＢの差動増幅回路ＤＡ１と
実質同一の遅延特性を有し、定常的な動作電流を必要と
しないクロックドインバータに置き換えるとともに、位
相比較回路ＰＤ及びダミー遅延回路ＤＤＬの前段に、分
周回路ＤＩＶ１及びＤＩＶ２をそれぞれ設け、ＤＬＬ回
路ＤＬＬ及び位相比較回路ＰＤの動作周期をクロック周
期の四分の一とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置に関し、例えば、ダブルデータレートモードを有しか
つＤＬＬ回路を備えるシンクロナスＤＲＡＭならびにそ
の出力位相同期特性の向上及び低消費電力化に利用して
特に有効な技術に関する。

【０００２】

【従来の技術】ダイナミック型メモリセルが格子配列さ
れてなるメモリアレイをその基本構成要素とし、所定の
クロック信号に従って同期動作するシンクロナスＤＲＡ
Ｍ（ダイナミック型ランダムアクセスメモリ）がある。
また、シンクロナスＤＲＡＭの中には、クロック信号が
ハイレベル及びロウレベルとされる期間にそれぞれ別の
データを出力し、結果的にクロック信号の２倍のレート
で出力データを出力しうるいわゆるダブルデータレート
モードを有するものがある。

【０００３】一方、位相比較回路と、位相比較回路から
出力される位相制御信号に従ってその遅延時間が選択的
に切り換えられる可変遅延回路とを含み、内部クロック
信号や出力データ等を入力クロック信号に位相同期させ
るいわゆるＤＬＬ（ディレイロックドループ）回路があ
る。また、ダブルデータレートモードを有するシンクロ
ナスＤＲＡＭでは、出力データレートの高速性を確保す
るため、ＤＬＬ回路により出力データをクロック信号と
位相同期させる方法がとられる。

【０００４】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、ダブルデータレートモードを有しかつ
ＤＬＬ回路を備えるシンクロナスＤＲＡＭの改良設計に
従事し、次の問題点に気付いた。すなわち、このシンク
ロナスＤＲＡＭは、例えば図６の実施例と同様、非反転
クロック信号ＣＬＫＴ及び反転クロック信号ＣＬＫＢが
入力される一対の外部端子Ｔ１、つまり非反転クロック
信号入力端子ＣＬＫＴ及び反転クロック信号入力端子Ｃ
ＬＫＢと、これらのクロック信号に位相同期された出力
データが出力される外部端子Ｔ２、つまりデータ入出力
端子ＤＱとを備える。

【０００５】外部のクロック発生回路から外部端子Ｔ１
を介して入力される非反転クロック信号ＣＬＫＴ及び反
転クロック信号ＣＬＫＢは、シンクロナスＤＲＡＭが搭
載されるパッケージの対応するリードフレームＬＦ１
と、対応する一対のボンディングパッドＰ１及び静電保
護回路ＥＳＤ、ならびにクロックバッファを構成する差
動増幅回路ＤＡ１とを経た後、反転内部クロック信号Ｉ
ＣＫＢ及び非反転内部クロック信号ＩＣＫＴとなる。ま
た、これらの相補内部クロック信号は、ＤＬＬ回路ＤＬ
Ｌの一対のバッファＢ１及びＢ２，可変遅延回路ＶＤ
Ｌ，差動増幅回路ＤＡ２ならびにナンド（ＮＡＮＤ）ゲ
ートＮＡ２及びノア（ＮＯＲ）ゲートＮＯ２等を経た
後、非反転出力クロック信号ＳＣＫＴ及び反転出力クロ
ック信号ＳＣＫＢとなり、データ出力バッファＯＢの出
力選択回路を構成するクロックドインバータＣＶ１及び
ＣＶ２の非反転又は反転制御端子に供給される。

【０００６】データ出力バッファＯＢは、出力データの
各ビットに対応して設けられる所定数の単位出力バッフ
ァを含み、これらの単位出力バッファのそれぞれは、例
えば３個のインバータからなり上記クロックドインバー
タＣＶ１及びＣＶ２の出力信号をナンドゲートＮＡ１又
はノアゲートＮＯ１にそれぞれ伝達する遅延回路と、ナ
ンドゲートＮＡ１の出力信号を受けるＰチャンネル型の
出力ＭＯＳＦＥＴ（金属酸化物半導体型電界効果トラン
ジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲー
ト型電界効果トランジスタの総称とする）Ｐ１と、ノア
ゲートＮＯ１の出力信号を受けるＮチャンネル型の出力
ＭＯＳＦＥＴＮ１とを含む。また、これらの出力ＭＯＳ
ＦＥＴＰ１及びＮ１の共通結合されたドレインは、対応
するボンディングパッドＰ２及びリードフレームＬＦ２
を経た後、外部端子Ｔ２つまりデータ出力端子ＤＱから
外部のデータバスに出力される。

【０００７】なお、シンクロナスＤＲＡＭを基本素子と
する一般的なメモリモジュールにおいて、データバスに
は、メモリモジュールを構成する他の複数のシンクロナ
スＤＲＡＭの対応するデータ出力端子ＤＱが共通結合さ
れ、いわゆる結線論理和形態とされる。また、上記ナン
ドゲートＮＡ１及びノアゲートＮＯ１の他方の入力端子
には、シンクロナスＤＲＡＭごとに択一的に有効レベル
とされる図示されない出力制御信号ＤＯＣが供給され、
この出力制御信号ＤＯＣが無効レベルとされるとき、デ
ータ入出力端子ＤＱはハイインピーダンス状態とされ
る。

【０００８】一方、このシンクロナスＤＲＡＭにおい
て、ＤＬＬ回路は、図９に例示されるように、上記バッ
ファＢ１及びＢ２，可変遅延回路ＶＤＬ，差動増幅回路
ＤＡ２ならびにナンドゲートＮＡ２及びノアゲートＮＯ
２等に加えて、データ出力バッファＯＢの単位出力バッ
ファ、及びその出力端子から外部端子Ｔ１までの信号経
路を模擬するためのダミー単位出力バッファＤＵＯＢ
と、クロックバッファの差動増幅回路ＤＡ１、及び外部
端子Ｔ１からその入力端子までの信号経路を模擬するた
めのダミー単位入力バッファＤＵＩＢとを含む。

【０００９】このうち、ダミー単位出力バッファＤＵＯ
Ｂは、データ出力バッファＯＢの各単位出力バッファの
クロックドインバータＣＶ１及びＣＶ２に対応するクロ
ックドインバータＣＶ３及びＣＶ４を含む出力選択回路
と、インバータＶＩ〜ＶＭ（この明細書では、インバー
タ等の９を超える追番をアルファベットで表す。以下同
様）ならびに容量Ｃ２〜Ｃ３からなる遅延回路とを含
み、ダミー単位入力バッファＤＵＩＢは、静電保護回路
ＥＳＤと、クロックバッファＣＢの差動増幅回路ＤＡ１
に対応する差動増幅回路ＤＡ３とを含む。

【００１０】クロックドインバータＣＶ３及びＣＶ４の
入力端子には、ダミー単位出力バッファＤＵＯＢの出力
信号ｏｕｔの論理値を順次交互に反転させるべく、回路
の電源電圧及び接地電位がそれぞれ供給され、差動増幅
回路ＤＡ３の他方の入力端子には、所定の参照電圧ＶＲ
ＥＦが供給される。また、ダミー単位出力バッファＤＵ
ＯＢの遅延回路を構成する容量Ｃ２及びＣ３の静電容量
値は、図示されないレジスタに書き込まれる容量制御信
号に従って選択的に切り換えられ、これによってダミー
単位出力バッファＤＵＯＢの非反転出力クロック信号Ｓ
ＣＫＴ及び反転出力クロック信号ＳＣＫＢに対する遅延
時間が、その出力信号ｏｕｔに対するダミー単位入力バ
ッファＤＵＩＢの遅延時間も含めて、前記図６に示した
正規の伝達経路の遅延時間と同じ値となるよう調整しう
るものとされる。

【００１１】ＤＬＬ回路は、さらに、その一方の入力端
子に非反転内部クロック信号ＩＣＫＴを受け、その他方
の入力端子に上記ダミー単位入力バッファＤＵＩＢの出
力信号たる内部クロック信号ＤＤＳＣＫを受ける位相比
較回路ＰＤと、位相比較回路ＰＤの出力を受けて、非反
転内部クロック信号ＩＣＫＴ及び内部クロック信号ＤＤ
ＳＣＫ間の位相差に対応した電位のバイアス電圧ＮＢＩ
ＡＳを選択的に生成する図示されないバイアス電圧発生
回路とを含む。この結果、可変遅延回路ＶＤＬの非反転
内部クロック信号ＩＣＫＴ及び反転内部クロック信号Ｉ
ＣＫＢに対する遅延時間は、バイアス電圧発生回路から
供給されるバイアス電圧ＮＢＩＡＳに従って選択的に切
り換えられ、これによって外部端子Ｔ２における出力デ
ータの位相が、外部端子Ｔ１における非反転クロック信
号ＣＬＫＴ及び反転クロック信号ＣＬＫＢの位相と同期
すべく制御されるものとなる。

【００１２】しかしながら、シンクロナスＤＲＡＭなら
びにこれを含むシステムの高速化が進み、シンクロナス
ＤＲＡＭの出力データレートが高速化されるにしたがっ
て、上記のようにダミー単位出力バッファＤＵＯＢのイ
ンバータＶＩ〜ＶＭならびに容量Ｃ２及びＣ３により簡
略的に模擬される遅延回路では、その遅延時間と図６の
正規の伝達経路の遅延時間との間の誤差が、プロセスバ
ラツキ，温度変化ならびに電源変動等の影響を受けて大
きくなり、外部端子Ｔ１における非反転クロック信号Ｃ
ＬＫＴ及び反転クロック信号ＣＬＫＢの位相と外部端子
Ｔ２における出力データの位相とを充分に同期化するこ
とが困難となる。

【００１３】また、ＤＬＬ回路のダミー単位入力バッフ
ァＤＵＩＢを構成する差動増幅回路ＤＡ３は、定常的に
動作電流を流す差動回路を含み、位相比較回路ＰＤによ
る位相比較動作も、非反転クロック信号ＣＬＫＴ及び反
転クロック信号ＣＬＫＢのサイクルごとに繰り返される
ため、ＤＬＬ回路としての消費電流が大きくなる。これ
らの結果、シンクロナスＤＲＡＭひいてはこれを含むシ
ステムの高速化が制約を受けるとともに、その低消費電
力化が阻害されるものである。

【００１４】この発明の目的は、ダブルデータレートモ
ードを有しＤＬＬ回路を備えるシンクロナスＤＲＡＭ等
の出力位相同期特性を改善し、そのＤＬＬ回路の消費電
流を低減することにある。この発明の他の目的は、シン
クロナスＤＲＡＭ等ひいてはこれを含むシステムの高速
化及び低消費電力化を図ることにある。

【００１５】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ダブルデータレートモードを
有しＤＬＬ回路を備えるシンクロナスＤＲＡＭ等におい
て、ＤＬＬ回路のダミー単位出力バッファ及びダミー単
位入力バッファを、簡略化された遅延回路で模擬せず、
正規のデータ出力バッファ及びクロックバッファと実質
同一の回路構成とする。

【００１７】これにより、プロセスバラツキ，温度変化
ならびに電源変動にともなうダミー単位出力バッファ及
びダミー単位入力バッファの遅延時間の変化を、正規の
データ出力バッファ及びクロックバッファに合わせ、ク
ロック入力端子におけるクロック信号とデータ出力端子
における出力データとの間の位相差を圧縮できる。この
結果、シンクロナスＤＲＡＭ等の出力位相同期特性を改
善し、シンクロナスＤＲＡＭ等ひいてはこれを含むシス
テムの高速化を図ることができる。

【００１８】上記シンクロナスＤＲＡＭ等において、ダ
ミー単位出力バッファの出力ＭＯＳＦＥＴを、正規のデ
ータ出力バッファを構成するＰチャンネル型及びＮチャ
ンネル型出力ＭＯＳＦＥＴをそれぞれスケールダウンし
た第１及び第２のＭＯＳＦＥＴと、これらのＭＯＳＦＥ
Ｔにそれぞれ並列形態に設けられ、例えばメタルスイッ
チによりそれぞれ選択的に有効とされる複数の第３及び
第４のＭＯＳＦＥＴとにより構成するとともに、ダミー
単位出力バッファの出力端子と回路の接地電位との間
に、例えばレジスタに書き込まれた容量制御信号に従っ
てそれぞれ選択的に有効とされる複数の容量を並列形態
に設ける。

【００１９】これにより、ダミー単位出力バッファ及び
ダミー単位入力バッファの遅延時間を、正規のデータ出
力バッファ及びクロックバッファの遅延時間に合わせて
トリミングすることができるため、クロック信号と出力
データとの間の位相差をさらに圧縮して、出力位相同期
特性をさらに改善し、シンクロナスＤＲＡＭ等ひいては
これを含むシステムのさらなる高速化を図ることができ
る。

【００２０】上記シンクロナスＤＲＡＭ等において、Ｄ
ＬＬ回路のダミー単位入力バッファを、クロックバッフ
ァの差動増幅回路と実質同一の遅延特性を有し、定常的
な動作電流を必要としないクロックドインバータに置き
換える。また、ＤＬＬ回路の位相比較回路及びダミー遅
延回路の前段に、実質的な入力クロック信号及び出力ク
ロック信号を例えば四分の一に分周して伝達する分周回
路をそれぞれ設けるとともに、ダミー単位出力バッファ
及びダミー単位入力バッファを含むダミー遅延回路と位
相比較回路の動作周期をクロック周期の四分の一とす
る。

【００２１】これにより、定常的に動作電流を必要とす
る差動増幅回路をダミー単位入力バッファからなくし、
その所要動作電流を削減できるとともに、その動作周期
を四分の一とすることで、ＤＬＬ回路のダミー単位出力
バッファ及びダミー単位入力バッファならびに位相比較
回路の所要動作電流を削減して、シンクロナスＤＲＡＭ
等ひいてはこを含むシステムの低消費電力化を図ること
ができる。

【００２２】

【発明の実施の形態】図１には、この発明が適用された
シンクロナスＤＲＡＭ（半導体集積回路装置）の一実施
例のブロック図が示されている。同図をもとに、まずこ
の実施例のシンクロナスＤＲＡＭの構成及び動作の概要
について説明する。なお、図１の各ブロックを構成する
回路素子は、特に制限されないが、公知のＭＯＳＦＥＴ
集積回路の製造技術により、単結晶シリコンのような１
個の半導体基板面上に形成される。また、シンクロナス
ＤＲＡＭは、他の同様な複数のシンクロナスＤＲＡＭと
ともに、コンピュータシステムのメモリモジュールを構
成する。

【００２３】図１において、この実施例のシンクロナス
ＤＲＡＭは、特に制限されないが、４個のバンクＢＡＮ
Ｋ０〜ＢＡＮＫ３を備え、これらのバンクのそれぞれ
は、図のバンクＢＡＮＫ０に代表して示されるように、
そのレイアウト面積の大半を占めて配置されるメモリア
レイＭＡＲＹと、直接周辺回路となるワード線駆動回路
ＷＤ，ロウアドレスデコーダＲＤ，センスアンプＳＡ，
カラムアドレスデコーダＣＤならびにライトアンプＷＡ
及びメインアンプＭＡとを備える。

【００２４】バンクＢＡＮＫ０〜ＢＡＮＫ３を構成する
メモリアレイＭＡＲＹは、図の垂直方向に平行して配置
される所定数のワード線ＷＬと、図の水平方向に平行し
て配置される所定数組の相補ビット線ＢＬ＊、すなわち
非反転ビット線ＢＬＴ及び反転ビット線ＢＬＢ（以下、
例えば非反転ビット線ＢＬＴ及び反転ビット線ＢＬＢ
を、合わせて相補ビット線ＢＬ＊のように＊を付して表
す。また、それが有効とされるとき選択的にハイレベル
とされるいわゆる非反転信号等については、その名称の
末尾にＴを付して表し、それが有効とされるとき選択的
にロウレベルとされる反転信号等については、その名称
の末尾にＢを付して表す。以下同様）とをそれぞれ含
む。これらのワード線ＷＬ及び相補ビット線ＢＬ＊の交
点には、情報蓄積キャパシタ及びアドレス選択ＭＯＳＦ
ＥＴからなる多数のダイナミック型メモリセルＭＣが所
定の規則性をもってそれぞれ格子配列される。

【００２５】バンクＢＡＮＫ０〜ＢＡＮＫ３のメモリア
レイＭＡＲＹを構成するワード線ＷＬは、対応するワー
ド線駆動回路ＷＤに結合され、それぞれ択一的に選択状
態とされる。各バンクのワード線駆動回路ＷＤには、対
応するロウアドレスデコーダＲＤから所定ビットのワー
ド線選択信号が供給される。また、各バンクのロウアド
レスデコーダＲＤには、ロウアドレスバッファＲＡから
所定ビットの内部Ｘアドレス信号が共通に供給されると
ともに、リフレッシュアドレスカウンタＲＦＣから所定
ビットのリフレッシュアドレス信号が共通に供給され、
メモリ制御回路ＣＬから図示されない内部制御信号ＸＧ
が共通に供給される。さらに、ロウアドレスバッファＲ
Ａには、アドレス入力端子Ａ０〜Ａｉからアドレスレジ
スタＡＲを介して所定ビットのＸアドレス信号が供給さ
れるとともに、メモリ制御回路ＣＬから内部制御信号Ｒ
Ｌが供給される。リフレッシュアドレスカウンタＲＦＣ
には、メモリ制御回路ＣＬから内部制御信号ＲＣが供給
される。

【００２６】なお、アドレス入力端子Ａ０〜Ａｉには、
２ビットのバンクアドレス信号をそれぞれ含む所定ビッ
トのＸアドレス信号及びＹアドレス信号が時分割的に供
給され、シンクロナスＤＲＡＭがモードレジスタセット
サイクルとされるときには、所定ビットのモードデータ
が入力される。このうち、Ｘアドレス信号は、上記のよ
うにアドレスレジスタＡＲを介してロウアドレスバッフ
ァＲＡに供給され、Ｙアドレス信号は、カラムアドレス
バッファＣＡに供給される。また、バンクアドレス信号
は、バンク選択回路ＢＳに供給され、モードデータは、
モードレジスタＭＲに供給される。バンク選択回路ＢＳ
には、さらに、メモリ制御回路ＣＬから内部制御信号Ｂ
Ｌが供給され、カラムアドレスバッファＣＡ及びモード
レジスタＭＲには、内部制御信号ＲＬ及びＭＬがそれぞ
れ供給される。

【００２７】バンク選択回路ＢＳは、アドレスレジスタ
ＡＲを介して入力される２ビットのバンクアドレス信号
を内部制御信号ＢＬに従って取り込み、保持するととも
に、これらのバンクアドレス信号をデコードし、バンク
選択信号ＢＳ０〜ＢＳ３の対応するビットを択一的にハ
イレベルとする。バンク選択信号ＢＳ０〜ＢＳ３は、対
応するバンクＢＡＮＫ０〜ＢＡＮＫ３にそれぞれ供給さ
れ、そのロウアドレスデコーダＲＤ，カラムアドレスデ
コーダＣＤならびにセンスアンプＳＡ等を選択的に動作
状態とするための選択制御信号となる。

【００２８】モードレジスタＭＲは、シンクロナスＤＲ
ＡＭがモードレジスタセットサイクルとされるとき、ア
ドレスレジスタＡＲを介して入力されるモードデータを
内部制御信号ＭＬに従って取り込み、保持する。また、
これらのモードデータをもとにシンクロナスＤＲＡＭの
動作モードを決定し、対応するモード制御信号を選択的
に生成して、メモリ制御回路ＣＬを含む各部に供給す
る。

【００２９】ロウアドレスバッファＲＡは、シンクロナ
スＤＲＡＭが通常の動作モードとされるとき、外部のア
クセス装置からアドレス入力端子Ａ０〜Ａｉならびにア
ドレスレジスタＡＲを介して入力される所定ビットのＸ
アドレス信号を内部制御信号ＲＬに従って取り込み、保
持するとともに、これらのＸアドレス信号をもとに、そ
れぞれが非反転及び反転信号からなる内部Ｘアドレス信
号を形成して、バンクＢＡＮＫ０〜ＢＡＮＫ３のロウア
ドレスデコーダＲＤに供給する。また、リフレッシュア
ドレスカウンタＲＦＣは、シンクロナスＤＲＡＭがリフ
レッシュモードとされるとき、内部制御信号ＲＣに従っ
て歩進動作を行い、それぞれが非反転及び反転信号から
なる所定ビットのリフレッシュアドレス信号を生成し
て、バンクＢＡＮＫ０〜ＢＡＮＫ３のロウアドレスデコ
ーダＲＤに供給する。

【００３０】バンクＢＡＮＫ０〜ＢＡＮＫ３のロウアド
レスデコーダＲＤは、内部制御信号ＸＧがハイレベルと
されかつ対応するバンク選択信号ＢＳ０〜ＢＳ３がハイ
レベルとされることでそれぞれ選択的に動作状態とな
り、ロウアドレスバッファＲＡから供給される内部Ｘア
ドレス信号、あるいはリフレッシュアドレスカウンタＲ
ＦＣから供給されるリフレッシュアドレス信号をデコー
ドして、ワード線選択信号の対応するビットを択一的に
ハイレベルとする。ワード線駆動回路ＷＤは、これらの
ワード線選択信号の択一的なハイレベルを受けて、メモ
リアレイＭＡＲＹの対応するワード線を択一的に所定の
選択レベルとする。

【００３１】この実施例において、バンクＢＡＮＫ０〜
ＢＡＮＫ３は、ワード線選択動作をそれぞれ独立に行う
ことができ、バンクごとに１本ずつ、合計４本のワード
線を同時に選択レベルとすることができる。選択ワード
線に結合された所定数のメモリセルには、バンクＢＡＮ
Ｋ０〜ＢＡＮＫ３を択一的に指定しながらカラムアドレ
スデコーダＣＤによるカラム選択処理が行われる。

【００３２】次に、バンクＢＡＮＫ０〜ＢＡＮＫ３のメ
モリアレイＭＡＲＹを構成する相補ビット線は、対応す
るセンスアンプＳＡにそれぞれ結合される。各センスア
ンプＳＡには、対応するカラムアドレスデコーダＣＤか
ら所定ビットのビット線選択信号が供給され、メモリ制
御回路ＣＬから図示されない内部制御信号ＰＣ及びＰＡ
が共通に供給される。カラムアドレスデコーダＣＤに
は、カラムアドレスカウンタＣＣから所定ビットの内部
Ｙアドレス信号が共通に供給され、メモリ制御回路ＣＬ
から図示されない内部制御信号ＹＧが共通に供給され
る。カラムアドレスカウンタＣＣには、アドレス入力端
子Ａ０〜ＡｉからアドレスレジスタＡＲならびにカラム
アドレスバッファＣＡを介して所定ビットのＹアドレス
信号が供給される。カラムアドレスバッファＣＡ及びカ
ラムアドレスカウンタＣＣには、さらにメモリ制御回路
ＣＬから内部制御信号ＣＬ及びＣＳが供給される。

【００３３】カラムアドレスバッファＣＡは、外部のア
クセス装置からアドレス入力端子Ａ０〜Ａｉならびにア
ドレスレジスタＡＲを介して入力されるＹアドレス信号
を、内部制御信号ＣＬに従って取り込み、保持するとと
もに、カラムアドレスカウンタＣＣに伝達する。カラム
アドレスカウンタＣＣは、所定ビットのバイナリーカウ
ンタを含み、カラムアドレスバッファＣＡを介して供給
されるＹアドレス信号を計数初期値として、内部制御信
号ＣＳに従った歩進動作を行う。この結果、所定ビット
の内部Ｙアドレス信号を順次形成して、バンクＢＡＮＫ
０〜ＢＡＮＫ３のカラムアドレスデコーダＣＤに供給す
る。

【００３４】バンクＢＡＮＫ０〜ＢＡＮＫ３のカラムア
ドレスデコーダＣＤは、内部制御信号ＹＧがハイレベル
とされかつ対応するバンク選択信号ＢＳ０〜ＢＳ３がハ
イレベルとされることで択一的に動作状態となり、カラ
ムアドレスカウンタＣＣから供給される内部Ｙアドレス
信号をデコードして、センスアンプＳＡに供給されるビ
ット線選択信号の対応するビットを択一的にハイレベル
とする。

【００３５】バンクＢＡＮＫ０〜ＢＡＮＫ３のセンスア
ンプＳＡは、メモリアレイＭＡＲＹの各相補ビット線に
対応して設けられる所定数の単位回路を含み、これらの
単位回路のそれぞれは、Ｎチャンネル型の３個のプリチ
ャージＭＯＳＦＥＴが直並列結合されてなるビット線プ
リチャージ回路と、一対のＣＭＯＳ（相補型ＭＯＳ）イ
ンバータが交差結合されてなる単位増幅回路と、Ｎチャ
ンネル型の一対のスイッチＭＯＳＦＥＴとを含む。この
うち、各単位回路のビット線プリチャージ回路を構成す
るプリチャージＭＯＳＦＥＴは、内部制御信号ＰＣのハ
イレベルを受けて選択的にオン状態となり、対応するメ
モリアレイＭＡＲＹの各相補ビット線の非反転及び反転
信号線を所定の中間電圧にプリチャージする。

【００３６】一方、各単位回路の単位増幅回路は、内部
制御信号ＰＡがハイレベルとされかつ対応するバンク選
択信号ＢＳ０〜ＢＳ３がハイレベルとされることで選択
的にかつ一斉に動作状態となり、メモリアレイＭＡＲＹ
の選択ワード線に結合される所定数のメモリセルから対
応する相補ビット線を介して出力される微小読み出し信
号をそれぞれ増幅し、ハイレベル又はロウレベルの２値
読み出し信号とする。また、各単位回路のスイッチＭＯ
ＳＦＥＴは、ビット線選択信号の対応するビットが択一
的にハイレベルとされることで１６組ずつ選択的にオン
状態となり、メモリアレイＭＡＲＹの対応する１６組の
相補ビット線と相補共通データ線ＣＤ０＊〜ＣＤ１５＊
との間をそれぞれ選択的に接続状態とする。

【００３７】相補共通データ線ＣＤ０＊〜ＣＤ１５＊
は、対応するライトアンプＷＡの各単位ライトアンプの
出力端子にそれぞれ結合されるとともに、対応するメイ
ンアンプＭＡの各単位メインアンプの入力端子にそれぞ
れ結合される。

【００３８】バンクＢＡＮＫ０〜ＢＡＮＫ３のライトア
ンプＷＡ及びメインアンプＭＡは、相補共通データ線Ｃ
Ｄ０＊〜ＣＤ１５＊に対応して設けられる１６個の単位
ライトアンプ及び単位メインアンプをそれぞれ含む。こ
のうち、ライトアンプＷＡの各単位ライトアンプの入力
端子は、対応するライトデータバスＷＤＢ０〜ＷＤＢ１
５に共通結合され、メインアンプＭＡの各単位メインア
ンプの出力端子は、対応するリードデータバスＲＤＢ０
〜ＲＤＢ１５に共通結合される。ライトアンプＷＡの各
単位ライトアンプには、メモリ制御回路ＣＬから図示さ
れない内部制御信号ＷＥが共通に供給され、メインアン
プＭＡの各単位メインアンプには、図示されない内部制
御信号ＭＥが共通に供給される。

【００３９】ライトデータバスＷＤＢ０〜ＷＤＢ１５
は、データ入力バッファＩＢの対応する単位入力バッフ
ァの出力端子にそれぞれ結合され、リードデータバスＲ
ＤＢ０〜ＲＤＢ１５は、データ出力バッファＯＢの対応
する単位出力バッファの入力端子に結合される。データ
入力バッファＩＢの各入力バッファの入力端子ならびに
データ出力バッファＯＢの各単位出力バッファの出力端
子は、対応するデータ入出力端子ＤＱ０〜ＤＱ１５（第
２の外部端子）に共通結合される。データ出力バッファ
ＯＢの各単位出力バッファには、後述するＤＬＬ回路Ｄ
ＬＬから出力クロック信号ＳＣＫ＊が供給され、メモリ
制御回路ＣＬから出力ラッチ信号ＯＬ１及びＯＬ２なら
びに出力制御信号ＤＯＣが共通に供給される。

【００４０】データ入力バッファＩＢの各単位入力バッ
ファは、シンクロナスＤＲＡＭが書き込みモードで選択
状態とされるとき、データ入出力端子ＤＱ０〜ＤＱ１５
を介して入力される１６ビットの書き込みデータを取り
込み、保持するとともに、ライトデータバスＷＤＢ０〜
ＷＤＢ１５を介して、バンクＢＡＮＫ０〜ＢＡＮＫ３の
ライトアンプＷＡの対応する単位ライトアンプに伝達す
る。このとき、バンクＢＡＮＫ０〜ＢＡＮＫ３のライト
アンプＷＡの各単位ライトアンプは、内部制御信号ＷＥ
がハイレベルとされかつ対応するバンク選択信号ＢＳ０
〜ＢＳ３がハイレベルとされることで選択的に動作状態
となり、データ入力バッファＩＢの対応する単位入力バ
ッファから伝達される書き込みデータを相補書き込み信
号に変換した後、相補共通データ線ＣＤ０＊〜ＣＤ１５
＊ならびにセンスアンプＳＡを介してメモリアレイＭＡ
ＲＹの１６個の選択メモリセルに書き込む。

【００４１】一方、バンクＢＡＮＫ０〜ＢＡＮＫ３のメ
インアンプＭＡの各単位メインアンプは、シンクロナス
ＤＲＡＭが読み出しモードで選択状態とされるとき、内
部制御信号ＭＥがハイレベルとされかつ対応するバンク
選択信号ＢＳ０〜ＢＳ３がハイレベルとされることで選
択的に動作状態となり、メモリアレイＭＡＲＹの１６個
の選択メモリセルから相補共通データ線ＣＤ０＊〜ＣＤ
１５＊を介して出力される読み出し信号を増幅した後、
リードデータバスＲＤＢ０〜ＲＤＢ１５を介してデータ
出力バッファＯＢの各単位出力バッファに伝達する。

【００４２】このとき、データ出力バッファＯＢの各単
位出力バッファは、指定されたバンクＢＡＮＫ０〜ＢＡ
ＮＫ３のメインアンプＭＡからリードデータバスＲＤＢ
０〜ＲＤＢ１５を介して伝達される１６ビットの読み出
しデータを、出力ラッチ信号ＯＬ１又はＯＬ２に従って
対応する出力ラッチに取り込み、保持する。そして、出
力クロック信号ＳＣＫ＊に従ってそのいずれかを選択
し、出力制御信号ＤＯＣに従ってデータ入出力端子ＤＱ
０〜ＤＱ１５から出力する。

【００４３】なお、この実施例のシンクロナスＤＲＡＭ
は、クロック信号つまり非反転クロック信号ＣＬＫＴが
ハイレベル（反転クロック信号ＣＬＫＢがロウレベル）
及びロウレベル（反転クロック信号ＣＬＫＢがハイレベ
ル）とされる期間にそれぞれ別の読み出しデータを出力
し、クロック信号の２倍のレートで読み出しデータを出
力しうるダブルデータレートモードを有し、リードデー
タバスＲＤＢ０〜ＲＤＢ１５にも、クロック信号の２倍
のレートで読み出しデータがシリアルに出力されるが、
このことについては、データ出力バッファＯＢの具体的
構成及び動作ならびにその出力位相同期特性とともに、
後で詳細に説明する。

【００４４】クロックバッファＣＢ（クロック入力回
路）は、外部のアクセス装置から外部端子ＣＫＥを介し
て供給されるクロックイネーブル信号ＣＫＥと、外部端
子ＣＬＫＴ及びＣＬＫＢ（第１の外部端子）を介して供
給されるクロック信号つまり相補クロック信号ＣＬＫ＊
とをもとに、相補内部クロック信号ＩＣＫ＊（第１の内
部クロック信号）を生成し、メモリ制御回路ＣＬ及びＤ
ＬＬ回路ＤＬＬを含むシンクロナスＤＲＡＭの各部に供
給する。また、ＤＬＬ回路ＤＬＬは、クロックバッファ
ＣＢから供給される相補内部クロック信号ＩＣＫ＊をも
とに、上記相補クロック信号ＣＬＫ＊と所定の位相関係
を有する相補出力クロック信号ＳＣＫ＊（第２の内部ク
ロック信号）を生成し、データ出力バッファＯＢに供給
する。これにより、データ入出力端子ＤＱ０〜ＤＱ１５
には、相補クロック信号ＣＬＫ＊に位相同期された出力
データ（出力信号）が出力されるが、このことについて
は、ＤＬＬ回路ＤＬＬの具体的構成等を含めて、後で詳
細に説明する。

【００４５】メモリ制御回路ＣＬは、外部のアクセス装
置から起動制御信号として供給されるチップ選択信号Ｃ
ＳＢ，ロウアドレスストローブ信号ＲＡＳＢ，カラムア
ドレスストローブ信号ＣＡＳＢ，ライトイネーブル信号
ＷＥＢ，データマスク信号ＤＭならびにデータストロー
ブ信号ＤＱＳと、クロックバッファＣＢから供給される
相補内部クロック信号ＩＣＫ＊と、モードレジスタＭＲ
から供給される各種のモード制御信号とをもとに、上記
各種の内部制御信号等を選択的に生成して、シンクロナ
スＤＲＡＭの各部に供給する。

【００４６】図２には、図１のシンクロナスＤＲＡＭに
含まれるデータ出力バッファＯＢの一実施例の回路図が
示されている。同図をもとに、この実施例のシンクロナ
スＤＲＡＭのデータ出力バッファＯＢならびにその単位
出力バッファＵＯＢ０〜ＵＯＢ１５の具体的構成及び動
作について説明する。なお、図２に関する以下の記述で
は、例示される単位出力バッファＵＯＢ０をもって、単
位出力バッファＵＯＢ０〜ＵＯＢ１５を説明する。ま
た、以下の回路図において、そのチャネル（バックゲー
ト）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型
であって、矢印の付されないＮチャンネルＭＯＳＦＥＴ
と区別して示される。

【００４７】図２において、データ出力バッファＯＢ
は、リードデータバスＲＤＢ０〜ＲＤＢ１５ならびにデ
ータ入出力端子ＤＱ０〜ＤＱ１５に対応して設けられる
１６個の単位出力バッファＵＯＢ０〜ＵＯＢ１５を備
え、これらの単位出力バッファＵＯＢ０〜ＵＯＢ１５の
それぞれは、特に制限されないが、図の単位出力バッフ
ァＵＯＢ０に代表して示されるように、エッジトリガ型
の一対の出力ラッチＬＴ１（第１の出力ラッチ）及びＬ
Ｔ２（第２の出力ラッチ）を含む。これらの出力ラッチ
ＬＴ１及びＬＴ２のデータ入力端子Ｄは、対応するリー
ドデータバスＲＤＢ０に共通結合される。また、出力ラ
ッチＬＴ１のクロック入力端子Ｃには、メモリ制御回路
ＣＬから出力ラッチ信号ＯＬ１が供給され、出力ラッチ
ＬＴ２のクロック入力端子Ｃには、出力ラッチ信号ＯＬ
２が供給される。

【００４８】なお、出力ラッチＬＴ１及びＬＴ２は、特
に制限されないが、そのクロック入力端子Ｃに供給され
る出力ラッチ信号ＯＬ１又はＯＬ２のロウレベルからハ
イレベルへの立ち上がりエッジを受けて、リードデータ
バスＲＤＢ０上の読み出しデータを取り込み、保持す
る。また、出力ラッチ信号ＯＬ１は、非反転出力クロッ
ク信号ＳＣＫＴがハイレベルとされるほぼ中間でロウレ
ベルからハイレベルに変化され、出力ラッチ信号ＯＬ２
は、非反転出力クロック信号ＳＣＫＴがロウレベルとさ
れるほぼ中間でロウレベルからハイレベルに変化され
る。

【００４９】これにより、リードデータバスＲＤＢ０か
らクロック信号の２倍のレートでシリアルに出力される
読み出しデータは、出力ラッチ信号ＯＬ１及びＯＬ２に
従って順次交互に出力ラッチＬＴ１及びＬＴ２に取り込
まれ、保持される。

【００５０】出力ラッチＬＴ１及びＬＴ２の非反転出力
端子Ｑは、クロックドインバータＣＶ１及びＣＶ２の入
力端子にそれぞれ結合される。クロックドインバータＣ
Ｖ１の非反転制御端子には、ＤＬＬ回路ＤＬＬから非反
転出力クロック信号ＳＣＫＴが供給され、その反転制御
端子には、反転出力クロック信号ＳＣＫＢが供給され
る。また、クロックドインバータＣＶ２の非反転制御端
子には、反転出力クロック信号ＳＣＫＢが供給され、そ
の反転制御端子には、非反転出力クロック信号ＳＣＫＴ
が供給される。クロックドインバータＣＶ１及びＣＶ２
の出力端子は、インバータＶ２の入力端子に共通結合さ
れ、このインバータＶ２の出力端子は、直列形態とされ
るインバータＶ３及びＶ４を介してナンドゲートＮＡ１
及びノアゲートＮＯ１の一方の入力端子に共通結合され
る。

【００５１】これにより、クロックドインバータＣＶ１
及びＣＶ２は、インバータＶ２〜Ｖ４とともにいわゆる
出力選択回路を構成し、出力クロック信号ＳＣＫ＊が第
１の論理レベル、つまり非反転出力クロック信号ＳＣＫ
Ｔがハイレベルとされ反転出力クロック信号ＳＣＫＢが
ロウレベルとされるとき、第１の出力信号、つまり出力
ラッチＬＴ１によって保持される読み出しデータをナン
ドゲートＮＡ１及びノアゲートＮＯ１の一方の入力端子
に伝達し、出力クロック信号ＳＣＫ＊が第２の論理レベ
ル、つまり非反転出力クロック信号ＳＣＫＴがロウレベ
ルとされ反転出力クロック信号ＳＣＫＢがハイレベルと
されるときには、第２の出力信号、つまり出力ラッチＬ
Ｔ２によって保持される読み出しデータを、ナンドゲー
トＮＡ１及びノアゲートＮＯ１の一方の入力端子に伝達
するものとなる。

【００５２】ナンドゲートＮＡ１の他方の入力端子に
は、メモリ制御回路ＣＬから出力制御信号ＤＯＣが供給
され、ノアゲートＮＯ１の他方の入力端子には、そのイ
ンバータＶ１による反転信号が供給される。ナンドゲー
トＮＡ１の出力端子は、Ｐチャンネル型の出力ＭＯＳＦ
ＥＴＰ１（第１の出力ＭＯＳＦＥＴ）のゲートに結合さ
れ、ノアゲートＮＯ１の出力端子は、Ｎチャンネル型の
出力ＭＯＳＦＥＴＮ１（第２の出力ＭＯＳＦＥＴ）のゲ
ートに結合される。出力ＭＯＳＦＥＴＰ１のソースは、
回路の電源電圧（第１の電源電圧）に結合され、出力Ｍ
ＯＳＦＥＴＮ１のソースは、回路の接地電位（第２の電
源電圧）に結合される。また、これらの出力ＭＯＳＦＥ
ＴＰ１及びＮ１の共通結合されたドレインは、単位出力
バッファＵＯＢ０の出力端子として、データ入出力端子
ＤＱ０に結合される。言うまでもなく、データ入出力端
子ＤＱ０は、データ入力バッファＩＢの対応する単位入
力バッファの入力端子にも共通結合される。

【００５３】これらのことから、ナンドゲートＮＡ１の
出力信号は、出力制御信号ＤＯＣがハイレベルとされ、
かつ出力ラッチＬＴ１又はＬＴ２の非反転出力信号Ｑが
ハイレベルとされることを条件に選択的にロウレベルと
なり、これを受けて出力ＭＯＳＦＥＴＰ１が選択的にオ
ン状態となる。このとき、ノアゲートＮＯ１の出力信号
は、出力ラッチＬＴ１又はＬＴ２の非反転出力信号Ｑの
ハイレベルを受けてロウレベルとなり、これを受けて出
力ＭＯＳＦＥＴＮ１がオフ状態となるため、データ入出
力端子ＤＱ０にはハイレベルの読み出しデータが出力さ
れる。

【００５４】一方、ノアゲートＮＯ１の出力信号は、出
力制御信号ＤＯＣがハイレベル、つまりそのインバータ
Ｖ１による反転信号がロウレベルとされ、かつ出力ラッ
チＬＴ１又はＬＴ２の非反転出力信号Ｑがロウレベルと
されることを条件に選択的にハイレベルとなり、これを
受けてＮチャンネル型の出力ＭＯＳＦＥＴＮ１が選択的
にオン状態となる。このとき、ナンドゲートＮＡ１の出
力信号は、出力ラッチＬＴ１又はＬＴ２の非反転出力信
号Ｑがロウレベルであることからハイレベルとなり、こ
れを受けて出力ＭＯＳＦＥＴＰ１がオフ状態となるた
め、データ入出力端子ＤＱ０にはロウレベルの読み出し
データが出力される。

【００５５】この実施例において、データ入出力端子Ｄ
Ｑ０から出力される読み出しデータの実質的な切り換え
信号となる相補出力クロック信号ＳＣＫ＊は、相補クロ
ック信号ＣＬＫ＊に対して所定の位相関係を有するもの
とされ、データ入出力端子ＤＱ０〜ＤＱ１５における読
み出しデータの位相と相補クロック信号ＣＬＫ＊の位相
は同期化されるが、このことについては後で詳細に説明
する。

【００５６】図３には、図１のシンクロナスＤＲＡＭの
クロックバッファＣＢ及びＤＬＬ回路ＤＬＬの一実施例
のブロック図が示され、図４には、図３のＤＬＬ回路Ｄ
ＬＬのダミー遅延回路ＤＤＬの一実施例の回路図が示さ
れている。また、図５には、図１のシンクロナスＤＲＡ
Ｍのクロック信号及び出力データの全体的な伝達経路を
説明するための一実施例の説明図が示され、図６及び図
７には、その正規伝達経路及びダミー伝達経路を説明す
るための一実施例の説明図がそれぞれ示されている。さ
らに、図８には、図３のＤＬＬ回路ＤＬＬの位相ロック
時の一実施例の信号波形図が示されている。これらの図
をもとに、ＤＬＬ回路ＤＬＬの具体的構成及び動作，ク
ロック信号及び出力データの伝達経路，シンクロナスＤ
ＲＡＭの出力位相同期特性ならびにその特徴について説
明する。

【００５７】なお、図６及び図７には、外部端子Ｔ１つ
まりＣＬＫＴ及びＣＬＫＢからリードフレームＬＦ１，
ボンディングパッドＰ１，静電保護回路ＥＳＤならびに
クロックバッファＣＢの差動増幅回路ＤＡ１を経てＤＬ
Ｌ回路ＤＬＬの入力端子に至る信号経路と、ＤＬＬ回路
ＤＬＬの可変遅延回路ＶＤＬ，差動増幅回路ＤＡ２なら
びにナンドゲートＮＡ２及びノアゲートＮＯ２等を経て
ＤＬＬ回路ＤＬＬの出力端子に至る信号経路とが重複し
て示される。

【００５８】図３において、クロックバッファＣＢは、
差動増幅回路ＤＡ１を含む。この差動増幅回路ＤＡ１の
非反転入力端子には、外部端子ＣＬＫＴを介して非反転
クロック信号ＣＬＫＴが供給される。また、その反転入
力端子には、外部端子ＣＬＫＢを介して反転クロック信
号ＣＬＫＢが供給され、その制御端子には、外部端子Ｃ
ＫＥを介してクロックイネーブル信号ＣＫＥが供給され
る。差動増幅回路ＤＡ１の反転及び非反転出力端子にお
ける出力信号は、反転内部クロック信号ＩＣＫＢ及び非
反転内部クロック信号ＩＣＫＴとしてＤＬＬ回路ＤＬＬ
に供給されるとともに、シンクロナスＤＲＡＭの図示さ
れない各部に供給される。

【００５９】この実施例において、クロックバッファＣ
Ｂの差動増幅回路ＤＡ１は、一対の差動ＭＯＳＦＥＴ
と、該差動ＭＯＳＦＥＴに所定の動作電流を定常的に与
える電流源とを含む。そして、外部端子ＣＬＫＴを介し
て入力される非反転クロック信号ＣＬＫＴのレベルと、
外部端子ＣＬＫＢを介して入力される反転クロック信号
ＣＬＫＢのレベルとを比較増幅する。差動回路の非反転
及び反転出力信号は、クロックイネーブル信号ＣＫＥに
よってゲート制御された後、非反転内部クロック信号Ｉ
ＣＫＴ及び反転内部クロック信号ＩＣＫＢとなる。

【００６０】なお、外部端子Ｔ１つまり非反転クロック
信号入力端子ＣＬＫＴ及び反転クロック信号入力端子Ｃ
ＬＫＢを介して入力される相補クロック信号ＣＬＫ＊つ
まり非反転クロック信号ＣＬＫＴ及び反転クロック信号
ＣＬＫＢは、特に制限されないが、図８に示されるよう
に、その周期をｔｃｙとするデューティ５０％のパルス
信号とされる。また、クロックバッファＣＢの出力信号
たる相補内部クロック信号ＩＣＫ＊つまり非反転内部ク
ロック信号ＩＣＫＴ及び反転内部クロック信号ＩＣＫＢ
は、図６及び図８から明らかなように、上記外部端子Ｔ
１における非反転クロック信号ＣＬＫＴ及び反転クロッ
ク信号ＣＬＫＢから、外部端子Ｔ１及びボンディングパ
ッドＰ１を結合するリードフレームＬＦ１（ボンディン
グワイヤを含む）ならびに静電保護回路ＥＳＤ及びクロ
ックバッファＣＢの差動増幅回路ＤＡ１の合計遅延時間
ｔｄ１分だけ遅れたパルス信号とされる。

【００６１】次に、図３のＤＬＬ回路ＤＬＬは、特に制
限されないが、バッファＢ１及びＢ２を介して上記クロ
ックバッファＣＢの出力信号たる反転内部クロック信号
ＩＣＫＢ及び非反転内部クロック信号ＩＣＫＴを受ける
可変遅延回路ＶＤＬを含む。この可変遅延回路ＶＤＬに
は、バイアス電圧発生回路ＢＶＧからバイアス電圧ＮＢ
ＩＡＳが供給され、その非反転及び反転出力信号は、ナ
ンドゲートＮＡ２及びノアゲートＮＯ２の一方の入力端
子にそれぞれ供給される。

【００６２】ナンドゲートＮＡ２の他方の入力端子に
は、非反転イネーブル信号ＥＮＴが供給され、ノアゲー
トＮＯ２の他方の入力端子には、反転イネーブル信号Ｅ
ＮＢが供給される。また、ナンドゲートＮＡ２の出力信
号は、直列形態とされる４個のインバータＶ５〜Ｖ８を
経た後、非反転出力クロック信号ＳＣＫＴとなり、ノア
ゲートＮＯ２の出力信号は、同じく直列形態とされる４
個のインバータＶ９〜ＶＣを経た後、反転出力クロック
信号ＳＣＫＢとなる。

【００６３】この実施例のＤＬＬ回路ＤＬＬは、さら
に、非反転内部クロック信号ＩＣＫＴを受けて、その周
波数を四分の一、つまりその周期を４倍に分周した内部
クロック信号ＤＩＣＫＴ（第６の内部クロック信号）を
生成する分周回路ＤＩＶ１と、ＤＬＬ回路ＤＬＬの出力
信号たる非反転出力クロック信号ＳＣＫＴ及び反転出力
クロック信号ＳＣＫＢを受けて、その周波数を四分の
一、つまりその周期を４倍に分周した非反転内部クロッ
ク信号ＤＳＣＫＴ及び反転内部クロック信号ＤＳＣＫＢ
（第５の内部クロック信号）を生成する分周回路ＤＩＶ
２とを含む。

【００６４】このうち、分周回路ＤＩＶ１の出力信号た
る内部クロック信号ＤＩＣＫＴは、位相比較回路ＰＤの
一方の入力端子に供給され、分周回路ＤＩＶ２の出力信
号たる非反転内部クロック信号ＤＳＣＫＴ及び反転内部
クロック信号ＤＳＣＫＢは、ダミー遅延回路ＤＤＬに供
給される。このダミー遅延回路ＤＤＬの出力信号たる内
部クロック信号ＤＤＳＣＫ（第４の内部クロック信号）
は、位相比較回路ＰＤの他方の入力端子に供給される。
また、位相比較回路ＰＤの出力信号たる位相制御信号
は、チャージポンプ回路ＣＰに供給され、チャージポン
プ回路ＣＰの出力信号は、上記バイアス電圧発生回路Ｂ
ＶＧに供給される。

【００６５】ＤＬＬ回路ＤＬＬの可変遅延回路ＶＤＬ
は、クロックバッファＣＢからバッファＢ１及びＢ２を
介して供給される相補内部クロック信号ＩＣＫ＊を、バ
イアス電圧ＮＢＩＡＳの電位に応じて決まる遅延時間だ
け遅延させて差動増幅回路ＤＡ２に伝達する。この差動
増幅回路ＤＡ２の相補出力信号は、非反転イネーブル信
号ＥＮＴ及びハイレベルつまり反転イネーブル信号ＥＮ
Ｂのロウレベルを受けて選択的に伝達状態となるナンド
ゲートＮＡ２及びノアゲートＮＯ２から、インバータＶ
５〜Ｖ８ならびにＶ９〜ＶＣを介して伝達され、非反転
出力クロック信号ＳＣＫＴ及び反転出力クロック信号Ｓ
ＣＫＢとなる。

【００６６】これにより、相補出力クロック信号ＳＣＫ
＊つまり非反転出力クロック信号ＳＣＫＴ及び反転出力
クロック信号ＳＣＫＢは、図８に示されるように、相補
内部クロック信号ＩＣＫ＊つまり非反転内部クロック信
号ＩＣＫＴ及び反転内部クロック信号ＩＣＫＢから、Ｄ
ＬＬ回路ＤＬＬのバッファＢ１及びＢ２，可変遅延回路
ＶＤＬ，差動増幅回路ＤＡ２，ナンドゲートＮＡ２及び
ノアゲートＮＯ２，インバータＶ５〜Ｖ８ならびにＶ９
〜ＶＣの合計遅延時間ｔｄ２分だけ位相が遅れた同一周
波数のパルス信号となる。また、外部端子Ｔ２つまりデ
ータ入出力端子ＤＱ０〜ＤＱ１５には、非反転出力クロ
ック信号ＳＣＫＴがハイレベルとされ反転出力クロック
信号ＳＣＫＢがロウレベルとされてから、図６のデータ
出力バッファＯＢと、ボンディングパッドＰ２及び外部
端子Ｔ２間のリードフレームＬＦ２（ボンディングワイ
ヤを含む）とを含む信号経路の合計遅延時間ｔｄ３が経
過した時点で、対応する読み出しデータｄｏｒ等が出力
される。

【００６７】一方、分周回路ＤＩＶ１の出力信号たる内
部クロック信号ＤＩＣＫＴは、相補内部クロック信号Ｉ
ＣＫ＊つまり非反転内部クロック信号ＩＣＫＴ及び反転
内部クロック信号ＩＣＫＢから、分周回路ＤＩＶ１の遅
延時間ｔｄ４だけ位相が遅れた四分の一の周波数のパル
ス信号となる。また、分周回路ＤＩＶ２の出力信号たる
相補内部クロック信号ＤＳＣＫ＊つまり非反転内部クロ
ック信号ＤＳＣＫＴ及び反転内部クロック信号ＤＳＣＫ
Ｂは、相補出力クロック信号ＳＣＫ＊つまり非反転出力
クロック信号ＳＣＫＴ及び反転出力クロック信号ＳＣＫ
Ｂから、分周回路ＤＩＶ２の遅延時間ｔｄ５だけ位相が
遅れた四分の一の周波数のパルス信号となる。なお、こ
の実施例において、分周回路ＤＩＶ１の遅延時間ｔｄ４
と分周回路ＤＩＶ２の遅延時間ｔｄ５は同じ値となるよ
うに設計される。

【００６８】次に、ＤＬＬ回路ＤＬＬのダミー遅延回路
ＤＤＬは、図４に示されるように、ダミー単位出力バッ
ファＤＵＯＢ（ダミー出力回路）及びダミー単位入力バ
ッファＤＵＩＢ（ダミー入力回路）を含む。このうち、
ダミー単位出力バッファＤＵＯＢは、その入力端子に回
路の電源電圧を受けるクロックドインバータＣＶ３とそ
の入力端子に回路の接地電位を受けるクロックドインバ
ータＣＶ４とを含む。クロックドインバータＣＶ３の非
反転制御端子には、分周回路ＤＩＶ２から非反転内部ク
ロック信号ＤＳＣＫＴが供給され、その反転制御端子に
は、反転内部クロック信号ＤＳＣＫＢが供給される。ま
た、クロックドインバータＣＶ４の非反転制御端子に
は、反転内部クロック信号ＤＳＣＫＢが供給され、その
反転制御端子には、非反転内部クロック信号ＤＳＣＫＴ
が供給される。

【００６９】クロックドインバータＣＶ３及びＣＶ４の
共通結合された出力端子は、直列形態とされるインバー
タＶＤ〜ＶＦを介してナンドゲートＮＡ３及びノアゲー
トＮＯ３の一方の入力端子に共通結合される。ナンドゲ
ートＮＡ３の他方の入力端子には、回路の電源電圧が供
給され、ノアゲートＮＯ３の他方の入力端子には、回路
の接地電位が供給される。ナンドゲートＮＡ３の出力端
子は、ＰチャンネルＭＯＳＦＥＴＰ２（第１のダミーＭ
ＯＳＦＥＴ）のゲートに結合されるとともに、Ｐチャン
ネルＭＯＳＦＥＴＰ３（第３のダミーＭＯＳＦＥＴ）の
ゲートに結合される。また、ノアゲートＮＯ３の出力信
号は、ＮチャンネルＭＯＳＦＥＴＮ２（第２のダミーＭ
ＯＳＦＥＴ）のゲートに結合されるとともに、Ｎチャン
ネルＭＯＳＦＥＴＮ３（第４のダミーＭＯＳＦＥＴ）の
ゲートに結合される。

【００７０】出力ＭＯＳＦＥＴＰ２のソースは、回路の
電源電圧に結合され、出力ＭＯＳＦＥＴＮ２のソース
は、回路の接地電位に結合される。これらの出力ＭＯＳ
ＦＥＴＰ２及びＮ２の共通結合されたドレインと回路の
接地電位との間には、容量Ｃ１が設けられる。また、出
力ＭＯＳＦＥＴＰ２及びＮ２の共通結合されたドレイン
の電位は、ダミー単位出力バッファＤＵＯＢの出力信号
ｏｕｔ（第３の内部クロック信号）として、ダミー単位
入力バッファＤＵＩＢに供給される。

【００７１】ダミー単位入力バッファＤＵＩＢは、特に
制限されないが、静電保護回路ＥＳＤと、２個のクロッ
クドインバータＣＶ５及びＣＶ６と、回路の電源電圧及
びクロックドインバータＣＶ６の出力端子間に設けられ
るＰチャンネルＭＯＳＦＥＴＰ６とを含む。このうち、
ＰチャンネルＭＯＳＦＥＴＰ４及びＰ５ならびにＮチャ
ンネルＭＯＳＦＥＴＮ４及びＮ５からなるクロックドイ
ンバータＣＶ５は、イネーブル信号ＥＮのハイレベルを
受けて選択的に伝達状態とされる。また、クロックドイ
ンバータＣＶ６は、その非反転制御端子に回路の電源電
圧が供給されその反転制御端子に回路の電源電圧のイン
バータＶＨによる反転信号、つまりロウレベルが供給さ
れることで常に伝達状態とされ、ＭＯＳＦＥＴＰ６は、
そのゲートが回路の電源電圧に結合されることで常にオ
フ状態とされる。

【００７２】これらのことから、ダミー単位出力バッフ
ァＤＵＯＢのクロックドインバータＣＶ３は、非反転内
部クロック信号ＤＳＣＫＴのハイレベルつまり反転内部
クロック信号ＤＳＣＫＢのロウレベルを受けて選択的に
伝達状態となり、ナンドゲートＮＡ３及びノアゲートＮ
Ｏ３の一方の入力端子にハイレベルの出力データを伝達
する。また、クロックドインバータＣＶ４は、非反転内
部クロック信号ＤＳＣＫＴのロウレベルつまり反転内部
クロック信号ＤＳＣＫＢのハイレベルを受けて選択的に
伝達状態となり、ナンドゲートＮＡ３及びノアゲートＮ
Ｏ３の一方の入力端子にロウレベルの出力データを伝達
する。

【００７３】この結果、ダミー単位出力バッファＤＵＯ
Ｂの出力端子には、その出力信号ｏｕｔとして、相補内
部クロック信号ＤＳＣＫ＊の論理レベルが変わるごとに
交互にハイレベル及びロウレベルとなるパルス信号が出
力される。ダミー単位出力バッファＤＵＯＢの出力信号
ｏｕｔは、ダミー単位入力バッファＤＵＩＢを構成する
静電保護回路ＥＳＤならびにクロックドインバータＣＶ
５及びＣＶ６を経て内部クロック信号ＤＤＳＣＫとな
り、位相比較回路ＰＤに供給される。

【００７４】なお、ＤＬＬ回路ＤＬＬの出力信号たる内
部クロック信号ＤＤＳＣＫは、分周回路ＤＩＶ２の出力
信号たる相補内部クロック信号ＤＳＣＫ＊つまり非反転
内部クロック信号ＤＳＣＫＴ及び反転内部クロック信号
ＤＳＣＫＢから、ダミー単位出力バッファＤＵＯＢ及び
ダミー単位入力バッファＤＵＩＢを含むダミー遅延回路
ＤＤＬの合計遅延時間ｔｄ６だけ位相が遅れたパルス信
号となる。

【００７５】位相比較回路ＰＤは、分周回路ＤＩＶ１の
出力信号たる内部クロック信号ＤＩＣＫＴと、ＤＬＬ回
路ＤＬＬの出力信号たる内部クロック信号ＤＤＳＣＫの
位相を比較して、両者の位相差に対応した位相制御信号
をチャージポンプ回路ＣＰに出力し、チャージポンプ回
路ＣＰは、位相比較回路ＰＤから供給される位相制御信
号に従って、内部クロック信号ＤＩＣＫＴ及びＤＤＳＣ
Ｋの位相差に対応した電位の電圧信号を生成する。この
電圧信号は、バイアス電圧発生回路ＢＶＧを経てバイア
ス電圧ＮＢＩＡＳとなり、可変遅延回路ＶＤＬに供給さ
れる。

【００７６】これにより、可変遅延回路ＶＤＬの遅延時
間がバイアス電圧ＮＢＩＡＳに従って制御され、結果的
に外部端子Ｔ１つまり非反転クロック信号入力端子ＣＬ
ＫＴ及び反転クロック信号入力端子ＣＬＫＢにおける非
反転クロック信号ＣＬＫＴ及び反転クロック信号ＣＬＫ
Ｂの位相と、外部端子Ｔ２つまりデータ入出力端子ＤＱ
０〜ＤＱ１５における出力データの位相が同期化され
る。

【００７７】この実施例において、ダミー単位出力バッ
ファＤＵＯＢを構成するクロックドインバータＣＶ３及
びＣＶ４は、データ出力バッファＯＢの単位出力バッフ
ァＵＯＢ０〜ＵＯＢ１５を構成するクロックドインバー
タＣＶ１及びＣＶ２と同一のサイズで形成され、同一の
遅延特性を有する。また、インバータＶＤ〜ＶＦは、単
位出力バッファＵＯＢ０〜ＵＯＢ１５を構成するインバ
ータＶ２〜Ｖ４とそれぞれ同一の遅延特性を有し、ナン
ドゲートＮＡ２及びノアゲートＮＯ２は、ナンドゲート
ＮＡ１及びノアゲートＮＯ１と同一の遅延特性を有す
る。

【００７８】一方、ダミー単位出力バッファＤＵＯＢを
構成する出力ＭＯＳＦＥＴＰ２及びＮ２は、単位出力バ
ッファＵＯＢ０〜ＵＯＢ１５を構成する出力ＭＯＳＦＥ
ＴＰ１及びＮ１をスケールダウン、つまりそのサイズを
所定の割合で小さくして形成される。また、ＭＯＳＦＥ
ＴＰ３及びＮ３は、比較的小さなサイズの複数のＭＯＳ
ＦＥＴを並列結合することにより構成され、容量Ｃ１
も、比較的小さな静電容量値の複数の容量を並列結合す
ることにより構成される。ＭＯＳＦＥＴＰ３及びＮ３と
なる複数のＭＯＳＦＥＴは、メタルスイッチ、つまり対
応する所定の金属配線層が選択的に形成されることでそ
れぞれ選択的に有効とされ、これによってナンドゲート
ＮＡ３及びノアゲートＮＯ３に対する負荷容量値をトリ
ミングすることができる。また、容量Ｃ１となる複数の
容量は、所定のレジスタに書き込まれた容量制御信号の
対応するビットに従ってそれぞれ選択的に有効とされ、
これによって容量Ｃ１の静電容量値もトリミングするこ
とができる。

【００７９】同様に、ダミー単位入力バッファＤＵＩＢ
を構成する静電保護回路ＥＳＤは、図６及び図７のボン
ディングパッドＰ１の後段、つまりクロックバッファＣ
Ｂの差動増幅回路ＤＡの前段に設けられる静電保護回路
ＥＳＤと同一の遅延特性を持つべく形成される。また、
ダミー単位入力バッファＤＵＩＢのクロックドインバー
タＣＶ５及びＣＶ６は、実際の回路形態は異なるもの
の、クロックバッファＣＢの差動増幅回路ＤＡ１と同一
の遅延特性を持つべく形成され、上記のように、イネー
ブル信号ＥＮに従って選択的に動作状態とされる。

【００８０】以上の結果、この実施例のシンクロナスＤ
ＲＡＭでは、ＭＯＳＦＥＴＰ３及びＮ３の実効サイズ及
び容量Ｃ１の静電容量値のトリミングにより、ダミー遅
延回路ＤＤＬとしての遅延時間ｔｄ６、つまりダミー遅
延回路ＤＤＬの入力信号たる相補内部クロック信号ＤＳ
ＣＫ＊とその出力信号たる内部クロック信号ＤＤＳＣＫ
との間の位相差を、所定値となるべく制御することがで
きるとともに、この遅延時間ｔｄ６のプロセスバラツ
キ，温度変化ならびに電源変動等にともなう変化を、正
規伝達経路の変化に充分近づけることができるものとな
る。

【００８１】この実施例のシンクロナスＤＲＡＭにおい
て、ＤＬＬ回路ＤＬＬが設けられる目的は、外部端子Ｔ
１つまり非反転クロック信号入力端子ＣＬＫＴ及び反転
クロック信号入力端子ＣＬＫＢにおける非反転クロック
信号ＣＬＫＴ及び反転クロック信号ＣＬＫＢの位相と、
外部端子Ｔ２つまりデータ入出力端子ＤＱ０〜ＤＱ１５
における出力データの位相とを同期化することにある。
両者の位相が同期化されたいわゆる位相ロック時におい
て、分周回路ＤＩＶ１から位相比較回路ＰＤの一方の入
力端子に供給される内部クロック信号ＤＩＣＫＴの位相
は、図８に示されるように、ＤＬＬ回路ＤＬＬから位相
比較回路ＰＤの他方の入力端子に供給される内部クロッ
ク信号ＤＤＳＣＫの位相と一致することが必要条件とさ
れるとともに、その周期は、入力クロック信号つまり相
補クロック信号ＣＬＫ＊の周期の４倍、つまり４×ｔｃ
ｙと一致することが必要条件とされる。

【００８２】図５及び図６から明らかなように、クロッ
ク信号及び出力データの正規伝達経路Ａは、外部端子Ｔ
１つまり非反転クロック信号入力端子ＣＬＫＴ及び反転
クロック信号入力端子ＣＬＫＢから、ボンディングワイ
ヤを含むリードフレームＬＦ１，ボンディングパッドＰ
１ならびにクロックバッファＣＢの差動増幅回路ＤＡ１
と、ＤＬＬ回路ＤＬＬの可変遅延回路ＶＤＬ、差動増幅
回路ＤＡ２ならびにナンドゲートＮＡ２及びノアゲート
ＮＯ２を含む遅延回路ＤＬ１と、データ出力バッファＯ
Ｂの各単位出力バッファのクロックドインバータＣＶ１
及びＣＶ２，インバータＶ２〜Ｖ４を含む遅延回路ＤＬ
５ならびに出力ＭＯＳＦＥＴＰ１及びＮ１からなるバッ
ファと、データ出力バッファＯＢの出力端子からボンデ
ィングパッドＰ２，ボンディングワイヤを含むリードフ
レームＬＦ２ないし外部端子Ｔ２つまりデータ入出力端
子ＤＱ０〜ＤＱ１５とに至る信号経路となる。

【００８３】したがって、正規伝達経路Ａの合計遅延時
間ｔｄＡは、外部端子Ｔ１からクロックバッファＣＢを
経てＤＬＬ回路ＤＬＬの入力端子に至る入力信号経路の
遅延時間ｔｄ１と、ＤＬＬ回路ＤＬＬの可変遅延回路Ｖ
ＤＬの遅延時間ｔｄ２と、ＤＬＬ回路ＤＬＬの出力端子
からデータ出力バッファＯＢを経て外部端子Ｔ２つまり
データ入出力端子ＤＱ０〜ＤＱ１５に至る出力信号経路
の遅延時間ｔｄ３とを加えた時間、すなわち、 ｔｄＡ＝ｔｄ１＋ｔｄ２＋ｔｄ３ ………………………………………（１） であり、この正規伝達経路Ａの合計遅延時間ｔｄＡは、
相補クロック信号ＣＬＫ＊の周期ｔｃｙと自然数ｎとに
対して、 ｔｄＡ＝ｎ×ｔｃｙ となることが位相ロック時の必要条件となる。

【００８４】一方、図５及び図７から明らかなように、
クロックバッファＣＢの出力信号たる相補内部クロック
信号ＩＣＫ＊は、伝達経路Ｂ、つまり分周回路ＤＩＶ１
を経て相補内部クロック信号ＤＳＣＫ＊となり、位相比
較回路ＰＤの一方の入力端子に伝達される。また、相補
内部クロック信号ＩＣＫ＊は、ダミー伝達経路Ｃ、つま
りＤＬＬ回路ＤＬＬの可変遅延回路ＶＤＬ，差動増幅回
路ＤＡならびに遅延回路ＤＬ１と、分周回路ＤＩＶ２
と、ダミー遅延回路ＤＤＬのダミー単位出力バッファＤ
ＵＯＢのクロックドインバータＣＶ３及びＣＶ４，イン
バータＶＤ〜ＶＦからなる遅延回路ＤＬ２，出力ＭＯＳ
ＦＥＴＰ２及びＮ２を含むデータ出力バッファＯＢＤ，
ならびに容量Ｃ１を含む遅延回路ＤＬ３と、ダミー単位
入力バッファＤＵＩＢの静電保護回路ＥＳＤ及びクロッ
クドインバータＣＶ５を含む遅延回路ＤＬ４，ならびに
クロックドインバータＣＶ６とを経て内部クロック信号
ＤＤＳＣＫとなり、位相比較回路ＰＤの他方の入力端子
に伝達される。

【００８５】したがって、上記位相ロックの条件が成立
するためには、ダミー伝達経路Ｃにおける合計遅延時間
から伝達経路Ｂの遅延時間を差し引いた値が、相補クロ
ック信号ＣＬＫ＊の周期ｔｃｙの４倍と一致することが
必要条件となる。言うまでもなく、伝達経路Ｂの遅延時
間ｔｄＢは、分周回路ＤＩＶ１の遅延時間ｔｄ４とな
る。また、ダミー伝達経路Ｃの合計遅延時間ｔｄＣは、
ＤＬＬ回路ＤＬＬの可変遅延回路ＶＤＬ，差動増幅回路
ＤＡ２ならびに遅延回路ＤＬ１の遅延時間ｔｄ２に、分
周回路ＤＩＶ２の遅延時間ｔｄ５と、ダミー遅延回路Ｄ
ＤＬの遅延時間ｔｄ６とを加えた時間、すなわち、 ｔｄＣ＝ｔｄ２＋ｔｄ５＋ｔｄ６ ………………………………………（２） であり、位相ロック時に、この合計遅延時間ｔｄＣは、 ｔｄＣ＝４×ｔｃｙ＋ｔｄＢ ＝４×ｔｃｙ＋ｔｄ４ となる。

【００８６】ダミー伝達経路Ｃの合計遅延時間ｔｄＣ
は、位相ロック時、前記（１）式の自然数ｎを４とした
ときの正規伝達経路Ａの合計遅延時間ｔｄＡと一致する
ため、合計遅延時間ｔｄＣに関する上記（２）式は、 ｔｄＣ＝ｔｄ１＋ｔｄ２＋ｔｄ３＋ｔｄ４ ……………………………（３） となる。

【００８７】前述のように、分周回路ＤＩＶ１の遅延時
間ｔｄ４と分周回路ＤＩＶ２の遅延時間ｔｄ５は、同じ
値となるように設計される。このため、上記（２）式及
び（３）式から、ダミー遅延回路ＤＤＬの遅延時間ｔｄ
６は、 ｔｄ６＝ｔｄ１＋ｔｄ３ …………………………………………………（４） つまり、外部端子Ｔ１からクロックバッファＣＢを経て
ＤＬＬ回路ＤＬＬの入力端子に至る信号経路の遅延時間
ｔｄ１と、ＤＬＬ回路ＤＬＬの出力端子からデータ出力
バッファＯＢを経て外部端子Ｔ２つまりデータ入出力端
子ＤＱ０〜ＤＱ１５に至る信号経路の遅延時間ｔｄ３と
を加えた時間と同じ値であることが、ＤＬＬ回路ＤＬＬ
の位相ロックの必要条件となる。

【００８８】この実施例において、ダミー遅延回路ＤＤ
Ｌのダミー単位出力バッファＤＵＯＢを構成するクロッ
クドインバータＣＶ３及びＣＶ４，インバータＶＤ〜Ｖ
ＦならびにナンドゲートＮＡ２及びノアゲートＮＯ２
は、データ出力バッファＯＢの単位出力バッファＵＯＢ
０〜ＵＯＢ１５を構成するクロックドインバータＣＶ１
及びＣＶ２，インバータＶ２〜Ｖ４ならびにナンドゲー
トＮＡ１及びノアゲートＮＯ１と同一のサイズで形成さ
れ、同一の遅延特性を有する。また、ダミー単位出力バ
ッファＤＵＯＢの出力ＭＯＳＦＥＴＰ２及びＮ２は、単
位出力バッファＵＯＢ０〜ＵＯＢ１５の出力ＭＯＳＦＥ
ＴＰ１及びＮ１をスケールダウンした形で形成され、Ｍ
ＯＳＦＥＴＰ３及びＮ３は、対応するメタルスイッチに
従って選択的に有効とされるそれぞれ複数のＭＯＳＦＥ
Ｔからなる。

【００８９】さらに、ダミー単位入力バッファＤＵＩＢ
を構成する静電保護回路ＥＳＤは、クロックバッファＣ
Ｂの差動増幅回路ＤＡの前段に設けられる静電保護回路
ＥＳＤと同一の遅延特性を持つべく形成され、クロック
ドインバータＣＶ５及びＣＶ６は、実際の回路形態は異
なるものの、クロックバッファＣＢの差動増幅回路ＤＡ
１と同一の遅延特性を持つべく形成される。

【００９０】これらのことから、この実施例のシンクロ
ナスＤＲＡＭでは、ダミー遅延回路ＤＤＬとしての遅延
時間ｔｄ６を、ＭＯＳＦＥＴＰ３及びＮ３ならびに容量
Ｃ１のトリミングによって制御し、上記（４）式の条件
を比較的容易に実現することができるとともに、この遅
延時間ｔｄ６のプロセスバラツキ，温度変化ならびに電
源変動等にともなう変化を、正規伝達経路、つまり上記
遅延時間ｔｄ１及びｔｄ３のの変化に充分近づけること
ができる。この結果、ＤＬＬ回路ＤＬＬ及びこれを含む
シンクロナスＤＲＡＭの出力位相同期特性を改善し、シ
ンクロナスＤＲＡＭひいてはこれを含むシステムの高速
化を図ることができる。

【００９１】ところで、この実施例のシンクロナスＤＲ
ＡＭては、前記したように、ＤＬＬ回路ＤＬＬのダミー
単位入力バッファＤＵＩＢが、クロックバッファＣＢの
差動増幅回路ＤＡ１と実質同一の遅延特性を有し、定常
的な動作電流を必要としないクロックドインバータＣＶ
５に置き換えられる。また、ＤＬＬ回路ＤＬＬの位相比
較回路ＰＤの前段に、相補内部クロック信号ＩＣＫ＊の
周期を四分の一に分周するための分周回路ＤＩＶ１が設
けられるとともに、ＤＬＬ回路ＤＬＬのダミー遅延回路
ＤＤＬの前段に、相補出力クロック信号ＳＣＫ＊の周期
を四分の一に分周するための分周回路ＤＩＶ２が設けら
れ、ダミー遅延回路ＤＤＬ及び位相比較回路ＰＤの動作
周期がクロック周期の四分の一に削減される。

【００９２】このため、定常的に動作電流を必要とする
差動増幅回路をＤＬＬ回路ＤＬＬのダミー遅延回路ＤＤ
Ｌのダミー単位入力バッファＤＵＩＢからなくし、その
所要動作電流を削減できるとともに、各回路の動作周期
を四分の一とすることで、ダミー遅延回路ＤＤＬ及び位
相比較回路の所要動作電流を削減して、シンクロナスＤ
ＲＡＭひいてはこを含むシステムの低消費電力化を図る
ことができる。

【００９３】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）ダブルデータレートモードを有しＤＬＬ回路を備
えるシンクロナスＤＲＡＭ等において、ＤＬＬ回路のダ
ミー単位出力バッファ及びダミー単位入力バッファを、
簡略化された遅延回路で模擬せず、正規のデータ出力バ
ッファ及びクロックバッファと実質同一の回路構成とす
ることで、プロセスバラツキ，温度変化ならびに電源変
動にともなうダミー単位出力バッファ及びダミー単位入
力バッファの遅延時間の変化を、正規のデータ出力バッ
ファ及びクロックバッファに合わせて、クロック入力端
子におけるクロック信号とデータ出力端子における出力
データとの間の位相差を圧縮できるという効果が得られ
る。

【００９４】（２）上記（１）項により、ＤＬＬ回路及
びこれを含むシンクロナスＤＲＡＭ等の出力位相同期特
性を改善し、シンクロナスＤＲＡＭ等ひいてはこれを含
むシステムの高速化を図ることができるという効果が得
られる。

【００９５】（３）上記（１）項及び（２）項におい
て、ダミー単位出力バッファの出力ＭＯＳＦＥＴを、正
規のデータ出力バッファを構成するＰチャンネル型及び
Ｎチャンネル型出力ＭＯＳＦＥＴをそれぞれスケールダ
ウンした第１及び第２のＭＯＳＦＥＴと、これらの出力
ＭＯＳＦＥＴにそれぞれ並列形態に設けられ、例えばメ
タルスイッチによりそれぞれ選択的に有効とされる複数
のＭＯＳＦＥＴからなる第３及び第４のＭＯＳＦＥＴと
により構成するとともに、ダミー単位出力バッファの出
力端子と回路の接地電位との間に、例えばレジスタに書
き込まれた容量制御信号に従ってそれぞれ選択的に有効
とされる複数の容量を並列形態に設けることで、ダミー
遅延回路を構成するダミー単位出力バッファ及びダミー
単位入力バッファの遅延時間を、正規のデータ出力バッ
ファ及びクロックバッファの遅延時間に合わせてトリミ
ングすることができるという効果が得られる。

【００９６】（４）上記（３）項により、クロック信号
と出力データとの間の位相差をさらに圧縮して、ＤＬＬ
回路及びこれを含むシンクロナスＤＲＡＭ等の出力位相
同期特性をさらに改善し、シンクロナスＤＲＡＭ等ひい
てはこれを含むシステムのさらなる高速化を図ることが
できるという効果が得られる。

【００９７】（５）上記（１）項ないし（４）項におい
て、ＤＬＬ回路のダミー単位入力バッファを、クロック
バッファの差動増幅回路と実質同一の遅延特性を有し、
定常的な動作電流を必要としないクロックドインバータ
に置き換えるとともに、ＤＬＬ回路の位相比較回路及び
ダミー遅延回路の前段に、実質的な入力クロック信号及
び出力クロック信号を例えば四分の一に分周して伝達す
る分周回路をそれぞれ設け、ダミー単位出力バッファ及
びダミー単位入力バッファを含むダミー遅延回路と位相
比較回路の動作周期をクロック周期の四分の一とするこ
とで、定常的に動作電流を必要とする差動増幅回路をダ
ミー単位入力バッファからなくし、その所要動作電流を
削減できるとともに、その動作周期を四分の一とするこ
とで、ＤＬＬ回路のダミー単位出力バッファ及びダミー
単位入力バッファならびに位相比較回路の所要動作電流
を削減できるという効果が得られる。

【００９８】（６）上記（５）項により、シンクロナス
ＤＲＡＭ等ひいてはこを含むシステムの低消費電力化を
図ることができるという効果が得られる。

【００９９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、シンクロナスＤＲＡＭは、任意数の
バンクを備えることができるし、各バンクのメモリアレ
イＭＡＲＹは、その周辺回路を含めて複数のメモリマッ
ト又はサブアレイに分割することができる。また、シン
クロナスＤＲＡＭは、×８ビット又は×３２ビット等任
意のビット構成をとりうるし、ダブルデータレートモー
ドを有することを必須条件ともしない。シンクロナスＤ
ＲＡＭのブロック構成や起動制御信号及び内部制御信号
の名称及び有効レベルならびに電源電圧の極性等は、本
実施例に制約されることなく種々の実施形態をとりう
る。

【０１００】図２において、データ出力バッファＯＢ
は、例えば多ビット試験のためのテスト回路を含むこと
ができるし、そのブロック構成は任意である。また、単
位出力バッファＵＯＢ０〜ＵＯＢ１５の具体的な回路構
成やＭＯＳＦＥＴの導電型ならびに各制御信号の有効レ
ベル等は、種々の実施形態をとりうる。

【０１０１】図３において、分周回路ＤＩＶ１及びＤＩ
Ｖ２の分周比は、任意の値に設定することができるし、
ＤＬＬ回路ＤＬＬのブロック構成も、種々の実施形態を
とりうる。図４において、ＭＯＳＦＥＴＰ３及びＮ３な
らびに容量Ｃ１のトリミング方法は、任意の組み合わせ
及び方法をとりうる。また、ダミー単位出力バッファＤ
ＵＯＢのＭＯＳＦＥＴＰ３及びＮ３を含む出力バッファ
段は、正規伝達経路を構成する出力バッファ段と完全に
同一の構成としてもよいし、ダミー単位入力バッファＤ
ＵＩＢのクロックドインバータＣＶ６も、クロックバッ
ファＣＢの差動増幅回路ＤＡ１と同一構成としてもよ
い。図８において、各信号の絶対的な時間及びレベル関
係は、本発明に何ら制約を与えるものではない。

【０１０２】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシン
クロナスＤＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、同様なＤＬＬ
回路を備える各種のメモリ集積回路装置及び論理集積回
路装置、ならびにこのような集積回路を含むコンピュー
タシステム等の各種システムにも適用できる。この発明
は、少なくともＤＬＬ回路を具備する半導体集積回路装
置ならびにこのような半導体集積回路装置を含む装置又
はシステムに広く適用できる。

【０１０３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ダブルデータレートモード
を有しＤＬＬ回路を備えるシンクロナスＤＲＡＭ等の半
導体集積回路装置において、ＤＬＬ回路のダミー単位出
力バッファ及びダミー単位入力バッファを、簡略化され
た遅延回路で模擬せず、正規のデータ出力バッファ及び
クロックバッファと実質同一の回路構成とする。

【０１０４】これにより、プロセスバラツキ，温度変化
ならびに電源変動にともなうダミー単位出力バッファ及
びダミー単位入力バッファの遅延時間の変化を、正規の
データ出力バッファ及びクロックバッファに合わせ、ク
ロック入力端子におけるクロック信号とデータ出力端子
における出力データとの間の位相差を圧縮できる。この
結果、シンクロナスＤＲＡＭ等の出力位相同期特性を改
善し、シンクロナスＤＲＡＭ等ひいてはこれを含むシス
テムの高速化を図ることができる。

【０１０５】上記シンクロナスＤＲＡＭ等において、ダ
ミー単位出力バッファの出力ＭＯＳＦＥＴを、正規のデ
ータ出力バッファを構成するＰチャンネル型及びＮチャ
ンネル型出力ＭＯＳＦＥＴをスケールダウンした第１及
び第２のＭＯＳＦＥＴと、これらの出力ＭＯＳＦＥＴに
それぞれ並列形態に設けられ、例えばメタルスイッチに
よりそれぞれ選択的に有効とされる複数のＭＯＳＦＥＴ
からなる第３及び第４のＭＯＳＦＥＴとにより構成する
とともに、ダミー単位出力バッファの出力端子と回路の
接地電位との間に、例えばレジスタに書き込まれた容量
制御信号に従ってそれぞれ選択的に有効とされる複数の
容量を並列形態に設ける。

【０１０６】これにより、ダミー単位出力バッファ及び
ダミー単位入力バッファの遅延時間を、正規のデータ出
力バッファ及びクロックバッファの遅延時間に合わせて
トリミングすることができるため、クロック信号と出力
データとの間の位相差をさらに圧縮して、出力位相同期
特性をさらに改善し、シンクロナスＤＲＡＭ等ひいては
これを含むシステムのさらなる高速化を図ることができ
る。

【０１０７】上記シンクロナスＤＲＡＭ等において、Ｄ
ＬＬ回路のダミー単位入力バッファを、クロックバッフ
ァの差動増幅回路と実質同一の遅延特性を有し、定常的
な動作電流を必要としないクロックドインバータに置き
換える。また、ＤＬＬ回路の位相比較回路及びダミー遅
延回路の前段に、実質的な入力クロック信号及び出力ク
ロック信号を例えば四分の一に分周して伝達する分周回
路をそれぞれ設けるとともに、ダミー単位出力バッファ
及びダミー単位入力バッファを含むダミー遅延回路と位
相比較回路の動作周期をクロック周期の四分の一とす
る。

【０１０８】これにより、定常的に動作電流を必要とす
る差動増幅回路をダミー単位入力バッファからなくし、
その所要動作電流を削減できるとともに、その動作周期
を四分の一とすることで、ＤＬＬ回路のダミー単位出力
バッファ及びダミー単位入力バッファならびに位相比較
回路の所要動作電流を削減して、シンクロナスＤＲＡＭ
等ひいてはこを含むシステムの低消費電力化を図ること
ができる。

【図面の簡単な説明】

【図１】この発明が適用されたシンクロナスＤＲＡＭの
一実施例を示すブロック図である。

【図２】図１のシンクロナスＤＲＡＭのデータ出力バッ
ファの一実施例を示す回路図である。

【図３】図１のシンクロナスＤＲＡＭのクロックバッフ
ァ及びＤＬＬ回路の一実施例を示すブロック図である。

【図４】図３のＤＬＬ回路のダミー遅延回路の一実施例
を示す回路図である。

【図５】図１のシンクロナスＤＲＡＭのクロック信号及
び出力データの全体的な伝達経路を説明するための一実
施例を示す説明図である。

【図６】図５の伝達経路のうち、クロック信号及び出力
データの正規伝達経路を説明するためのの一実施例を示
す説明図である。

【図７】図５の伝達経路のうち、クロック信号及び出力
データのダミー伝達経路を説明するための一実施例を示
す説明図である。

【図８】図１のシンクロナスＤＲＡＭのＤＬＬ回路の位
相ロック時の一実施例を示す信号波形図である。

【図９】この発明に先立って本願発明者等が開発したシ
ンクロナスＤＲＡＭのクロック信号及び出力データの伝
達経路を説明するための一例を示す説明図である。

【符号の説明】

ＳＤＲＡＭ……シンクロナスＤＲＡＭ、ＢＡＮＫ０〜Ｂ
ＡＮＫ３…バンク、ＭＡＲＹ…メモリアレイ、ＷＬ…ワ
ード線、ＢＬＴ…非反転ビット線、ＢＬＢ…反転ビット
線、ＭＣ…ダイナミック型メモリセル、ＷＤ…ワード線
駆動回路、ＲＤ…ロウアドレスデコーダ、ＲＡ…ロウア
ドレスバッファ、ＲＦＣ…リフレッシュアドレスカウン
タ、ＢＳ…バンク選択回路、ＳＡ…センスアンプ、ＣＤ
…カラムアドレスデコーダ、ＣＣ…カラムアドレスカウ
ンタ、ＣＡ…カラムアドレスバッファ、ＡＲ…アドレス
レジスタ、ＭＲ…モードレジスタ、ＷＡ…ライトアン
プ、ＭＡ…メインアンプ、ＩＢ…データ入力バッファ、
ＯＢ…データ出力バッファ、ＣＢ…クロックバッファ、
ＤＬＬ……ＤＬＬ回路、ＣＬ…メモリ制御回路、ＤＱ０
〜ＤＱ１５…入力又は出力データあるいはその入出力端
子、ＣＫＥ…クロックイネーブル信号又はその入力端
子、ＣＬＫＴ…非反転クロック信号又はその入力端子、
ＣＬＫＢ…反転クロック信号又はその入力端子、ＣＳＢ
…チップ選択信号又はその入力端子、ＲＡＳＢ…ロウア
ドレスストローブ信号又はその入力端子、ＣＡＳＢ…カ
ラムアドレスストローブ信号又はその入力端子、ＷＥＢ
…ライトイネーブル信号又はその入力端子、ＤＭ…デー
タマスク信号又はその入力端子、ＤＱＳ…データストロ
ーブ信号又はその入出力端子、Ａ０〜Ａｉ…アドレス信
号又はその入力端子、ＩＣＫ＊…相補内部クロック信
号、ＳＣＫ＊…相補出力クロック信号、ＤＯＣ…出力制
御信号、ＯＬ１〜ＯＬ２…出力ラッチ信号。ＲＤＢ０〜
ＲＤＢ１５…リードデータバス、ＵＯＢ０〜ＵＯＢ１５
…単位出力バッファ、ＬＴ１〜ＬＴ２…出力ラッチ、Ｓ
ＣＫＴ…非反転出力クロック信号、ＳＣＫＢ…反転出力
クロック信号。ＤＡ１〜ＤＡ３…差動増幅回路、Ｂ１〜
Ｂ２…バッファ、ＤＩＶ１〜ＤＩＶ２…１／４分周回
路、ＤＤＬ…ダミー遅延回路、ＰＤ…位相比較回路、Ｃ
Ｐ…チャージポンプ回路、ＢＶＧ…バイアス電圧発生回
路、ＮＢＩＡＳ…バイアス電圧、ＶＤＬ…可変遅延回
路、ＤＳＣＫＴ，ＤＳＣＫＢ，ＤＤＳＣＫ，ＤＳＣＫＴ
…内部クロック信号、ＥＮＴ，ＥＮＢ，ＥＮ…イネーブ
ル信号。ＤＵＯＢ…ダミー単位出力バッファ、ＤＵＩＢ
…ダミー単位入力バッファ、ｏｕｔ…ダミー単位出力バ
ッファの出力信号。ＰＫＧ…パッケージ、ＣＨＩＰ…半
導体基板、Ａ〜Ｃ…伝達経路、ＲＴ１〜ＲＴ２…終端抵
抗、Ｔ１〜Ｔ２…パッケージ外部端子（ピン）、ＬＦ１
〜ＬＦ２…リードフレーム、Ｐ１〜Ｐ２…ボンディング
パッド、ＣＢ…バス容量、ＲＤＢ…リードデータバス、
ＷＤＢ…ライトデータバス。ＬＴ１ｏｕｔ，ＬＴ２ｏｕ
ｔ…出力ラッチの出力信号。ｃｙｐ〜ｃｙｒ…クロック
サイクル、ｔｃｙ…クロックサイクルタイム、ｔｄ１〜
ｔｄ６…遅延時間、ｄｏｑ〜ｄｏｒ…出力データ。Ｐ１
〜Ｐ６…ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ５…Ｎチ
ャンネルＭＯＳＦＥＴ、Ｖ１〜ＶＭ…インバータ、ＣＶ
１〜ＣＶ５…クロックドインバータ、ＮＡ１〜ＮＡ２…
ナンドゲート、ＮＯ１〜ＮＯ２…ノアゲート、Ｃ１〜Ｃ
３…容量、ＥＳＤ…静電保護回路、ＶＴＴ…バス電源電
圧。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１の外部端子から入力されるクロック
   信号をもとに、第１の内部クロック信号を生成するクロ
   ック入力回路と、 第２の内部クロック信号に従って、第２の外部端子から
   所定の出力信号を出力する出力回路と、 上記第２の外部端子における上記出力信号の位相と上記
   第１の外部端子における上記クロック信号の位相とが同
   期すべく上記第１の内部クロック信号を遅延させ、上記
   クロック信号と所定の位相関係を有する上記第２の内部
   クロック信号を生成するＤＬＬ回路とを具備するもので
   あって、かつ、 上記ＤＬＬ回路が、 その上記第１の内部クロック信号に対する遅延時間が所
   定のバイアス電圧の電位に応じて選択的に切り換えられ
   る可変遅延回路と、 上記出力回路、及び該出力回路の出力端子から上記第２
   の外部端子までの信号経路と実質同一の遅延特性を有
   し、上記第２の内部クロック信号をもとに第３の内部ク
   ロック信号を生成するダミー出力回路、ならびに、上記
   クロック入力回路、及び上記第１の外部端子から上記ク
   ロック入力回路までの信号経路と実質同一の遅延特性を
   有し、上記第３の内部クロック信号をもとに第４の内部
   クロック信号を生成するダミー入力回路を含むダミー遅
   延回路と、 実質的な上記第１の内部クロック信号と上記第４の内部
   クロック信号の位相を比較し、その位相差に応じて上記
   バイアス電圧の電位を制御する位相比較回路とを含んで
   なることを特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１において、 上記クロック入力回路は、差動増幅回路を含むものであ
   り、 上記出力回路は、第１の電源電圧と上記第２の外部端子
   との間に設けられる第１の出力ＭＯＳＦＥＴ、及び上記
   第２の外部端子と第２の電源電圧との間に設けられる第
   ２の出力ＭＯＳＦＥＴを含むものであって、 上記ダミー入力回路は、上記差動増幅回路と実質同一の
   遅延特性を有するクロックドインバータを含むものであ
   り、 上記出力回路は、上記第１及び第２の出力ＭＯＳＦＥＴ
   をそれぞれスケールダウンしてなる第１及び第２のダミ
   ーＭＯＳＦＥＴ、ならびに該第１及び第２のダミーＭＯ
   ＳＦＥＴにそれぞれ並列形態に設けられ、選択的に有効
   とされるそれぞれ複数の第３及び第４のダミーＭＯＳＦ
   ＥＴを含むものであることを特徴とする半導体集積回路
   装置。
3. 【請求項３】 請求項１又は請求項２において、 上記ダミー遅延回路は、上記第２の内部クロック信号の
   周期を所定数倍に分周してなる第５の内部クロック信号
   をもとに上記第３の内部クロック信号を生成するもので
   あって、 上記位相比較回路による位相比較動作は、該第３の内部
   クロック信号をもとに生成される上記第４の内部クロッ
   ク信号と、上記第１の内部クロック信号の周期を上記所
   定数倍に分周してなる第６の内部クロック信号との間で
   行われるものであることを特徴とする半導体集積回路装
   置。
4. 【請求項４】 請求項１，請求項２あるいは請求項３に
   おいて、 上記半導体集積回路装置は、ダブルデータレートモード
   を有するシンクロナスＤＲＡＭであり、 上記出力回路は、 第１の出力信号を保持する第１の出力ラッチと、 第２の出力信号を保持する第２の出力ラッチと、 上記第２の内部クロック信号の第１の論理レベルを受け
   て上記第１の出力ラッチの出力信号たる上記第１の出力
   信号を選択し、その第２の論理レベルを受けて上記第２
   の出力ラッチの出力信号たる上記第２の出力信号を選択
   する出力選択回路とを含むものであることを特徴とする
   半導体集積回路装置。