KR20200100345A - 증폭기, 이를 이용하는 수신 회로, 반도체 장치 및 반도체 시스템 - Google Patents

증폭기, 이를 이용하는 수신 회로, 반도체 장치 및 반도체 시스템 Download PDF

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KR20200100345A
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Abstract

증폭기는 증폭 회로, 등화 회로, 출력 회로, 제 1 게인 조절 회로 및 제 2 게인 조절 회로를 포함할 수 있다. 상기 증폭 회로는 제 1 및 제 2 입력 신호에 기초하여 제 1 및 제 2 증폭 노드의 전압 레벨을 변화시킬 수 있다. 상기 등화 회로는 상기 제 1 및 제 2 증폭 노드의 전압 레벨을 변화시킬 수 있다. 상기 출력 회로는 상기 제 1 및 제 2 증폭 노드의 전압 레벨에 기초하여 출력 신호를 생성할 수 있다. 상기 제 1 게인 조절 회로는 제 1 게인 제어 신호에 기초하여 상기 제 1 및 제 2 증폭 노드의 전압 레벨을 변화시킬 수 있다. 상기 제 2 게인 조절 회로는 제 2 게인 제어 신호에 기초하여 상기 출력 신호의 전압 레벨을 변화시킬 수 있다.

Description

증폭기, 이를 이용하는 수신 회로, 반도체 장치 및 반도체 시스템 {AMPLIFIER, RECEIVING CIRCUIT, SEMICONDUCTOR APPARATUS, AND SEMICONDUCTOR SYSTEM USING THE AMPLIFICATION CIRCUIT}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 반도체 장치 및 반도체 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 클럭과 데이터를 전송 및 수신하여 서로 통신할 수 있다. 반도체 장치들은 수신 회로를 구비하여 외부 장치로부터 전송된 신호를 수신하거나 반도체 장치 내부 회로 사이에서 전송된 신호를 수신할 수 있다. 상기 수신 회로는 차동 증폭 동작을 수행하는 증폭 회로를 포함할 수 있다. 상기 증폭 회로는 차동 신호 또는 싱글 엔디드 (single ended) 신호를 수신할 수 있다. 상기 증폭 회로는 싱글 엔디드 신호를 수신하기 위해서 기준전압을 사용한다. 상기 증폭 회로가 차동 신호를 수신할 때, 하나의 입력 신호는 다른 입력 신호의 상보적인 레벨을 갖기 때문에, 상기 증폭 회로는 채널의 고주파수 손실, 리플렉션 및 크로스 토크로 인한 심볼간 간섭(Inter Symbol Interference, ISI)을 보상하고 교류 이득 (AC gain)을 증가시켜 정확한 신호를 증폭할 수 있다. 하지만, 상기 증폭 회로가 싱글 엔디드 신호를 수신할 때, 하나의 입력 신호인 싱글 엔디드 신호는 전압 레벨이 스윙하는데 비해 다른 입력 신호인 기준전압은 소정의 전압 레벨을 유지하기 때문에, 상기 증폭 회로의 커먼 모드(common mode)가 드리프트(drift)되거나 교류 이득이 감소되는 문제가 발생할 수 있다.
본 발명의 실시예는 제어 신호에 따라 증폭기의 이득을 다양하게 조절할 수 있는 복수의 이득 조절 회로를 구비하는 증폭기, 이를 이용하는 수신 회로, 반도체 장치 및 반도체 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 증폭기는 제 1 입력 신호 및 제 2 입력 신호에 기초하여 제 1 증폭 노드 및 제 2 증폭 노드의 전압 레벨을 변화시키는 증폭 회로; 상기 제 1 및 제 2 증폭 노드의 전압 레벨과 제 1 게인 제어 신호에 기초하여 상기 제 1 및 제 2 증폭 노드로 인가되는 전압 레벨을 변화시키는 제 1 게인 조절 회로; 상기 제 1 증폭 노드의 전압 레벨에 기초하여 상기 제 2 증폭 노드의 전압 레벨을 변화시키고, 상기 제 2 증폭 노드의 전압 레벨에 기초하여 상기 제 1 증폭 노드의 전압 레벨을 변화시키는 등화 회로; 상기 제 1 및 제 2 증폭 노드의 전압 레벨에 기초하여 출력 신호를 생성하는 출력 회로; 및 제 2 게인 제어 신호에 기초하여 상기 출력 신호의 전압 레벨을 변화시키는 2 게인 조절 회로를 포함할 수 있다.
본 발명의 실시예에 따른 증폭기는 제 1 입력 신호 및 제 2 입력 신호에 기초하여 제 1 증폭 노드 및 제 2 증폭 노드의 전압 레벨을 변화시키는 증폭 회로; 상기 제 1 및 제 2 증폭 노드의 전압 레벨과 제 1 게인 제어 신호에 기초하여 상기 제 1 및 제 2 증폭 노드로 인가되는 전압 레벨을 변화시키는 제 1 게인 조절 회로; 상기 제 1 증폭 노드의 전압 레벨에 기초하여 제 1 등화 노드와 상기 제 2 증폭 노드를 연결하고, 상기 제 2 증폭 노드의 전압 레벨에 기초하여 제 2 등화 노드와 상기 제 1 증폭 노드를 연결하는 등화 회로; 제 2 게인 제어 신호에 기초하여 상기 제 1 및 제 2 등화 노드를 연결하는 제 2 게인 조절 회로; 및 상기 제 3 게인 제어 신호에 기초하여 상기 제 1 및 제 2 등화 노드를 통해 흐르는 전류의 양을 변화시키는 제 3 게인 조절 회로를 포함할 수 있다.
본 발명의 실시예는 증폭기가 차동 신호뿐만 아니라 싱글 엔디드 신호도 정확하게 수신할 수 있도록 하여 반도체 장치의 동작 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 증폭기의 구성을 보여주는 도면,
도 2a 내지 도 3b는 본 발명의 실시예에 따른 증폭기의 이득을 보여주는 그래프,
도 4는 본 발명의 실시예에 따른 증폭기의 구성을 보여주는 도면,
도 5는 도 4에 도시된 제 1 저항 회로의 구성을 보여주는 도면,
도 6은 도 4에 도시된 제 2 게인 조절 회로의 구성을 보여주는 도면,
도 7은 도 4에 도시된 제 3 게인 조절 회로의 구성을 보여주는 도면,
도 8은 도 4에 도시된 제 4 게인 조절 회로의 구성을 보여주는 도면,
도 9는 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 10은 본 발명의 실시예에 따른 수신 회로의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 증폭기(100)의 구성을 보여주는 도면이다. 상기 증폭기(100)는 입력 신호(IN, INB)를 수신하고, 상기 입력 신호(IN, INB)를 증폭하여 출력 신호(OUT)를 생성할 수 있다. 상기 증폭기(100)는 제 1 입력 신호(IN) 및 제 2 입력 신호(INB)를 수신할 수 있다. 상기 증폭기(100)는 상기 제 1 및 제 2 입력 신호(IN, INB)를 차동 증폭하여 상기 출력 신호(OUT)를 생성할 수 있다. 일 실시예에서, 상기 제 1 및 제 2 입력 신호(IN, INB)는 차동 신호일 수 있고, 상기 제 2 입력 신호(INB)는 상기 제 1 입력 신호(IN)와 상보되는 전압 레벨을 가질 수 있다. 일 실시예에서, 상기 제 1 입력 신호(IN)는 싱글 엔디드 (single-ended) 신호일 수 있다. 상기 제 1 입력 신호(IN)가 싱글 엔디드 신호일 때, 상기 제 2 입력 신호(INB)는 기준 전압일 수 있다. 상기 기준 전압은 상기 제 1 입력 신호(IN)가 스윙하는 범위의 중간 레벨에 대응하는 전압 레벨을 가질 수 있다. 상기 증폭기(100)는 적어도 하나의 게인 조절 회로를 포함할 수 있다. 상기 적어도 하나의 게인 조절 회로는 상기 증폭기(100)의 이득을 조절할 수 있다. 상기 직류 이득은 상대적으로 낮은 주파수의 입력 신호를 수신할 때 증폭기의 이득으로서, 상기 제 1 입력 신호(IN1)가 정상 상태(steady state) 전압 레벨을 유지할 때의 상기 증폭기(100)의 이득을 의미할 수 있다. 상기 교류 이득은 상대적으로 높은 주파수의 입력 신호를 수신할 때 상기 증폭기의 이득으로서, 상기 제 1 입력 신호(IN1)의 전압 레벨이 천이할 때 상기 증폭기(100)의 이득을 의미할 수 있다. 상기 증폭기(100)는 적어도 하나의 게인 조절 회로를 구비하여 상기 직류 이득 및 교류 이득을 다양한 방식으로 조절할 수 있다.
도 1에서, 상기 증폭기(100)는 증폭 스테이지(110), 등화 스테이지(120) 및 출력 스테이지(130)를 포함할 수 있다. 상기 증폭 스테이지(110)는 상기 제 1 및 제 2 입력 신호(IN, INB)를 수신하고, 상기 제 1 및 제 2 입력 신호(IN, INB)를 차동 증폭하여 제 1 증폭 신호(AOUT) 및 제 2 증폭 신호(AOUTB)를 생성할 수 있다. 상기 증폭 스테이지(110)는 상기 제 1 및 제 2 입력 신호(IN, INB)에 기초하여 제 1 및 제 2 증폭 노드(AN1, AN2)의 전압 레벨을 변화시켜 상기 제 1 및 제 2 증폭 신호(AOUT, AOUTB)를 생성할 수 있다. 상기 등화 스테이지(120)는 상기 제 1 및 제 2 증폭 노드(AN1, AN2)와 연결되고, 상기 제 1 및 제 2 증폭 노드(AN1, AN2)의 전압 레벨을 등화시켜 상기 제 1 및 제 2 증폭 신호(AOUT, AOUTB)의 전압 레벨을 변화시킬 수 있다. 상기 등화 스테이지(120)는 상기 제 1 증폭 노드(AN1)의 전압 레벨에 기초하여 상기 제 2 증폭 노드(AN2)의 전압 레벨을 변화시킬 수 있고, 상기 제 2 증폭 노드(AN2)의 전압 레벨에 기초하여 상기 제 1 증폭 노드(AN1)의 전압 레벨을 변화시킬 수 있다. 상기 출력 스테이지(130)는 상기 제 1 증폭 노드(AN1) 및 제 2 증폭 노드(AN2)와 연결되어 상기 제 1 및 제 2 증폭 신호(AOUT, AOUTB)를 수신할 수 있다. 상기 출력 스테이지(130)는 상기 제 1 및 제 2 증폭 신호(AOUT, AOUTB)에 기초하여 상기 출력 신호(OUT)를 생성할 수 있다. 상기 증폭 스테이지(110), 상기 등화 스테이지(120) 및 상기 출력 스테이지(130)는 각각 상기 증폭기의 게인을 조절하기 위해 적어도 하나의 게인 조절 회로를 포함할 수 있다.
상기 증폭 스테이지(110)는 제 1 전원전압(VH) 단자 및 제 2 전원전압(VL) 단자 사이에 연결되어 상기 제 1 및 제 2 입력 신호(IN, INB)에 대한 증폭 동작을 수행할 수 있다. 상기 증폭기(110)는 증폭 회로(111) 및 제 1 게인 조절 회로(112)를 포함할 수 있다. 상기 증폭 회로(111)는 상기 제 1 및 제 2 입력 신호(IN, INB)를 수신하고, 상기 제 1 및 제 2 입력 신호(IN, INB)에 기초하여 상기 제 1 및 제 2 증폭 노드(AN1, AN2)의 전압 레벨을 변화시킬 수 있다. 상기 증폭 회로(111)는 상기 제 1 및 제 2 입력 신호(IN, INB)를 차동 증폭하여 상기 제 1 및 제 2 증폭 노드(AN1, AN2)의 전압 레벨을 변화시킬 수 있다. 상기 증폭 회로(111)는 상기 제 1 입력 신호(IN)에 기초하여 상기 제 2 증폭 노드(AN2)의 전압 레벨을 변화시키고, 상기 제 2 입력 신호(INB)에 기초하여 상기 제 1 증폭 노드(AN1)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 게인 조절 회로(112)는 상기 제 1 및 제 2 증폭 노드(AN1, AN2)와 연결될 수 있다. 상기 제 1 게인 조절 회로(112)는 제 1 게인 제어 신호(VC1)를 수신할 수 있다. 상기 제 1 게인 조절 회로(112)는 상기 제 1 및 제 2 증폭 노드(AN1, AN2)의 전압 레벨과 상기 제 1 게인 제어 신호(VC1)에 기초하여 상기 제 1 및 제 2 증폭 노드(AN1, AN2)로 인가되는 전압 레벨을 변화시킬 수 있다. 상기 제 1 게인 조절 회로(112)는 상기 제 1 게인 제어 신호(VC1)에 기초하여 상기 제 1 및 제 2 증폭 신호(AOUT, AOUB)의 유도성 피크 (inductive peak)를 형성하여 상기 증폭기(100)의 교류 이득을 증가시킬 수 있다. 상기 제 1 게인 조절 회로(112)는 상기 증폭기(100)의 교류 이득을 조절하기 위해 액티브 인덕터 (active inductor)의 구조를 가질 수 있다.
상기 증폭 회로(111)는 제 1 입력 트랜지스터(IT1) 및 제 2 입력 트랜지스터(IT2)를 포함할 수 있다. 상기 제 1 및 제 2 입력 트랜지스터(IT1, IT2)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 입력 트랜지스터(IT1)의 게이트는 상기 제 1 입력 신호(IN)를 수신하고, 드레인이 상기 제 2 증폭 노드(AN2)와 연결되며, 소스가 공통 노드(CN)와 연결될 수 있다. 상기 제 2 입력 트랜지스터(IT2)의 게이는 상기 제 2 입력 신호(INB)를 수신하고, 드레인이 상기 제 1 증폭 노드(AN1)와 연결되며, 소스가 상기 공통 노드(CN)와 연결될 수 있다. 상기 공통 노드(CN)는 상기 제 2 전원전압(VL) 단자와 연결될 수 있다. 상기 공통 노드(CN)는 전류원을 통해 상기 제 2 전원전압(VL) 단자와 연결될 수 있다. 상기 제 1 입력 트랜지스터(IT1)는 상기 제 1 입력 신호(IN)가 로직 하이 레벨일 때, 상기 제 2 증폭 노드(AN2)의 전압 레벨을 상기 제 1 증폭 노드(AN1)의 전압 레벨보다 상대적으로 낮출 수 있다. 따라서, 상기 제 2 증폭 노드(AN2)를 통해 로직 로우 레벨의 제 2 증폭 신호(AOUTB)가 출력되도록 하고, 상기 제 1 증폭 노드(AN1)를 통해 로직 하이 레벨의 제 1 증폭 신호(AOUT)가 출력되도록 한다. 반대로, 상기 제 1 입력 트랜지스터(IT1)는 상기 제 1 입력 신호(IN)가 로직 로우 레벨일 때, 상기 제 2 증폭 노드(AN2)의 전압 레벨을 상기 제 1 증폭 노드(AN1)의 전압 레벨보다 상대적으로 높일 수 있다. 따라서, 상기 제 2 증폭 노드(AN2)를 통해 로직 하이 레벨의 제 2 증폭 신호(AOUTB)가 출력되도록 하고, 상기 제 1 증폭 노드(AN1)를 통해 로직 로우 레벨의 제 1 증폭 신호(AOUT)가 출력되도록 한다.
상기 제 1 게인 조절 회로(112)는 제 1 액티브 인덕터(112-1) 및 제 2 액티브 인덕터(112-2)를 포함할 수 있다. 상기 제 1 액티브 인덕터(112-1)는 상기 제 1 전원전압(VH) 단자와 상기 제 2 증폭 노드(AN2) 사이에 연결되고, 상기 제 1 게인 제어 신호(VC1)에 기초하여 상기 제 1 전원전압(VH)을 상기 제 2 증폭 노드(AN2)로 인가할 수 있다. 상기 제 1 액티브 인덕터(112-1)는 상기 제 1 게인 제어 신호(VC1)에 기초하여 상기 제 2 증폭 노드(AN2)로 인가되는 전압 레벨을 변화시킬 수 있다. 상기 제 2 액티브 인덕터(112-2)는 상기 제 1 전원전압(VH) 단자와 상기 제 1 증폭 노드(AN1) 사이에 연결되고, 상기 제 1 게인 제어 신호(VC1)에 기초하여 상기 제 1 전원전압(VH)을 상기 제 1 증폭 노드(AN1)로 인가할 수 있다. 상기 제 2 액티브 인덕터(112-2)는 상기 제 1 게인 제어 신호(VC1)에 기초하여 상기 제 1 증폭 노드(AN1)로 인가되는 전압 레벨을 변화시킬 수 있다.
상기 제 1 액티브 인덕터(112-1)는 제 1 트랜지스터(T1) 및 제 1 저항 회로(RC1)를 포함할 수 있다. 상기 제 1 트랜지스터(T1)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T1)의 소스는 상기 제 1 전원전압(VH) 단자와 연결되고, 드레인이 상기 제 2 증폭 노드(AN2)와 연결될 수 있다. 상기 제 1 저항 회로(RC1)는 상기 제 1 트랜지스터(T1)의 게이트와 상기 제 2 증폭 노드(AN2) 사이에 연결될 수 있다. 상기 제 1 저항 회로(RC)는 상기 제 1 게인 제어 신호(VC1)에 기초하여 가변되는 저항 값을 가질 수 있다. 상기 제 1 저항 회로(RC1)는 제 2 트랜지스터(T2)를 포함할 수 있다. 상기 제 2 트랜지스터(T2)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 2 트랜지스터(T2)의 게이트는 상기 제 1 게인 제어 신호(VC1)를 수신하고, 드레인 및 소스 중 하나가 상기 제 1 트랜지스터(T1)의 게이트와 연결되며, 상기 드레인 및 소스 중 다른 하나가 상기 제 2 증폭 노드(AN2)와 연결될 수 있다. 상기 제 1 트랜지스터(T1)는 상기 제 2 증폭 노드(AN2)의 전압 레벨에 기초하여 상기 제 1 전원전압(VH) 단자로부터 상기 제 2 증폭 노드(AN2)로 인가되는 전압의 레벨을 조절할 수 있다. 상기 제 2 트랜지스터(T2)는 상기 제 1 게인 제어 신호(VC1)에 기초하여 변화되는 저항 값을 가질 수 있다. 따라서, 상기 제 2 트랜지스터(T2)는 상기 제 1 게인 제어 신호(VC1)에 따라 상기 제 1 트랜지스터(T1)가 상기 제 2 증폭 노드(AN2)로 인가하는 전압의 레벨을 조절할 수 있다.
상기 제 2 액티브 인덕터(112-2)는 제 3 트랜지스터(T3) 및 제 2 저항 회로(RC2)를 포함할 수 있다. 상기 제 3 트랜지스터(T3)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 3 트랜지스터(T3)의 소스는 상기 제 1 전원전압(VH) 단자와 연결되고, 드레인이 상기 제 1 증폭 노드(AN1)와 연결될 수 있다. 상기 제 2 저항 회로(RC2)는 상기 제 3 트랜지스터(T3)의 게이트와 상기 제 1 증폭 노드(AN1) 사이에 연결될 수 있다. 상기 제 2 저항 회로(RC2)는 상기 제 1 게인 제어 신호(VC1)에 기초하여 가변되는 저항 값을 가질 수 있다. 상기 제 2 저항 회로(RC2)는 제 4 트랜지스터(T4)를 포함할 수 있다. 상기 제 4 트랜지스터(T4)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 4 트랜지스터(T4)의 게이트는 상기 제 1 게인 제어 신호(VC1)를 수신하고, 드레인 및 소스 중 하나가 상기 제 2 트랜지스터(T2)의 게이트와 연결되며, 상기 드레인 및 소스 중 다른 하나가 상기 제 1 증폭 노드(AN1)와 연결될 수 있다. 상기 제 3 트랜지스터(T3)는 상기 제 1 증폭 노드(AN1)의 전압 레벨에 기초하여 상기 제 1 전원전압(VH) 단자로부터 상기 제 1 증폭 노드(AN1)로 인가되는 전압의 레벨을 조절할 수 있다. 상기 제 4 트랜지스터(T4)는 상기 제 1 게인 제어 신호(VC1)에 기초하여 변화되는 저항 값을 가질 수 있다. 따라서, 상기 제 4 트랜지스터(T4)는 상기 제 1 게인 제어 신호(VC1)에 따라 상기 제 3 트랜지스터(T3)가 상기 제 1 증폭 노드(AN1)로 인가하는 전압의 레벨을 조절할 수 있다.
상기 등화 스테이지(120)는 등화 회로(121), 제 2 게인 조절 회로(122) 및 제 3 게인 조절 회로(123)를 포함할 수 있다. 상기 제 2 및 제 3 게인 조절 회로(122, 123)는 상기 등화 회로(121)의 구성 요소로 포함될 수도 있다. 상기 등화 회로(121)는 제 1 및 제 2 증폭 노드(AN1, AN2)와 상기 제 2 전원전압(VL) 단자 사이에 연결되어 상기 제 1 및 제 2 증폭 신호(AOUT, AOUTB)에 대한 등화 동작을 수행할 수 있다. 상기 등화 회로(121)는 제 1 등화 트랜지스터(QT1) 및 제 2 등화 트랜지스터(QT2)를 포함할 수 있다. 상기 제 1 등화 트랜지스터(QT1) 및 제 2 등화 트랜지스터(QT2)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 등화 트랜지스터(QT1)의 게이트는 상기 제 1 증폭 노드(AN1)와 연결되고, 드레인이 상기 제 2 증폭 노드(AN2)와 연결되며, 소스가 제 1 등화 노드(QN1)와 연결될 수 있다. 상기 제 1 등화 트랜지스터(QT1)는 상기 제 1 증폭 노드(AN1)의 전압 레벨에 기초하여 상기 제 2 증폭 노드(AN2)를 상기 제 1 등화 노드(QN1)와 연결할 수 있다. 상기 제 2 등화 트랜지스터(QT2)의 게이트는 상기 제 2 증폭 노드(AN2)와 연결되고, 드레인이 상기 제 1 증폭 노드(AN1)와 연결되며, 소스가 제 2 등화 노드(QN2)와 연결될 수 있다. 상기 제 2 등화 트랜지스터(QT2)는 상기 제 2 증폭 노드(AN2)의 전압 레벨에 기초하여 상기 제 1 증폭 노드(AN1)를 상기 제 2 등화 노드(QN2)와 연결할 수 있다.
상기 제 2 게인 조절 회로(122)는 상기 제 2 게인 제어 신호(VC2)를 수신하고, 상기 제 2 게인 제어 신호(VC2)에 기초하여 상기 증폭기(100)의 게인을 조절할 수 있다. 상기 제 2 게인 조절 회로(122)는 상기 제 2 게인 제어 신호(VC2)에 기초하여 상기 제 1 등화 노드(QN1) 및 상기 제 2 등화 노드(QN2)를 연결할 수 있다. 상기 제 2 게인 조절 회로(122)는 제 1 저항(R1), 제 2 저항(R2) 및 소스 트랜지스터(ST)를 포함할 수 있다. 상기 제 1 저항(R1)의 일 단은 상기 제 1 등화 노드(QN1)와 연결될 수 있다. 상기 제 2 저항(R2)의 일 단은 상기 제 2 등화 노드(QN2)와 연결될 수 있다. 상기 소스 트랜지스터(ST)는 상기 제 1 및 제 2 저항(R1, R2)의 타 단 사이에 연결될 수 있다. 상기 소스 트랜지스터(ST)는 상기 제 2 게인 제어 신호(VC2)에 기초하여 상기 제 1 및 제 2 저항(R1, R2)의 타 단을 연결할 수 있다. 상기 소스 트랜지스터(ST)의 저항 값은 상기 제 2 게인 제어 신호(VC2)에 기초하여 설정될 수 있다. 상기 소스 트랜지스터(ST)는 N 채널 모스 트랜지스터일 수 있다. 상기 소스 트랜지스터(ST)의 게이트는 상기 제 2 게인 제어 신호(VC2)를 수신하고, 드레인 및 소스 중 하나가 상기 제 1 저항(R1)의 타 단과 연결되며, 드레인 및 소스 중 다른 하나가 상기 제 2 저항(R2)의 타 단과 연결될 수 있다. 상기 제 2 게인 조절 회로(122)는 상기 증폭기(100)의 직류 이득 및/또는 전체 이득을 조절할 수 있다.
상기 제 3 게인 조절 회로(123)는 상기 제 3 게인 제어 신호(VC3)에 기초하여 상기 제 1 및 제 2 등화 노드(QN1, QN2)를 통해 흐르는 전류의 양을 조절할 수 있다. 상기 제 3 게인 조절 회로(123)는 제 1 전류원(CS1) 및 제 2 전류원(CS2)을 포함할 수 있다. 상기 제 1 및 제 2 전류원(CS1, CS2)은 상기 제 3 게인 제어 신호(VC3)에 의해 전류량이 조절되는 가변 전류원일 수 있다. 상기 제 1 전류원(CS1)은 상기 제 1 등화 노드(QN1)와 상기 제 2 전원전압(VL) 단자 사이에 연결될 수 있다. 상기 제 1 전류원(CS1)은 상기 제 3 게인 제어 신호(VC3)에 기초하여 상기 제 1 등화 노드(QN1)로부터 상기 제 2 전원전압 단자(VL)로 흐르는 전류의 양을 조절할 수 있다. 상기 제 2 전류원(CS2)은 상기 제 2 등화 노드(QN2)와 상기 제 2 전원전압(VL) 단자 사이에 연결될 수 있다. 상기 제 2 전류원(CS2)은 상기 제 3 게인 제어 신호(VC3)에 기초하여 상기 제 2 등화 노드(QN2)로부터 상기 제 2 전원전압(VL) 단자로 흐르는 전류의 양을 조절할 수 있다.
상기 등화 스테이지(120)는 제 1 캐패시터(C1) 및 제 2 캐패시터(C2)를 더 포함할 수 있다. 상기 제 1 캐패시터(C1)의 일 단은 상기 제 1 등화 노드(QN1)와 연결되고, 타 단은 상기 제 2 전원전압(VL) 단자와 연결될 수 있다. 상기 제 2 캐패시터(C2)의 일 단은 상기 제 2 등화 노드(QN2)와 연결되고, 타 단은 상기 제 2 전원전압(VL) 단자와 연결될 수 있다. 상기 제 1 및 제 2 캐패시터(C1, C2)는 상기 증폭기(100)의 교류 이득을 변화시킬 수 있다. 상기 제 1 및 제 2 캐패시터(C1, C2)는 서로 동일한 캐패시턴스를 가질 수도 있고, 서로 다른 캐패시턴스를 가질 수도 있다. 일 실시예에서, 상기 제 1 및 제 2 캐패시터(C1, C2)는 상기 증폭기의 교류 이득을 조절하기 위해 가변 캐패시턴스를 가질 수도 있다.
상기 출력 스테이지(130)는 출력 회로(131) 및 제 4 게인 조절 회로(132)를 포함할 수 있다. 상기 출력 회로(131)는 상기 제 1 및 제 2 증폭 노드(AN1, AN2)와 연결되어 상기 제 1 및 제 2 증폭 신호(AOUT, AOUTB)를 수신할 수 있다. 상기 출력 회로(131)는 상기 제 1 및 제 2 증폭 신호(AOUT, AOUTB)에 기초하여 상기 출력 신호(OUT)를 생성할 수 있다. 상기 제 4 게인 조절 회로(132)는 제 4 게인 제어 신호(VC4)를 수신하고, 상기 제 4 게인 제어 신호(VC4)에 기초하여 상기 증폭기(100)의 이득을 조절할 수 있다. 상기 제 4 게인 조절 회로(132)는 상기 제 4 게인 제어 신호(VC4)에 기초하여 상기 출력 신호(OUT)의 전압 레벨을 변화시킬 수 있다. 상기 제 4 게인 조절 회로(132)는 상기 출력 신호(OUT)의 전압 레벨을 변화시킴으로써 상기 증폭기(100)의 교류 이득을 변화시킬 수 있다.
상기 출력 회로(131)는 전류 공급 회로(131-1) 및 전류 디스차지 회로(131-2)를 포함할 수 있다. 상기 전류 공급 회로(131-1)는 상기 제 1 전원전압(VH) 단자와 제 1 출력 노드(ON1) 및 제 2 출력 노드(ON2) 사이에 연결될 수 있다. 상기 전류 공급 회로(131-1)는 상기 제 1 및 제 2 증폭 신호(AOUT, AOUTB)에 기초하여 상기 제 1 및 제 2 출력 노드(ON1, ON2)로 전류를 공급할 수 있다. 상기 전류 공급 회로(131-1)는 상기 제 1 증폭 신호(AOUT)에 기초하여 상기 제 2 출력 노드(ON2)로 전류를 공급하고, 상기 제 2 증폭 신호(AOUT2)에 기초하여 상기 제 1 출력 노드(ON1)로 전류를 공급할 수 있다. 상기 전류 공급 회로(131-1)는 상기 제 1 증폭 노드(AN1)의 전압 레벨에 기초하여 상기 제 2 출력 노드(ON2)의 전압 레벨을 변화시키고, 상기 제 2 증폭 노드(AN2)의 전압 레벨에 기초하여 상기 제 1 출력 노드(ON1)의 전압 레벨을 변화시킬 수 있다.
상기 전류 디스차지 회로(131-2)는 상기 제 1 및 제 2 출력 노드(ON1, ON2)와 상기 제 2 전원전압(VL) 단자 사이에 연결될 수 있다. 상기 전류 디스차지 회로(131-2)는 상기 제 2 출력 노드(ON2)의 전압 레벨에 기초하여 상기 제 1 출력 노드(ON1)의 전압 레벨을 변화시킬 수 있다. 상기 전류 디스차지 회로(131-2)는 상기 제 2 출력 노드(ON2)의 전압 레벨에 기초하여 상기 제 1 및 제 2 출력 노드(ON1, ON2)로부터 상기 제 2 전원전압(VL) 단자로 흐르는 전류의 양을 조절할 수 있다.
상기 전류 공급 회로(131-1)는 제 1 전류 트랜지스터(CT1) 및 제 2 전류 트랜지스터(CT2)를 포함할 수 있다. 상기 제 1 및 제 2 전류 트랜지스터(CT1, CT2)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 1 전류 트랜지스터(CT1)의 게이트는 상기 제 2 증폭 노드(AN2)와 연결되어 상기 제 2 증폭 신호(AOUTB)를 수신할 수 있다. 상기 제 1 전류 트랜지스터(CT1)의 소스는 상기 제 1 전원전압(VH) 단자와 연결되고, 드레인은 상기 제 1 출력 노드(ON1)와 연결될 수 있다. 상기 제 2 전류 트랜지스터(CT2)의 게이트는 상기 제 1 증폭 노드(AN1)와 연결되어 상기 제 1 증폭 신호(AOUT)를 수신할 수 있다. 상기 제 2 전류 트랜지스터(CT2)의 소스는 상기 제 1 전원전압(VH) 단자와 연결되고, 드레인은 상기 제 2 출력 노드(ON2)와 연결될 수 있다.
상기 전류 디스차지 회로(131-2)는 제 3 전류 트랜지스터(CT3) 및 제 4 전류 트랜지스터(CT4)를 포함할 수 있다. 상기 제 3 및 제 4 전류 트랜지스터(CT3, CT4)는 N 채널 모스 트랜지스터를 포함할 수 있다. 상기 제 3 전류 트랜지스터(CT3)의 게이트는 상기 제 2 출력 노드(ON2)와 연결되고, 드레인이 상기 제 1 출력 노드(ON1)와 연결되며, 소스가 상기 제 2 전원전압(VL) 단자와 연결될 수 있다. 상기 제 4 전류 트랜지스터(CT4)의 게이트는 상기 제 2 출력 노드와 연결되고, 드레인이 상기 제 2 출력 노드와 연결되며, 소스가 상기 제 2 전원전압 단자와 연결될 수 있다.
상기 제 4 게인 조절 회로(132)는 게인 트랜지스터(GT)를 포함할 수 있다. 상기 게인 트랜지스터(GT)는 P 채널 모스 트랜지스터일 수 있다. 상기 게인 트랜지스터(GT)의 게이트는 상기 제 4 게인 제어 신호(VC4)를 수신하고, 소스가 상기 제 2 출력 노드(ON2)와 연결되며, 드레인이 상기 제 4 전류 트랜지스터(CT4)의 게이트와 연결될 수 있다. 상기 게인 트랜지스터(GT)는 상기 제 4 게인 제어 신호(VC4)에 기초하여 상기 제 2 출력 노드(ON2)로부터 상기 제 4 전류 트랜지스터(CT4)의 게이트로 공급되는 전류의 양을 변화시킬 수 있다.
상기 출력 스테이지(130)는 출력 캐패시터(133)를 더 포함할 수 있다. 상기 출력 캐패시터(133)의 일 단은 상기 제 1 출력 노드(ON1)와 연결되고, 타 단이 상기 제 2 전원전압(VL) 단자와 연결될 수 있다. 상기 출력 캐패시터(133)는 상기 제 1 출력 노드(ON1)의 전압 레벨을 안정화시켜 상기 출력 신호(OUT)의 전압 레벨을 안정적으로 유지시킬 수 있다.
상기 증폭기(100)는 제어 신호 생성 회로(140)를 더 포함할 수 있다. 상기 제어 신호 생성 회로(140)는 상기 제 1 게인 제어 신호(VC1), 상기 제 2 게인 제어 신호(VC2), 상기 제 3 게인 제어 신호(VC3) 및 상기 제 4 게인 제어 신호(VC4)를 생성할 수 있다. 상기 제어 신호 생성 회로(140)는 게인 조절 정보(EQ)에 기초하여 상기 제 1 내지 제 4 게인 제어 신호(VC1, VC2, VC3, VC4)를 생성할 수 있다. 상기 게인 조절 정보(EQ)는 상기 증폭기(100)를 포함하는 반도체 장치의 특성 및 동작 환경에 따라 임의로 생성될 수 있는 신호일 수 있다. 상기 제어 신호 생성 회로(140)는 상기 제 1 내지 제 4 게인 조절 회로(112, 122, 123, 132)를 제어하기에 적합한 전압 레벨 또는 복수의 비트를 갖는 상기 제 1 내지 제 4 게인 제어 신호(VC1, VC2, VC3, VC4)를 생성할 수 있다. 상기 제어 신호 생성 회로(140)는 상기 게인 조절 정보(EQ)에 기초하여 서로 다른 전압 레벨을 갖는 바이어스 전압으로서 상기 제 1 내지 제 4 게인 제어 신호(VC1, VC2, VC3, VC4)를 생성할 수 있다.
도 2a 내지 도 3b는 본 발명의 실시예에 따른 증폭기의 이득을 보여주는 그래프이다. 도 2a는 제 1 게인 조절 회로(112)의 동작에 따른 증폭기(100)의 이득 변화를 보여주고, 도 2b는 제 4 게인 조절 회로(132)의 동작에 따른 증폭기(100)의 이득 변화를 보여주고, 도 2c는 제 1 및 제 4 게인 조절 회로(112, 132)의 동작에 따른 증폭기(100)의 이득 변화를 보여줄 수 있다. 도 2a 내지 도 2c에 도시된 그래프에서 x 축은 입력 신호(IN, INB)의 주파수에 대응하고, y 축은 증폭기(100)의 이득에 대응할 수 있다. 상기 입력 신호(IN, INB)의 주파수는 헤르츠 단위로 표현된 것일 수 있고, 상기 증폭기(100)의 이득은 데시벨 단위로 표현된 것일 수 있다. 도 1을 함께 참조하면, 상기 제 1 및 제 2 증폭 노드(AN1, AN2)의 전압 레벨이 변화되면, 상기 제 1 및 제 3 트랜지스터(T1, T3)에 의해 상기 제 1 전원전압(VH) 단자로부터 상기 제 1 및 제 2 증폭 노드(AN1, AN2)로 공급되는 전류의 양의 변화될 수 있다. 상기 제 1 게인 제어 신호(VC1)의 전압 레벨이 감소하여 상기 제 1 및 제 2 저항 회로(RC1, RC2)의 저항 값이 증가되면, 상기 제 1 입력 신호(IN)의 전압 레벨이 천이될 때 상기 제 1 증폭 신호(AOUT)의 피크 (peak)가 발생될 수 있고, 상기 출력 신호(OUT)의 피크도 발생될 수 있다. 상기 제 1 게인 조절 회로(112)는 상기 출력 신호(OUT)의 피크를 발생시켜 도 2a에 도시된 것과 같이 상기 증폭기(100)의 교류 이득(AC Gain)을 증가시킬 수 있다. 예를 들어, 상기 제 1 및 제 2 저항 회로(RC1, RC2)의 저항 값이 증가될수록, 상기 증폭기(100)의 교류 이득(AC Gain)은 증가될 수 있다. 반대로 상기 제 1 및 제 2 저항 회로(RC1, RC2)의 저항 값이 감소될수록, 상기 증폭기(100)의 교류 이득은 감소될 수 있다. 따라서, 상기 제 1 및 제 2 저항 회로(RC1, RC2)로 입력되는 상기 제 1 게인 제어 신호(VC1)의 전압 레벨을 감소시키는 경우, 상기 제 2 및 제 4 트랜지스터(T2, T4)의 저항 값이 증가될 수 있고, 상기 증폭기(100)의 교류 이득(AC Gain)은 증가될 수 있다. 반대로 상기 제 1 및 제 2 저항 회로(RC1, RC2)로 입력되는 상기 제 1 게인 제어 신호(VC1)의 전압 레벨을 증가시키는 경우, 상기 제 2 및 제 4 트랜지스터(T2, T4)의 저항 값이 증가될 수 있고, 상기 증폭기(100)의 교류 이득(AC Gain)은 감소될 수 있다.
도 2b를 참조하면, 상기 제 4 게인 조절 회로(132)는 상기 증폭기(100)의 교류 이득(AC Gain)을 조절할 수 있다. 예를 들어, 상기 제 4 게인 조절 회로(132)의 저항 값이 증가할수록, 상기 증폭기(100)의 교류 이득(AC Gain)은 증가될 수 있다. 반대로, 상기 제 4 게인 조절 회로(132)의 저항 값이 감소될수록, 상기 증폭기(100)의 교류 이득(AC Gain)은 감소될 수 있다. 따라서, 상기 제 4 게인 조절 회로(132)로 입력되는 상기 제 4 게인 제어 신호(VC4)의 전압 레벨을 증가시키는 경우, 상기 게인 트랜지스터(GT)의 저항 값이 증가될 수 있고, 상기 증폭기(100)의 교류 이득(AC Gain)은 증가될 수 있다. 반대로, 상기 제 4 게인 조절 회로(132)로 입력되는 상기 제 4 게인 제어 신호(VC4)의 전압 레벨을 감소시키는 경우, 상기 게인 트랜지스터(GT)의 저항 값이 감소될 수 있고, 상기 증폭기(100)의 교류 이득(AC Gain)은 감소될 수 있다.
도 2c를 참조하면, 상기 제 1 게인 조절 회로(112)의 제 1 및 제 2 저항 회로(RC1, RC2)의 저항 값을 증가시키는 것과 함께 상기 제 4 게인 조절 회로(132)의 게인 트랜지스터(GT)의 저항 값을 증가시키면, 상기 증폭기(100)의 교류 이득 및 대역폭이 더욱 크게 증가될 수 있다. 상기 대역폭은 일정 수준의 이득을 얻을 수 있는 주파수의 범위를 의미할 수 있다. 상기 제 1 게인 제어 신호(VC1)의 전압 레벨을 감소시키고, 상기 제 4 게인 제어 신호(VC4)의 전압 레벨을 증가시키면, 특정 주파수 영역에서 상기 증폭기(100)의 교류 이득(AC Gain)을 증가시킬 수 있고, 상기 교류 이득(AC Gain)이 증가되는 특정 주파수 영역을 확장시킬 수 있다. 따라서, 상기 입력 신호(IN)가 전송되는 신호 버스 및/또는 채널의 환경에 따라 상기 제 1 및 제 4 게인 제어 신호(VC1, VC4)의 전압 레벨을 조절함으로써, 상기 증폭기(100)가 최적의 교류 이득 및 대역폭을 가질 수 있도록 상기 증폭기(100)의 이득 및 대역폭을 제어할 수 있다. 따라서, 상기 제 1 및 제 2 입력 신호(IN, INB)를 증폭하여 생성되는 출력 신호(OUT)의 진폭을 증가시키고, 유효 듀레이션을 증가킬 수 있다.
도 3a 및 도 3b는 제 2 및 제 3 게인 조절 회로(122, 123)의 동작에 따른 증폭기(100)의 이득 변화를 보여주는 그래프이다. 도 3a를 참조하면, 제 2 게인 조절 회로(122)가 상기 제 2 게인 제어 신호(VC2)에 기초하여 턴온되어 상기 제 1 및 제 2 등화 노드(QN1, QN2)를 연결하고, 상기 제 3 게인 조절 회로(123)가 상기 제 3 게인 제어 신호(VC3)에 기초하여 턴온되어 상기 제 1 및 제 2 등화 노드(QN1, QN2)를 통해 전류가 흐르게 하면, 상기 증폭기(100)의 전체 이득(Gain), 즉, 교류 이득 및 직류 이득은 증가할 수 있다. 예를 들어, 상기 제 3 게인 조절 회로(123)에 의해 상기 제 1 및 제 2 등화 노드(QN1, QN2)를 통해 흐르는 전류의 양이 증가할수록 상기 증폭기(100)의 전체 이득(Gain)은 증가할 수 있다.
도 3b를 참조하면, 상기 제 2 게인 조절 회로(122)가 상기 제 1 및 제 2 등화 노드(QN1, QN2)를 연결하지 않을 때, 상기 제 3 게인 조절 회로(123)가 상기 제 1 및 제 2 등화 노드(QN1, QN2)를 통해 흐르는 전류의 양을 조절하면 상기 증폭기(100)의 교류 이득(AC Gain)을 변화시킬 수 있다. 예를 들어, 상기 제 3 게인 조절 회로(123)에 의해 상기 제 1 및 제 2 등화 노드(QN1, QN2)를 통해 흐르는 전류의 양이 증가할수록 상기 증폭기(100)의 교류 이득(AC Gain)은 증가할 수 있다. 이 때, 상기 제 2 게인 조절 회로(122)의 저항 값에 따라 상기 증폭기(100)의 직류 이득(DC Gain)이 변화될 수 있다. 상기 제 2 게인 조절 회로(122)의 저항 값이 증가할수록 상기 증폭기(100)의 직류 이득(DC Gain)은 감소할 수 있다. 반대로, 상기 제 2 게인 조절 회로(122)의 저항 값이 감소할수록 상기 증폭기(100)의 직류 이득(DC Gain)은 증가할 수 있다. 상기 제 2 게인 조절 회로(122)의 저항 값이 증가하고, 상기 제 3 게인 조절 회로(123)에 의해 상기 제 1 및 제 2 등화 노드(QN1, QN2)를 통해 흐르는 전류의 양이 증가하면, 상기 증폭기(100)의 직류 이득(DC Gain)이 감소되고 상기 증폭기(100)의 교류 이득(AC Gain)이 증가할 수 있다. 상기 증폭기(100)의 직류 이득(DC Gain)이 감소되면, 상대적으로 상기 증폭기(100)의 교류 이득(AC Gain)이 더욱 크게 증가될 수 있다.
도 4는 본 발명의 실시예에 따른 증폭기(400)의 구성을 보여주는 도면이다. 도 4에서, 상기 증폭기(400)는 증폭 스테이지(410), 등화 스테이지(420) 및 출력 스테이지(430)를 포함할 수 있다. 상기 증폭 스테이지(410)는 증폭 회로(411) 및 제 1 게인 조절 회로(412)를 포함할 수 있다. 상기 증폭 회로(411)는 입력 신호(IN, INB)에 기초하여 제 1 및 제 2 증폭 노드(AN1, AN2)를 통해 제 1 및 제 2 증폭 신호(AOUT, AOUTB)를 생성할 수 있다. 상기 제 1 게인 조절 회로(412)는 제 1 액티브 인덕터(412-1) 및 제 2 액티브 인덕터(412-2)를 포함할 수 있다. 상기 제 1 액티브 인덕터(412-1)는 제 1 트랜지스터(T1) 및 제 1 저항 회로(RC41)를 포함할 수 있다. 상기 제 2 액티브 인덕터(412-2)는 제 3 트랜지스터(T3) 및 제 2 저항 회로(RC42)를 포함할 수 있다. 상기 등화 스테이지(420)는 등화 회로(421), 제 2 게인 조절 회로(422) 및 제 3 게인 조절 회로(423)를 포함할 수 있다. 상기 등화 회로(421)는 상기 제 1 및 제 2 증폭 노드(AN1, AN2)와 제 1 및 제 2 등화 노드 (QN1, QN2)사이에 연결될 수 있다. 상기 출력 스테이지(430)는 출력 회로(431) 및 제 4 게인 조절 회로(432)를 포함할 수 있다. 상기 출력 회로(431)는 상기 제 1 및 제 2 증폭 노드(AN1, AN2)의 전압 레벨에 기초하여 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 변화시켜 출력 신호(OUT)를 생성할 수 있다. 상기 출력 회로(431)는 제 1 전류 트랜지스터(CT1), 제 2 전류 트랜지스터(CT2), 제 3 전류 트랜지스터(CT3) 및 제 4 전류 트랜지스터(CT4)를 포함할 수 있다. 상기 증폭기(400)는 제어 신호 생성 회로(440)를 더 포함할 수 있다. 상기 제어 신호 생성 회로(440)는 게인 조절 정보(EQ)에 기초하여 서로 다른 코드 값을 갖는 디지털 코드 신호로서 상기 제 1 내지 제 4 게인 제어 신호(C1<0:n>, C2<0:n>, C3<0:n>, C4<0:n>, n은 2이상의 정수)를 생성할 수 있다. 상기 증폭기(400)는 상기 제 1 저항 회로(RC41), 제 2 저항 회로(RC42), 제 2 게인 조절 회로(422), 제 3 게인 조절 회로(423) 및 제 4 게인 조절 회로(424)의 구성을 제외하고는 도 1에 도시된 증폭기(100)와 동일한 구성을 가질 수 있다. 동일한 기능을 수행하는 구성요소에 대해서는 동일 또는 유사한 도면 부호가 기재되었고, 동일한 구성요소에 대한 중복되는 설명은 생략하기로 한다. 상기 제 1 저항 회로(RC41) 및 제 2 저항 회로(RC42)는 복수의 트랜지스터를 포함할 수 있고, 복수 비트를 갖는 상기 제 1 게인 제어 신호(C1<0:n>)에 기초하여 저항 값이 조절될 수 있다. 상기 제 2 게인 조절 회로(422)는 복수의 트랜지스터를 포함할 수 있고, 복수 비트를 갖는 상기 제 2 게인 제어 신호(C2<0:n>)에 기초하여 저항 값이 조절될 수 있다. 상기 제 3 게인 조절 회로(423)는 복수의 트랜지스터를 포함할 수 있고, 복수 비트를 갖는 상기 제 3 게인 제어 신호(C3<0:n>)에 기초하여 제 1 및 제 2 등화 노드(QN1, QN2)를 통해 흐르는 전류의 양을 변화시킬 수 있다. 상기 제 4 게인 조절 회로(432)는 복수의 트랜지스터를 포함할 수 있고, 복수 비트를 갖는 상기 제 4 게인 제어 신호(C4<0:n>)에 기초하여 저항 값이 조절될 수 있다.
도 5는 도 4에 도시된 제 1 저항 회로(RC41)의 구성을 보여주는 도면이다. 도 5에서, 상기 제 1 저항 회로(RC41)는 제 1 내지 제 n+1 트랜지스터(T51, T52, T53, T5n+1)를 포함할 수 있다. 상기 제 1 내지 제 n+1 트랜지스터(T51, T52, T53, T5n+1)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 저항 회로(RC41)가 포함하는 트랜지스터의 개수는 상기 제 1 게인 제어 신호(C1<0:n>)가 포함하는 비트의 개수에 대응할 수 있다. 상기 제 1 내지 제 n+1 트랜지스터(T51, T52, T53, T5n+1)의 드레인은 상기 제 1 트랜지스터(T1)의 게이트와 공통 연결될 수 있다. 상기 제 1 내지 제 n+1 트랜지스터(T51, T52, T53, T5n+1)의 소스는 상기 제 2 증폭 노드(AN2)와 공통 연결될 수 있다. 상기 제 1 내지 제 n+1 트랜지스터(T51, T52, T53, T5n+1)는 상기 제 1 게인 제어 신호(C1<0:n>)의 제 1 내지 제 n 비트를 각각 수신할 수 있다. 상기 제 1 내지 제 n+1 트랜지스터(T51, T52, T53, T5n+1)는 할당된 제 1 게인 제어 신호(C1<0:n>)의 비트에 기초하여 턴온될 수 있다. 상기 제 1 내지 제 n+1 트랜지스터(T51, T52, T53, T5n+1)는 각각 서로 다른 사이즈를 가질 수 있다. 예를 들어, 상기 사이즈는 트랜지스터의 게이트의 폭 (width)과 길이 (length)의 비를 의미할 수 있다. 예를 들어, 상기 제 1 트랜지스터(T51)는 가장 작은 사이즈로 구현될 수 있고, 상기 제 n+1 트랜지스터(T5n+1)는 가장 큰 사이즈로 구현될 수 있다. 예를 들어, 상기 제 2 트랜지스터(T52)의 사이즈는 상기 제 1 트랜지스터(T51)의 사이즈의 2배일 수 있고, 상기 제 3 트랜지스터(T53)의 사이즈는 상기 제 1 트랜지스터(T51)의 사이즈의 4배일 수 있다. 상기 제 n+1 트랜지스터(T5n+1)의 사이즈는 상기 제 1 트랜지스터(T51)의 사이즈의 2n 배일 수 있다. 상기 제 1 내지 제 n+1 트랜지스터(T51, T52, T53, T5n+1)가 서로 다른 사이즈를 가지면, 상기 제 1 내지 제 n+1 트랜지스터(T51, T52, T53, T5n+1)는 서로 다른 턴온 저항 값을 가질 수 있다. 상기 제 1 게인 제어 신호(C1<0:1>)에 의해 턴온되는 트랜지스터의 개수 및 종류가 변화되면, 상기 제 1 저항 회로(RC41)는 다양한 저항 값으로 설정될 수 있다. 상기 제 2 저항 회로(RC42)는 제 1 내지 제 n+1 트랜지스터의 드레인이 제 3 트랜지스터(T3)의 게이트와 공통 연결되고, 소스가 제 1 증폭 노드(AN1)와 공통 연결되는 것을 제외하고는 상기 제 1 저항 회로(RC41)와 동일한 구성을 가질 수 있다.
도 6은 도 4에 도시된 제 2 게인 조절 회로(422)의 구성을 보여주는 도면이다. 상기 제 2 게인 조절 회로(422)는 제 1 내지 제 n+1 좌 저항(LR61, LR62, LR6n+1), 제 1 내지 제 n+1 우 저항(RR61, RR62, RR6n+1) 및 제 1 내지 제 n+1 소스 트랜지스터(ST61, ST62, ST6n+1)를 포함할 수 있다. 상기 제 1 내지 제 n+1 좌 저항(LR61, LR62, LR6n+1)의 일 단은 상기 제 1 등화 노드(QN1)와 공통 연결될 수 있다. 상기 제 1 내지 제 n+1 우 저항(RR61, RR62, RR6n+1)의 일 단은 상기 제 2 등화 노드(QN2)와 공통 연결될 수 있다. 상기 제 1 소스 트랜지스터(ST61)는 상기 제 1 좌 저항(LR61) 및 상기 제 1 우 저항(RR61)의 타 단과 연결되고, 제 2 게인 제어 신호의 제 1 비트(C2<0>)에 기초하여 상기 제 1 좌 저항(LR61) 및 제 1 우 저항(RR61)을 연결할 수 있다. 상기 제 2 소스 트랜지스터(ST62)는 상기 제 2 좌 저항(LR62) 및 상기 제 2 우 저항(RR62)의 타 단과 연결되고, 제 2 게인 제어 신호의 제 2 비트(C2<1>)에 기초하여 상기 제 2 좌 저항(LR62) 및 제 2 우 저항(RR62)을 연결할 수 있다. 상기 제 n+1 소스 트랜지스터(ST6n+1)는 상기 제 n+1 좌 저항(LR6n+1) 및 상기 제 n+1 우 저항(RR6n+1)의 타 단과 연결되고, 상기 제 2 게인 제어 신호의 제 n+1 비트(C2<n>)에 기초하여 상기 제 n+1 좌 저항(LR6n+1) 및 상기 제 n+1 우 저항(RR6n+1)을 연결할 수 있다. 상기 제 1 좌 저항(LR61) 및 상기 제 1 우 저항(RR61)은 동일한 저항 값을 가질 수 있고, 상기 제 1 좌 저항(LR61) 및 상기 제 1 우 저항(RR61)은 가장 큰 저항 값을 가질 수 있다. 상기 제 n+1 좌 저항(LR6n+1) 및 상기 제 n+1 우 저항(RR6n+1)은 동일한 저항 값을 가질 수 있고, 상기 제 n+1 좌 저항(LR6n+1) 및 상기 제 n+1 우 저항(RR6n+1)은 가장 작은 저항 값을 가질 수 있다. 예를 들어, 상기 제 2 좌 저항(LR62) 및 상기 제 2 우 저항(RR62)의 저항 값은 각각 상기 제 n+1 좌 저항(LR6n+1) 및 상기 제 n+1 우 저항(RR6n+1)의 저항 값의 2n-1 배일 수 있다. 상기 제 1 좌 저항(LR61) 및 상기 제 1 우 저항(RR61)의 저항 값은 각각 상기 제 n+1 좌 저항(LR6n+1) 및 상기 제 n+1 우 저항(RR6n+1)의 저항 값의 2n 배일 수 있다. 상기 제 2 게인 제어 신호(C2<0:n>)에 의해 턴온되는 소스 트랜지스터의 개수가 변화되면, 상기 제 2 게인 조절 회로는 다양한 저항 값을 갖도록 설정될 수 있다.
도 7은 도 4에 도시된 제 3 게인 조절 회로(423)의 구성을 보여주는 도면이다. 도 7에서, 상기 제 3 게인 조절 회로(423)는 제 1 가변 전류원(710) 및 제 2 가변 전류원(720)을 포함할 수 있다. 상기 제 1 가변 전류원(710)은 제 1 내지 제 n+1 트랜지스터(T711, T712, T713, T71n+1)를 포함하고, 상기 제 2 가변 전류원(720)은 제 1 내지 제 n+1 트랜지스터(T721, T722, T723, T72n+1)를 포함할 수 있다. 상기 제 1 및 제 2 가변 전류원(710, 720)의 제 1 내지 제 n+1 트랜지스터(T711, T712, T713, T71n+1, T721, T722, T723, T72n+1)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 내지 제 n+1 트랜지스터 T711, T712, T713, T71n+1)의 드레인은 상기 제 1 등화 노드(QN1)와 공통 연결될 수 있고, 상기 제 1 내지 제 n+1 트랜지스터 T711, T712, T713, T71n+1)의 소스는 상기 제 2 전원전압(VL) 단자와 공통 연결될 수 있다. 상기 제 1 내지 제 n+1 트랜지스터(T721, T722, T723, T72n+1)의 드레인은 상기 제 2 등화 노드(QN2)와 공통 연결될 수 있고, 상기 제 1 내지 제 n+1 트랜지스터(T721, T722, T723, T72n+1)의 소스는 상기 제 2 전원전압(VL) 단자와 공통 연결될 수 있다. 상기 제 1 트랜지스터(T711, T721)는 각각 상기 제 3 게인 제어 신호의 제 1 비트(C3<0>)를 수신하고, 상기 제 2 트랜지스터(T712, T722)는 각각 상기 제 3 게인 제어 신호의 제 2 비트(C3<1>)를 수신할 수 있다. 상기 제 3 트랜지스터(T713, T723)는 각각 상기 제 3 게인 제어 신호의 제 3 비트(C1<2>)를 수신할 수 있다. 상기 제 n+1 트랜지스터(T71n+1, T72n+1)는 각각 상기 제 3 게인 제어 신호의 제 n+1 비트(C3<n>)를 수신할 수 있다. 상기 제 1 트랜지스터(T711, T721)는 가장 작은 사이즈를 가질 수 있고, 상기 제 n+1 트랜지스터(T71n+1, T72n+1)는 가장 큰 사이즈를 가질 수 있다. 상기 제 2 트랜지스터(T712, T722)의 사이즈는 각각 상기 제 1 트랜지스터(T711, T721)의 사이즈의 2배일 수 있다. 상기 제 3 트랜지스터(T713, T723)의 사이즈는 각각 상기 상기 제 1 트랜지스터(T711, T721)의 사이즈의 4배일 수 있다. 상기 제 n+1 트랜지스터(T71n+1, T72n+1)의 사이즈는 각각 상기 제 1 트랜지스터(T711, T721)의 사이즈의 2n 배일 수 있다. 상기 제 1 내지 제 n+1 트랜지스터(T711, T712, T713, T71n+1, T721, T722, T723, T72n+1)는 서로 다른 사이즈를 가지므로, 상기 제 1 내지 제 n+1 트랜지스터(T711, T712, T713, T71n+1, T721, T722, T723, T72n+1)는 서로 다른 전류 구동력을 가질 수 있다. 상기 제 3 게인 제어 신호(C3<0:n>)는 턴온되는 트랜지스터의 개수를 변화시켜 상기 제 1 및 제 2 가변 전류원(710, 720)에 의해 상기 제 1 및 제 2 등화 노드(QN1, QN2)로부터 상기 제 2 전원전압(VL) 단자로 흐르는 전류의 양을 다양하게 변화시킬 수 있다.
도 8은 도 4에 도시된 제 4 게인 조절 회로(432)의 구성을 보여주는 도면이다. 도 8에서, 상기 제 4 게인 조절 회로(432)는 제 1 내지 제 n+1 게인 트랜지스터(GT81, GT82, GT83, GT8n+1)를 포함할 수 있다. 상기 제 1 내지 제 n+1 게인 트랜지스터(GT81, GT82, GT83, GT8n+1)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 1 내지 제 n+1 게인 트랜지스터(GT81, GT82, GT83, GT8n+1)의 소스는 상기 제 2 출력 노드(ON2)와 공통 연결될 수 있다. 상기 제 1 내지 제 n+1 게인 트랜지스터(GT81, GT82, GT83, GT8n+1)의 드레인은 제 4 전류 트랜지스터(CT4)의 게이트와 공통 연결될 수 있다. 상기 제 1 내지 제 n+1 게인 트랜지스터(GT81, GT82, GT83, GT8n+1)는 상기 제 4 게인 제어 신호의 제 1 내지 제 n 비트(C4<0:n>)를 각각 수신할 수 있다. 상기 제 1 내지 제 n+1 게인 트랜지스터(GT81, GT82, GT83, GT8n+1)는 할당된 제 4 게인 제어 신호의 비트(C4<0:n>)에 기초하여 턴온될 수 있다. 상기 제 1 내지 제 n+1 게인 트랜지스터(GT81, GT82, GT83, GT8n+1)는 각각 서로 다른 사이즈를 가질 수 있다. 예를 들어, 상기 제 1 게인 트랜지스터(GT81)는 가장 작은 사이즈로 구현될 수 있고, 상기 제 n+1 게인 트랜지스터(GT8n+1)는 가장 큰 사이즈로 구현될 수 있다. 예를 들어, 상기 제 2 게인 트랜지스터(GT82)의 사이즈는 상기 제 1 게인 트랜지스터(GT81)의 사이즈의 2배일 수 있고, 상기 제 3 게인 트랜지스터(GT83)의 사이즈는 상기 제 1 게인 트랜지스터(GT81)의 사이즈의 4배일 수 있다. 상기 제 n+1 게인 트랜지스터(GT8n+1)의 사이즈는 상기 제 1 게인 트랜지스터(GT81)의 사이즈의 2n 배일 수 있다. 상기 제 1 내지 제 n+1 게인 트랜지스터(GT81, GT82, GT83, GT8n+1)가 서로 다른 사이즈를 가지면, 상기 제 1 내지 제 n+1 게인 트랜지스터(GT81, GT82, GT83, GT8n+1)는 서로 다른 턴온 저항 값을 가질 수 있다. 상기 제 4 게인 제어 신호(C4<0:n>)는 턴온되는 트랜지스터의 개수 및 종류를 변화시켜 상기 제 4 게인 조절 회로(432)가 다양한 저항 값을 가질 수 있도록 한다.
도 9는 본 발명의 실시예에 따른 반도체 시스템(900)의 구성을 보여주는 도면이다. 도 9에서, 상기 반도체 시스템(900)은 제 1 반도체 장치(910) 및 제 2 반도체 장치(920)를 포함할 수 있다. 상기 제 1 반도체 장치(910)는 상기 제 2 반도체 장치(920)가 동작하는데 필요한 다양한 제어신호를 제공할 수 있다. 상기 제 1 반도체 장치(910)는 다양한 종류의 호스트 장치를 포함할 수 있다. 예를 들어, 상기 제 1 반도체 장치(910)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 및 메모리 컨트롤러와 같은 호스트 장치일 수 있다. 상기 제 2 반도체 장치(920)는 예를 들어, 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 제 2 반도체 장치(920)는 제 1 버스(901) 및 제 2 버스(902)를 통해 상기 제 1 반도체 장치(910)와 연결될 수 있다. 상기 제 1 및 제 2 버스(901, 902)는 신호를 전송하기 위한 신호 전송 경로, 링크 또는 채널일 수 있다. 상기 제 1 버스(901)는 단방향 버스일 수 있다. 상기 제 1 반도체 장치(910)는 상기 제 1 버스(901)를 통해 제 1 신호(TS1)를 상기 제 2 반도체 장치(920)로 전송할 수 있고, 상기 제 2 반도체 장치(920)는 상기 제 1 버스(901)와 연결되어 상기 제 1 반도체 장치(910)로부터 전송된 상기 제 1 신호(TS1)를 수신할 수 있다. 상기 제 1 신호(TS1)는 예를 들어, 커맨드 신호, 클럭 신호, 어드레스 신호와 같은 제어 신호들을 포함할 수 있다. 상기 제 2 버스(902)는 양방향 버스일 수 있다. 상기 제 1 반도체 장치(910)는 상기 제 2 버스(902)를 통해 제 2 신호(TS2)를 상기 제 2 반도체 장치(920)로 전송하거나 상기 제 2 버스(902)를 통해 상기 제 2 반도체 장치(920)로부터 전송된 상기 제 2 신호(TS2)를 수신할 수 있다. 상기 제 2 반도체 장치(920)는 상기 제 2 버스(902)를 통해 상기 제 2 신호(TS2)를 상기 제 1 반도체 장치(910)로 전송하거나 상기 제 2 버스(902)를 통해 상기 제 1 반도체 장치(910)로부터 전송된 상기 제 2 신호(TS2)를 수신할 수 있다. 상기 제 2 신호(TS2)는 예를 들어, 데이터일 수 있다. 일 실시예에서, 상기 제 1 및 제 2 신호(TS1, TS2)는 상보 신호(TS1B, TS2B)와 함께 차동 신호 쌍으로서 상기 제 1 및 제 2 버스(901, 902)를 통해 각각 전송될 수 있다. 일 실시예에서, 상기 제 1 및 제 2 신호(TS1, TS2)는 싱글 엔디드(single-ended) 신호로서 상기 제 1 및 제 2 버스(901, 902)를 통해 각각 전송될 수 있다.
상기 제 1 반도체 장치(910)는 제 1 전송 회로(911, TX), 제 2 전송 회로(913, TX) 및 수신 회로(914, RX)를 포함할 수 있다. 상기 제 1 전송 회로(911)는 상기 제 1 버스(901)와 연결되고, 상기 제 1 반도체 장치(910)의 내부 신호에 기초하여 상기 제 1 버스(901)를 구동하여 상기 제 2 반도체 장치(920)로 제 1 신호(TS1)를 전송할 수 있다. 상기 제 2 전송 회로(913)는 상기 제 2 버스(902)와 연결되고, 상기 제 1 반도체 장치(910)의 내부 신호에 기초하여 상기 제 2 버스(902)를 구동하여 상기 제 2 반도체 장치(920)로 상기 제 2 신호(TS2)를 전송할 수 있다. 상기 수신 회로(914)는 상기 제 2 버스(902)와 연결되고, 상기 제 2 버스(902)를 통해 상기 제 2 반도체 장치(920)로부터 전송된 상기 제 2 신호(TS2)를 수신할 수 있다. 상기 수신 회로(914)는 상기 제 2 버스(902)를 통해 전송된 상기 제 2 신호(TS2)를 차동 증폭하여 상기 제 1 반도체 장치(910)의 내부에서 사용되는 내부 신호를 생성할 수 있다. 상기 제 2 버스(902)를 통해 차동 신호 쌍이 전송될 때, 상기 수신 회로(914)는 상기 제 2 신호(TS2)와 상기 제 2 신호의 상보 신호(TS2B)를 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 2 버스(902)를 통해 싱글 엔디드 신호가 전송될 때, 상기 수신 회로(914)는 상기 제 2 신호(TS2)와 제 1 기준전압(VREF1)을 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 1 기준전압(VREF1)은 상기 제 2 신호(TS2)가 스윙하는 범위의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 수신 회로(914)는 도 1 및 도 4에 도시된 증폭 회로(100, 400) 중 어느 하나를 포함할 수 있다.
상기 제 2 반도체 장치(920)는 제 1 수신 회로(922, RX), 전송 회로(923, TX) 및 제 2 수신 회로(924, RX)를 포함할 수 있다. 상기 제 1 수신 회로(922)는 상기 제 1 버스(901)와 연결되고, 상기 제 1 버스(901)를 통해 상기 제 1 반도체 장치(910)로부터 전송된 상기 제 1 신호(TS1)를 수신할 수 있다. 상기 제 1 수신 회로(922)는 상기 제 1 버스(901)를 통해 전송된 상기 제 1 신호(TS1)를 차동 증폭하여 상기 제 2 반도체 장치(920)의 내부에서 사용되는 내부 신호를 생성할 수 있다. 상기 제 1 버스(901)를 통해 차동 신호 쌍이 전송될 때, 상기 제 1 수신 회로(922)는 상기 제 1 신호(TS1)와 상기 제 1 신호의 상보 신호(TS1B)를 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 1 버스(901)를 통해 싱글 엔디드 신호가 전송될 때, 상기 수신 회로(922)는 상기 제 1 신호(TS1)와 제 2 기준전압(VREF2)을 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 2 기준전압(VREF2)은 상기 제 1 신호(TS1)가 스윙하는 범위의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 전송 회로(923)는 상기 제 2 버스(902)와 연결되고, 상기 제 2 반도체 장치(920)의 내부 신호에 기초하여 상기 제 2 버스(902)를 구동하여 상기 제 1 반도체 장치(910)로 상기 제 2 신호(TS2)를 전송할 수 있다. 상기 제 2 수신 회로(924)는 상기 제 2 버스(902)와 연결되고, 상기 제 2 버스(902)를 통해 상기 제 1 반도체 장치(920)로부터 전송된 제 2 신호(TS2)를 수신할 수 있다. 상기 제 2 수신 회로(924)는 상기 제 2 버스(902)를 통해 전송된 상기 제 2 신호(TS2)를 차동 증폭하여 상기 제 2 반도체 장치(920)의 내부에서 사용되는 내부 신호를 생성할 수 있다. 상기 제 2 버스(902)를 통해 차동 신호 쌍이 전송될 때, 상기 제 2 수신 회로(924)는 상기 제 2 신호(TS2)와 상기 제 2 신호의 상보 신호(TS2B)를 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 2 버스(902)를 통해 싱글 엔디드 신호가 전송될 때, 상기 제 2 수신 회로(924)는 상기 제 2 신호(TS2)와 상기 제 1 기준전압(VREF1)을 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 1 및 제 2 수신 회로(922, 924)는 도 1 및 도 4에 도시된 증폭 회로(100, 400) 중 어느 하나를 포함할 수 있다.
도 10은 본 발명의 실시예에 따른 수신 회로(1000)의 구성을 보여주는 도면이다. 상기 수신 회로(1000)는 외부 버스(1001) 또는 채널과 연결되고, 상기 외부 버스(1001)를 통해 전송된 전송 신호(TS)를 수신할 수 있다. 상기 수신 회로(1000)는 상기 전송 신호(TS)로부터 내부 신호(IS)를 생성할 수 있다. 상기 외부 버스(1001) 또는 채널의 고주파수 손실(high frequency loss), 리플렉션(reflection) 또는 크로스 토크(crosstalk)로 인한 심볼간 간섭 (Inter Symbol Interference, ISI)이 상기 전송 신호(TS)에 발생될 수 있다. 따라서, 이전에 전송된 신호로 인해 다음에 전송될 신호에 프리커서(precursor) 간섭을 발생시킬 수 있다. 상기 수신 회로(1000)는 상기 프리커서 간섭을 최소화시키기 위해 증폭기(1010) 및 등화 회로(1020)를 포함할 수 있다.
상기 증폭기(1010)는 상기 외부 버스(1001)와 연결되어 상기 외부 버스(1001)를 통해 전송된 전송 신호(TS)를 수신할 수 있다. 상기 증폭기(1010)는 상기 전송 신호(TS)를 차동 증폭 하여 수신 신호 쌍(RS, RSB)을 생성할 수 있다. 상기 수신 신호 쌍은 수신 신호(RS)와 상보 신호(RSB)를 포함할 수 있다. 상기 증폭기(1010)는 직류 이득을 감소시키는 대신 교류 이득을 증가시켜 상기 전송 신호(TS)의 레벨이 천이되는 것을 정확하게 증폭하여 상기 수신 신호(RS)를 생성할 수 있다. 상기 전송 신호(TS)는 상보 신호(TSB)와 함께 차동 신호 쌍으로 전송될 수도 있고, 싱글 엔디드 신호로 전송될 수 있다. 상기 증폭기(1010)는 상기 전송 신호(TS)와 상보 신호(TSB)를 차동 증폭하여 상기 수신 신호(RS)를 생성할 수도 있고, 싱글 엔디드 신호로서 전송된 상기 전송 신호(TS)와 기준전압(VREF)을 차동 증폭하여 상기 수신 신호(RS)를 생성할 수도 있다. 상기 증폭기(1010)는 연속 시간 선형 등화기 (Continuous Time Linear Equalizer, CTLE)일 수 있고, 도 1 및 도 4에 도시된 증폭기(100, 400)는 상기 증폭기(1010)로 적용될 수 있다.
상기 등화 회로(1020)는 상기 수신 신호 쌍(RS, RSB)을 수신하여 상기 내부 신호(IS)를 생성할 수 있다. 상기 등화 회로(1020)는 상기 수신 신호 쌍(RS, RSB)에서 발생할 수 있는 프리커서 (pre-cursor) 성분을 제거시켜 상기 내부 신호(IS)를 생성할 수 있다. 상기 등화 회로(1020)는 상기 수신 회로(1000)가 적용되는 반도체 장치의 특성에 따라 다양한 형태로 구현될 수 있다. 상기 등화 회로(1020)는 결정 피드백 등화 회로 (decision feedback equalization circuit) 및 피드 포워드 등화 회로 (feed forward equalization circuit) 중 하나 이상을 포함할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (28)

  1. 제 1 입력 신호 및 제 2 입력 신호에 기초하여 제 1 증폭 노드 및 제 2 증폭 노드의 전압 레벨을 변화시키는 증폭 회로;
    상기 제 1 및 제 2 증폭 노드의 전압 레벨과 제 1 게인 제어 신호에 기초하여 상기 제 1 및 제 2 증폭 노드로 인가되는 전압 레벨을 변화시키는 제 1 게인 조절 회로;
    상기 제 1 증폭 노드의 전압 레벨에 기초하여 상기 제 2 증폭 노드의 전압 레벨을 변화시키고, 상기 제 2 증폭 노드의 전압 레벨에 기초하여 상기 제 1 증폭 노드의 전압 레벨을 변화시키는 등화 회로;
    상기 제 1 및 제 2 증폭 노드의 전압 레벨에 기초하여 출력 신호를 생성하는 출력 회로; 및
    제 2 게인 제어 신호에 기초하여 상기 출력 신호의 전압 레벨을 변화시키는 2 게인 조절 회로를 포함하는 증폭기.
  2. 제 1 항에 있어서,
    상기 제 1 게인 조절 회로는 제 1 전원전압 단자와 상기 제 2 증폭 노드 사이에 연결되고, 상기 제 1 게인 제어 신호에 기초하여 상기 제 2 증폭 노드로 인가되는 전압 레벨을 조절하는 제 1 액티브 인덕터; 및
    상기 제 1 전원전압 단자와 상기 제 1 증폭 노드 사이에 연결되고, 상기 제 1 게인 제어 신호에 기초하여 상기 제 1 증폭 노드로 인가되는 전압 레벨을 조절하는 제 2 액티브 인덕터를 포함하는 증폭기
  3. 제 2 항에 있어서,
    상기 제 1 액티브 인덕터는 소스가 상기 제 1 전원전압 단자와 연결되고, 드레인이 상기 제 2 증폭 노드와 연결되는 제 1 트랜지스터; 및
    상기 제 1 트랜지스터의 게이트와 상기 제 2 증폭 노드 사이에 연결되고, 상기 제 1 게인 제어 신호에 기초하여 변화되는 저항 값을 갖는 제 1 저항 회로를 포함하는 증폭기.
  4. 제 3 항에 있어서,
    상기 제 1 저항 회로는 제 2 트랜지스터를 포함하고, 상기 제 2 트랜지스터의 게이트는 상기 제 1 게인 제어 신호를 수신하고, 상기 제 2 트랜지스터의 드레인 및 소스 중 하나는 상기 제 1 트랜지스터의 게이트와 연결되며, 상기 제 2 트랜지스터의 드레인 및 소스 중 다른 하나는 상기 제 2 증폭 노드와 연결되는 증폭기.
  5. 제 2 항에 있어서,
    상기 제 2 액티브 인덕터는 소스가 상기 제 1 전원전압 단자와 연결되고, 드레인이 상기 제 1 증폭 노드와 연결되는 제 3 트랜지스터; 및
    상기 제 3 트랜지스터의 게이트와 상기 제 1 증폭 노드 사이에 연결되고, 상기 제 1 게인 제어 신호에 기초하여 변화되는 저항 값을 갖는 제 2 저항 회로를 포함하는 증폭기.
  6. 제 5 항에 있어서,
    상기 제 2 저항 회로는 제 4 트랜지스터를 포함하고, 상기 제 4 트랜지스터의 게이트는 상기 제 1 게인 제어 신호를 수신하고, 상기 제 4 트랜지스터의 드레인 및 소스 중 하나는 상기 제 3 트랜지스터의 게이트와 연결되며, 상기 제 4 트랜지스터의 드레인 및 소스 중 다른 하나는 상기 제 1 증폭 노드와 연결되는 증폭기.
  7. 제 1 항에 있어서,
    상기 출력 회로는 상기 제 2 증폭 노드의 전압 레벨에 기초하여 제 1 출력 노드의 전압 레벨을 변화시키고, 상기 제 1 증폭 노드의 전압 레벨에 기초하여 제 2 출력 노드의 전압 레벨을 변화시키는 전류 공급 회로; 및
    제 2 출력 노드의 전압 레벨에 기초하여 제 1 출력 노드의 전압 레벨을 변화시키는 전류 디스차지 회로를 포함하는 증폭기.
  8. 제 7 항에 있어서,
    상기 제 2 게인 조절 회로는 상기 제 2 게인 제어 신호에 기초하여 상기 제 2 출력 노드의 전압 레벨을 변화시키는 증폭기.
  9. 제 7 항에 있어서,
    상기 전류 공급 회로는 게이트가 상기 제 2 증폭 노드와 연결되고, 소스가 제 1 전원전압 단자와 연결되며, 드레인이 상기 제 1 출력 노드와 연결되는 제 1 전류 트랜지스터; 및
    게이트가 상기 제 1 증폭 노드와 연결되고, 소스가 상기 제 1 전원전압 단자와 연결되며, 드레인이 상기 제 2 출력 노드와 연결되는 제 2 전류 트랜지스터를 포함하는 증폭기.
  10. 제 7 항에 있어서,
    상기 전류 디스차지 회로는 게이트가 상기 제 2 출력 노드와 연결되고, 드레인이 상기 제 1 출력 노드와 연결되며, 소스가 제 2 전원전압 단자와 연결되는 제 3 전류 트랜지스터; 및
    게이트 및 드레인이 상기 제 2 출력 노드와 연결되고, 소스가 제 2 전원전압 단자와 연결되는 제 4 전류 트랜지스터를 포함하는 증폭기.
  11. 제 10 항에 있어서,
    상기 제 2 게인 조절 회로는 게인 트랜지스터를 포함하고,
    상기 게인 트랜지스터는 상기 제 2 출력 노드 및 상기 제 4 전류 트랜지스터의 게이트 사이에 연결되고, 게이트로 상기 제 2 게인 제어 신호를 수신하는 증폭기.
  12. 제 1 항에 있어서,
    상기 등화 회로는 상기 제 1 증폭 노드의 전압 레벨에 기초하여 상기 제 2 증폭 노드와 상기 제 1 등화 노드를 연결하는 제 1 등화 트랜지스터;
    상기 제 2 증폭 노드의 전압 레벨에 기초하여 상기 제 1 증폭 노드와 제 2 등화 노드를 연결하는 제 2 등화 트랜지스터;
    제 3 게인 제어 신호에 기초하여 상기 제 1 및 제 2 등화 노드를 연결하는 제 3 게인 조절 회로; 및
    상기 제 4 게인 제어 신호에 기초하여 상기 제 1 및 제 2 등화 노드를 통해 흐르는 전류의 양의 변화시키는 제 4 게인 조절 회로를 더 포함하는 증폭기.
  13. 제 12 항에 있어서,
    상기 제 3 게인 조절 회로는, 일 단이 상기 제 1 등화 노드와 연결되는 제 1 저항;
    일 단이 상기 제 2 등화 노드와 연결되는 제 2 저항; 및
    상기 제 3 게인 제어 신호를 수신하여 상기 제 1 및 제 2 저항의 타 단을 연결하는 소스 트랜지스터를 포함하는 증폭기.
  14. 제 12 항에 있어서,
    상기 제 4 게인 조절 회로는, 상기 제 1 등화 노드 및 제 2 전원전압 단자 사이에 연결되고, 상기 제 4 게인 제어 신호에 의해 전류량이 가변되는 제 1 전류원; 및
    상기 제 2 등화 노드 및 상기 제 2 전원전압 단자 사이에 연결되고, 상기 제 4 게인 제어 신호에 의해 전류량이 가변되는 제 2 전류원을 포함하는 증폭기.
  15. 제 1 입력 신호 및 제 2 입력 신호에 기초하여 제 1 증폭 노드 및 제 2 증폭 노드의 전압 레벨을 변화시키는 증폭 회로;
    상기 제 1 및 제 2 증폭 노드의 전압 레벨과 제 1 게인 제어 신호에 기초하여 상기 제 1 및 제 2 증폭 노드로 인가되는 전압 레벨을 변화시키는 제 1 게인 조절 회로;
    상기 제 1 증폭 노드의 전압 레벨에 기초하여 제 1 등화 노드와 상기 제 2 증폭 노드를 연결하고, 상기 제 2 증폭 노드의 전압 레벨에 기초하여 제 2 등화 노드와 상기 제 1 증폭 노드를 연결하는 등화 회로;
    제 2 게인 제어 신호에 기초하여 상기 제 1 및 제 2 등화 노드를 연결하는 제 2 게인 조절 회로; 및
    상기 제 3 게인 제어 신호에 기초하여 상기 제 1 및 제 2 등화 노드를 통해 흐르는 전류의 양을 변화시키는 제 3 게인 조절 회로를 포함하는 증폭기.
  16. 제 15 항에 있어서,
    상기 제 1 게인 조절 회로는 제 1 전원전압 단자와 상기 제 2 증폭 노드 사이에 연결되고, 상기 제 1 게인 제어 신호에 기초하여 상기 제 2 증폭 노드로 인가되는 전압 레벨을 조절하는 제 1 액티브 인덕터; 및
    상기 제 1 전원전압 단자와 상기 제 1 증폭 노드 사이에 연결되고, 상기 제 1 게인 제어 신호에 기초하여 상기 제 1 증폭 노드로 인가되는 전압 레벨을 조절하는 제 2 액티브 인덕터를 포함하는 증폭기.
  17. 제 16 항에 있어서,
    상기 제 1 액티브 인덕터는 소스가 상기 제 1 전원전압 단자와 연결되고, 드레인이 상기 제 2 증폭 노드와 연결되는 제 1 트랜지스터; 및
    상기 제 1 트랜지스터의 게이트와 상기 제 2 증폭 노드 사이에 연결되고, 상기 제 1 게인 제어 신호에 기초하여 변화되는 저항 값을 갖는 제 1 저항 회로를 포함하는 증폭기.
  18. 제 17 항에 있어서,
    상기 제 1 저항 회로는 제 2 트랜지스터를 포함하고, 상기 제 2 트랜지스터의 게이트는 상기 제 1 게인 제어 신호를 수신하고, 상기 제 2 트랜지스터의 드레인 및 소스 중 하나는 상기 제 1 트랜지스터의 게이트와 연결되며, 상기 제 2 트랜지스터의 드레인 및 소스 중 다른 하나는 상기 제 2 증폭 노드와 연결되는 증폭기.
  19. 제 16 항에 있어서,
    상기 제 2 액티브 인덕터는 소스가 상기 제 1 전원전압 단자와 연결되고, 드레인이 상기 제 1 증폭 노드와 연결되는 제 3 트랜지스터; 및
    상기 제 3 트랜지스터의 게이트와 상기 제 1 증폭 노드 사이에 연결되고, 상기 제 1 게인 제어 신호에 기초하여 변화되는 저항 값을 갖는 제 2 저항 회로를 포함하는 증폭기.
  20. 제 19 항에 있어서,
    상기 제 1 저항 회로는 제 3 트랜지스터를 포함하고, 상기 제 3 트랜지스터의 게이트는 상기 제 1 게인 제어 신호를 수신하고, 상기 제 3 트랜지스터의 드레인 및 소스 중 하나는 상기 제 1 트랜지스터의 게이트와 연결되며, 상기 제 3 트랜지스터의 드레인 및 소스 중 다른 하나는 상기 제 2 증폭 노드와 연결되는 증폭기.
  21. 제 15 항에 있어서,
    상기 등화 회로는 상기 제 1 증폭 노드의 전압 레벨에 기초하여 상기 제 2 증폭 노드와 상기 제 1 등화 노드를 연결하는 제 1 등화 트랜지스터; 및
    상기 제 2 증폭 노드의 전압 레벨에 기초하여 상기 제 1 증폭 노드와 제 2 등화 노드를 연결하는 제 2 등화 트랜지스터를 포함하는 증폭기.
  22. 제 15 항에 있어서,
    상기 제 2 게인 조절 회로는, 일 단이 상기 제 1 등화 노드와 연결되는 제 1 저항;
    일 단이 상기 제 2 등화 노드와 연결되는 제 2 저항; 및
    상기 제 2 게인 제어 신호를 수신하여 상기 제 1 및 제 2 저항의 타 단을 연결하는 소스 트랜지스터를 포함하는 증폭기.
  23. 제 15 항에 있어서,
    상기 제 3 게인 조절 회로는, 상기 제 1 등화 노드 및 제 2 전원전압 단자 사이에 연결되고, 상기 제 3 게인 제어 신호에 의해 전류량이 가변되는 제 1 전류원; 및
    상기 제 2 등화 노드 및 상기 제 2 전원전압 단자 사이에 연결되고, 상기 제 3 게인 제어 신호에 의해 전류량이 가변되는 제 2 전류원을 포함하는 증폭기.
  24. 제 15 항에 있어서,
    상기 제 1 및 제 2 증폭 노드의 전압 레벨에 기초하여 출력 신호를 생성하는 출력 회로; 및
    제 4 게인 제어 신호에 기초하여 상기 출력 신호의 전압 레벨을 변화시키는 4 게인 조절 회로를 더 포함하는 증폭기.
  25. 제 24 항에 있어서,
    상기 출력 회로는 상기 제 2 증폭 노드의 전압 레벨에 기초하여 제 1 출력 노드의 전압 레벨을 변화시키고, 상기 제 1 증폭 노드의 전압 레벨에 기초하여 제 2 출력 노드의 전압 레벨을 변화시키는 전류 공급 회로; 및
    제 2 출력 노드의 전압 레벨에 기초하여 제 1 출력 노드의 전압 레벨을 변화시키는 전류 디스차지 회로를 포함하는 증폭기.
  26. 제 25 항에 있어서,
    상기 전류 공급 회로는 게이트가 상기 제 2 증폭 노드와 연결되고, 소스가 제 1 전원전압 단자와 연결되며, 드레인이 상기 제 1 출력 노드와 연결되는 제 1 전류 트랜지스터; 및
    게이트가 상기 제 1 증폭 노드와 연결되고, 소스가 상기 제 1 전원전압 단자와 연결되며, 드레인이 상기 제 2 출력 노드와 연결되는 제 2 전류 트랜지스터를 포함하는 증폭기.
  27. 제 25 항에 있어서,
    상기 전류 디스차지 회로는 게이트가 상기 제 2 출력 노드와 연결되고, 드레인이 상기 제 1 출력 노드와 연결되며, 소스가 제 2 전원전압 단자와 연결되는 제 3 전류 트랜지스터; 및
    게이트 및 드레인이 상기 제 2 출력 노드와 연결되고, 소스가 제 2 전원전압 단자와 연결되는 제 4 전류 트랜지스터를 포함하는 증폭기.
  28. 제 27 항에 있어서,
    상기 제 4 게인 조절 회로는 게인 트랜지스터를 포함하고,
    상기 게인 트랜지스터는 상기 제 2 출력 노드 및 상기 제 4 전류 트랜지스터의 게이트 사이에 연결되고, 게이트로 상기 제 2 게인 제어 신호를 수신하는 증폭기.
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