KR20140126814A - 주파수 체배기 - Google Patents

주파수 체배기 Download PDF

Info

Publication number
KR20140126814A
KR20140126814A KR1020130044327A KR20130044327A KR20140126814A KR 20140126814 A KR20140126814 A KR 20140126814A KR 1020130044327 A KR1020130044327 A KR 1020130044327A KR 20130044327 A KR20130044327 A KR 20130044327A KR 20140126814 A KR20140126814 A KR 20140126814A
Authority
KR
South Korea
Prior art keywords
signal
pulse
signals
phase
generate
Prior art date
Application number
KR1020130044327A
Other languages
English (en)
Other versions
KR101998293B1 (ko
Inventor
정지완
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020130044327A priority Critical patent/KR101998293B1/ko
Priority to US13/971,191 priority patent/US8872553B1/en
Priority to CN201310516006.XA priority patent/CN104113283B/zh
Publication of KR20140126814A publication Critical patent/KR20140126814A/ko
Application granted granted Critical
Publication of KR101998293B1 publication Critical patent/KR101998293B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/00006—Changing the frequency
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

본 기술은 소스 신호(source signal)에 응답하여 다중 위상 신호를 생성하도록 구성된 다중 위상 신호 생성부; 상기 다중 위상 신호 각각에 독립적으로 응답하여 복수의 펄스 신호를 생성하도록 구성된 펄스 생성부; 및 상기 복수의 펄스 신호 각각의 엣지(edge)에 응답하여 상기 소스 신호의 주파수에 비해 설정 배율만큼 체배된 주파수 체배 신호를 생성하도록 구성된 합성부를 포함한다.

Description

주파수 체배기{FREQUENCY MULTIPLIER}
본 발명은 반도체 회로에 관한 것으로서, 특히 주파수 체배기에 관한 것이다.
종래의 기술에 따른 주파수 체배기는 다중 위상의 펄스들을 조합하는 방식으로 동작하였다.
종래의 기술은 다중 위상의 펄스들이 최종 순번의 펄스를 제거하면서 동시에 다음 순번의 펄스를 생성하는데 사용되므로 펄스들 간의 오버랩(overrap)을 발생시킬 수 있다.
이와 같이 펄스들 간의 오버 랩 과정을 거쳐 생성된 최종 출력 신호는 스윙 폭이 목표로 하는 폭에 비해 줄어들고, 펄스들 간의 오버 랩 과정에서 DC 전류 패스를 형성하여 전류 소모를 증가시키는 문제가 있다.
본 발명의 실시예는 소비 전류를 감소시킬 수 있는 주파수 체배기를 제공한다.
본 발명의 실시예는 소스 신호(source signal)에 응답하여 다중 위상 신호를 생성하도록 구성된 다중 위상 신호 생성부; 상기 다중 위상 신호 각각에 독립적으로 응답하여 복수의 펄스 신호를 생성하도록 구성된 펄스 생성부; 및 상기 복수의 펄스 신호 각각의 엣지(edge)에 응답하여 상기 소스 신호의 주파수에 비해 설정 배율만큼 체배된 주파수 체배 신호를 생성하도록 구성된 합성부를 포함할 수 있다.
본 발명의 실시예에서 다중 위상 신호 생성부는 지연 제어 전압에 응답하여 조정된 지연 시간만큼 상기 소스 신호를 지연시켜 예비 다중 위상 신호를 생성하도록 구성된 지연 라인, 상기 예비 다중 위상 신호를 버퍼링하여 상기 다중 위상 신호를 생성하도록 구성된 버퍼, 상기 다중 위상 신호 중에서 두 신호의 위상차를 검출하여 위상차 검출 신호를 생성하도록 구성된 위상 검출부, 및 상기 위상차 검출 신호에 응답하여 상기 지연 제어 전압을 생성하도록 구성된 차지 펌프를 포함할 수 있다.
본 발명의 실시예에서 펄스 생성부는 상기 다중 위상 신호 각각에 순차적으로 응답하여 폴링 펄스와 라이징 펄스가 반복되는 상기 복수의 펄스 신호를 생성하도록 구성될 수 있다.
본 발명의 실시예에서 합성부는 상기 복수의 펄스 신호 중에서 이븐 순번의 폴링 펄스 신호들의 폴링 엣지에 응답하여 상기 주파수 체배 신호를 제 1 레벨로 천이시키도록 구성된 복수의 제 1 스위치, 및 상기 복수의 펄스 신호 중에서 오드 순번의 라이징 펄스 신호들의 라이징 엣지에 응답하여 상기 주파수 체배 신호를 제 2 레벨로 천이시키도록 구성된 복수의 제 2 스위치를 포함할 수 있다.
본 기술은 안정적인 주파수 체배 동작이 가능하며, 주파수 체배 동작에서의 전류 소모를 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 주파수 체배기(100)의 회로도,
도 2는 도 1의 펄스 생성부(400)의 내부 구성을 나타낸 회로도,
도 3은 도 1의 합성부(500)의 내부 구성을 나타낸 회로도,
도 4는 본 발명의 실시예의 동작을 설명하기 위한 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 주파수 체배기(100)의 회로도이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 주파수 채배기(100)는 다중 위상 신호 생성부(200), 펄스 생성부(400) 및 합성부(500)를 포함한다.
다중 위상 신호 생성부(200)는 소스 신호(source signal) 예를 들어, 클럭 신호(CLKext, CLKbext)에 응답하여 다중 위상 신호(D<0:n-1>)를 생성하도록 구성된다.
다중 위상 신호 생성부(200)는 클럭 신호(CLKext, CLKbext)에 응답하여 지연시간 보상 과정을 통해 서로 일정한 위상차를 갖는 다중 위상 신호(D<0:n-1>)을 생성하도록 구성된다.
다중 위상 신호 생성부(200)는 지연 고정 루프(Delay Locked Loop: DLL)로 구성할 수 있다.
다중 위상 신호 생성부(200)는 지연 라인(210), 버퍼(220), 위상 검출부(230), 차지 펌프(240) 및 커패시터(250)를 포함한다.
지연 라인(210)은 복수의 단위 지연 유닛(211)을 포함한다.
복수의 단위 지연 유닛(211)은 지연 제어 전압(Vctrl)에 응답하여 조정된 지연 시간만큼 클럭 신호(CLKext, CLKbext)를 지연시켜 예비 다중 위상 신호(S<0:n-1>)를 생성하도록 구성된다.
버퍼(220)는 예비 다중 위상 신호(S<0:n-1>)를 버퍼링하여 다중 위상 신호(D<0:n-1>)를 생성하도록 구성된다.
위상 검출부(230)는 다중 위상 신호(D<0:n-1>) 중에서 최초 순번 신호 D<0>와 최종 순번 신호 D<n-1>의 위상차를 검출하여 위상차 검출 신호(UP, DN)를 생성하도록 구성된다.
차지 펌프(240)는 위상차 검출 신호(UP, DN)에 응답하여 펌핑 동작을 수행함으로써 지연 제어 전압(Vctrl)을 생성하도록 구성된다.
커패시터(250)는 차지 펌프(240)의 펌핑 동작 수행 중에는 지연 제어 전압(Vctrl)을 충전하고, 차지 펌프(240)의 펌핑 동작이 정지된 구간에는 지연 제어 전압(Vctrl)을 방전시키도록 구성된다.
이때 다중 위상 신호 생성부(200)는 다중 위상 신호(D<0:n-1>) 중에서 최초 순번 신호 D<0>와 최종 순번 신호 D<n-1>의 위상이 동일하도록 설계될 수 있다.
즉, 지연 라인(210) 및 버퍼(220)의 설계를 통해 이상적으로 다중 위상 신호(D<0:n-1>) 중에서 최초 순번 신호 D<0>와 최종 순번 신호 D<n-1>의 위상이 동일하도록 한다.
그러나 실제 회로 동작 시에는 클럭 신호(CLKext, CLKbext)의 변동 또는 각종 동작 환경 변화에 따라 최초 순번 신호 D<0>와 최종 순번 신호 D<n-1>의 위상이 정확히 일치하지 않을 수 있다.
따라서 위상 검출부(230), 차지 펌프(240) 및 커패시터(250)를 통해 최초 순번 신호 D<0>와 최종 순번 신호 D<n-1>의 위상 차를 보상하도록 한 것이다.
결국, 다중 위상 신호(D<0:n-1>)는 서로 일정한 지연 시간을 갖게 된다.
펄스 생성부(400)는 다중 위상 신호(D<0:n-1>) 각각에 응답하여 복수의 펄스 신호(P<0:n-1>)를 생성하도록 구성된다.
합성부(500)는 복수의 펄스 신호(P<0:n-1>)의 엣지(edge) 즉, 폴링 엣지(falling edge) 및 라이징 엣지(rising edge) 각각에 응답하여 주파수 체배 신호(CLKout)를 생성하도록 구성된다.
이때 주파수 체배 신호(CLKout)는 그 주파수를 클럭 신호(CLKext, CLKbext)의 주파수에 비해 설정 배율로 체배한 신호이다.
도 2는 도 1의 펄스 생성부(400)의 내부 구성을 나타낸 회로도이다.
도 2에 도시된 바와 같이, 펄스 생성부(400)는 복수의 폴링 펄스 발생 유닛(401) 및 복수의 라이징 펄스 발생 유닛(402)을 포함한다.
복수의 폴링 펄스 발생 유닛(401)은 다중 위상 신호(D<0:n-1>) 중에서 이븐(even) 순번 신호들(D<0>, D<2>, ~ D<n-2>)에 응답하여 복수의 펄스 신호(P<0:n-1>) 중에서 이븐 순번의 폴링 펄스 신호들(P<0>, P<2>, ~ P<n-2>)을 생성하도록 구성된다.
복수의 라이징 펄스 발생 유닛(402)은 다중 위상 신호(D<0:n-1>) 중에서 오드(odd) 순번 신호들(D<1>, D<3>, ~ D<n-1>)에 응답하여 복수의 펄스 신호(P<0:n-1>) 중에서 오드 순번의 라이징 펄스 신호들(P<1>, P<3>, ~ P<n-1>)을 생성하도록 구성된다.
폴링 펄스 발생 유닛(401)은 인버터 체인(411) 및 낸드 게이트(412)를 포함한다.
인버터 체인(411)은 이븐 순번의 다중 위상 신호 중 하나(예를 들어, D<0>)를 입력 받아 반전 지연 신호(Db_delay<0>)를 생성한다.
낸드 게이트(412)는 이븐 순번의 다중 위상 신호 중 하나(D<0>) 및 반전 지연 신호(Db_delay<0>)를 입력 받아 이븐 순번의 폴링 펄스 신호(P<0>)를 생성한다.
이때 인버터 체인(411)의 신호 지연 시간에 의해 이븐 순번의 폴링 펄스 신호(P<0>)의 펄스 폭이 정해질 수 있다.
라이징 펄스 발생 유닛(402)은 인버터 체인(421) 및 노아 게이트(422)를 포함한다.
인버터 체인(421)은 오드 순번의 다중 위상 신호 중 하나(예를 들어, D<1>)를 입력 받아 반전 지연 신호(Db_delay<1>)를 생성한다.
노아 게이트(422)는 오드 순번의 다중 위상 신호 중 하나(D<1>) 및 반전 지연 신호(Db_delay<1>)를 입력 받아 오드 순번의 라이징 펄스 신호(P<1>)를 생성한다.
이때 인버터 체인(421)의 신호 지연 시간에 의해 오드 순번의 라이징 펄스 신호(P<1>)의 펄스 폭이 정해질 수 있다.
결국, 상술한 펄스 생성부(400)는 다중 위상 신호(D<0:n-1>) 각각에 순차적으로 응답하여 폴링 펄스와 라이징 펄스가 반복되는 복수의 펄스 신호(P<0:n-1>)를 생성한다.
다시 말해, 펄스 생성부(400)는 이븐 순번마다 폴링 펄스 신호들(P<0>, P<2>, ~ P<n-2>)을 생성하고, 오드 순번마다 라이징 펄스 신호들(P<1>, P<3>, ~ P<n-1>)을 생성한다.
도 3은 도 1의 합성부(500)의 내부 구성을 나타낸 회로도이다.
도 3에 도시된 바와 같이, 합성부(500)는 복수의 제 1 스위치, 복수의 제 2 스위치 및 래치(531)를 포함한다.
이때 복수의 제 1 스위치는 복수의 피모스 트랜지스터(511)로 구성할 수 있다.
복수의 제 2 스위치는 복수의 엔모스 트랜지스터(521)로 구성할 수 있다.
복수의 피모스 트랜지스터(511)의 소오스는 전원단과 공통 연결되고, 드레인이 래치(531)의 입력단과 공통 연결된다.
복수의 피모스 트랜지스터(511)의 게이트에는 이븐 순번의 폴링 펄스 신호들(P<0>, P<2>, ~ P<n-2>)이 각각 입력된다.
복수의 엔모스 트랜지스터(521)의 소오스는 접지단과 공통 연결되고, 드레인이 래치(531)의 입력단과 공통 연결된다.
복수의 엔모스 트랜지스터(521)의 게이트에는 오드 순번의 라이징 펄스 신호들(P<1>, P<3>, ~ P<n-1>)이 각각 입력된다.
래치(531)는 복수의 피모스 트랜지스터(511) 및 복수의 엔모스 트랜지스터(521)의 비 활성화 구간에서의 주파수 체배 신호(CLKout)의 플로팅(floating)을 방지하도록 구성된다.
상술한 합성부(500)는 이븐 순번의 폴링 펄스 신호들(P<0>, P<2>, ~ P<n-2>) 각각의 폴링 엣지에 응답하여 출력단을 하이 레벨로 천이시키고, 오드 순번의 라이징 펄스 신호들(P<1>, P<3>, ~ P<n-1>) 각각의 라이징 엣지에 응답하여 출력단을 로우 레벨로 천이시킴으로써 클럭 신호(CLKext, CLKbext)에 비해 설정 배율로 주파수를 체배한 주파수 체배 신호(CLKout)를 생성하게 된다.
도 4는 본 발명의 실시예의 동작을 설명하기 위한 타이밍도이다.
도 1 내지 도 4를 참조하여, 본 발명의 실시예의 주파수 체배 동작을 설명하면 다음과 같다.
도 1의 다중 위상 신호 생성부(200)는 일정한 시간 간격으로 다중 위상 신호(D<0:n-1>)를 생성한다.
한편, 도 2의 펄스 생성부(400)는 이븐 순번의 다중 위상 신호 중 하나(D<0>)가 입력되면, 이를 반전 및 지연시킨 반전 지연 신호(Db_delay<0>)와 조합하여 이븐 순번의 폴링 펄스 신호(P<0>)를 생성한다.
그리고 펄스 생성부(400)는 오드 순번의 다중 위상 신호 중 하나(D<1>)가 입력되면, 이를 반전 및 지연시킨 반전 지연 신호(Db_delay<1>)와 조합하여 오드 순번의 라이징 펄스 신호(P<1>)를 생성한다.
펄스 생성부(400)는 이러한 방식으로 복수의 펄스 신호(P<0:n-1>)를 생성한다.
상술한 바와 같이, 펄스 생성부(400)는 이전의 펄스 신호를 조합하는 방식을 이용하지 않고, 다중 위상 신호(D<0:n-1>) 각각에 응답하여 서로 독립적인 복수의 펄스 신호(P<0:n-1>)를 생성한다.
한편, 도 3의 합성부(500)는 복수의 펄스 신호(P<0:n-1>) 각각의 엣지 즉, 이븐 순번의 폴링 펄스 신호(P<0>)의 폴링 엣지에 응답하여 출력단을 하이 레벨로 천이시킨다.
그리고 이븐 순번의 폴링 펄스 신호(P<0>)에 이어서 생성되는 오드 순번의 라이징 펄스 신호(P<1>)의 라이징 엣지에 응답하여 출력단을 로우 레벨로 천이시키는 방식으로 클럭 펄스를 생성한다.
이븐 순번의 폴링 펄스 신호들(P<2>, ~ P<n-2>) 및 오드 순번의 라이징 펄스 신호들(P<3>, ~ P<n-1>)에 대해서도 상술한 방식을 반복함으로써 클럭 펄스들을 생성하고, 결국, 클럭 신호(CLKext, CLKbext)에 비해 설정 배율로 주파수를 체배한 주파수 체배 신호(CLKout)를 생성한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (12)

  1. 소스 신호(source signal)에 응답하여 다중 위상 신호를 생성하도록 구성된 다중 위상 신호 생성부;
    상기 다중 위상 신호 각각에 독립적으로 응답하여 복수의 펄스 신호를 생성하도록 구성된 펄스 생성부; 및
    상기 복수의 펄스 신호 각각의 엣지(edge)에 응답하여 상기 소스 신호의 주파수에 비해 설정 배율만큼 체배된 주파수 체배 신호를 생성하도록 구성된 합성부를 포함하는 주파수 체배기.
  2. 제 1 항에 있어서,
    상기 소스 신호는 클럭 신호를 포함하는 주파수 체배기.
  3. 제 1 항에 있어서,
    상기 다중 위상 신호 생성부는
    지연 제어 전압에 응답하여 조정된 지연 시간만큼 상기 소스 신호를 지연시켜 예비 다중 위상 신호를 생성하도록 구성된 지연 라인,
    상기 예비 다중 위상 신호를 버퍼링하여 상기 다중 위상 신호를 생성하도록 구성된 버퍼,
    상기 다중 위상 신호 중에서 두 신호의 위상차를 검출하여 위상차 검출 신호를 생성하도록 구성된 위상 검출부, 및
    상기 위상차 검출 신호에 응답하여 상기 지연 제어 전압을 생성하도록 구성된 차지 펌프를 포함하는 주파수 체배기.
  4. 제 3 항에 있어서,
    상기 위상 검출부는
    상기 다중 위상 신호 중에서 최초 순번 신호와 최종 순번 신호의 위상차를 검출하여 상기 위상차 검출 신호를 생성하도록 구성된 주파수 체배기.
  5. 제 1 항에 있어서,
    상기 펄스 생성부는
    상기 다중 위상 신호 각각에 순차적으로 응답하여 폴링 펄스와 라이징 펄스가 반복되는 상기 복수의 펄스 신호를 생성하도록 구성되는 주파수 체배기.
  6. 제 1 항에 있어서,
    상기 펄스 생성부는
    상기 다중 위상 신호 중에서 이븐(even) 순번 신호들에 응답하여 상기 복수의 펄스 신호 중에서 폴링 펄스 신호들을 생성하도록 구성된 복수의 폴링 펄스 발생 유닛, 및
    상기 다중 위상 신호 중에서 오드(odd) 순번 신호들에 응답하여 복수의 펄스 신호 중에서 라이징 펄스 신호들을 생성하도록 구성된 복수의 라이징 펄스 발생 유닛을 포함하는 주파수 체배기.
  7. 제 6 항에 있어서,
    상기 폴링 펄스 발생 유닛은
    상기 다중 위상 신호 중에서 이븐 순번의 어느 하나를 입력 받아 반전 지연 신호를 생성하도록 구성된 인버터 체인, 및
    상기 다중 위상 신호 중에서 이븐 순번의 어느 하나 및 상기 반전 지연 신호를 입력 받아 폴링 펄스 신호를 생성하도록 구성된 로직 게이트를 포함하는 주파수 체배기.
  8. 제 7 항에 있어서,
    상기 인버터 체인의 신호 지연 시간에 의해 상기 폴링 펄스 신호의 펄스 폭이 정해지는 주파수 체배기.
  9. 제 6 항에 있어서,
    상기 라이징 펄스 발생 유닛은
    상기 다중 위상 신호 중에서 오드 순번의 어느 하나를 입력 받아 반전 지연 신호를 생성하도록 구성된 인버터 체인, 및
    상기 다중 위상 신호 중에서 오드 순번의 어느 하나 및 상기 반전 지연 신호를 입력 받아 라이징 펄스 신호를 생성하도록 구성된 로직 게이트를 포함하는 주파수 체배기.
  10. 제 9 항에 있어서,
    상기 인버터 체인의 신호 지연 시간에 의해 상기 라이징 펄스 신호의 펄스 폭이 정해지는 주파수 체배기.
  11. 제 1 항에 있어서,
    상기 합성부는
    상기 복수의 펄스 신호 중에서 이븐 순번의 폴링 펄스 신호들의 폴링 엣지에 응답하여 상기 주파수 체배 신호를 제 1 레벨로 천이시키도록 구성된 복수의 제 1 스위치, 및
    상기 복수의 펄스 신호 중에서 오드 순번의 라이징 펄스 신호들의 라이징 엣지에 응답하여 상기 주파수 체배 신호를 제 2 레벨로 천이시키도록 구성된 복수의 제 2 스위치를 포함하는 주파수 체배기.
  12. 제 11 항에 있어서,
    상기 복수의 제 1 스위치 및 상기 복수의 제 2 스위치의 비 활성화 구간에서의 상기 주파수 체배 신호의 플로팅을 방지하도록 구성된 래치를 더 포함하는 주파수 체배기.
KR1020130044327A 2013-04-22 2013-04-22 주파수 체배기 KR101998293B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020130044327A KR101998293B1 (ko) 2013-04-22 2013-04-22 주파수 체배기
US13/971,191 US8872553B1 (en) 2013-04-22 2013-08-20 Frequency multiplier
CN201310516006.XA CN104113283B (zh) 2013-04-22 2013-10-28 倍频器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130044327A KR101998293B1 (ko) 2013-04-22 2013-04-22 주파수 체배기

Publications (2)

Publication Number Publication Date
KR20140126814A true KR20140126814A (ko) 2014-11-03
KR101998293B1 KR101998293B1 (ko) 2019-07-10

Family

ID=51709941

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130044327A KR101998293B1 (ko) 2013-04-22 2013-04-22 주파수 체배기

Country Status (3)

Country Link
US (1) US8872553B1 (ko)
KR (1) KR101998293B1 (ko)
CN (1) CN104113283B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015111872A1 (de) 2014-07-25 2016-01-28 Hyundai Mobis Co., Ltd. Vorrichtung und Verfahren zum Falten eines Fahrerairbags

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI588714B (zh) * 2016-09-01 2017-06-21 友達光電股份有限公司 時序控制器及觸控面板的雜訊抑制方法
US10110214B2 (en) * 2017-01-11 2018-10-23 Stmicroelectronics (Research & Development) Limited Voltage comparator circuit including a plurality of voltage controlled delay lines
US10411680B1 (en) * 2018-09-05 2019-09-10 Realtek Semiconductor Corp. Frequency tripler and method thereof
CN113472294B (zh) * 2021-07-02 2022-09-02 上海航天电子通讯设备研究所 一种多相dds产生线性调频信号装置和方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060027925A (ko) * 2004-09-24 2006-03-29 고려대학교 산학협력단 주파수 체배기
KR20060108367A (ko) * 2005-04-13 2006-10-18 고려대학교 산학협력단 지연고정루프를 이용한 주파수 체배기

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3442924B2 (ja) 1996-04-01 2003-09-02 株式会社東芝 周波数逓倍回路
JP4056213B2 (ja) * 2000-11-06 2008-03-05 日本電気株式会社 位相差信号発生回路並びにこれを用いた多相クロック発生回路及び集積回路
KR100493027B1 (ko) 2002-10-01 2005-06-07 삼성전자주식회사 외부클럭의 주파수 체배기와 테스트 데이터의 출력버퍼를 구비하는 반도체 장치 및 반도체 장치의 테스트 방법
JP4660076B2 (ja) * 2003-06-23 2011-03-30 ルネサスエレクトロニクス株式会社 クロック発生回路
GB2434930B (en) * 2006-02-01 2009-08-26 Wolfson Microelectronics Plc Delay-locked loop circuits
KR100789408B1 (ko) * 2006-11-21 2007-12-28 삼성전자주식회사 지연 동기 루프 회로 및 그것의 멀티플라이드 클럭생성방법
JP2011107750A (ja) * 2009-11-12 2011-06-02 Renesas Electronics Corp 半導体集積回路装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060027925A (ko) * 2004-09-24 2006-03-29 고려대학교 산학협력단 주파수 체배기
KR20060108367A (ko) * 2005-04-13 2006-10-18 고려대학교 산학협력단 지연고정루프를 이용한 주파수 체배기

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015111872A1 (de) 2014-07-25 2016-01-28 Hyundai Mobis Co., Ltd. Vorrichtung und Verfahren zum Falten eines Fahrerairbags
DE102015111872B4 (de) 2014-07-25 2019-02-07 Hyundai Mobis Co., Ltd. Vorrichtung und Verfahren zum Falten eines Fahrerairbags

Also Published As

Publication number Publication date
US20140312938A1 (en) 2014-10-23
CN104113283B (zh) 2018-05-04
US8872553B1 (en) 2014-10-28
KR101998293B1 (ko) 2019-07-10
CN104113283A (zh) 2014-10-22

Similar Documents

Publication Publication Date Title
US10389303B2 (en) Integrated circuit comprising fractional clock multiplication circuitry
KR100557550B1 (ko) 클럭 동기 회로
US10038433B2 (en) Device for correcting multi-phase clock signal
KR101998293B1 (ko) 주파수 체배기
KR100679261B1 (ko) 위상 인터폴레이션 회로 및 그에 따른 위상 인터폴레이션신호의 발생방법
KR20040070616A (ko) 클럭의 듀티 사이클을 조정할 수 있는 주파수 체배기 및체배방법
JP5807065B2 (ja) 位相比較装置およびｄｌｌ回路
KR100923212B1 (ko) 디지털-위상 변환기를 위한 방법 및 장치
US9018990B2 (en) Duty cycle tuning circuit and method thereof
KR100525096B1 (ko) Ｄｌｌ 회로
WO2019239984A1 (ja) 半導体装置
US9337820B1 (en) Pulse width recovery in clock dividers
KR100853862B1 (ko) 지연 고정 루프 기반의 주파수 체배기
US8258838B2 (en) Delay locked loop for expanding a delay range
JP3849485B2 (ja) パルス処理回路および周波数逓倍回路
TWI462483B (zh) 用來產生輸出時脈訊號的時脈產生電路及相關方法
KR20150018109A (ko) 반도체 메모리 장치
KR101208026B1 (ko) 에지컴바이너, 이를 이용한 주파수 체배기 및 주파수 체배방법
US9484932B2 (en) Signal generation circuit and electronic apparatus
KR101276731B1 (ko) 주파수 체배기 및 주파수 체배 방법
US10944386B1 (en) Frequency doubler based on phase frequency detectors using rising edge delay
KR100794999B1 (ko) Ｄｌｌ 장치
KR20120136124A (ko) 동기 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant