CN104113283B - 倍频器 - Google Patents
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Abstract
一种倍频器，包括：多相信号发生器，所述多相信号发生器被配置成响应于源信号而产生多相信号；脉冲发生器，所述脉冲发生器被配置成响应于多相信号而产生多个脉冲信号；以及合成器，所述合成器被配置成响应于脉冲信号的边沿而产生倍频信号。多个脉冲信号的每个响应于相应的多相信号而产生，并且倍频信号是通过将源信号的频率加倍来获得的。
Description
相关申请的交叉引用
本申请要求2013年4月22日向韩国知识产权局提交的申请号为10-2013-0044327的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例总体而言涉及一种半导体电路，更具体而言，涉及一种倍频器。
背景技术
已知的倍频器是以组合多相脉冲的方式来操作的。
由于已知的倍频器的多相脉冲被使用为在去除最后一个脉冲的同时产生下一个脉冲，所以可能发生脉冲之间的重叠。
当发生脉冲之间的重叠时，经由脉冲之间的重叠而产生的最终的输出信号的摆动与目标摆动相比可能会减小。另外，当发生脉冲之间的重叠时，可能形成DC电流路径从而增大电流损耗。
发明内容
本文描述了一种能够减小电流损耗的倍频器。
在本发明的一个实施例中，一种倍频器包括：多相信号发生器，所述多相信号发生器被配置成响应于源信号而产生多相信号；脉冲发生器，所述脉冲发生器被配置成响应于多相信号而产生多个脉冲信号；以及合成器，所述合成器被配置成响应于相应的脉冲信号的边沿而产生倍频信号。多个脉冲信号的每个响应于相应的多相信号而产生，并且倍频信号是通过将源信号的频率加倍来获得的。
所述多相信号发生器可以包括：延迟线，所述延迟线被配置成将源信号延迟响应于延迟控制电压而调整的延迟时间，并且产生预多相信号；缓冲器，所述缓冲器被配置成缓冲预多相信号，并产生多相信号；相位检测器，所述相位检测器被配置成检测多相信号之中的两个信号之间的相位差，并且产生相位差检测信号；以及电荷泵，所述电荷泵被配置成响应于相位差检测信号而产生延迟控制电压。
所述脉冲发生器可以被配置成：顺序地响应于多相信号，并且产生重复下降脉冲和上升脉冲的多个脉冲信号。
所述合成器可以包括：多个第一开关，所述多个第一开关被配置成响应于多个脉冲信号之中的偶下降脉冲信号的下降沿而将倍频信号改变成第一电平；以及多个第二开关，所述多个第二开关被配置成响应于多个脉冲信号之中的奇上升脉冲信号的上升沿而将倍频信号改变成第二电平。
在一个实施例中，一种倍频器包括：多相信号发生器，所述多相信号发生器被配置成响应于源信号而产生偶多相信号和奇多相信号；下降脉冲发生单元，所述下降脉冲发生单元被配置成响应于偶多相信号而产生下降脉冲信号；上升脉冲发生单元，所述上升脉冲发生单元被配置成响应于奇多相信号而产生上升脉冲信号；以及合成器，所述合成器被配置成通过将下降脉冲信号和上升脉冲信号组合来产生倍频信号。
在一个实施例中，一种倍频器包括：多相发生器，所述多相发生器被配置成响应于源信号、经由延迟时间补偿过程来产生具有预定相位差的多相信号；脉冲发生器，所述脉冲发生器被配置成响应于多相信号而产生多个脉冲信号；以及合成器，所述合成器被配置成响应于多个脉冲信号的下降沿和上升沿而产生倍频信号。
附图说明
结合附图描述本发明的特点、方面和实施例，其中：
图1是根据本发明的一个实施例的倍频器100的电路图；
图2是说明图1中的脉冲发生器400的内部配置的电路图；
图3是说明图1中的合成器500的内部配置的电路图；以及
图4是用于解释根据本发明的一个实施例的操作的时序图。
具体实施方式
在下文中，将参照附图通过实施例来描述根据本发明的倍频器。
图1是根据本发明的一个实施例的倍频器100的电路图。
参见图1，根据本发明的一个实施例的倍频器100可以包括：多相信号发生器200、脉冲发生器400以及合成器500。
多相信号发生器200可以被配置成响应于源信号、例如时钟信号CLKext和CLKbext而产生多相信号D<0:n-1>。
多相信号发生器200可以经由延迟时间补偿过程来产生具有预定相位差的多相信号D<0:n-1>。
多相信号发生器200可以包括延迟锁定环（DLL）。
多相信号发生器200可以包括：延迟线210、缓冲器220、相位检测器230、电荷泵240、以及电容器250。
延迟线210可以包括多个延迟单元211。
所述多个延迟单元211可以被配置成：将时钟信号CLKext和CLKbext延迟响应于延迟控制电压Vctrl而调整的延迟时间，并且产生预多相信号S<0:n-1>。
缓冲器220可以被配置成：缓冲预多相信号S<0:n-1>，并且产生多相信号D<0:n-1>。
相位检测器230可以被配置成：检测多相信号D<0:n-1>之中的第一个信号D<0>和最后一个信号D<n-1>之间的相位差，并且产生相位差检测信号UP和DN。
电荷泵240可以被配置成：通过响应于相位差检测信号UP和DN而执行泵浦操作来产生延迟控制电压Vctrl。
电容器250可以被配置成：在电荷泵240执行泵浦操作时储存延迟控制电压Vctrl，以及在电荷泵240的泵浦操作停止时将延迟控制电压Vctrl放电。
在各种条件下，第一个信号D<0>和最后一个信号D<n-1>可以具有彼此相同的相位。
即，在各种条件下，延迟线210和缓冲器220可以设计成使得第一个信号D<0>和最后一个信号D<n-1>可以具有彼此相同的相位。
然而，由于时钟信号CLKext和CLKbext的变化或者操作环境上的变化，第一个信号D<0>和最后一个信号D<n-1>的相位实际上可能彼此不一致。
因而，在本发明的一个实施例中，相位检测器230、电荷泵240以及电容器250可以用来补偿第一个信号D<0>和最后一个信号D<n-1>之间的相位差。
结果，多相信号D<0:n-1>之间可以具有恒定的延迟时间。
脉冲发生器400可以被配置成响应于多相信号D<0:n-1>而产生多个脉冲信号P<0:n-1>。在本发明的一个实施例中，脉冲发生器400可以响应于多相信号D<0:n-1>之中的相应的多相信号而产生多个脉冲信号P<0:n-1>中的每个。
合成器500可以被配置成响应于脉冲信号P<0:n-1>而产生倍频信号CLKout。在本发明的一个实施例中，合成器500可以被配置成在脉冲信号P<0:n-1>的边沿、例如下降沿和上升沿处产生倍频信号CLKout。
倍频信号CLKout可以是通过将时钟信号CLKext和CLKbext的频率乘以预设比来获得的。
图2是说明图1中的脉冲发生器400的内部配置的电路图。
参见图2，脉冲发生器400可以包括多个下降脉冲发生单元401和多个上升脉冲发生单元402。
所述多个下降脉冲发生单元401可以被配置成：响应于偶多相信号D<0>、D<2>、…、D<n-2>而产生偶脉冲信号P<0>、P<2>、…、P<n-2>作为下降脉冲信号（在下文中被称作为“偶下降脉冲信号”）。
所述多个上升脉冲发生单元402可以被配置成：响应于奇多相信号D<1>、D<3>、…、D<n-1>而产生奇脉冲信号P<1>、P<3>、…、P<n-1>作为上升脉冲信号（在下文中被称作为“奇上升脉冲信号”）。
下降脉冲发生单元401中的每个可以包括：反相器链411和与非门412。
反相器链411可以被配置成：接收偶多相信号D<0>、D<2>、…、D<n-2>中的一个，并且产生反相和延迟信号。例如，反相器链411可以接收多相信号D<0>，并且产生反相和延迟偶多相信号Db_delay<0>。
与非门412可以被配置成：接收偶多相信号D<0>、D<2>、…、D<n-2>中的一个以及所述反相和延迟信号，并且产生偶下降脉冲信号P<0>、P<2>、…、P<n-2>中的一个。例如，与非门412可以接收偶多相信号D<0>以及反相和延迟偶多相信号Db_delay<0>，并且产生偶下降脉冲信号P<0>。
偶下降脉冲信号P<0>的脉冲宽度可以根据反相器链411的信号延迟时间来设定。
上升脉冲发生单元402可以包括反相器链421和或非门422。
反相器链421可以被配置成：接收奇多相信号D<1>、D<3>、…、D<n-1>中的一个，并且产生反相和延迟信号。例如，反相器链421可以接收奇多相信号D<1>，并且产生反相和延迟奇多相信号Db_delay<1>。
或非门422可以被配置成：接收奇多相信号D<1>、D<3>、…、D<n-1>中的一个以及所述反相和延迟信号，并且产生奇上升脉冲信号P<1>、P<3>、…、P<n-1>中的一个。例如，或非门422可以接收奇多相信号D<1>以及反相和延迟奇多相信号Db_delay<1>，并且产生奇上升脉冲信号P<1>。
奇上升脉冲信号P<1>的脉冲宽度可以根据反相器链421的信号延迟时间来设定。
因此，脉冲发生器400的多个下降和上升脉冲发生单元可以顺序地响应于多相信号D<0:n-1>，并且产生重复下降脉冲和上升脉冲的多个脉冲信号P<0:n-1>。
换言之，脉冲发生器400可以使下降脉冲信号P<0>、P<2>、…、P<n-2>和上升脉冲信号P<1>、P<3>、…、P<n-1>交替地产生。
图3是说明图1中的合成器500的内部配置的电路图。
参见图3，合成器500可以包括：多个第一开关、多个第二开关以及锁存器531。
所述多个第一开关可以包括多个PMOS晶体管511。
所述多个第二开关可以包括多个NMOS晶体管521。
PMOS晶体管511的源极可以共同耦接到电源端子，PMOS晶体管511的漏极可以共同耦接到锁存器531。
所述多个PMOS晶体管511可以分别经由所述多个PMOS晶体管511的栅极来接收偶下降脉冲信号P<0>、P<2>、…、P<n-2>。
NMOS晶体管521的源极可以共同耦接至接地端子，NMOS晶体管521的漏极可以共同耦接至锁存器531。
所述多个NMOS晶体管521可以分别经由所述多个NMOS晶体管521的栅极来接收奇上升脉冲信号P<1>、P<3>、…、P<n-1>。
锁存器531可以被配置成防止倍频信号CLKout在PMOS晶体管511和NMOS晶体管521的禁止时段期间浮置。
合成器500可以被配置成：响应于偶下降脉冲信号P<0>、P<2>、…、P<n-2>的下降沿而将输出端子的电压电平改变成高电平，以及响应于奇上升脉冲信号P<1>、P<3>、…、P<n-1>的上升沿而将输出端子的电压电平改变成低电平，由此产生倍频信号CLKout。根据本发明的一个实施例的倍频信号CLKout可以是通过将时钟信号CLKext和CLKbext的频率乘以预设比来获得的。
图4是用于解释根据本发明的一个实施例的操作的时序图。
参见图1至图4，根据本发明的一个实施例的倍频操作将描述如下。
图1的多相信号发生器200可以在预定的时间间隔产生多相信号D<0:n-1>。
当输入一个偶多相信号D<0>时，图2的脉冲发生器400可以将输入信号与输入信号反相和延迟所获得的反相和延迟信号Db_delay<0>组合，并且产生偶下降脉冲信号P<0>。
当输入一个奇多相信号D<1>时，脉冲发生器400可以将输入信号与输入信号反相和延迟所获得的反相和延迟信号Db_delay<1>组合，并且产生奇上升脉冲信号P<1>。
以这种方式，脉冲发生器400可以产生多个脉冲信号P<0:n-1>。
如上所述，脉冲发生器400可以响应于相应的多相信号D<0:n-1>而产生独立的脉冲信号P<0:n-1>。
图3的合成器500可以响应于偶下降脉冲信号P<0>的下降沿而将输出端子的电压电平改变成高电平。
此外，合成器500响应于在偶下降脉冲信号P<0>之后产生的奇上升脉冲P<1>的上升沿而将输出端子的电压电平改变成低电平，由此产生时钟脉冲。
对偶下降脉冲信号P<2>、…、P<n-2>和奇上升脉冲信号P<3>、…、P<n-1>重复上述操作，以产生时钟脉冲。因此，通过将时钟信号CLKext和CLKbext的频率乘以预设比来产生倍频信号CLKout。
尽管以上已经描述了某些实施例，但是对于本领域的技术人员将会理解的是描述的实施例仅仅是实例。因此，不应基于所描述的实施例来限定本文描述的倍频器。更确切地说，应当仅根据所附权利要求并结合以上描述和附图来限定本文描述的倍频器。
通过以上实施例可以看出，本申请提供了以下的技术方案。
1.一种倍频器，包括：
多相信号发生器，所述多相信号发生器被配置成响应于源信号而产生多相信号；
脉冲发生器，所述脉冲发生器被配置成响应于所述多相信号而产生多个脉冲信号；以及
合成器，所述合成器被配置成响应于所述脉冲信号的边沿而产生倍频信号，其中，所述多个脉冲信号的每个响应于相应的多相信号而产生，并且所述倍频信号是通过将所述源信号的频率加倍来获得的。
2.如技术方案1所述的倍频器，其中，所述源信号包括时钟信号。
3.如技术方案1所述的倍频器，其中，所述多相信号发生器包括：
延迟线，所述延迟线被配置成：将所述源信号延迟响应于延迟控制电压而调整的延迟时间，并且产生预多相信号；
缓冲器，所述缓冲器被配置成：缓冲所述预多相信号，并且产生所述多相信号；
相位检测器，所述相位检测器被配置成：检测所述多相信号之中的两个信号之间的相位差，并且产生相位差检测信号；以及
电荷泵，所述电荷泵被配置成：响应于所述相位差检测信号而产生所述延迟控制电压。
4.如技术方案3所述的倍频器，其中，所述相位检测器检测所述多相信号之中的第一个信号和最后一个信号的相位差，并且产生所述相位差检测信号。
5.如技术方案1所述的倍频器，其中，所述脉冲发生器被配置成：顺序地响应于所述多相信号，并且产生重复下降脉冲和上升脉冲的所述多个脉冲信号。
6.如技术方案1所述的倍频器，其中，所述脉冲发生器包括：
多个下降脉冲发生单元，所述多个下降脉冲发生单元被配置成响应于偶多相信号而产生所述多个脉冲信号之中的下降脉冲信号；以及
多个上升脉冲发生单元，所述多个上升脉冲发生单元被配置成响应于奇多相信号而产生所述多个脉冲信号之中的上升脉冲信号。
7.如技术方案6所述的倍频器，其中，所述下降脉冲发生单元中的每个包括：
反相器链，所述反相器链被配置成：接收所述偶多相信号中的一个，并且产生反相和延迟信号；以及
逻辑门，所述逻辑门被配置成：接收所述偶多相信号中的一个以及所述反相和延迟信号，并且产生下降脉冲信号。
8.如技术方案7所述的倍频器，其中，所述下降脉冲信号具有根据所述反相器链的信号延迟时间而设定的脉冲宽度。
9.如技术方案6所述的倍频器，其中，所述上升脉冲发生单元中的每个包括：
反相器链，所述反相器链被配置成：接收所述奇多相信号中的一个，并且产生反相和延迟信号；以及
逻辑门，所述逻辑门被配置成：接收所述奇多相信号中的一个以及所述反相和延迟信号，并且产生上升脉冲信号。
10.如技术方案9所述的倍频器，其中，所述上升脉冲信号具有根据所述反相器链的信号延迟时间而设定的脉冲宽度。
11.如技术方案1所述的倍频器，其中，所述合成器包括：
多个第一开关，所述多个第一开关被配置成：响应于所述多个脉冲信号之中的偶下降脉冲信号的下降沿而将所述倍频信号的电压电平改变成第一电平；以及
多个第二开关，所述多个第二开关被配置成：响应于所述多个脉冲信号之中的奇上升脉冲信号的上升沿而将所述倍频信号的电压电平改变成第二电平。
12.如技术方案11所述的倍频器，还包括锁存器，所述锁存器被配置成锁存并输出电平改变的倍频信号。
13.一种倍频器，包括：
多相信号发生器，所述多相信号发生器被配置成响应于源信号而产生偶多相信号和奇多相信号；
下降脉冲发生单元，所述下降脉冲发生单元被配置成响应于所述偶多相信号而产生下降脉冲信号；
上升脉冲发生单元，所述上升脉冲发生单元被配置成响应于所述奇多相信号而产生上升脉冲信号；以及
合成器，所述合成器被配置成通过将所述下降脉冲信号和所述上升脉冲信号组合来产生倍频信号。
14.如技术方案13所述的倍频器，其中，所述多相信号发生器包括延迟锁定环。
15.如技术方案13所述的倍频器，还包括锁存器，所述锁存器被配置成锁存并输出电平改变的倍频信号。
16.一种倍频器，包括：
多相发生器，所述多相发生器被配置成响应于源信号、经由延迟时间补偿过程来产生具有预定相位差的多相信号；
脉冲发生器，所述脉冲发生器被配置成响应于所述多相信号而产生多个脉冲信号；以及
合成器，所述合成器被配置成响应于所述多个脉冲信号的下降沿和上升沿而产生倍频信号。
17.如技术方案16所述的倍频器，还包括：
多个延迟单元，所述多个延迟单元被配置成将所述源信号延迟响应于延迟控制电压的延迟时间。
18.如技术方案17所述的倍频器，还包括：
电荷泵，所述电荷泵被配置成响应于相位差检测信号而执行泵浦操作以产生所述延迟控制电压。
19.如技术方案18所述的倍频器，其中，所述电荷泵被配置成补偿第一个信号和最后一个信号之间的相位差，以使所述多相信号具有恒定的延迟时间。
20.如技术方案16所述的倍频器，其中，所述合成器被配置成通过将频率乘以预设比来产生所述倍频信号。
Claims (20)
1.一种倍频器，包括：
多相信号发生器，所述多相信号发生器被配置成响应于源信号而产生多相信号；
脉冲发生器，所述脉冲发生器被配置成响应于所述多相信号而产生多个脉冲信号；以及
合成器，所述合成器被配置成：响应于所述脉冲信号之中的偶编号信号的边沿而将倍频信号的逻辑电平改变成第一逻辑电平，以及响应于所述脉冲信号之中的奇编号信号的边沿而将倍频信号的逻辑电平改变成第二逻辑电平，
其中，所述多个脉冲信号的每个响应于相应的多相信号而产生。
2.如权利要求1所述的倍频器，其中，所述源信号包括时钟信号。
3.如权利要求1所述的倍频器，其中，所述多相信号发生器包括：
延迟线，所述延迟线被配置成：将所述源信号延迟响应于延迟控制电压而调整的延迟时间，并且产生预多相信号；
缓冲器，所述缓冲器被配置成：缓冲所述预多相信号，并且产生所述多相信号；
相位检测器，所述相位检测器被配置成：检测所述多相信号之中的两个信号之间的相位差，并且产生相位差检测信号；以及
电荷泵，所述电荷泵被配置成：响应于所述相位差检测信号而产生所述延迟控制电压。
4.如权利要求3所述的倍频器，其中，所述相位检测器检测所述多相信号之中的第一个信号和最后一个信号的相位差，并且产生所述相位差检测信号。
5.如权利要求1所述的倍频器，其中，所述脉冲发生器被配置成：顺序地响应于所述多相信号，并且产生重复下降脉冲和上升脉冲的所述多个脉冲信号。
6.如权利要求1所述的倍频器，其中，所述脉冲发生器包括：
多个下降脉冲发生单元，所述多个下降脉冲发生单元被配置成响应于偶多相信号而产生所述多个脉冲信号之中的下降脉冲信号；以及
多个上升脉冲发生单元，所述多个上升脉冲发生单元被配置成响应于奇多相信号而产生所述多个脉冲信号之中的上升脉冲信号。
7.如权利要求6所述的倍频器，其中，所述下降脉冲发生单元中的每个包括：
反相器链，所述反相器链被配置成：接收所述偶多相信号中的一个，并且产生反相和延迟信号；以及
逻辑门，所述逻辑门被配置成：接收所述偶多相信号中的一个以及所述反相和延迟信号，并且产生下降脉冲信号。
8.如权利要求7所述的倍频器，其中，所述下降脉冲信号具有根据所述反相器链的信号延迟时间而设定的脉冲宽度。
9.如权利要求6所述的倍频器，其中，所述上升脉冲发生单元中的每个包括：
反相器链，所述反相器链被配置成：接收所述奇多相信号中的一个，并且产生反相和延迟信号；以及
逻辑门，所述逻辑门被配置成：接收所述奇多相信号中的一个以及所述反相和延迟信号，并且产生上升脉冲信号。
10.如权利要求9所述的倍频器，其中，所述上升脉冲信号具有根据所述反相器链的信号延迟时间而设定的脉冲宽度。
11.如权利要求1所述的倍频器，其中，所述合成器包括：
多个第一开关，所述多个第一开关被配置成：响应于所述脉冲信号之中的偶编号信号的第一边沿而将所述倍频信号的逻辑电平改变成逻辑高电平；以及
多个第二开关，所述多个第二开关被配置成：响应于所述脉冲信号之中的奇编号信号的第二边沿而将所述倍频信号的逻辑电平改变成逻辑低电平。
12.如权利要求11所述的倍频器，还包括锁存器，所述锁存器被配置成锁存并输出电平改变的倍频信号。
13.一种倍频器，包括：
多相信号发生器，所述多相信号发生器被配置成响应于源信号而产生偶多相信号和奇多相信号；
下降脉冲发生单元，所述下降脉冲发生单元被配置成响应于所述偶多相信号而产生下降脉冲信号；
上升脉冲发生单元，所述上升脉冲发生单元被配置成响应于所述奇多相信号而产生上升脉冲信号；以及
合成器，所述合成器被配置成：响应于所述下降脉冲信号的边沿而将倍频信号的逻辑电平改变成第一逻辑电平，以及响应于所述上升脉冲信号的边沿而将倍频信号的逻辑电平改变成第二逻辑电平。
14.如权利要求13所述的倍频器，其中，所述多相信号发生器包括延迟锁定环。
15.如权利要求13所述的倍频器，还包括锁存器，所述锁存器被配置成锁存并输出电平改变的倍频信号。
16.一种倍频器，包括：
多相发生器，所述多相发生器被配置成响应于源信号、经由延迟时间补偿过程来产生具有预定相位差的多相信号；
脉冲发生器，所述脉冲发生器被配置成响应于所述多相信号而产生多个脉冲信号；以及
合成器，所述合成器被配置成响应于所述脉冲信号之中的偶编号信号的下降沿而将倍频信号的逻辑电平改变成第一逻辑电平，以及响应于所述脉冲信号之中的奇编号信号的上升沿而将所述倍频信号的逻辑电平改变成第二逻辑电平。
17.如权利要求16所述的倍频器，还包括：
多个延迟单元，所述多个延迟单元被配置成将所述源信号延迟响应于延迟控制电压的延迟时间。
18.如权利要求17所述的倍频器，还包括：
电荷泵，所述电荷泵被配置成响应于相位差检测信号而执行泵浦操作以产生所述延迟控制电压。
19.如权利要求18所述的倍频器，其中，所述电荷泵被配置成补偿第一个信号和最后一个信号之间的相位差，以使所述多相信号具有恒定的延迟时间。
20.如权利要求16所述的倍频器，其中，所述合成器被配置成通过将频率乘以预设比来产生所述倍频信号。
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