JP2005057396A - 信号分割検出回路 - Google Patents

Abstract

【課題】 信号の到来を検出する際、幅の狭い信号を逃さず捉えようとするとサンプリング周波数が高くなり、消費電力が非常に大きくなる。
【解決手段】 入力信号Ｖｉｎを複数のクロック型信号比較回路５へ投入する。クロック型信号比較回路５には、それぞれ異なる位相のクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３が入力されている。これらのクロック信号は多相信号発生回路６で生成される。各クロック型信号比較回路５で検出した信号は信号合成回路７で合成され、一本の検出信号となる。クロック型信号比較回路５を複数持つことにより、各クロック型信号比較回路５のサンプリング周波数を低く抑えることができる。
【選択図】 図４

Description

本発明は信号検出回路に関する。より具体的には、信号を複数の検出器の協働により検出する回路に関する。本発明は、例えば電気通信を行うための電子回路、特に時間基準信号であるクロックに同期する方式による通信信号の受信のための回路に適用できる。

従来一般的な信号検出回路の動作を図１に、その概略構造を図２にそれぞれ示す。一般的な信号比較回路１、すなわちコンパレーター回路の差動入力端子の一方に入力信号２が、もう一方に基準信号３がそれぞれ印加されている。この信号比較回路１はクロック型信号比較回路であっても、連続比較型信号比較回路であっても良い。前者は、動作のためにクロック信号４を用い、それに同期して入力信号同士の比較動作を行い、その結果を出力する。後者は動作のためにクロック信号入力を必要とせず連続的に入力信号の比較動作を行う。ただし、一般には同一の回路規模や電源消費電力の場合、クロック型信号比較回路の方が信号比較に要する応答時間が短い。以下、動作速度で有利なクロック型信号比較回路を考える。また、ここで説明する外部からの入力信号の振幅は電源電圧と比較して十分な振幅を持たない程度のものとする。もし、入力信号の振幅がほぼ電源電圧と等しいのであれば一般のディジタル回路の入力として容易な取り扱いが可能であり、特段の工夫を必要としない。

図１及び図２のＶｉｎは信号検出の対象となる外部からの入力信号２である。ＶｔｈはＶｉｎにおける信号の存在を比較検出するための基準となる基準信号３である。ＣＬＫはクロック型信号比較回路の動作を制御するためのクロック信号４であり、ここではクロック信号４がＬ値からＨ値へ変化する立ち上がりの瞬間にＶｉｎとＶｔｈを比較してその結果を出力信号Ｖｏｕｔとして出力する。クロック型信号比較回路１のプラス入力がＶｉｎにマイナス入力がＶｔｈにそれぞれ接続されているので、クロック信号４の立ち上がりの瞬間に、
Ｖｉｎ＞Ｖｔｈ ならば Ｖｏｕｔ＝Ｈ値
Ｖｉｎ＜Ｖｔｈ ならば Ｖｏｕｔ＝Ｌ値
となる。なお、クロック信号４の立ち上がりの瞬間から出力信号ＶｏｕｔがＨ値若しくはＬ値へ安定収束するまでには回路応答時間、すなわち遅延時間ｔｄを要する。

図１の入力信号Ｖｉｎは定常状態ではほぼＶＳＳ＝０Ｖであるが、信号が到来した場合には振幅がＥｓにまで上昇するものとする。振幅がＶｔｈを超える時間の幅はおよそＴｉｎとする。それに対して、クロック信号４の周期はＴｃｌｋであり、
Ｔｃｌｋ＜Ｔｉｎ
であるとする。

図１はこの条件を満たすが、もし満たさない場合、信号が到来して入力信号ＶｉｎがＴｉｎの間Ｖｔｈを超えたとしても、その変化を検出できない可能性があり、不具合が生ずる。入力信号Ｖｉｎの通信速度が上がり、信号が到来する時間の幅Ｔｉｎがより小さくなれば、クロック信号４の周期Ｔｃｌｋはさらに短くなる必要がある。もちろん、クロック型信号比較回路１の動作速度もクロック信号４の周波数に追随できなければならない。

しかし、一般に電子回路の動作速度向上には種々の問題がつきまとう。ほとんどの場合、消費電力が増加する。電子回路を搭載した機器は環境への配慮のため、または電池動作時間という実使用上の事情から、消費電力増は避けたいところであるが、実際には、動作速度の増加の割合よりも消費電力の増加の割合のほうが大きいことが多い。

いま、計算機の計算速度向上や通信機器の通信速度向上等を図るために、回路の動作速度を２倍にするとする。単純に回路の負荷容量や寄生容量への充放電速度を２倍にするだけであれば回路の出力電流を２倍にすれば良い。しかし、出力電流を２倍にする場合、電子回路を構成するトランジスタの許容電流容量の増加のために、物理的寸法を２倍以上にする必要がある。すると、物理的寸法を２倍とした回路部分の寄生容量が２倍となり、結局、一種の悪循環が生じ、回路の出力電流は２倍では足らなくなる。その結果、動作速度の増加の割合以上に消費電流の増加の割合が大きくなる。

本発明はこうした課題に鑑みてなされたものであり、その目的は、実効的な動作速度またはサンプリング解像度を上げつつ、消費電力を抑制する信号検出回路の提供にある。

本発明のある態様は、信号を分割して検出する回路に関する。この信号分割回路は、第一の信号入力端子と第二の信号入力端子とクロック信号入力端子と信号出力端子とを備え、クロック信号入力に同期して前記第一の信号入力と前記第二の信号入力の比較結果を前記信号出力として出力する複数のクロック型信号比較回路と、前記クロック型信号比較回路と同数以上の異なった種類の位相のクロック信号を発生し、それらクロック信号のそれぞれが前記クロック型信号比較回路のクロック信号入力端子へ接続される多相信号発生回路とを備える。

前記複数のクロック型信号比較回路の第一の信号入力には、いずれも検出の対象である入力信号が印加され、第二の信号入力には、いずれも比較のための基準信号が印加されてもよい。また、多相信号発生回路で発生される多相信号は周波数が同一であってもよい。別の態様として、多相信号発生回路で発生される多相信号は最も近い位相の信号同士の位相差が略均等であってもよい。これらの態様であれば、回路構成が簡素化できる。前記の信号分割回路はさらに、前記複数のクロック型信号比較回路のそれぞれの信号出力を一種類の信号へ合成する信号合成回路を備えてもよい。さらに、複数のクロック型信号比較回路の第一の信号入力にいずれも検出の対象である入力信号が印加されるとき、多相信号発生回路で発生される多相信号それぞれ周期を入力信号の予想される幅、すなわち、有効期間またはパルス幅よりも長く設定してもよい。この場合、クロック型信号比較回路がひとつでは捕捉できない可能性のある入力信号を、周波数の低い複数のクロック型信号比較回路で捕捉することができる。

本発明によれば、信号の検出を複数の複数のクロック型信号比較回路で分割して実施できるため、それぞれのクロック型信号比較回路の動作周波数を抑制することができる。周波数を１／２に落とせれば、消費電力は一般に１／２より小さくできるため、効果的である。

本発明によれば、消費電力を抑制しつつ、信号の検出解像度を高めることができる。

まず、実施の形態の概要を説明する。実施の形態の信号分割検出回路は、複数のクロック型信号比較回路をもつ。これらの回路に位相の異なるクロック信号を供給する。このクロック信号は多相信号発生回路で生成する。検出の対象となる信号をクロック型信号比較回路に並列に入力する。その結果、各クロック型信号比較回路は、それぞれ比較的低い周波数によるサンプリングを行うことで信号を検出できる。検出結果は後に信号合成回路で合成する。以上の構成により、応答時間が遅い信号比較回路を用いても、回路システム全体で対応が可能な入力信号の時間の幅を短くできる。具体的には、応答時間が遅い信号比較回路を複数個準備し、それらをクロックの周期内でほぼ均等に分割して順次動作させることにより、分割された間隔が回路システム全体の実質的な動作時間となる。これにより、実質的に回路システム全体での実効動作速度を向上させることできる。

実施の形態では、単純に単相の高速なクロック信号と高速化された信号比較回路を用いる場合に比べ、多相信号発生回路や信号合成回路が追加される。したがって、これらも当然電力を消費する。しかし、回路システム全体の電源消費電力において支配的な信号比較回路を高速化するわけではなく、回路システム全体の動作速度を増加の割合が大きい程、電力面では有利となる。なぜなら、従来通りの応答時間を持つ信号比較回路を複数個用いればそれらの合計の電源消費電力はその個数倍にとどまる一方、既述のごとく、１個のみの信号比較回路の動作速度を向上させる場合には、動作速度の増加の割合よりも電源消費電力の増加の割合の方が大きいためである。

図３に実施の形態の動作を、図４に実施の形態の構成をそれぞれ示す。ここでは多相分割の具体的な一例として分割数が３の場合を説明している。よって、クロック型信号比較回路５が３個、多相信号発生回路６より発生されるクロック信号も３種類である。

多相信号発生回路６から出力される３種類のクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３はそれぞれ別々のクロック型信号比較回路５のクロック信号として入力される。クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３はそれぞれ互いに１／３周期ずつ、つまり位相角１２０°ずつ均等にずれている。ここでは位相進みの順に、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３とする。クロック信号の周期はいずれもＴｃｌｋ’であり、これは入力信号Ｖｉｎの時間の幅Ｔｉｎと比較して、
Ｔｉｎ＜Ｔｃｌｋ’
なる関係をもつ。

クロック型信号比較回路５で比較すべき入力信号Ｖｉｎと基準信号Ｖｔｈはそれぞれ単一であり、クロック型信号比較回路５の差動入力端子はいずれも並列に接続されている。図３において、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３の立ち上がりはそれぞれ２回、２回、１回あるが、それらのうち、
Ｖｉｎ＜Ｖｔｈ
となるのは、ＣＬＫ１については２回の立ち上がり、ＣＬＫ２については２回目の立ち上がり、ＣＬＫ３については１回の立ち上がりのときである。そのため、比較結果Ｖｏ１は２回とも、Ｖｏ２は２回目について、Ｖｏ３はいずれのときもＬ値となる。逆に、
Ｖｉｎ＞Ｖｔｈ
となるのは、ＣＬＫ２の１回目の立ち上がりのみで、このときに比較結果Ｖｏ２がＨ値となる。同図には、比較結果Ｖｏ１、Ｖｏ２、Ｖｏ３を信号合成回路７で合成した結果をＶｏｕｔ’として示している。クロック型信号比較回路５は、ＣＬＫが立ち上がるときにＶｉｎをラッチし、ＣＬＫがＨ値の間その値を保持し、ＣＬＫがＬ値に戻ると、つぎのサンプリングのために出力をＬ値に戻す。そのため、同図でもＶｏｕｔ’がＣＬＫ２の立ち下がりに同期してＬ値に戻っている。なお、Ｖｏｕｔ’においては信号の立ち上がり、立下りともｔｄ’だけ応答時間を要しており、同図ではこの応答時間が比較的長くても動作することが模式的に描かれている。

実施の形態によれば、クロック型信号比較回路５を動作させるクロック信号の周期Ｔｃｌｋ’が入力信号Ｖｉｎの時間の幅Ｔｉｎより長いにも拘わらず、信号到来が捕捉できる。但し、確実な捕捉の条件として、最も位相が近いクロック信号同士の位相差の時間ｔｃｌｋ’について、
Ｔｉｎ＞ｔｃｌｋ’
である必要がある。この実施の形態においては、
ｔｃｌｋ’＝Ｔｃｌｋ’／３
である。

多相信号発生回路６の第一の実施の形態を図５に示す。これはＣＲ構成リング型発振回路であり、一般的なインバータ回路６１が５個従属接続され、ディジタル回路のクロック発生回路として多用されている。抵抗６２と容量６３はリング型発振回路の発振周波数を設計するために必要である。リング型発振回路は全体で一周期とみなせるから、複数個従属接続したインバータ回路６１の途中から出力ＣＬＫ１、ＣＬＫ２、ＣＬＫ３を取り出せばそれで一周期を位相分割した出力となり得る。クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３の位相関係を図５中に示す。

発振回路を構成するためには帰還回路が負帰還とならなければならないため、リング発振回路は奇数個のインバータ回路６１から構成されなければならない。よって図５に示す通り、５個のインバータから３つのクロック信号を取り出す関係上、欠点として、ここで発生された多相信号の位相関係は最も近い互いの位相角が均等にならない。つまり、この多相信号発生回路６で駆動された信号分割検出回路で検出可能な信号の幅Ｔｉｎは最低、
Ｔｉｎ＞（２／５）Ｔ
でなければならない。一方、クロック型信号比較回路５の最大応答時間ｔｃｌｋ’は、
ｔｃｌｋ’＜（１／５）Ｔ
でなければならない。

多相信号発生回路６の第二の実施の形態を図６に示す。これは主クロックＣＬＫからＤＬＬ（Delay Locked Loop）回路によって周波数を変えずに複数の位相分割された信号、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３を発生させる。本実施の形態で用いるＤＬＬは一般的な電子回路の教科書、例えば丸善株式会社発行、『アナログＣＭＯＳ集積回路の設計 応用編』、黒田忠広監訳、６９２頁で説明されている。ＤＬＬを用いて多相信号を発生させた場合、一般に、回路規模や電源消費電力が大きくなる傾向があるが、位相差が正確に揃う利点があり、多相信号発生回路の第一の実施の形態を改善できる。図６の場合、この多相信号発生回路６で駆動された信号分割検出回路で検出可能な信号の幅Ｔｉｎは、
Ｔｉｎ＝（１／３）Ｔ
となる。

クロック型信号比較回路５の実施の形態を図７に示す。図７に示す回路は一般的な電子回路の教科書、例えば丸善株式会社発行、『デジタルシステム工学 基礎編』、黒田忠広監訳、２５４頁で説明されている。

信号合成回路７の最も簡単な実施の形態は、論理回路のＮＯＲ回路でよい。図４に示す回路の場合、３個入力端子を持つＮＯＲ回路で良く、図３に示す動作例もその場合に対応する。更に別の実施の形態を図８に示す。信号合成回路の３種類の入力信号がそれぞれ別々のＤフリップフロップ回路７１に接続され、同一のクロックＣＬＫで駆動されている。そして、３個のＤフリップフロップの出力３種類の信号が３個入力のＮＯＲ回路７２で１個に合成されている。この実施の形態を用いると、複数のクロック型信号比較回路の出力の位相を揃えた上で１個に合成することができる。この実施の形態のＤフリップフロップを駆動するクロック信号は３個のクロック型信号比較回路それぞれを駆動しているクロック、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３のいずれであっても、更には別のものであっても良い。例えば、ＣＬＫ１を用いた場合にはその立ち上がりでＤフリップフロップから出力される信号は、
Ｖｏ１…ＣＬＫ１のちょうど１周期前の立ち上がりで比較された結果
Ｖｏ２…ＣＬＫ２の最も近い立ち上がりで比較された結果
Ｖｏ３…ＣＬＫ３の最も近い立ち上がりで比較された結果
となる。

本実施の形態のいずれの場合においても、クロック型信号比較回路の数やクロック信号の種類はここで示した３個に限らず、任意の複数個にて適用可能である。ＭＯＳＦＥＴのバックゲートはソースに接続しても良く、あるいはＰチャネル型ＭＯＳＦＥＴの場合はＶＤＤ電位に、Ｎチャネル型ＭＯＳＦＥＴの場合はＶＳＳ電位に接続しても良い。また、トランジスタについてもＭＯＳＦＥＴに限らず、バイポーラトランジスタ、接合ＦＥＴ等の他の既知の素子を用いてもよく、いずれの場合も本実施の形態の本質から外れるものではない。

本実施の形態の回路構成において、高電位側、低電位側の関係もこれに限定されるのではなく、構成される電子回路が正常動作する限り、電位関係が逆転される構成であっても良い。また、本実施の形態で示したクロック型信号比較回路、多相信号発生回路、信号合成回路等を含め、本発明にはさまざまな態様があり、それらやそれらの任意の組合せも本発明に含まれることは、当業者には理解されるところである。

従来の技術による信号検出回路の動作を説明する図である。 従来の技術による信号検出回路の概略構造を示す図である。 実施の形態に係る信号分割検出回路の動作を説明する図である。 実施の形態に係る信号分割検出回路の概略構造を示す図である。 多相信号発生回路のひとつの実施の形態に係る具体的構造と動作を示す図である。 多相信号発生回路の別の実施の形態の具体的構造と動作を示す図である。 信号比較回路のひとつの実施の形態に係る具体的構造を示す図である。 信号合成回路の別の実施の形態に係る具体的構造を示す図である。

符号の説明

１…信号比較回路
２…入力信号源
３…基準信号源
４、６４…クロック信号源
５…クロック型信号比較回路
６…多相信号発生回路
７…信号合成回路
８…Ｎチャネル型ＭＯＳＦＥＴ
９…Ｐチャネル型ＭＯＳＦＥＴ
６１…インバータ回路
６２…抵抗
６３…容量
６５…可変遅延回路
６６…位相比較回路
６７…チャージポンプ回路
６８…ＬＰＦ
７１…Ｄフリップフロップ回路
７２…ＮＯＲ回路

Claims (6)

1. 第一の信号入力端子と第二の信号入力端子とクロック信号入力端子と信号出力端子とを備え、クロック信号入力に同期して前記第一の信号入力と前記第二の信号入力の比較結果を前記信号出力として出力する複数のクロック型信号比較回路と、
   前記クロック型信号比較回路と同数以上の異なった種類の位相のクロック信号を発生し、それらクロック信号のそれぞれが前記クロック型信号比較回路のクロック信号入力端子へ接続される多相信号発生回路と、
   を備えることを特徴とする信号分割検出回路。
2. 前記複数のクロック型信号比較回路のそれぞれの信号出力を一種類の信号へ合成する信号合成回路をさらに備えたことを特徴とする請求項１に記載の信号分割検出回路。
3. 前記複数のクロック型信号比較回路の第一の信号入力にはいずれも検出の対象である入力信号が印加され、第二の信号入力にはいずれも比較のための基準信号が印加されることを特徴とする請求項１に記載の信号分割検出回路。
4. 前記多相信号発生回路で発生される多相信号は周波数が同一であることを特徴とする請求項１に記載の信号分割検出回路。
5. 前記多相信号発生回路で発生される多相信号は最も近い位相の信号同士の位相差が略均等であることを特徴とする請求項１に記載の信号分割検出回路。
6. 前記複数のクロック型信号比較回路の第一の信号入力にはいずれも検出の対象である入力信号が印加されるとともに、前記多相信号発生回路で発生される多相信号それぞれ周期を前記入力信号の予想される幅よりも長く設定したことを特徴とする請求項１に記載の信号分割検出回路。

Images