CN117223223A - 具有分段延迟电路的延迟锁定环 - Google Patents

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CN117223223A CN202280031751.2A CN202280031751A CN117223223A CN 117223223 A CN117223223 A CN 117223223A CN 202280031751 A CN202280031751 A CN 202280031751A CN 117223223 A CN117223223 A CN 117223223A
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Abstract

一种系统包括延迟锁定环(DLL)，该DLL包括具有耦合到DLL的输入端的第一输入端的相位检测器、以及串联耦合在DLL的输入端与相位检测器的第二输入端之间的第一延迟电路和第二延迟电路。DLL还包括第一控制电路，其中第一控制电路的输入端耦合到相位检测器的输出端，第一控制电路的第一输出端耦合到第一延迟电路的控制输入端，并且第一控制电路的第二输出端耦合到第二延迟电路的控制输入端。该系统还包括具有耦合到第一控制电路的输入端的第二控制电路、以及具有耦合到第二控制电路的输出端的控制输入端的从延迟电路。

Description

具有分段延迟电路的延迟锁定环
相关申请的交叉引用
本申请要求于2021年5月13日向美国专利局提交的序列号为17/319,926的非临时申请的优先权和权益，该申请的全部内容并入本文，好像在下文中被完整地阐述一样并且用于所有适用目的。
技术领域
本公开的各方面总体上涉及延迟电路，并且更具体地涉及分段延迟电路。
背景技术
延迟电路可以被用于将信号延迟可调节的(即，可调谐的)延迟。可调节的延迟可以被用于例如通过将第一信号延迟对应量来调节第一信号相对于第二信号的定时。当被延迟的信号是周期信号时，延迟可以根据信号的相位变化来描述。
发明内容
以下呈现了一个或多个实现的简化概述，以提供对这样的实现的基本理解。本概述不是所有预期实现的广泛概述，并且既不旨在确定所有实现的关键或基本元素，也不旨在界定任何或所有实现的范围。其唯一目的是以简化的形式呈现一个或多个实现的一些概念，作为被稍后呈现的更详细的描述的前奏。
第一方面涉及一种系统。该系统包括延迟锁定环(DLL)，该DLL包括具有第一输入端、第二输入端和输出端的相位检测器，其中相位检测器的第一输入端耦合到DLL的输入端。该DLL还包括第一延迟电路和第二延迟电路，其中第一延迟电路和第二延迟电路串联耦合在DLL的输入端与相位检测器的第二输入端之间。该DLL还包括具有输入端、第一输出端和第二输出端的第一控制电路，其中第一控制电路的输入端耦合到相位检测器的输出端，第一控制电路的第一输出端耦合到第一延迟电路的控制输入端，并且第一控制电路的第二输出端耦合到第二延迟电路的控制输入端。该系统还包括具有输入端和输出端的第二控制电路，其中第二控制电路的输入端耦合到第一控制电路。该系统还包括从延迟电路，该从延迟电路具有耦合到第二控制电路的输出端的控制输入端。
第二方面涉及一种操作系统的方法。该系统包括延迟锁定环(DLL)和从延迟电路，该DLL包括相位检测器、第一延迟电路和第二延迟电路，其中相位检测器的第一输入端耦合到DLL的输入端，并且第一延迟电路和第二延迟电路串联耦合在DLL的输入端与相位检测器的第二输入端之间。该方法包括：从相位检测器的输出端接收相位误差信号，基于相位误差信号来调节第一延迟控制信号，将第一延迟控制信号的第一部分输出到第一延迟电路的控制输入端，将第一延迟控制信号的第二部分输出到第二延迟电路的控制输入端，基于第一延迟控制信号来生成第二延迟控制信号，以及将第二延迟控制信号输出到从延迟电路的控制输入端。
附图说明
图1示出了根据本公开的某些方面的延迟电路的示例。
图2示出了根据本公开的某些方面的延迟电路的另一示例。
图3示出了根据本公开的某些方面的包括延迟电路的延迟锁定环(DLL)的示例。
图4示出了根据本公开的某些方面的包括分段延迟电路的DLL的示例。
图5示出了根据本公开的某些方面的粗略延迟电路的示例性实现。
图6示出了根据本公开的某些方面的粗略延迟电路的另一示例性实现。
图7示出了根据本公开的某些方面的振荡电路的示例性实现。
图8A示出了根据本公开的某些方面的控制电路的示例性实现。
图8B示出了根据本公开的某些方面的累加器的示例性实现。
图8C示出了根据本公开的某些方面的累加器的另一示例性实现。
图9示出了根据本公开的某些方面的包括分段延迟电路的DLL的另一示例。
图10示出了根据本公开的某些方面的控制电路的另一示例性实现。
图11示出了根据本公开的某些方面的精细延迟电路的示例性实现。
图12示出了根据本公开的某些方面的精细延迟电路中的延迟器件的示例性实现。
图13示出了根据本公开的某些方面的被配置为产生早延迟信号和晚延迟信号的延迟电路的示例性实现。
图14示出了根据本公开的某些方面的被配置为产生早延迟信号和晚延迟信号的延迟电路的另一示例性实现。
图15示出了根据本公开的某些方面的精细延迟电路的另一示例性实现。
图16示出了根据本公开的某些方面的包括DLL、第二控制电路和从延迟电路的系统的示例。
图17示出了根据本公开的某些方面的第二控制电路的示例性实现。
图18示出了根据本公开的某些方面的包括DLL、第二控制电路和从延迟电路的系统的另一示例。
图19示出了根据本公开的某些方面的其中从延迟电路是用分段延迟电路来实现的示例。
图20示出了根据本公开的某些方面的其中从延迟电路被用于延迟锁存器的时钟信号的示例。
图21是示出根据本公开的某些方面的操作包括DLL和从延迟电路的系统的方法的流程图。
具体实施方式
下面结合附图阐述的详细描述旨在描述各种配置，而不旨在表示可以被用于实践本文中描述的概念的唯一配置。详细描述包括用于提供对各种概念的彻底理解的具体细节。然而，对于本领域技术人员来说很清楚的是，这些概念可以在没有这些具体细节的情况下被实践。在一些情况下，众所周知的结构和组件以框图的形式被示出，以避免混淆这样的概念。
延迟电路可以被用于将信号延迟可调节的(即，可调谐的)延迟。可调节的延迟可以被用于例如通过将第一信号延迟对应量来调节第一信号相对于第二信号的定时。例如，延迟电路可以被用在数据接口中，该数据接口包括锁存器，该锁存器被配置为在时钟信号的边沿上锁存(即，捕获)来自数据信号的数据位。在该示例中，延迟电路可以被用于调节时钟信号的定时，以在数据信号的转变之间使时钟信号的边沿居中。在另一示例中，可以在并行接收多个数据信号的数据接口处使用一个或多个延迟电路。在该示例中，所接收的数据信号可能在时间上未被对准，并且一个或多个延迟电路可以被用于调节数据信号的定时以使数据信号重新对准。应当理解，本公开不限于上述示例，并且延迟电路可以被用于其他应用中。
图1示出了根据本公开的某些方面的具有可调节的延迟的延迟电路120的示例。延迟电路120被配置为在输入端122处接收信号，将信号延迟可调节的延迟，并且在输出端124处输出已延迟的信号。信号可以是时钟信号、数据信号或另一类型的信号。在该示例中，延迟电路120的延迟由在控制输入端126处接收的延迟控制信号(例如，数字码)来设置，如下面进一步讨论的。可调节的延迟也可以被称为可调谐的延迟、可编程的延迟、可变的延迟或另一术语。
在该示例中，延迟电路120包括串联耦合以形成延迟线(例如，延迟链)的多个延迟器件110-1至110-N。延迟器件110-1至110-N中的每个延迟器件具有相应的输入端112-1至112-N(标记为“in”)和相应的输出端114-1至114-N(标记为“out”)。延迟器件110-1至110-N中的每个延迟器件可以具有近似相同的延迟τ。延迟器件110-1的输入端112-1耦合到延迟电路120的输入端122。延迟器件110-1至110-(N-1)中的每个延迟器件的输出端114-1至114-(N-1)耦合到延迟线中的下一延迟器件110-2至110-N的输入端112-2至112-N。延迟器件110-1至110-N中的每个延迟器件也可以被称为延迟级、延迟元件、延迟单元、延迟缓冲器或另一术语。
延迟电路120还包括多路复用器130，多路复用器130具有多个输入端132-1至132-N、输出端134和选择输入端136。多路复用器130的输入端132-1至132-N中的每个输入端耦合到延迟线中的延迟器件110-1至110-N中的相应延迟器件的输出端114-1至114-N。结果，输入端132-1至132-N中的每个输入端耦合到延迟线上的与不同延迟相对应的不同点。多路复用器130的输出端134耦合到延迟电路120的输出端124，并且多路复用器130的选择输入端136耦合到延迟电路120的控制输入端126。
多路复用器130被配置为在选择输入端136处接收延迟控制信号，并且基于所接收的延迟控制信号来选择多路复用器130的输入端132-1至132-N中的一个输入端，其中输入端132-1至132-N中的所选择的输入端耦合到多路复用器130的输出端134。因为输入端132-1至132-N中的每个输入端耦合到延迟线上的与不同延迟相对应的不同点，所以延迟控制信号能够通过控制输入端132-1至132-N中的哪个输入端被多路复用器130选择来控制延迟电路120的延迟。在该示例中，延迟电路120允许输入端122与输出端124之间的延迟以延迟步长τ被调节，其中τ是一个延迟器件的延迟。
图2示出了根据本公开的某些方面的具有可调节的延迟的延迟电路220的另一示例。延迟电路220被配置为在输入端222处接收信号，将信号延迟可调节的延迟，并且在输出端224处输出已延迟的信号。信号可以是时钟信号、数据信号或另一类型的信号。在该示例中，延迟电路220的延迟由在控制输入端226处接收的延迟控制信号(例如，数字码)来设置，如下面进一步讨论的。
在该示例中，延迟电路220包括以长号(trombone)配置被布置的多个延迟器件210-1至210-N。延迟器件210-1至210-N中的每个延迟器件具有相应的第一输入端212-1至212-N(标记为“fin”)、相应的第一输出端214-1至214-N(标记为“fout”)、相应的第二输入端216-1至216-N(标记为“rin”)和相应的第二输出端218-1至218-N(标记为“rout”)。
在该示例中，延迟器件210-1至210-N使用延迟器件210-1至210-N的第一输入端212-1至212-N和第一输出端214-1至214-N沿着前向路径230被耦合。被延迟的信号在延迟电路220的输入端222处被接收，并且在方向240(即，图2中从左到右)上沿着前向路径230传播。在该示例中，延迟器件210-1的第一输入端212-1耦合到延迟电路220的输入端222。延迟器件210-1至210-(N-1)中的每个延迟器件的第一输出端214-1至214-(N-1)耦合到前向方向240上的下一延迟器件210-2至210-N的第一输入端212-2至212-N，如图2所示。在该示例中，延迟器件210-N的第一输出端214-N可以耦合到延迟器件210-N的第二输入端216-N。
延迟器件210-1至210-N也使用延迟器件210-1至210-N的第二输入端216-1至216-N和第二输出端218-1至218-N沿着返回路径235被耦合。被延迟的信号在方向245(即，图2中从右到左)上沿着返回路径235传播，并且在延迟电路220的输出端224处被输出。在该示例中，延迟器件210-2至210-N中的每个延迟器件的第二输出端218-2至218-N耦合到返回方向245上的下一延迟器件210-1至210-(N-1)的第二输入端216-1至216-(N-1)，如图2所示。延迟器件210-1的第二输出端218-1耦合到延迟电路220的输出端224。
在该示例中，延迟器件210-1至210-N中的每个延迟器件可以被选择性地配置为在第一模式或第二模式下操作。在第一模式下，延迟器件将被延迟的信号从相应的第一输入端212-1至212-N沿着前向方向240传递到相应的第一输出端214-1至212-N，并且将被延迟的信号从相应的第二输入端216-1至216-N沿着返回方向245传递到相应的第二输出端218-1至218-N。在第二模式下，延迟器件将被延迟的信号从相应的第一输入端212-1至212-N传递到相应的第二输出端218-1至218-N。因此，在第二模式下，延迟器件将信号从前向路径230路由到返回路径235。
在该示例中，延迟电路220包括耦合到控制输入端226的解码器250。解码器250被配置为经由控制输入端226接收延迟控制信号，并且基于延迟控制信号(例如，数字码)来控制延迟器件210-1至210-N中的每个延迟器件的模式。为了便于说明，解码器250与延迟器件210-1至210-N之间的个体连接在图2中未被明确示出。
在该示例中，解码器250通过控制延迟器件210-1至210-N中的哪个延迟器件被用于将信号从前向路径230路由到返回路径235(即，控制延迟器件210-1至210-N中的哪个延迟器件在第二模式下操作)，基于延迟控制信号(例如，数字码)控制延迟电路220的延迟。在该示例中，解码器250通过选择在前向路径230下方更远的延迟器件来将信号从前向路径230路由到返回路径235，基于延迟控制信号增加延迟电路220的延迟。这通过使信号传播通过延迟器件210-1至210-N中的更大数目的延迟器件来增加延迟电路220的延迟。在该示例中，解码器250在第二模式下操作用于将信号从前向路径230路由到返回路径235的延迟器件，并且在第一模式下操作在前的延迟器件(即，位于图2中的在第二模式下操作的延迟器件左侧的延迟器件)。
在该示例中，延迟电路220的一个延迟步长τ可以等于在前向方向240上通过一个延迟器件的延迟和在返回方向245上通过一个延迟器件的延迟之和。在该示例中，延迟电路220允许输入端222与输出端224之间的延迟以延迟步长τ被调节，其中τ是一个延迟器件的延迟。换句话说，在该示例中延迟能够被调节的最小单位是一个延迟步长τ。
应当理解，本公开不限于图1和图2所示的示例性延迟电路。通常，延迟电路可以包括多个延迟器件，其中延迟器件中的每个延迟器件具有延迟τ，并且延迟器件中的一个或多个延迟器件可以基于延迟控制信号被选择性地放置在延迟电路的延迟路径中(例如，使用开关、逻辑门和/或一个或多个多路复用器)。通常，通过基于延迟控制信号控制延迟电路的延迟路径中的延迟器件的数目，以延迟步长τ调节延迟电路的延迟。延迟路径中的延迟器件的数目越大，延迟就越长。
在某些方面，延迟电路可以被用于延迟锁定环(DLL)。在这点上，图3示出了根据本公开的某些方面的包括具有可调节的延迟的延迟电路320的DLL 305的示例。DLL 305具有被配置为接收参考信号(标记为“Ref”)的输入端308。在一个示例中，参考信号是时钟信号。延迟电路320具有输入端322和输出端324。在该示例中，延迟电路320的输入端322耦合到DLL 305的输入端308。因此，在该示例中，延迟电路320在输入端322处接收参考信号Ref，延迟参考信号Ref，并且在输出端324处输出已延迟的参考信号。
DLL 305还包括相位检测器310和第一控制电路330。相位检测器310可以用bang-bang相位检测器、时间-数字转换器(TDC)或另一类型的相位检测器来实现。相位检测器310具有耦合到DLL 305的输入端308的第一输入端312、耦合到延迟电路320的输出端324的第二输入端314、以及输出端316。相位检测器310被配置为检测参考信号Ref与已延迟的参考信号之间的相位误差，并且在输出端316处输出指示相位误差的相位误差信号。对于其中相位检测器310用bang-bang相位检测器来实现的示例，相位误差信号可以指示已延迟的参考信号与参考信号Ref之间的相位误差的符号(例如，指示已延迟的参考信号的边沿(例如，上升沿)是领先还是滞后于参考信号Ref的边沿(例如，上升沿))。例如，相位误差信号可以具有第一值(例如，1)以指示已延迟的参考信号领先于参考信号Ref，以及第二值(例如，-1)以指示已延迟的参考信号滞后于参考信号Ref。
第一控制电路330具有耦合到相位检测器310的输出端316的输入端322以及耦合到延迟电路320的控制输入端326的输出端334。如上面所讨论的，第一控制电路330从相位检测器310接收相位误差信号，基于相位误差信号生成第一延迟控制信号，并且将第一延迟控制信号输出到延迟电路320的控制输入端326。
延迟电路320包括多个可选择的延迟器件(图3中未示出)，其中延迟器件中的每个延迟器件具有延迟τ。在该示例中，延迟电路320允许第一控制电路330通过使用第一延迟控制信号控制延迟电路320的延迟路径中的延迟器件的数目来以延迟步长τ调节(即，调谐)延迟电路320的延迟。延迟电路320可以用图1所示的示例性延迟电路120或图2所示的示例性延迟电路220来实现。然而，应当理解，延迟电路320不限于这些示例。在一个示例中，第一延迟控制信号包括指示延迟步长τ的数目n的数字码。在该示例中，延迟电路320基于第一延迟控制信号将n个延迟器件放置在延迟电路320的延迟路径中，从而导致延迟近似等于n·τ。然而，应当理解，第一延迟控制信号不限于该示例。
在操作中，第一控制电路330基于来自相位检测器310的相位误差信号在减小已延迟的参考信号与参考信号Ref之间的相位误差的方向上调节延迟电路320的延迟。更具体地，如果已延迟的参考信号的边沿领先于参考信号Ref的边沿，则第一控制电路330增加延迟电路320的延迟，并且如果已延迟的参考信号的边沿滞后于参考信号Ref的边沿，则第一控制电路330减小延迟电路320的延迟。
对于其中相位检测器310用bang-bang相位检测器来实现的示例，第一控制电路330可以在相位误差信号具有第一值(例如，1)时递增第一延迟控制信号(例如，数字码)，并且在相位误差信号具有第二值(例如，-1)时递减第一延迟控制信号。在该示例中，相位检测器310可以针对参考信号Ref的每个周期(例如，循环)输出相位误差信号，在这种情况下，第一延迟控制信号可以在参考信号Ref的每个周期被更新一次。
当DLL 305锁定时，已延迟的参考信号的边沿与参考信号Ref的边沿近似对准。当延迟电路320的延迟近似等于参考信号Ref的一个周期(即，循环)时，就会发生这种情况。因此，当DLL 305锁定时，延迟电路320的延迟近似等于参考信号Ref的一个周期(即，循环)，并且来自第一控制电路330的第一延迟控制信号指示参考信号Ref的一个周期(即，循环)内延迟步长τ的数目。
在某些方面，参考信号Ref是定时信号。在一个示例中，参考信号Ref可以是由时钟源360提供的时钟信号，时钟源360具有耦合到DLL 305的输入端308的输出端362，如图3中的示例中所示。在这些方面，时钟源360被配置为生成参考信号Ref，并且在输出端362处输出参考信号Ref。在一个示例中，时钟源360被配置为以近似独立于供电电压和/或温度的已知频率生成参考信号Ref。在该示例中，时钟源360可以用晶体振荡器或具有已知频率的另一类型的时钟源来实现。因为参考信号Ref的频率是已知的，所以参考信号Ref的周期也是已知的。
由于参考信号Ref的周期是已知的，因此一个延迟步长τ的延迟能够通过将参考信号Ref的一个周期除以参考信号Ref的一个周期内延迟步长τ的数目来确定，参考信号Ref的一个周期内延迟步长τ的数目由DLL 305被锁定时的第一延迟控制信号给出。该信息能够被用于确定实现期望延迟所需要的延迟步长τ的数目，如下文进一步讨论的。
在这点上，图3示出了从延迟电路350和第二控制电路340的示例，其中第二控制电路340使用来自第一控制电路330的一个参考周期(即，参考信号Ref的一个周期)内延迟步长τ的数目来确定在从延迟电路350中实现针对从延迟电路350的期望延迟所需要的延迟步长的数目。从延迟电路350被配置为在输入端352处接收信号，将信号延迟可调节的延迟，并且在输出端354处输出已延迟的信号。信号可以是数据信号、时钟信号或另一类型的信号。
第二控制电路340具有耦合到第一控制电路330的输出端334的输入端342以及耦合到从延迟电路350的控制输入端356的输出端344。在操作中，第二控制电路340从第一控制电路330接收一个参考周期内延迟步长τ的数目，并且基于一个参考周期内延迟步长τ的数目来确定实现针对从延迟电路350的期望延迟所需要的延迟步长的数目。例如，第二控制电路340可以通过将一个参考周期内延迟步长τ的数目乘以比值TDLY/TREF来确定实现期望延迟所需要的延迟步长的数目，其中TDLY是期望延迟，并且TREF是一个参考周期。然后，第二控制电路340可以向从延迟电路350的控制输入端356输出第二延迟控制信号，该第二延迟控制信号指示所确定的、实现期望延迟所需要的延迟步长τ的数目m。
从延迟电路350包括多个可选择的延迟器件(图3中未示出)，其中延迟器件中的每个延迟器件都具有一个延迟步长τ的延迟。在该示例中，从延迟电路350允许第二控制电路340通过使用第二延迟控制信号控制从延迟电路350的延迟路径中的延迟器件的数目来以延迟步长τ调节(即，调谐)从延迟电路350的延迟。从延迟电路350可以用图1所示的示例性延迟电路120或图2所示的示例性延迟电路220来实现。然而，应当理解，从延迟电路350不限于这些示例。在一个示例中，第二延迟控制信号包括指示在针对从延迟电路350的期望延迟内延迟步长τ的数目m的数字码。在该示例中，从延迟电路350基于第二延迟控制信号将m个延迟器件放置在从延迟电路350的延迟路径中，以实现期望延迟。
图3所示的DLL 305的挑战在于，一个参考周期可能比一个延迟步长τ大得多，这要求延迟电路320具有非常大数目的延迟器件，以便产生一个参考周期的延迟。非常大数目的延迟器件增加了DLL 305的面积和成本。因此，期望在仍然提供等于一个参考周期的延迟的同时减少DLL中的延迟器件的数目。
图4示出了根据本公开的某些方面的包括分段延迟电路410的示例性DLL 405。DLL405还包括第一控制电路440和上面讨论的相位检测器310。分段延迟电路410具有耦合到DLL 405的输入端308的输入端412以及耦合到相位检测器310的第二输入端314的输出端414。分段延迟电路410被配置为在输入端412处接收参考信号Ref，将参考信号Ref延迟可调节的延迟，并且在输出端414处输出已延迟的参考信号。
分段延迟电路410包括串联耦合在分段延迟电路410的输入端412与输出端414之间的第一延迟电路420和第二延迟电路430。因此，分段延迟电路410的延迟是第一延迟电路420的延迟和第二延迟电路430的延迟之和。在该示例中，第一延迟电路420具有输入端422和输出端424，其中第一延迟电路420被配置为以延迟步长τ在输入端422与输出端424之间延迟参考信号。第二延迟电路430具有输入端432和输出端434，其中第二延迟电路430被配置为以粗略延迟步长τc在输入端432与输出端434之间延迟参考信号Ref，其中一个粗略延迟步长τc是一个延迟步长τ的倍数。换句话说，τc＝c·τ，其中c是倍数。在某些方面，倍数c是2的幂。该特征允许来自第一控制电路440的第一延迟控制信号在第一延迟电路420与第二延迟电路430之间被拆分，如下面进一步讨论的。延迟步长τ也可以被称为第一延迟步长，并且粗略延迟步长τc也可以被称为第二延迟步长，其中第二延迟步长是第一延迟步长的倍数(即，c·τ)。
在图4中的示例中，第二延迟电路430的输入端432耦合到分段延迟电路410的输入端412，第一延迟电路420的输入端422耦合到第二延迟电路430的输出端434，并且第一延迟电路420的输出端424耦合到分段延迟电路410的输出端414。因此，在该示例中，参考信号被第二延迟电路430延迟，并且然后被第一延迟电路420延迟。然而，应当理解，在其他实现中，分段延迟电路410中的第一延迟电路420和第二延迟电路430的顺序可以被切换。
第一控制电路440具有耦合到相位检测器310的输出端316的输入端422、耦合到第一延迟电路420的控制输入端426的第一输出端444以及耦合到第二延迟电路430的控制输入端436的第二输出端446。第一控制电路440从相位检测器310接收相位误差信号，基于相位误差信号生成第一延迟控制信号，并且在第一延迟电路420的控制输入端426与第二延迟电路430的控制输入端436之间拆分第一延迟控制信号。
在某些方面，第一延迟控制信号包括指示延迟步长τ的数目的数字码d[L-1:0]。对于其中相位检测器310用bang-bang相位检测器来实现的示例，第一控制电路440可以在相位误差信号具有第一值(例如，1)时递增第一延迟控制信号，并且在相位误差信号具有第二值(例如，-1)时递减第一延迟控制信号。在该示例中，相位检测器310可以针对参考信号Ref的每个周期(例如，循环)输出相位误差信号，在这种情况下，第一延迟控制信号可以在参考信号Ref的每个周期被更新一次。
第一延迟控制信号在第一控制电路440的第一输出端444与第二输出端446之间被拆分，其中第一延迟控制信号的第一部分在第一输出端442处被输出，并且第一延迟控制信号的第二部分在第二输出端446处被输出。因此，在该示例中，第一延迟电路420的控制输入端426接收第一延迟控制信号的第一部分，并且第二延迟电路430的控制输入端436接收第一延迟控制信号的第二部分。
对于其中第一延迟控制信号包括指示延迟步长τ的数目的数字码d[L-1:0]的示例，第一延迟控制信号的第一部分包括数字码的第一部分d[K-1:0]，并且第一延迟控制信号的第二部分包括数字码的第二部分d[L-1:K]。数字码的第一部分d[K-1:0]包括数字码的相对于数字码的第二部分d[L-1:K]的较低阶位。换句话说，数字码的第二部分d[L-1:K]包括数字码相的对于数字码的第一部分d[K-1:0]的高阶位。较低阶位具有比数字码d[L-1:0]中的较高阶位低的值。最低阶位(即，d[0])也可以被称为最低有效位(LSB)，并且最高阶位(即，d[L-1])也可以被称为最高有效位(MSB)。
在该示例中，数字码的第一部分d[K-1:0]包括指示延迟步长τ的数目(例如，一个粗略延迟步长τc内延迟步长τ的数目)的第一位。数字码的第二部分d[L-1:K]包括指示粗略延迟步长τc的数目的第二位，假定上面讨论的倍数c是2的幂(例如，c＝2K)。使倍数c为2的幂允许针对第二延迟电路430的延迟控制位(即，d[L-1:K])与针对第一延迟电路420的延迟控制位(即，d[K-1:0])级联，以形成针对第一延迟控制信号的数字码d[L-1:0]。
第一延迟电路420被配置为基于第一延迟控制信号的第一部分以延迟步长τ来延迟参考信号。对于其中第一延迟控制信号的第一部分包括数字码的第一部分d[K-1:0]的示例，第一延迟电路420可以被配置为将参考信号延迟p·τ，其中p是由数字码的第一部分d[K-1:0]指示的延迟步长τ的数目。
第二延迟电路430被配置为基于第一延迟控制信号的第二部分以粗略延迟步长τc来延迟参考信号。如以上所讨论的，一个粗略延迟步长τc等于c·τ，其中c是倍数。对于其中第一延迟控制信号的第二部分包括数字码的第二部分d[L-1:K]的示例，第二延迟电路430可以被配置为将参考信号延迟q·τc，其中q是由数字码的第二部分d[L-1:K]指示的粗略延迟步长τc的数目。
当DLL 405锁定时，分段延迟电路410的延迟近似等于一个参考周期(即，参考信号Ref的一个周期)，并且第一延迟控制信号(例如，数字码d[L-1:0])指示一个参考周期内延迟步长τ的数目。第一延迟控制信号可以被发送到第二控制电路340(如图3所示)。然后，第二控制电路340可以使用一个参考周期内延迟步长τ的数目来确定实现针对从延迟电路350(如图3所示)的期望延迟所需要的延迟步长τ的数目。然后，第二控制电路340可以生成指示实现期望延迟所需要的延迟步长τ的数目的第二延迟控制信号，并且将第二延迟控制信号输出到从延迟电路350，如以上所讨论的。
在某些方面，第一延迟电路420包括多个可选择的延迟器件(图4中未示出)，其中延迟器件中的每个延迟器件具有τ的延迟。在这些方面，第一延迟电路420被配置为通过基于第一延迟控制信号的第一部分控制第一延迟电路420的延迟路径中的延迟器件的数目，来基于第一延迟控制信号的第一部分调节(即，调谐)第一延迟电路420的延迟。对于其中第一延迟控制信号的第一部分包括数字码的第一部分d[K-1:0]的示例，第一延迟电路420可以将延迟器件中的p个延迟器件放置在第一延迟电路420的延迟路径中，其中p是由数字码的第一部分d[K-1:0]指示的延迟步长τ的数目。
对于其中第一延迟电路420用图1所示的示例性延迟电路120来实现的示例，多路复用器130可以基于数字码的第一部分d[K-1:0]来选择与近似为p·τ的延迟相对应的输入端132-1至132-N。对于其中第一延迟电路420用图2所示的示例性延迟电路220来实现的示例，解码器250可以操作延迟器件210-1至210-N，以基于数字码的第一部分d[K-1:0]来产生近似为p·τ的延迟。然而，应当理解，第一延迟电路420不限于这些示例。
在某些方面，第二延迟电路430可以使用一个或多个环形振荡器来实现。在这些方面，每个环形振荡器包括以环路耦合的延迟器件，环路中的环形振荡器的一个周期近似等于一个粗略延迟步长τc。
在这点上，图5示出了根据某些方面的使用环形振荡器的第二延迟电路430的示例性实现。在该示例中，第二延迟电路430包括第一振荡电路510、第二振荡电路520和输出电路530。
第一振荡电路510具有输入端512、输出端514和计数输入端516。输入端512耦合到第二延迟电路430的输入端432，并且计数输入端516耦合到第二延迟电路430的控制输入端436。第一振荡电路510包括具有等于一个粗略延迟步长τc的周期的第一环形振荡器(图5中未示出)。在操作中，第一振荡电路510被配置为检测输入端432处的参考信号Ref的上升沿，响应于检测到的上升沿而对第一环形振荡器的周期进行计数，并且在第一环形振荡的q个周期已经被计数之后在输出端514处输出第一延迟信号。因此，在该示例中，第一延迟信号相对于输入端432处的上升沿被延迟了q·τc的延迟。在该示例中，被计数的周期的数目q由第一延迟控制信号的第二部分(例如，数字码的第二部分d[L-1:K])指示。
第二振荡电路520具有输入端522、输出端524和计数输入端526。输入端522耦合到第二延迟电路430的输入端432，并且计数输入端526耦合到第二延迟电路430的控制输入端436。第二振荡电路520包括具有等于一个粗略延迟步长τc的周期的第二环形振荡器(图5中未示出)。在操作中，第二振荡电路520被配置为检测输入端432处的参考信号Ref的下降沿，响应于检测到的下降沿而对第二环形振荡器的周期进行计数，并且在第二环振荡器的q个周期已经被计数之后在输出端524处输出第二延迟信号。因此，在该示例中，第二延迟信号相对于输入端432处的下降沿被延迟了q·τc的延迟。在该示例中，被计数的周期的数目q由第一延迟控制信号的第二部分(例如，数字码的第二部分d[L-1:K])指示。
输出电路530具有第一输入端532、第二输入端534和输出端536。第一输入端532耦合到第一振荡电路510的输出端514，第二输入端534耦合到第二振荡电路520的输出端524，并且输出电路530的输出端536耦合到第二延迟电路430的输出端434。在操作中，输出电路530被配置为响应于来自第一振荡电路510的第一延迟信号而将输出端536从0切换到1。因此，在该示例中，输出电路530响应于第一延迟信号而输出上升沿，该第一延迟信号相对于输入端432处的上升沿被延迟了q·τc的延迟。输出电路530被配置为响应于来自第二振荡电路520的第二延迟信号而将输出端536从1切换到0。因此，在该示例中，输出电路530响应于第二延迟信号而输出下降沿，该第二延迟信号相对于输入端432处的下降沿被延迟了q·τc的延迟。因此，输出端536输出参考信号Ref的延迟版本，该延迟版本相对于输入端432处的参考信号Ref被延迟了近似q·τc的延迟。
应当理解，第二延迟电路430不限于图5所示的示例。在这点上，图6示出了其中第二延迟电路430用级联的两个环形振荡器来实现的另一示例，如下面进一步讨论的。在该示例中，第二延迟电路430包括第一振荡电路610、第二振荡电路620、计数控制电路650和输出电路630。
计数控制电路650具有耦合到第二延迟电路430的控制输入端436的输入端652、第一输出端654和第二输出端656。计数控制电路650被配置为接收第一延迟控制信号的第二部分(例如，数字码的第二部分d[L-1:K])，该第二部分指示粗略延迟步长τc的数目q。计数控制电路650被配置为生成等于的第一计数值，/>是q/2被四舍五入到最接近的最小整数(即，q/2的向下取整)。控制电路650还被配置为生成等于/>的第二计数值。对于q为偶数的情况，第一计数值和第二计数值都等于q/2。计数控制电路650在第一输出端654处输出第一计数值并且在第二输出端656处输出第二计数值。
第一振荡电路610具有输入端612、输出端614和计数输入端616。输入端612耦合到第二延迟电路430的输入端432，并且计数输入端616耦合到计数控制电路650的第一输出端654。第一振荡电路610包括具有等于一个粗略延迟步长τc的周期的第一环形振荡器(图6中未示出)。在操作中，第一振荡电路610被配置为检测输入端432处的参考信号Ref的上升沿，响应于检测到的上升沿而对第一环形振荡器的周期进行计数，并且在对等于第一计数值的、第一环形振荡器的周期的数目进行计数之后，在输出端614处输出第一延迟信号。
第二振荡电路620具有输入端622、输出端624和计数输入端626。输入端622耦合到第一振荡电路610的输出端614，并且计数输入端626耦合到计数控制电路650的第二输出端656。第二振荡电路620包括具有等于一个粗略延迟步长τc的周期的第二环形振荡器(图6中未示出)。在操作中，第二振荡电路620被配置为检测来自第一振荡电路610的第一延迟信号，响应于检测到的第一延迟信号而对第二环形振荡器的周期进行计数，并且在对等于第二计数值的、第二环形振荡器的周期的数目进行计数之后，在输出端624处输出第二延迟信号。
输出电路630具有第一输入端632、第二输入端634和输出端636。第一输入端632耦合到第一振荡电路610的输出端614，第二输入端634耦合到第二振荡电路620的输出端624，并且输出电路630的输出端636耦合到第二延迟电路430的输出端434。在操作中，输出电路630被配置为响应于来自第一振荡电路610的第一延迟信号而将输出端636从1切换到0，并且响应于来自第二振荡电路620的第二延迟信号而将输出端636从0切换到1，或者反之亦然。对于其中q为偶数的示例，输出电路630在从输入端432处的检测到的上升沿延迟q/2·τc之后将输出端636从1切换到0，并且在从输入端432处的检测到的上升沿延迟q·τc之后将输出端636从0切换到1，反之亦然。这得到了参考信号Ref的延迟版本，该延迟版本具有50％的占空比，并且相对于输入端432处的参考信号Ref被延迟了近似q·τc的延迟。
图7示出了根据某些方面的振荡电路710的示例。振荡电路710可以被用于实现上面讨论的振荡电路510、520、610和620中的每个振荡电路(即，振荡电路510、520、610和620中的每个振荡电路可以是图7所示的示例性振荡电路710的单独实例)。在该示例中，振荡电路710包括环形振荡器725、检测电路750和计数器730。
检测电路750具有耦合到振荡电路710的输入端712的输入端752、以及输出端754。环形振荡器725具有耦合到检测电路750的输出端754的启用输入端726、以及输出端727。计数器730具有耦合到环形振荡器725的输出端727的输入端732、耦合到振荡电路710的输出端714的输出端734、以及耦合到振荡电路710的计数输入端716的计数输入端736。
在某些方面，环形振荡器725被配置为在被检测电路750启用时振荡，其中环形振荡器725的一个周期(即，循环)等于一个粗略延迟步长τc。在一个示例中，检测电路750被配置为检测输入端752处的边沿。该边沿可以是参考信号Ref或另一信号的上升沿或下降沿。对于其中振荡电路710实现第二振荡电路620的示例，检测电路750可以被配置为检测来自第一振荡电路610的第一延迟信号。响应于边沿或第一延迟信号的检测，检测电路750启用环形振荡器725，这使环形振荡器725以等于一个粗略延迟步长τc的周期振荡。
计数器730被配置为在环形振荡器725被检测电路750启用时对环形振荡725的周期(即，循环)进行计数。在一个示例中，计数器730被配置为接收第一延迟控制信号的第二部分(例如，数字码的第二部分d[L-1:K])，并且基于由第一延迟控制信号的第二部分指示的周期的数目(例如，q)来设置计数器730的计数值。在另一示例中，计数器730可以从计数控制电路650接收第一计数值或第二计数值，并且将计数器730的计数值设置为第一计数值或第二计数值。
在一个示例中，计数器730可以从上面设置的计数值向下计数，并且当计数达到零时输出延迟信号。替代地，计数器730可以从零开始计数，并且当计数达到上面设置的计数值时输出延迟信号。对于其中振荡电路710实现第一振荡电路510或610的示例，延迟信号对应于上面讨论的第一延迟信号。对于其中振荡电路710实现第二振荡电路520或620的示例，延迟信号对应于上面讨论的第二延迟信号。当延迟信号由计数器730输出时，环形振荡器730可以被停用(例如，被计数器730停用)。
在图7中的示例中，环形振荡器725包括启用电路740以及串联耦合以形成延迟线(例如，延迟链)的多个延迟器件720-1至720-R。启用电路740具有输入端742、输出端744和启用输入端746。启用输入端746耦合到检测电路750的输出端754。在某些方面，启用电路740被配置为在被检测电路750启用时将输入端742耦合到输出端744，并且在被停用时将输入端742与输出端744解耦。例如，当检测电路750检测到上面所讨论的输入端752处的边沿或第一延迟信号时，检测电路750可以启用启用电路740。启用电路740可以被计数器730停用(例如，当计数器730输出延迟信号时)。
延迟器件720-1至720-R中的每个延迟器件具有相应的输入端722-1至722-R(标记为“in”)和相应的输出端724-1至724-R(标记为“out”)。延迟器件720-1至720-R中的每个延迟器件可以具有近似相同的延迟τ。延迟线中的第一延迟器件720-1的输入端722-1耦合到启用电路740的输出端744，并且延迟线中的最后延迟器件720-R的输出端724-R耦合到启用电路740的输入端742。当启用电路740被检测电路750启用时，启用电路740将输入端742耦合到输出端744，输出端744将延迟器件720-1至720-R耦合到环路中。在这点上，启用电路740可以正反相(即，使输入端742与输出端744之间的信号反相)，以使环路以等于2R·τ的周期振荡。延迟器件720-1至720-R的数目可以被选择使得2R等于上面讨论的倍数c，使得环形振荡器725的一个周期近似等于一个粗略延迟步长τc。
图8A示出了根据某些方面的第一控制电路440的示例性实现。在该示例中，第一控制电路440包括累加器810和输出寄存器820。累加器810具有耦合到第一控制电路440的输入端442的输入端812、以及输出端814。输出寄存器820具有耦合到累加器810的输出端814的输入端822、耦合到第一控制电路440的第一输出端444的第一输出端824、以及耦合到第一控制电路440的第二输出端446的第二输入端826。
累加器810被配置为在输入端812处接收来自相位检测器310的相位误差信号，并且基于相位误差信号来增大或减小第一延迟控制信号。对于其中相位检测器310用bang-bang相位检测器来实现的示例，累加器810可以在相位误差信号具有第一值(例如，1)时递增第一延迟控制信号(例如，数字码d[L-1:0])，并且在相位误差信号具有第二值(例如，-1)时递减第一延迟控制信号。累加器810被配置为将第一延迟控制信号输出到输出寄存器820。累加器810也可以被称为积分器或另一术语。
输出寄存器820被配置为在输入端822处接收第一延迟控制信号(例如，数字码d[L-1:0])，并且保持第一延迟控制信号。输出寄存器820在第一输出端824处输出第一延迟控制信号的第一部分(例如，d[K-1:0])，并且在第二输出端826处输出第一延迟控制信号的第二部分(例如，d[L-1:K])。
图8B示出了根据某些方面的累加器810的示例性实现。在该示例中，累加器810包括加法器850和寄存器860。加法器850具有第一输入端852、第二输入端854和输出端856。加法器850的第一输入端852耦合到累加器810的输入端812，并且加法器850的输出端856耦合到累加器810的输出端814。寄存器860具有耦合到加法器850的输出端856的输入端862以及耦合到加法器850的第二输入端854的输出端864。寄存器860还具有被配置为接收时钟信号clk的时钟输入端866。在一个示例中，时钟信号clk是参考信号Ref。
在该示例中，加法器850的输出端856向累加器810的输出端814提供第一延迟控制信号。寄存器860被配置为在时钟信号clk的边沿(例如，上升沿或下降沿)锁存第一延迟控制信号(例如，数字码d[L-1:0])，并且将已锁存的第一延迟控制信号输出到加法器850的第二输入端854。加法器850被配置为将在第一输入端852处接收到的相位误差信号(例如，1或-1)与在第二输入端854处接收到的已锁存的第一延迟控制信号相加，以更新第一延迟控制信号。在该示例中，第一延迟控制信号可以是相位误差信号的运行和。在某些方面，寄存器860可以用由时钟信号clk计时的多位触发器来实现。多位触发器可以包括并行布置的多个一位触发器。
图8C示出了另一示例性实现，其中输出寄存器820也被用于累加，从而消除了对图8B所示的寄存器860的需要。在该示例中，输出寄存器820的第一输出端824和第二输出端826耦合到加法器850的第二输入端854，以向加法器850的第二输入端854提供第一延迟控制信号(例如，数字码d[L-1:0])。在一个示例中，输出寄存器820可以包括被配置为接收时钟信号clk(例如，参考信号Ref)的时钟输入端888。在该示例中，输出寄存器820可以被配置为在时钟信号clk的边沿(例如，上升沿或下降沿)锁存第一延迟控制信号(例如，数字码d[L-1:0])，在输出寄存器820的第一输出端824处输出已锁存的第一延迟控制信号的第一部分，并且在输出寄存器820的第二输出端826处输出已锁存的第一延迟控制信号的第二部分。
应当理解，累加器810不限于图8B和图8C所示的示例性实现，并且可以用其他电路来实现累加器810。
应当理解，分段延迟电路410不限于第一延迟电路420和第二延迟电路430，并且可以包括一个或多个附加延迟电路。在这点上，图9示出了其中分段延迟电路410包括与第一延迟电路420和第二延迟电路430串联耦合的第三延迟电路910的示例。因此，在该示例中，分段延迟电路410的延迟是第一延迟电路420的延迟、第二延迟电路430的延迟和第三延迟电路910的延迟之和。
在该示例中，第三延迟电路910具有输入端912和输出端914，其中第三延迟电路910被配置为以精细延迟步长τf在输入端912与输出端914之间延迟参考信号，其中一个精细延迟步长τf是延迟步长τ的分数。在一个示例中，τf＝τ/D，其中D是除数。换句话说，延迟步长τ是精细延迟步长τf的倍数(即，τ＝D·τf，其中D是该表达式中的倍数)。在某些方面，除数D是2的幂。该特征允许来自第一控制电路440的第一延迟控制信号在第一延迟电路420、第二延迟电路430与第三延迟电路910之间被拆分，如下面进一步讨论的。延迟步长τ也可以被称为第一延迟步长，粗略延迟步长τc也可以被称为第二延迟步长，精细延迟步长τf也可以被称为第三延迟步长，其中第二延迟步长是第一延迟步长的倍数c，并且第一延迟步长是第三延迟步长的倍数D。
在图9中的示例中，第三延迟电路910的输入端912耦合到第一延迟电路420的输出端424，并且第三延迟电路910的输出端914耦合到分段延迟电路410的输出端414。因此，在该示例中，参考信号被第二延迟电路430延迟，然后被第一延迟电路420延迟，并且然后被第三延迟电路910延迟。然而，应当理解，分段延迟电路410中的第一延迟电路420、第二延迟电路430和第三延迟电路910的顺序在其他实现中可以不同。
在该示例中，第一控制电路440还具有耦合到第三延迟电路910的控制输入端916的第三输出端922。第一延迟控制信号可以包括指示精细延迟步长τf的数目的数字码d[H-1:0]，该精细延迟步长τf是该示例中的分段延迟电路410的最小延迟步长。
对于其中相位检测器310用bang-bang相位检测器来实现的示例，第一控制电路440可以在相位误差信号具有第一值(例如，1)时递增第一延迟控制信号，并且在相位误差信号具有第二值(例如，-1)时递减第一延迟控制信号。在该示例中，相位检测器310可以针对参考信号Ref的每个周期(例如，循环)输出相位误差信号，在这种情况下，第一延迟控制信号可以在参考信号Ref的每个周期被更新一次。
第一延迟控制信号在第一控制电路440的第一输出端444、第二输出端446与第三输出端922之间被拆分，其中第一延迟控制信号的第一部分在第一输出端442处被输出，第一延迟控控制信号的第二部分在第二输出端446处被输出，并且第一延迟控制信号的第三部分在第三输出端922处被输出。因此，在该示例中，第一延迟电路420的控制输入端426接收第一延迟控制信号的第一部分，第二延迟电路430的控制输入端436接收第一延迟控制信号的第二部分，并且第三延迟电路910的控制输入端916接收第一延迟控制信号的第三部分。
对于其中第一延迟控制信号包括指示精细延迟步长τf的数目的数字码d[H-1:0]的示例，第一延迟控制信号包括数字码的第一部分d[G-1:J]，第一延迟控制信号的第二部分包括数字码的第二部分d[H-1:G]，并且第一延迟控制信号的第三部分包括数字码的第三部分d[J-1:0]。数字码的第一部分d[G-1:J]中的位比数字码的第二部分d[H-1:G]中的位低阶，并且比数字码的第三部分d[J-1:0]中的位高阶。数字码的第二部分d[H-1:G]中的位比数字码的第一部分d[G-1:J]和数字码的第三部分d[J-1:0]两者中的位高阶。数字码的第三部分d[J-1:0]中的位比数字码的第二部分d[H-1:G]和数字码的第一部分d[G-1:J]两者中的位低阶。
在该示例中，数字码的第一部分d[G-1:J]包括指示延迟步长τ的数目(例如，一个粗略延迟步长τc内延迟步长τ的数目)的第一位。数字码的第二部分d[H-1:G]包括指示粗略延迟步长τc的数目的第二位，假定上面讨论的倍数c是2的幂。数字码的第三部分d[J-1:0]包括指示精细延迟步长τf的数目的第三位，假定上面讨论的除数D是2的幂。使倍数c为2的幂并且使除数D为2的幂允许用于第一延迟电路420的延迟控制位(即，d[G-1:J])、用于第二延迟电路430的延迟控制位(即，d[H-1:G])和用于第三延迟电路910的延迟控制位(即，d[J-1:0])级联为用于第一延迟控制信号的数字码d[H-1:0]。
第一延迟电路420被配置为基于第一延迟控制信号的第一部分以延迟步长τ来延迟参考信号。对于其中第一延迟控制信号的第一部分包括数字码的第一部分d[G-1:J]的示例，第一延迟电路420可以被配置为将参考信号延迟p·τ，其中p是由数字码的第一部分d[G-1:J]指示的延迟步长τ的数目。如上面参考图4所讨论的，第一延迟电路420可以用图1所示的示例性延迟电路120、图2所示的示例性延迟电路220、或者包括能够被选择性地放置在延迟电路的延迟路径中的延迟器件的另一延迟电路来实现(例如，使用开关、逻辑门和/或一个或多个多路复用器)。
第二延迟电路430被配置为基于第一延迟控制信号的第二部分以粗略步长τc延迟参考信号。如上面所讨论的，一个粗略延迟步长τc等于c·τ，其中c是倍数。对于其中第一延迟控制信号的第二部分包括数字码的第二部分d[H-1:G]的示例，第二延迟电路430可以被配置为将参考信号延迟q·τc，其中q是由数字码的第二部分d[H-1:G]指示的粗略延迟步长τc的数目。第二延迟电路430可以例如用图5或图6所示的示例性实现来实现。
第三延迟电路910被配置为基于第一延迟控制信号的第三部分以精细步长τf来延迟参考信号。如上面所讨论的，一个精细延迟步长τf等于τ/D，其中D是除数。对于其中第一延迟控制信号的第三部分包括数字码的第三部分d[J-1:0]的示例，第三延迟电路910可以被配置为将参考信号延迟s·τf，其中s是由数字码的第三部分d[J-1:0]指示的精细延迟步长τf的数目。下面进一步讨论第三延迟电路910的示例性实现。
图10示出了根据某些方面的第一控制电路440的另一示例性实现。在该示例中，输出寄存器820还具有耦合到第一控制电路440的第三输出端922的第三输出端1022。
累加器810被配置为在输入端812处接收来自相位检测器310的相位误差信号，并且基于相位误差信号增大或减小第一延迟控制信号。对于其中相位检测器310用bang-bang相位检测器来实现的示例，累加器810可以在相位误差信号具有第一值(例如，1)时递增第一延迟控制信号(例如，数字码d[H-1:0])，并且在相位误差信号具有第二值(例如，-1)时递减第一延迟控制信号。累加器810被配置为将第一延迟控制信号输出到输出寄存器820。
输出寄存器820被配置为在输入端822处接收第一延迟控制信号(例如，数字码d[H-1:0])，并且保持第一延迟控制信号。输出寄存器820在第一输出端824处输出第一延迟控制信号的第一部分(例如，d[G-1:J])，在第二输出端826处输出第一延迟控制信号的第二部分(例如，d[H-1:G])，并且在第三输出端1022处输出第一延迟控制信号的第三部分(例如，d[J-1:0])。
图11示出了根据本公开的各方面的第三延迟电路910的示例性实现。在该示例中，第三延迟电路910包括串联耦合以形成延迟线(即，延迟链)的多个延迟器件1110-1至1110-W。延迟器件1110-1至1110-W中的每个延迟器件具有相应的输入端1112-1至1112-W和相应的输出端1114-1至1114-W。延迟器件1110-1的输入端1112-1耦合到第三延迟电路910的输入端912，并且延迟器件1110-W的输出端1114-W耦合到第三延迟电路910的输出端914。
第三延迟电路910还包括耦合到控制输入端916的解码器1150。解码器950被配置为接收第一延迟控制信号的第三部分，并且通过调节延迟器件1110-1至1110-W中的每个延迟器件的延迟基于第一延迟控制信号的第三部分来控制第三延迟电路910的延迟。例如，延迟器件1110-1至1110-W中的每个延迟器件可以包括可变电容性负载，其中解码器1150通过调节相应电容性负载来调节每个延迟器件1110-1至1110-W的延迟。在该示例中，延迟器件的电容性负载越大，延迟器件的延迟就越长。为了便于说明，解码器1150与延迟器件1110-1至1110-W之间的个体连接在图11中未被示出。
图12示出了可以被用于实现图11所示的延迟器件1110-1至1110-W中的每个延迟器件的延迟器件1210的示例性实现(例如，延迟器件1110-1至110-W中的每个延迟器件可以是图12中的延迟器件1220的单独实例)。在该示例中，延迟器件1210具有输入端1212和输出端1214。延迟器件1210包括延迟缓冲器1220和可变电容器1230。延迟缓冲器1220具有耦合到延迟器件1210的输入端1212的输入端1222以及耦合到延迟器件1210的输出端1214的输出端1224。
可变电容器1230耦合到缓冲器1220的输出端1224。在该示例中，可变电容器1230具有由解码器1150控制的可调节的(即，可调谐的)电容。这允许解码器1150通过调节可变电容器1230的电容来调节延迟缓冲器1220的输出端1224处的电容性负载(并且因此调节延迟器件1210的延迟)。电容器1230的电容越大，电容性负载就越大，并且因此延迟器件1210的延迟就越长。
应当理解，第三延迟电路910不限于图11所示的示例性实现。在另一示例中，第三延迟电路910用延迟插值器来实现。在该示例中，第一延迟电路420被配置为提供以一个延迟步长τ间隔开的两个延迟信号，并且延迟插值器被配置为在两个延迟信号之间进行插值，以提供作为一个延迟步长τ的分数的延迟。
图13示出了示例性实现，其中第一延迟电路420被配置为提供用于在第三延迟电路910处进行延迟插值的两个延迟信号。在该示例中，第一延迟电路420的输出端424包括第一输出端424-1和第二输出端424-2。此外，第一延迟电路420包括图1所示的示例性延迟电路120，其中延迟器件110-1的输入端112-1耦合到第一延迟电路420的输入端422，多路复用器130的输出端134耦合到第一延迟电路420的第一输出端424-1，并且多路复用器130的选择输入端136耦合到第一延迟电路420的控制输入端426。第一延迟电路420还包括耦合在多路复用器130的输出端134与第二输出端424-2之间的附加延迟器件1310。
在该示例中，多路复用器130的输出端134在第一输出端424-1处提供早延迟信号(标记为“早”)。延迟器件1310将多路复用器130的输出端134处的延迟的信号延迟一个延迟步长τ，以在第二输出端424-2处提供晚延迟信号(标记为“晚”)，其中早延迟信号和晚延迟信号间隔开了一个延迟步长τ。
图14示出了另一示例性实现，其中第一延迟电路420被配置为提供用于在第三延迟电路910处进行延迟插值的两个延迟信号。在该示例中，第一延迟电路420的输出端424包括第一输出端424-1和第二输出端424-2。此外，第一延迟电路420包括图2所示的示例性延迟电路220，其中延迟器件210-1至210-N以长号配置耦合。
在该示例中，延迟器件210-1的输入端212-1耦合到第一延迟电路420的输入端422，并且解码器250耦合到第一延迟电路420的控制输入端426。如以上参考图2所讨论的，解码器250通过选择被用于将信号从前向路径230路由到返回路径235的长号配置中的延迟器件来控制延迟器件210-1的第二输出端218-1处的延迟。在该示例中，解码器250通过选择被用于将信号从前向路径230路由到返回路径235的长号配置中的延迟器件来基于延迟控制信号的第一部分调节(即，调谐)早延迟信号的延迟和晚延迟信号的延迟。
在该示例中，第一延迟电路420还包括第一延迟器件1410、第二延迟器件1420和第三延迟器件1430。延迟器件1410、1420和1430中的每个延迟器件可以在结构上与长号配置中的延迟器件相同或相似。
在该示例中，第一延迟器件1410的第一输入端1412耦合到延迟器件210-1的第二输出端218-1，第一延迟器件1410的第一输出端1414耦合到第一延迟器件1410的第二输入端1416，并且第一延迟器件1410的第二输出端1418耦合到第一延迟电路420的第一输出端424-1。第一延迟器件1410接收来自延迟器件210-1的第二输出端218-1的信号，并且将信号延迟一个粗略延迟步长，以在第一延迟电路20的第一输出端424-1处提供早延迟信号。
在该示例中，第二延迟器件1420的第一输入端1422耦合到延迟器件210-1的第二输出端218-1，第二延迟器件1420的第一输出端1424耦合到第三延迟器件1430的第一输入端1432，第三延迟器件1430的第一输出端1434耦合到第三延迟器件1430的第二输入端1436，第三延迟器件1430的第二输出端1438耦合到第二延迟器件1420的第二输入端1426，并且第二延迟器件1420的第二输出端1428耦合到第一延迟器件420的第二输出端424-2。第二延迟器件1420接收来自延迟器件210-1的第二输出端218-1的信号。第二延迟器件1420和第三延迟器件1430将信号延迟两个粗略延迟步长，以在第一延迟电路420的第二输出端424-2处提供晚延迟信号。
因此，在该示例中，早延迟信号是通过使用第一延迟器件1410将来自延迟器件210-1的第二输出端218-1的信号延迟一个粗略延迟步长来提供的，并且晚延迟信号是通过使用第二延迟器件1420和第三延迟器件1430将来自延迟器件210-1的第二输出端218-1的信号延迟两个粗略延迟步长来提供的。结果，在该示例中，早延迟信号和晚延迟信号间隔开了一个粗略延迟步长τ。
在图13和图14中的示例中，第三延迟电路910用插值器实现，该插值器被配置为从第一延迟电路420接收早延迟信号和晚延迟信号，并且在早延迟信号与晚延迟信号(早延迟信号和晚延迟信号间隔开一个延迟步长τ)之间进行插值，以产生作为一个延迟步长τ的分数的延迟。在某些方面，第一控制电路440通过使用第一延迟控制信号的第三部分控制延迟插值来控制第三延迟电路910的精细延迟，如下面进一步讨论的。
图15示出了根据本公开的某些方面的第三延迟电路910的示例，其中第三延迟电路910用延迟插值器来实现。在该示例中，第三延迟电路910包括多个驱动器1510-1至1510-Y、电容器1545和输出缓冲器1560。
驱动器1510-1至1510-Y中的每个驱动器包括相应的上拉器件1520-1至1520-Y和相应的下拉器件1525-1至1525-Y。上拉器件1520-1至1520-Y中的每个上拉器件耦合在节点1530与电压供应轨之间，其中电压供应轨提供供电电压Vdd。如下面进一步讨论的，上拉器件1520-1至1520-Y中的每个上拉器件被配置为在上拉器件导通时将节点1530拉高(例如，将节点1530上拉至Vdd)。在图15中的示例中，上拉器件1520-1至1530-Y中的每个上拉器件用相应晶体管(例如，相应p型场效应晶体管(PFET))来实现。
下拉器件1525-1至1525-Y中的每个下拉器件耦合在节点1530与地之间。如下面进一步讨论的，下拉器件1525-1至1525-Y中的每个下拉器件被配置为在下拉器件导通时将节点1530拉低(例如，将节点1530拉到地)。在图15中的示例中，下拉器件1525-1至1525-Y中的每个下拉器件用相应晶体管(例如，相应n型场效应晶体管(NFET))来实现。
电容器1545耦合在节点1530与地之间。输出缓冲器1560具有耦合到节点1530的输入端1562以及耦合到第三延迟电路910的输出端914的输出端1564。输出缓冲器1560可以用一个或多个反相器或者另一类型的输出缓冲器来实现。
在该示例中，第三延迟电路910的输入端912包括第一输入端912-1和第二输入端912-2。第一输入端912-1耦合到第一延迟电路420的第一输出端424-1，并且第二输入端912-1耦合到第一延迟电路420的第二输出端424-2。第三延迟电路910包括解码器1540，解码器1540具有耦合到第三延迟电路910的第一输入端912-1的第一输入端1542以及耦合到第三延迟电路910的第二输入端912-2的第二输入端1544。因此，第一输入端1542接收早延迟信号，而第二输入端1544接收晚延迟信号。解码器1540还具有控制输入端1546，控制输入端1546耦合到第三延迟电路910的控制输入端916并且被配置为接收第一延迟控制信号的第三部分。解码器1540还耦合到驱动器1510-1至1510-Y，并且更具体地，耦合到每个驱动器1510-1至1510-Y的上拉器件1520-1至1520-Y和下拉器件1525-1至1525-Y。对于其中上拉器件1520-1至1520-Y中的每个上拉器件用相应晶体管来实现的示例，解码器1540耦合到晶体管中的每个晶体管的栅极。此外，对于其中下拉器件1525-1至1525-Y中的每个下拉器件包括相应晶体管的示例，解码器1540耦合到晶体管中的每个晶体管的栅极。
在一个示例中，解码器1540被配置为通过基于延迟控制信号的第三部分将在第一输入端1542处接收到的早延迟信号输入到驱动器1510-1至1510-Y中的可编程数目的驱动器并且将在第二输入端1544处接收到的晚延迟信号输入到驱动器1510-1至1510-Y中的其余驱动器来控制第三延迟电路910的延迟。在该示例中，当可编程数目较大时，第三延迟电路910的精细延迟较短(即，解码器1540将早延迟信号输入到驱动器1510-1至1510-Y中的较大数目的驱动器)。因此，在该示例中，解码器1540通过基于延迟控制信号的第三部分控制接收早延迟信号的驱动器1510-1至1510-Y的数目来控制第三延迟电路910的精细延迟，其中驱动器1510-1至1510-Y中的其余驱动器接收晚延迟信号。
如上面所讨论的，在某些方面，驱动器1510-1至1510-Y的上拉器件1520-1至1520-Y和下拉器件1525-1至1525-Y用相应的晶体管来实现。在这些方面，解码器1540通过将早延迟信号输入到相应上拉器件1520-1至1520-Y的晶体管的栅极和相应下拉器件1525-1至1525-Y的晶体管的栅极来将早延迟信号输入到驱动器1510-1至1510-Y。解码器1540通过将晚延迟信号输入到相应上拉器件1520-1至1520-Y的晶体管的栅极和相应下拉器件1525-1至1525-Y的晶体管的栅极来将晚延迟信号输入到驱动器1510-1至1510-Y。
图16示出了根据本公开的各方面的包括DLL 405、第二控制电路340和从延迟电路350的系统的示例。在该示例中，第二控制电路340的输入端342耦合到第一控制电路440以接收第一延迟控制信号(例如，数字码d[L-1:0])，该第一延迟控制信号指示当DLL 405被锁定时在一个参考周期内延迟步长τ的数目。为了接收第一延迟控制信号，第二控制电路340的输入端342可以耦合到第一控制电路440的第一输出端444和第二输出端446(如图16中的示例中所示)、累加器810的输出端814(图16中未示出)、或者提供对第一延迟控制信号的访问的第一控制电路440的另一部分。
第二控制电路340的输出端344耦合到从延迟电路350的控制输入端356，以控制从延迟电路350的可调谐的延迟。如上面所讨论的，从延迟电路350被配置为在输入端352处接收信号，将信号延迟可调谐的延迟，并且在输出端354处输出已延迟的信号。信号可以是数据信号、时钟信号或另一类型的信号。
在操作中，第二控制电路340从第一控制电路440接收第一延迟控制信号(例如，数字码d[L-1:0])，该第一延迟控制信号提供关于一个参考周期内延迟步长τ的数目的信息。然后，第二控制电路340基于由第一延迟控制信号提供的一个参考周期内延迟步长τ的数目来确定实现从延迟电路350的期望延迟所需要的延迟步长的数目。例如，第二控制电路340可以通过将一个参考周期内延迟步长τ的数目乘以比值TDLY/TREF来确定实现期望延迟所需要的延迟步长的数目，其中TDLY是期望延迟，并且TREF是一个参考周期。然后，第二控制电路340可以向从延迟电路350的控制输入端356输出第二延迟控制信号，该第二延迟控制信号指示所确定的、实现期望延迟所需要的延迟步长τ的数目。
从延迟电路350可以包括多个可选择的延迟器件(图16中未示出)，其中延迟器件中的每个延迟器件都具有一个延迟步长τ的延迟。在该示例中，从延迟电路350允许第二控制电路340通过使用第二延迟控制信号控制从延迟电路350的延迟路径中的延迟器件的数目来以延迟步长τ调节(即，调谐)从延迟电路350的延迟。从延迟电路350可以用图1所示的示例性延迟电路120来实现，其中图1中的输入端122、输出端124和控制输入端126分别对应于图16中的输入端352、输出端354和控制输入端356。从延迟电路350也可以用图2所示的示例性延迟电路220来实现，其中图2中的输入端222、输出端224和控制输入端226分别对应于图16中的输入端352、输出端354和控制输入端356。然而，应当理解，从延迟电路350不限于这些示例。在一个示例中，第二延迟控制信号包括指示针对从延迟电路350的期望延迟内延迟步长τ的数目m的数字码。在该示例中，从延迟电路350基于第二延迟控制信号来将m个延迟器件放置在从延迟电路350的延迟路径中，以实现期望延迟。
DLL 405中的分段延迟电路410允许从延迟电路350的延迟步长τ远小于一个参考周期，同时与图3中的DLL 305相比，显著减少了DLL 405的面积和成本。这是因为DLL 305中的未分段延迟电路320需要非常大数目的延迟器件，以便实现足够宽的延迟调谐范围以产生一个参考周期的延迟，这增加了DLL 305的面积和成本。相反，分段延迟电路410包括第二延迟电路430，第二延迟电路430为分段延迟电路410提供了粗略延迟调节。粗略延迟调节允许分段延迟电路410使用比未分段延迟电路320少得多的延迟器件来实现宽的延迟调谐范围，而由第一延迟电路420提供的精细延迟调节允许分段延迟电路410仍然实现一个延迟步长τ的相同延迟调谐分辨率。例如，如果一个参考周期等于一千个延迟步长τ，则未分段延迟电路320需要至少一千个延迟器件来产生一个参考周期的延迟。相反，分段延迟电路410中的第二延迟电路430能够使用少得多的延迟器件来实现相同的宽调谐范围(例如，通过对环形振荡器的振荡进行计数以产生大延迟，其中环形振荡器包括相对较少数目的延迟器件)。
图17示出了根据某些方面的第二控制电路340的示例性实现。在该示例中，第二控制电路340包括乘法器1710和量化器1720。乘法器1710具有第一输入端1712、第二输入端1714和输出端1716。乘法器1710的第一输入端1712耦合到第二控制电路340的输入端342，并且乘法器1710的第二输入端1714耦合到第二控制电路340的控制输入端1730。量化器1720具有输入端1722和输出端1724。量化器1720的输入端1722耦合到乘法器1710的输出端1716，并且量化器1720的输出端1724耦合到第二控制电路340的输出端344。
在操作中，乘法器1710在第一输入端1712处接收第一延迟控制信号。在一个示例中，第一延迟控制信号是数字码(例如，数字码d[L:0])，该数字码指示一个参考周期内延迟步长τ的数目。乘法器1710还在第二输入端1714处接收第三延迟控制信号，该第三延迟控制信号指示针对从延迟电路350的期望延迟。例如，第三延迟控制信号可以指示期望延迟与一个参考周期的比(即，TDLY/TREF，其中TDLY是期望延迟，并且TREF是一个参考周期)。乘法器1710将第一延迟控制信号与第三延迟控制信号相乘，以生成指示针对从延迟电路350的期望延迟中延迟步长的数目的信号。量化器1720然后可以量化来自乘法器1710的信号，以生成第二延迟控制信号。例如，来自乘法器1710的信号可以包括分数延迟步长。在该示例中，量化器1720可以去除分数延迟步长或者将来自乘法器1710的信号四舍五入到最接近的整数，以生成第二控制延迟信号。在该示例中，第二延迟控制信号指示实现针对从延迟电路350的期望延迟所需要的延迟步长τ的数目m。
如上面所讨论的，从延迟电路350可以包括多个可选择的延迟器件(图16中未示出)，其中延迟器件中的每个延迟器件都具有一个延迟步长τ的延迟。在该示例中，从延迟电路350通过根据在第二延迟控制信号中指示的延迟步长的数目将延迟器件中的一定数目的延迟器件放置在从延迟电路350的延迟路径中来实现期望延迟。对于其中每个延迟器件具有近似等于一个延迟步长的延迟的示例，从延迟电路350可以在延迟路径中放置与在第二延迟控制信号中指示的延迟步长的数目相等的数目的延迟器件。
图18示出了根据本公开的各方面的包括DLL 405、第二控制电路340和从延迟电路350的系统的另一示例。在该示例中，分段延迟电路410包括第三延迟电路910，第三延迟电路910以精细延迟步长τf提供精细延迟调节，如以上所讨论的。此外，在该示例中，第一延迟控制信号(例如，数字码d[H-1:0])指示当DLL 405被锁定时在一个参考周期内精细延迟步长的数目。
第二控制电路340的输入端342耦合到第一控制电路440以接收第一延迟控制信号(例如，数字码d[H-1:0])。为了接收第一延迟控制信号，第二控制电路340的输入端342可以耦合到第一控制电路440的第一输出端444、第二输出端446和第三输出端922(在图18中的示例中示出)、累加器810的输出端814(图18中未示出)、或者提供对第一延迟控制信号的访问的第一控制电路440的另一部分。
第二控制电路340的输出端344耦合到从延迟电路350的控制输入端356，以控制从延迟电路350的可调谐的延迟。如上面所讨论的，从延迟电路350被配置为在输入端352处接收信号，将信号延迟可调谐的延迟，并且在输出端354处输出已延迟的信号。信号可以是数据信号、时钟信号或另一类型的信号。在该示例中，从延迟电路350可以被配置为以精细延迟步长来调谐从延迟电路350的可调谐的延迟。
在操作中，第二控制电路340从第一控制电路440接收第一延迟控制信号(例如，数字码d[H-1:0])，该第一延迟控制信号提供关于一个参考周期内精细延迟步长τf的数目的信息。然后，第二控制电路340基于由第一延迟控制信号提供的一个参考周期内精细延迟步长τf的数目来确定实现针对从延迟电路350的期望延迟所需要的精细延迟步长的数目。例如，第二控制电路340可以通过将一个参考周期内精细延迟步长τf的数目乘以比值TDLY/TREF来确定实现期望延迟所需要的延迟步长的数目，其中TDLY是期望延迟，并且TREF是一个参考周期。然后，第二控制电路340可以向从延迟电路350的控制输入端356输出第二延迟控制信号，该第二延迟控制信号指示所确定的、实现期望延迟所需要的精细延迟步长τf的数目m。
响应于第二延迟控制信号，从延迟电路350将从延迟电路350的延迟设置为期望延迟。在该示例中，从延迟电路350可以用分段延迟电路来实现。在这点上，图19示出了其中从延迟电路350包括串联耦合在从延迟电路350的输入端352与输出端354之间的第一延迟电路1920和第二延迟电路1930的示例。在该示例中，第二延迟电路1930具有耦合到从延迟电路350的输入端352的输入端1932、以及输出端1934。第二延迟电路1930被配置为以延迟步长τ来延迟输入端1932处的信号。第一延迟电路1920具有耦合到第二延迟电路1930的输出端1934的输入端1922以及耦合到从延迟电路350的输出端354的输出端1924。第一延迟电路1920被配置为以精细延迟步长τf来延迟输入端1922处的信号。
在该示例中，第二延迟电路1930可以用图1、图2、图13或图14所示的示例性延迟电路来实现。然而，应当理解，第二延迟电路1930不限于这些示例。第一延迟电路1920可以用图11或图15所示的示例性延迟电路来实现。然而，应当理解，第一延迟电路1920不限于这些示例。对于其中第一延迟电路1920实现延迟插值器的示例，第二延迟电路1930的输出端1934可以包括用于分别输出早延迟信号和晚延迟信号的第一输出端和第二输出端。在该示例中，第一延迟电路1920的输入端1922可以包括耦合到第一输出端的用于接收早延迟信号的第一输入端、以及耦合到第二输出端的用于接收晚延迟信号的第二输入端。
在该示例中，第二控制电路340的输出端344包括耦合到第一延迟电路1920的控制输入端1926的第一输出端344-1以及耦合到第二延迟电路1930的控制输入端1936的第二输出端344-2。在该示例中，第二延迟控制信号可以是指示针对从延迟电路350的期望延迟内精细延迟步长的数目的数字码d2[Y-1:0]。
在操作中，第二控制电路340生成指示针对从延迟电路350的期望延迟内精细延迟步长的数目的第二延迟控制信号。第二控制电路340可以将第二延迟控制信号拆分成第一部分和第二部分，其中第一部分从第一输出端344-1输出到第一延迟电路1920的控制输入端1926，并且第二部分从第二输出端344-2输出到第二延迟电路1930的控制输入端1936。在该示例中，第二延迟控制信号可以包括数字码d2[Y-1:0]，其中第二延迟控制信号的第一部分包括数字码的第一位d2[X-1:0]，并且第二延迟控制信号的第二部分包括数字码的第二位d2[Y-1:X]，其中第二位d2[Y-1:X]是相对于第一位d2[X-1:0]的更高阶。
第一延迟电路1920基于第二延迟控制信号的第一部分来设置第一延迟电路1920的延迟，并且第二延迟电路1930基于第二延迟控制信号的第二部分来设置第二延迟电路1930的延迟。例如，第二延迟控制信号的第二部分(例如，第一位d2[Y-1:X])可以指示延迟步长τ的数目。在该示例中，第二延迟电路1930可以将第二延迟电路1930的延迟设置为等于在第二延迟控制信号的第二部分中指示的延迟步长τ的数目的延迟。第二延迟控制信号的第一部分(例如，第二位d2[X-1:0])可以指示精细延迟步长τf的数目。在该示例中，第一延迟电路1920可以将第一延迟电路1920的延迟设置为等于在第二延迟控制信号的第一部分中指示的精细延迟步长τf的数目。在该示例中，从延迟电路350的控制输入端356包括耦合到第一延迟电路1920的控制输入端1926的第一输入端356-1以及耦合到第二延迟电路1930的控制输入端1936的第二输入端356-2。
在某些方面，第二控制电路340可以用图17所示的示例性实现来实现。在该示例中，量化器1720的输出端1724耦合到第二控制电路340的第一输出端344-1和第二输出端344-2。在该示例中，从量化器1720输出的第二延迟控制信号在第一输出端344-1与第二输出端344-2之间被拆分，其中第二延迟控制信号的第一部分在第一输出端344-1处被输出，并且第二延迟控制信号的第二部分在第二输出端344-2处被输出。
图20示出了其中从延迟电路350被用于延迟被用于由锁存器2010进行的数据捕获的时钟信号的示例。在该示例中，锁存器2010具有数据输入端2012、时钟输入端2014和输出端2016。锁存器2010的时钟输入端2014耦合到从延迟电路350的输出端354。
在该示例中，从延迟电路350在输入端352处接收时钟信号，延迟时钟信号，并且在输出端354处输出已延迟的时钟信号，输出端354耦合到锁存器2010的时钟输入端2014。锁存器2010在数据输入端2012处接收数据信号，并且在时钟输入端2014处接收已延迟的时钟信号。锁存器2010被配置为在已延迟的时钟信号的上升沿和/或下降沿捕获(即，锁存)来自接收到的数据信号中的数据位，并且在输出端2016处输出数据位。在该示例中，从延迟电路350可以被用于延迟时钟信号，以便在数据信号的转变之间使时钟信号的边沿居中。锁存器2010可以用触发器或另一类型的锁存器来实现。
对于其中锁存器2010在存储器接口中被使用的示例，锁存器2010的输出端2016可以耦合到写入电路2030，写入电路2030被配置为将数据位写入存储器(未示出)。在另一示例中，锁存器2010的输出端2016可以耦合到被配置为处理数据位的数据处理器(未示出)。
在某些方面，时钟信号可以由时钟源2020提供，时钟源2020具有耦合到从延迟电路350的输入端352的输出端2022。时钟源2020可以包括锁相环(PLL)、DLL、时钟恢复电路或另一类型的时钟源。在该示例中，时钟源2020可以生成时钟信号并且在输出端2022处输出时钟信号。
图21示出了根据某些方面的操作包括延迟锁定环(DLL)和从延迟电路的系统的方法2100。DLL(例如，DLL 405)包括相位检测器(例如，相位检测器310)、第一延迟电路(例如，第一延迟电路420)和第二延迟电路(例如，第二延迟电路430)，其中相位检测器的第一输入端(例如，第一输入端312)耦合到DLL的输入端(例如，输入端308)，并且第一延迟电路和第二延迟电路串联耦合在DLL的输入端与相位检测器的第二输入端(例如，第二输入端314)之间。
在框2110处，从相位检测器的输出端接收相位误差信号。例如，相位误差信号可以由第一控制电路440接收。
在框2120处，基于相位误差信号来调节第一延迟控制信号。例如，第一延迟控制信号可以由第一控制电路440调节。在一个示例中，第一延迟控制信号包括数字码(例如，d[L-1:0])，并且调节第一延迟控制信号包括：如果相位误差信号具有第一值(例如，1)，则递增数字码，并且如果相位误差信号具有第二值(例如，-1)，则递减数字码。在该示例中，数字码可以由累加器810递增或递减。
在框2130处，将第一延迟控制信号的第一部分输出到第一延迟电路的控制输入端。例如，第一延迟控制信号的第一部分可以由第一控制电路440输出。
在框2140处，将第一延迟控制信号的第二部分输出到第二延迟电路的控制输入端。例如，第一延迟控制信号的第二部分可以由第一控制电路440输出。在某些方面，第一延迟控制信号的第一部分包括第一位(例如，d[K-1:0])，第一延迟控制信号的第二部分(例如，d[L-1:K])包括第二位，并且第二位比第一位更高阶。
在框2150处，基于第一延迟控制信号来生成第二延迟控制信号。例如，基于第一延迟控制信号来生成第二延迟控制信号可以包括将第一延迟控制信号与第三延迟控制信号相乘(例如，使用乘法器1710)。在该示例中，第三延迟控制信号可以包括针对从延迟电路的延迟与参考时钟信号的周期的比(例如，TDLY/TREF)。
在框2160处，将第二延迟控制信号输出到从延迟电路的控制输入端。在一个示例中，从延迟电路(例如，从延迟电路350)包括第三延迟电路(例如，第一延迟电路1920)以及与第三延迟电路串联耦合的第四延迟电路(例如，第二延迟电路1930)。在该示例中，输出第二延迟控制信号可以包括：将第二控制信号的第一部分输出到第三延迟器件的控制输入端(例如，控制输入端1926)，以及将第二控制信号的第二部分输出到第四延迟器件的控制输入端(例如，控制输入端1936)。
1.一种系统，包括：
延迟锁定环(DLL)，包括：
相位检测器，具有第一输入端、第二输入端以及输出端，其中所述相位检测器的所述第一输入端耦合到所述DLL的输入端；
第一延迟电路；
第二延迟电路，其中所述第一延迟电路和所述第二延迟电路串联耦合在所述DLL的所述输入端与所述相位检测器的所述第二输入端之间；
第一控制电路，具有输入端、第一输出端以及第二输出端，其中所述第一控制电路的所述输入端耦合到所述相位检测器的所述输出端，所述第一控制电路的所述第一输出端耦合到所述第一延迟电路的控制输入端，并且所述第一控制电路的所述第二输出端耦合到所述第二延迟电路的控制输入端；
第二控制电路，具有输入端以及输出端，其中所述第二控制电路的所述输入端耦合到所述第一控制电路；以及
从延迟电路，具有耦合到所述第二控制电路的所述输出端的控制输入端。
2.根据条款1所述的系统，其中所述第一控制电路包括：
累加器，具有输入端以及输出端，其中所述累加器的所述输入端耦合到所述相位检测器的所述输出端；以及
寄存器，具有输入端、第一输出端以及第二输出端，其中所述寄存器的所述输入端耦合到所述累加器的所述输出端，所述寄存器的所述第一输出端耦合到所述第一控制电路的所述第一输出端，并且所述寄存器的所述第二输出端耦合到所述第一控制电路的所述第二输出端。
3.根据条款1或2所述的系统，还包括：
锁存器，具有数据输入端、时钟输入端以及输出端，其中所述数据输入端被配置为接收数据信号，并且所述时钟输入端耦合到所述从延迟电路的输出端。
4.根据条款3所述的系统，还包括时钟源，耦合到所述从延迟电路的输入端。
5.根据条款1至4中的任一项所述的系统，其中所述从延迟电路包括：
第三延迟电路；以及
第四延迟电路，其中所述第三延迟电路和所述第四延迟电路串联耦合；
其中所述第二控制电路的所述输出端包括耦合到所述第三延迟电路的控制输入端的第一输出端以及耦合到所述第四延迟电路的控制输入端的第二输出端。
6.根据条款1至5中的任一项所述的系统，其中所述第一控制电路被配置为：
基于来自所述相位检测器的相位误差信号来调节第一延迟控制信号；
在所述第一控制电路的所述第一输出端处输出所述第一延迟控制信号的第一部分；以及
在所述第一控制电路的所述第二输出端处输出所述第一延迟控制信号的第二部分。
7.根据条款6所述的系统，其中：
所述第一延迟控制信号包括数字码；并且
所述第一控制电路被配置为：如果所述相位误差信号具有第一值，则递增所述数字码，并且如果所述相位误差信号具有第二值，则递减所述数字码。
8.根据条款6或7所述的系统，其中：
所述第一延迟电路被配置为基于所述第一延迟控制信号的所述第一部分，以第一延迟步长调节第一延迟；并且
所述第二延迟电路被配置为基于所述第一延迟控制信号的所述第二部分，以第二延迟步长调节第二延迟，其中所述第二延迟步长是所述第一延迟步长的倍数。
9.根据条款6至8中的任一项所述的系统，其中所述第二控制电路被配置为：
从所述第一控制电路接收所述第一延迟控制信号；
基于所述第一延迟控制信号和第三延迟控制信号来生成第二延迟控制信号；以及
将所述第二延迟控制信号输出到所述从延迟电路的所述控制输入端。
10.根据条款9所述的系统，其中所述第三延迟控制信号包括针对所述从延迟电路的延迟与参考时钟信号的周期的比。
11.根据条款6至10中的任一项所述的系统，其中所述第一延迟电路包括多个延迟器件，并且所述第一延迟电路被配置为基于所述第一延迟控制信号的所述第一部分，选择性地将所述多个延迟器件中的一定数目的延迟器件放置在所述第一延迟电路的延迟路径中。
12.根据条款11所述的系统，其中所述第二延迟电路包括：
环形振荡器；以及
计数器，被配置为基于所述第一延迟控制信号的所述第二部分，对所述环形振荡器的周期进行计数。
13.根据条款1至12中的任一项所述的系统，其中第二控制电路包括：
乘法器，具有第一输入端、第二输入端以及输出端，其中所述乘法器的所述第一输入端耦合到所述第二控制电路的所述输入端，并且所述乘法器的所述第二输入端被配置为接收第三延迟控制信号；以及
量化器，具有输入端以及输出端，其中所述量化器的所述输入端耦合到所述乘法器的所述输出端，并且所述量化器的所述输出端耦合到所述第二控制电路的所述输出端。
14.根据条款13所述的系统，其中所述第三延迟控制信号包括针对所述从延迟电路的延迟与参考时钟信号的周期的比。
15.根据条款1至4和6至14中的任一项所述的系统，其中所述DLL还包括：
第三延迟电路，其中所述第一延迟电路、所述第二延迟电路和所述第三延迟电路串联耦合在所述DLL的所述输入端与所述相位检测器的所述第二输入端之间，并且所述第一控制电路具有耦合到所述第三延迟电路的控制输入端的第三输出端。
16.根据条款15所述的系统，其中所述从延迟电路包括：
第四延迟电路；以及
第五延迟电路，其中所述第四延迟电路和所述第五延迟电路串联耦合；
其中所述第二控制电路的所述输出端包括耦合到所述第四延迟电路的控制输入端的第一输出端、以及耦合到所述第五延迟电路的控制输入端的第二输出端。
17.根据条款16所述的系统，其中所述第一控制电路被配置为：
基于来自所述相位检测器的相位误差信号来调节第一延迟控制信号；
在所述第一控制电路的所述第一输出端处输出所述第一延迟控制信号的第一部分；
在所述第一控制电路的所述第二输出端处输出所述第一延迟控制信号的第二部分；以及
在所述第一控制电路的所述第三输出端处输出所述第一延迟控制信号的第三部分。
18.根据条款16或17所述的系统，其中所述第二控制电路被配置为：
从所述第一控制电路接收所述第一延迟控制信号；
基于所述第一延迟控制信号和第三延迟控制信号来生成第二延迟控制信号；以及
在所述第二控制电路的所述第一输出端处输出所述第二延迟控制信号的第一部分，并且在所述第二控制电路的所述第二输出端处输出所述第二延迟控制信号的第二部分。
19.根据条款18所述的系统，其中所述第三延迟控制信号包括针对所述从延迟电路的延迟与参考时钟信号的周期的比。
20.根据条款16至19中的任一项所述的系统，其中所述第四延迟电路包括多个延迟器件，并且所述第四延迟电路被配置为基于所述第二延迟控制信号的所述第二部分，选择性地将所述多个延迟器件中的一定数目的延迟器件放置在所述第四延迟电路的延迟路径中。
21.根据条款20所述的系统，其中所述第三延迟器件包括延迟插值器。
22.一种操作包括延迟锁定环(DLL)和从延迟电路的系统的方法，所述DLL包括相位检测器、第一延迟电路以及第二延迟电路，其中所述相位检测器的第一输入端耦合到所述DLL的输入端，并且所述第一延迟电路和所述第二延迟电路串联耦合在所述DLL的所述输入端与所述相位检测器的第二输入端之间，所述方法包括：
从所述相位检测器的输出端接收相位误差信号；
基于所述相位误差信号来调节第一延迟控制信号；
将所述第一延迟控制信号的第一部分输出到所述第一延迟电路的控制输入端；
将所述第一延迟控制信号的第二部分输出到所述第二延迟电路的控制输入端；
基于所述第一延迟控制信号来生成第二延迟控制信号；以及
将所述第二延迟控制信号输出到所述从延迟电路的控制输入端。
23.根据条款22所述的方法，其中：
所述第一延迟控制信号包括数字码；并且
调节所述第一延迟控制信号包括：
如果所述相位误差信号具有第一值，则递增所述数字码；以及
如果所述相位误差信号具有第二值，则递减所述数字码。
24.根据条款23所述的方法，其中：
所述第一延迟电路被配置为基于所述第一延迟控制信号的所述第一部分，以第一延迟步长调节第一延迟；并且
所述第二延迟电路被配置为基于所述第一延迟控制信号的所述第二部分，以第二延迟步长调节第二延迟，其中所述第二延迟步长是所述第一延迟步长的倍数。
25.根据条款22至24中的任一项所述的方法，其中：
所述DLL还包括第三延迟电路；
所述第一延迟电路、所述第二延迟电路和所述第三延迟电路串联耦合在所述DLL的所述输入端与所述相位检测器的所述第二输入端之间；并且
所述方法还包括：将所述第一延迟控制信号的第三部分输出到所述第三延迟电路的控制输入端。
26.根据条款25所述的方法，其中：
所述第一延迟电路被配置为基于所述第一延迟控制信号的所述第一部分，以第一延迟步长调节第一延迟；
所述第二延迟电路被配置为基于所述第一延迟控制信号的所述第二部分，以第二延迟步长调节第二延迟；
所述第三延迟电路被配置为基于所述第一延迟控制信号的所述第三部分，以第三延迟步长调节第三延迟；
所述第二延迟步长是所述第一延迟步长的第一倍数；并且
所述第一延迟步长是所述第三延迟步长的第二倍数。
27.根据条款22至26中的任一项所述的方法，其中基于所述第一延迟控制信号来生成所述第二延迟控制信号包括：
将所述第一延迟控制信号与第三延迟控制信号相乘。
28.根据条款27所述的方法，其中所述第三延迟控制信号包括针对所述从延迟电路的延迟与参考时钟信号的周期的比。
29.根据条款22至24、27和28中的任一项所述的方法，其中所述从延迟电路包括第三延迟电路以及与所述第三延迟电路串联耦合的第四延迟电路，并且其中输出所述第二延迟控制信号包括：
将所述第二控制信号的第一部分输出到所述第三延迟器件的控制输入端；以及
将所述第二控制信号的第二部分输出到所述第四延迟器件的控制输入端。
应当理解，本公开不限于以上用于描述本公开的各方面的示例性术语。例如，延迟器件也可以被称为延迟级、延迟缓冲器、延迟元件、延迟单元或另一术语。控制电路也可以被称为控制器、控制逻辑、控制电路或另一术语。延迟电路也可以被称为延迟线或另一术语。延迟步长也可以被称为延迟单元或另一术语。相位检测器也可以被称为相位检测器、相位比较器或另一术语。
解码器250、1540、第一控制电路440、第二控制电路340和累加器810各自可以用被设计为执行本文中描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立硬件组件(例如，逻辑门)、或者其任何组合来实现。处理器可以通过执行软件来执行本文中描述的功能，该软件包括用于执行该功能的代码。软件可以被存储在诸如RAM、ROM、EEPROM、光盘和/或磁盘之类的计算机可读存储介质上。
本文中使用诸如“第一”、“第二”等之类的指定对元素的任何引用通常不限制这些元素的数目或顺序。相反，这些指定在本文中被用作区分两个或更多个元素或者元素的实例的方便方式。例如，从延迟电路350的第一延迟电路1920和第二延迟电路1930也可以被分别称为第三延迟电路和第四延迟电路，或者被分别称为第四延迟电路和第五延迟电路，以将这些延迟电路与分段延迟电路410中的延迟电路区分开。因此，对第一元素和第二元素的引用并不表示只能够使用两个元素，或者第一元素必须在第二元素之前。
在本公开中，词“示例性”被用于表示“用作示例、实例或说明”。本文中被描述为“示例性”的任何实现或方面不一定被解释为优选于或优于本公开的其他方面。同样，术语“方面”并不要求本公开的所有方面均包括所讨论的特征、优点或操作模式。术语“耦合”在本文中被用于指代两个结构之间的直接的或间接的电耦合。还应当理解，术语“地”可以是指DC地或AC地，并且因此术语“地”涵盖了这两种可能性。
提供本公开的先前描述是为了使得任何本领域技术人员都能够作出或使用本公开。对本领域技术人员来说，对本公开的各种修改都将是很清楚的，并且在不脱离本公开的精神或范围的情况下，在本文中被定义的一般原理都可以被应用于其他变型。因此，本公开不旨在局限于本文中描述的实例，而是应当符合与本文中公开的原理和新颖特征相一致的最宽范围。

Claims (29)

1.一种系统，包括：
延迟锁定环(DLL)，包括：
相位检测器，具有第一输入端、第二输入端以及输出端，其中所述相位检测器的所述第一输入端耦合到所述DLL的输入端；
第一延迟电路；
第二延迟电路，其中所述第一延迟电路和所述第二延迟电路串联耦合在所述DLL的所述输入端与所述相位检测器的所述第二输入端之间；
第一控制电路，具有输入端、第一输出端以及第二输出端，其中所述第一控制电路的所述输入端耦合到所述相位检测器的所述输出端，所述第一控制电路的所述第一输出端耦合到所述第一延迟电路的控制输入端，并且所述第一控制电路的所述第二输出端耦合到所述第二延迟电路的控制输入端；
第二控制电路，具有输入端以及输出端，其中所述第二控制电路的所述输入端耦合到所述第一控制电路；以及
从延迟电路，具有耦合到所述第二控制电路的所述输出端的控制输入端。
2.根据权利要求1所述的系统，其中所述第一控制电路包括：
累加器，具有输入端以及输出端，其中所述累加器的所述输入端耦合到所述相位检测器的所述输出端；以及
寄存器，具有输入端、第一输出端以及第二输出端，其中所述寄存器的所述输入端耦合到所述累加器的所述输出端，所述寄存器的所述第一输出端耦合到所述第一控制电路的所述第一输出端，并且所述寄存器的所述第二输出端耦合到所述第一控制电路的所述第二输出端。
3.根据权利要求1所述的系统，还包括：
锁存器，具有数据输入端、时钟输入端以及输出端，其中所述数据输入端被配置为接收数据信号，并且所述时钟输入端耦合到所述从延迟电路的输出端。
4.根据权利要求3所述的系统，还包括时钟源，所述时钟源耦合到所述从延迟电路的输入端。
5.根据权利要求1所述的系统，其中所述从延迟电路包括：
第三延迟电路；以及
第四延迟电路，其中所述第三延迟电路和所述第四延迟电路串联耦合；
其中所述第二控制电路的所述输出端包括耦合到所述第三延迟电路的控制输入端的第一输出端、以及耦合到所述第四延迟电路的控制输入端的第二输出端。
6.根据权利要求1所述的系统，其中所述第一控制电路被配置为：
基于来自所述相位检测器的相位误差信号来调节第一延迟控制信号；
在所述第一控制电路的所述第一输出端处输出所述第一延迟控制信号的第一部分；以及
在所述第一控制电路的所述第二输出端处输出所述第一延迟控制信号的第二部分。
7.根据权利要求6所述的系统，其中：
所述第一延迟控制信号包括数字码；并且
所述第一控制电路被配置为：如果所述相位误差信号具有第一值，则递增所述数字码，并且如果所述相位误差信号具有第二值，则递减所述数字码。
8.根据权利要求6所述的系统，其中：
所述第一延迟电路被配置为基于所述第一延迟控制信号的所述第一部分，以第一延迟步长调节第一延迟；并且
所述第二延迟电路被配置为基于所述第一延迟控制信号的所述第二部分，以第二延迟步长调节第二延迟，其中所述第二延迟步长是所述第一延迟步长的倍数。
9.根据权利要求6所述的系统，其中所述第二控制电路被配置为：
从所述第一控制电路接收所述第一延迟控制信号；
基于所述第一延迟控制信号和第三延迟控制信号，生成第二延迟控制信号；以及
将所述第二延迟控制信号输出到所述从延迟电路的所述控制输入端。
10.根据权利要求9所述的系统，其中所述第三延迟控制信号包括针对所述从延迟电路的延迟与参考时钟信号的周期的比。
11.根据权利要求6所述的系统，其中所述第一延迟电路包括多个延迟器件，并且所述第一延迟电路被配置为基于所述第一延迟控制信号的所述第一部分，选择性地将所述多个延迟器件中的一定数目的延迟器件放置在所述第一延迟电路的延迟路径中。
12.根据权利要求11所述的系统，其中所述第二延迟电路包括：
环形振荡器；以及
计数器，被配置为基于所述第一延迟控制信号的所述第二部分，对所述环形振荡器的周期进行计数。
13.根据权利要求1所述的系统，其中第二控制电路包括：
乘法器，具有第一输入端、第二输入端以及输出端，其中所述乘法器的所述第一输入端耦合到所述第二控制电路的所述输入端，并且所述乘法器的所述第二输入端被配置为接收第三延迟控制信号；以及
量化器，具有输入端以及输出端，其中所述量化器的所述输入端耦合到所述乘法器的所述输出端，并且所述量化器的所述输出端耦合到所述第二控制电路的所述输出端。
14.根据权利要求13所述的系统，其中所述第三延迟控制信号包括针对所述从延迟电路的延迟与参考时钟信号的周期的比。
15.根据权利要求1所述的系统，其中所述DLL还包括：
第三延迟电路，其中所述第一延迟电路、所述第二延迟电路和所述第三延迟电路串联耦合在所述DLL的所述输入端与所述相位检测器的所述第二输入端之间，并且所述第一控制电路具有耦合到所述第三延迟电路的控制输入端的第三输出端。
16.根据权利要求15所述的系统，其中所述从延迟电路包括：
第四延迟电路；以及
第五延迟电路，其中所述第四延迟电路和所述第五延迟电路串联耦合；
其中所述第二控制电路的所述输出端包括耦合到所述第四延迟电路的控制输入端的第一输出端、以及耦合到所述第五延迟电路的控制输入端的第二输出端。
17.根据权利要求16所述的系统，其中所述第一控制电路被配置为：
基于来自所述相位检测器的相位误差信号来调节第一延迟控制信号；
在所述第一控制电路的所述第一输出端处输出所述第一延迟控制信号的第一部分；
在所述第一控制电路的所述第二输出端处输出所述第一延迟控制信号的第二部分；以及
在所述第一控制电路的所述第三输出端处输出所述第一延迟控制信号的第三部分。
18.根据权利要求16所述的系统，其中所述第二控制电路被配置为：
从所述第一控制电路接收所述第一延迟控制信号；
基于所述第一延迟控制信号和第三延迟控制信号，生成第二延迟控制信号；以及
在所述第二控制电路的所述第一输出端处输出所述第二延迟控制信号的第一部分，并且在所述第二控制电路的所述第二输出端处输出所述第二延迟控制信号的第二部分。
19.根据权利要求18所述的系统，其中所述第三延迟控制信号包括针对所述从延迟电路的延迟与参考时钟信号的周期的比。
20.根据权利要求16所述的系统，其中所述第四延迟电路包括多个延迟器件，并且所述第四延迟电路被配置为基于所述第二延迟控制信号的所述第二部分，选择性地将所述多个延迟器件中的一定数目的延迟器件放置在所述第四延迟电路的延迟路径中。
21.根据权利要求20所述的系统，其中所述第三延迟器件包括延迟插值器。
22.一种操作包括延迟锁定环(DLL)和从延迟电路的系统的方法，所述DLL包括相位检测器、第一延迟电路以及第二延迟电路，其中所述相位检测器的第一输入端耦合到所述DLL的输入端，并且所述第一延迟电路和所述第二延迟电路串联耦合在所述DLL的所述输入端与所述相位检测器的第二输入端之间，所述方法包括：
从所述相位检测器的输出端接收相位误差信号；
基于所述相位误差信号来调节第一延迟控制信号；
将所述第一延迟控制信号的第一部分输出到所述第一延迟电路的控制输入端；
将所述第一延迟控制信号的第二部分输出到所述第二延迟电路的控制输入端；
基于所述第一延迟控制信号来生成第二延迟控制信号；以及
将所述第二延迟控制信号输出到所述从延迟电路的控制输入端。
23.根据权利要求22所述的方法，其中：
所述第一延迟控制信号包括数字码；并且
调节所述第一延迟控制信号包括：
如果所述相位误差信号具有第一值，则递增所述数字码；以及
如果所述相位误差信号具有第二值，则递减所述数字码。
24.根据权利要求23所述的方法，其中：
所述第一延迟电路被配置为基于所述第一延迟控制信号的所述第一部分，以第一延迟步长调节第一延迟；并且
所述第二延迟电路被配置为基于所述第一延迟控制信号的所述第二部分，以第二延迟步长调节第二延迟，其中所述第二延迟步长是所述第一延迟步长的倍数。
25.根据权利要求22所述的方法，其中：
所述DLL还包括第三延迟电路；
所述第一延迟电路、所述第二延迟电路和所述第三延迟电路串联耦合在所述DLL的所述输入端与所述相位检测器的所述第二输入端之间；并且
所述方法还包括：将所述第一延迟控制信号的第三部分输出到所述第三延迟电路的控制输入端。
26.根据权利要求25所述的方法，其中：
所述第一延迟电路被配置为基于所述第一延迟控制信号的所述第一部分，以第一延迟步长调节第一延迟；
所述第二延迟电路被配置为基于所述第一延迟控制信号的所述第二部分，以第二延迟步长调节第二延迟；
所述第三延迟电路被配置为基于所述第一延迟控制信号的所述第三部分，以第三延迟步长调节第三延迟；
所述第二延迟步长是所述第一延迟步长的第一倍数；并且
所述第一延迟步长是所述第三延迟步长的第二倍数。
27.根据权利要求22所述的方法，其中基于所述第一延迟控制信号来生成所述第二延迟控制信号包括：
将所述第一延迟控制信号与第三延迟控制信号相乘。
28.根据权利要求27所述的方法，其中所述第三延迟控制信号包括针对所述从延迟电路的延迟与参考时钟信号的周期的比。
29.根据权利要求22所述的方法，其中所述从延迟电路包括第三延迟电路以及与所述第三延迟电路串联耦合的第四延迟电路，并且其中输出所述第二延迟控制信号包括：
将所述第二控制信号的第一部分输出到所述第三延迟器件的控制输入端；以及
将所述第二控制信号的第二部分输出到所述第四延迟器件的控制输入端。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020061080A1 (en) * 2018-09-18 2020-03-26 Texas Instruments Incorporated Methods and apparatus to improve power converter on-time generation
US11190174B1 (en) * 2021-04-26 2021-11-30 Qualcomm Incorporated Delay interpolator

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6687185B1 (en) * 2002-08-29 2004-02-03 Micron Technology, Inc. Method and apparatus for setting and compensating read latency in a high speed DRAM
US6940768B2 (en) * 2003-11-04 2005-09-06 Agere Systems Inc. Programmable data strobe offset with DLL for double data rate (DDR) RAM memory
US7065001B2 (en) * 2004-08-04 2006-06-20 Micron Technology, Inc. Method and apparatus for initialization of read latency tracking circuit in high-speed DRAM
US7970090B1 (en) * 2006-04-18 2011-06-28 Xilinx, Inc. Method and apparatus for a self-synchronizing system
KR100855980B1 (ko) * 2007-02-16 2008-09-02 삼성전자주식회사 쉬프터와 가산기를 이용하여 지연 시간을 조절하는 지연고정 루프 및 클럭 지연 방법
US7656745B2 (en) * 2007-03-15 2010-02-02 Micron Technology, Inc. Circuit, system and method for controlling read latency
CN101562440B (zh) * 2009-05-12 2010-11-10 华为技术有限公司 延迟模块和方法、时钟检测装置及数字锁相环
US8179174B2 (en) * 2010-06-15 2012-05-15 Mstar Semiconductor, Inc. Fast phase locking system for automatically calibrated fractional-N PLL
US9209958B1 (en) 2014-06-30 2015-12-08 Intel Corporation Segmented digital-to-time converter calibration
US9443572B2 (en) * 2014-06-06 2016-09-13 Qualcomm Incorporated Programmable power for a memory interface
CN105337611A (zh) * 2014-07-04 2016-02-17 硅存储技术公司 数控延迟锁定环基准发生器
US9531363B2 (en) * 2015-04-28 2016-12-27 Micron Technology, Inc. Methods and apparatuses including command latency control circuit
US9601170B1 (en) * 2016-04-26 2017-03-21 Micron Technology, Inc. Apparatuses and methods for adjusting a delay of a command signal path
US10224938B2 (en) * 2017-07-26 2019-03-05 Micron Technology, Inc. Apparatuses and methods for indirectly detecting phase variations
US10467158B2 (en) * 2017-11-29 2019-11-05 Micron Technology, Inc. Apparatuses and methods including memory commands for semiconductor memories

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