JP4133484B2 - 位相比較器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、信号処理回路の内部において、入力された２つの信号の位相比較を実行する位相比較器に関する。
【０００２】
【従来の技術】
一般に、発振器等の発振周波数を安定化させるためにＰＬＬ（Phase locked loop）回路が広く用いられている。
【０００３】
ＰＬＬ回路は、システムクロックのようなリファレンス信号をモニタして、クロックのコントロールや他のクロック等との同期化を図るものである。具体的には、ＰＬＬ回路内の位相比較器に入力されるリファレンス信号と内部のフィードバック信号との間の位相差が測定され、測定結果に応じてタイミング信号を生成する電圧制御発振器（以下、ＶＣＯ（Voltage Controlled Oscillator）回路とも称する）の発振周波数が調整される。この発振された信号が位相比較器にフィードバック信号として入力され、位相比較器において、リファレンス信号とフィードバック信号との位相差が再び比較される。
【０００４】
ＰＬＬ回路は、リファレンス信号をモニタし、上記のループ動作を継続的に実行してＶＣＯ回路の発振周波数を調整することによりリファレンス信号とフィードバック信号との位相の同期化を図る。
【０００５】
位相比較器としては種々の位相比較器があるが、一例として排他的論理和に基づく位相比較を実行するデジタル位相比較回路を挙げることができる。特開２０００−３６７２９号公報においては、２つの入力信号の排他的論理和に応じて回路に流入する電流流入量および回路から流出される電流流出量の時間平均結果に基づいて位相比較を実行する位相比較器の構成が開示されている。
【０００６】
具体的には、２つの入力信号の排他的論理和に基づくスイッチング動作を実行する論理回路と、当該論理回路のスイッチング動作に基づいて位相比較に応じた電流量の流入流出を制御する電流制御回路とが設けられている。
【０００７】
【特許文献１】
特開２０００−３６７２９号公報（図１，ｐ５，６）
【０００８】
【発明が解決しようとする課題】
一方で高周波数帯での位相比較を実行した場合、入力信号の周期より高速な信号処理すなわち高速なスイッチング動作が論理回路で要求されることとなる。
【０００９】
しかしながら、論理回路において、スイッチング動作に伴う電荷の充放電には所定期間が必要であるため、余りにも高速なスイッチング動作を要求した場合、位相の変化にスイッチング動作が追従できなくなるおそれがある。すなわち、電流制御回路で制御する電流量が位相変化に追従できなくなる恐れがある。したがって、従来の位相比較器においては、高周波数帯での位相比較を実行した場合、精度の高い位相比較を実行することが困難である。
【００１０】
本発明の目的は、上記の問題を解決するものであって、高周波数帯においても安定的な位相比較を実行することができる位相比較器を提供する。
【００１１】
【課題を解決するための手段】
この発明に係る位相比較器は、第１の信号と、基準となる第２の信号の位相差を検出するための位相比較器であって、リタイミング回路と、位相比較ユニットとを含む。リタイミング回路は、第２の信号に同期したタイミングで第１の信号をサンプリングすることにより第３の信号を出力する。位相比較ユニットは、第１、２および第３の信号に基づいて位相比較に応じた電流を流す。位相比較ユニットは、第１および第２の電流源と、出力ノードと、第１および第２の電流制御回路とを含む。第１の電流制御回路は、第１の電流源と出力ノードとの間に接続され、第１の信号と第３の信号との排他的論理和が第１の論理レベルの場合に出力ノードに対して電流を流出する。第２の電流制御回路は、第２の電流源と出力ノードとの間に接続され、第２の信号が第１の論理レベルと反対の第２の論理レベルの場合に出力ノードからの電流の流入を受ける。第１の電流制御回路は、第１の電流源と、出力ノードとの間に接続される２つのスイッチ部を有する。２つのスイッチ部は、入力される第１および第３の信号の所定の組合せに応じて少なくとも一方がオンする場合に、第１の信号と第３の信号との排他的論理和が第１の論理レベルとなるように設計される。
【００１２】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００１３】
（実施の形態１）
図１は、本発明の実施の形態１に従うＰＬＬ回路１の概略ブロック図である。
【００１４】
図１を参照して、ＰＬＬ回路１は、位相比較器１００と、ループフィルタ３００と、ＶＣＯ回路４００とを備える。位相比較器１００は、リファレンス信号となるクロック信号ＣＬＫとフィードバック信号である帰還信号ＤＴＡとの位相差を検出し、ループフィルタ３００に位相差に基づいて電流を流出するもしくはループフィルタ３００からの電流の流入を受けるあるいはループフィルタ３００に対して電流を流さない。ループフィルタ３００は、位相比較器１００の位相差に基づく電流の流入／流出に応じた制御電圧ＶＯを生成する。ＶＣＯ回路４００は、ループフィルタ３００により生成された制御電圧ＶＯに基づく周波数の信号を発振する。この発振された信号が帰還信号ＤＴＡとして位相比較器１００にフィードバックされる。
【００１５】
図２は、本発明の実施の形態１に従う位相比較器１００の回路構成図である。図２を参照して、本発明の実施の形態１に従う位相比較器１００は、帰還信号ＤＴＡをクロック信号の立上りに同期したタイミングでサンプリングするフリップフロップ回路５（リタイミング回路）と、帰還信号ＤＴＡをクロック信号の半周期ずれた立下りに同期したタイミングでサンプリングするフリップフロップ回路１０と、フリップフロップ回路５，１０でサンプリングすることにより得られた信号の位相比較に基づいて電流を流入／流出する位相比較ユニット３０とを含む。
【００１６】
フリップフロップ回路５は、クロック信号ＣＬＫの立上りに同期したタイミングでサンプリングすることによりクロック信号ＣＬＫと同位相の信号ＮＢを生成する。また、フリップフロップ回路１０は、クロック信号ＣＬＫの立下りに同期したタイミングでサンプリングすることにより、信号ＮＢに対してクロック信号ＣＬＫの半周期に相当する位相差を有する信号ＮＣを生成する。なお、信号ＮＢと信号ＮＣとの排他的論理和はクロック信号ＣＬＫに相当する。
【００１７】
位相比較ユニット３０は、入力された信号に対して所定の論理演算動作を実行する論理回路１５，２０と、出力ノードに対して流入もしくは流出する電流量を規定する電流調整回路２５とを含む。
【００１８】
論理回路１５は、信号ＮＡおよびＮＢの入力を受けて制御信号Ｓ０，Ｓ１およびその反転信号／Ｓ０，／Ｓ１を出力する。論理回路２０は、信号ＮＢと信号ＮＣの入力を受けて制御信号Ｒ０，Ｒ１およびその反転信号／Ｒ０，／Ｒ１を出力する。なお、本明細書において、「／」の記号は、反転、否定、相補等を指し示すものとする。
【００１９】
電流調整回路２５は、電流源３１，３２と、アンプＡＰと、トランジスタＰＴ１〜ＰＴ４と、ＮＴ１〜ＮＴ４とを含む。なお、トランジスタＰＴ１〜ＰＴ４は、一例としてＰチャンネルＭＯＳトランジスタとする。トランジスタＮＴ１〜ＮＴ４は、一例としてＮチャンネルＭＯＳトランジスタとする。
【００２０】
電流源３１は、電源電圧ＶＤＤとノードＮ０との間に配置される。トランジスタＰＴ１およびＰＴ２は、ノードＮ０とノードＮ３との間に直列に接続され、それぞれのゲートは、論理回路１５から制御信号／Ｓ０，／Ｓ１の信号をそれぞれ受ける。トランジスタＰＴ３およびＰＴ４は、ノードＮ０とノードＮ２との間に互いに並列に配置され、それぞれのゲートは、論理回路１５から制御信号Ｓ０，Ｓ１の信号をそれぞれ受ける。トランジスタＮＴ１およびＮＴ２は、ノードＮ３とノードＮ１との間に直列に接続され、それぞれのゲートは、論理回路２０から制御信号／Ｒ０，／Ｒ１の信号をそれぞれ受ける。トランジスタＮＴ３およびＮＴ４は、ノードＮ２とノードＮ１との間に互いに並列に配置され、それぞれのゲートは、論理回路２０から制御信号Ｒ０，Ｒ１の信号をそれぞれ受ける。電流源３２は、ノードＮ１と接地電圧ＧＮＤとの間に配置される。アンプＡＰは、ノードＮ２の電圧レベルを所定レベルに増幅してノードＮ３に出力する。
【００２１】
本発明の実施の形態１に従う位相比較ユニット３０の動作について説明する。位相比較ユニット３０は、信号ＮＢと信号ＮＣとの位相差を基準として信号ＮＡと信号ＮＢとの位相差を検出する。信号ＮＢと信号ＮＣとの位相差はクロック信号ＣＬＫの半周期である。信号ＮＡと信号ＮＢとの位相差が信号ＮＢと信号ＮＣとの位相差と同じになれば、信号ＮＡはクロック信号ＣＬＫと同位相の信号に設定され、クロック信号ＣＬＫと同期化させることができる。具体的には、信号ＮＡと信号ＮＢとの排他的論理和演算に対応するトランジスタＰＴ３，ＰＴ４で構成されるスイッチ回路のスイッチング動作を実行することにより信号ＮＡと信号ＮＢとの位相差を検出する。電流源３１は、検出結果に基づく電流をノードＮ２に流出する。
【００２２】
一方、信号ＮＢと信号ＮＣとの排他的論理和演算に対応するトランジスタＮＴ３，ＮＴ４で構成されるスイッチ回路のスイッチング動作を実行することにより信号ＮＢと信号ＮＣとの位相差を検出する。電流源３２は、ノードＮ２から検出結果に基づく電流の流入を受ける。
【００２３】
位相差がともに同じであれば電流源３１から電流源３２に一定の電流が流れ、ノードＮ２からループフィルタ３００に対して電流は流れない。一方、位相差が互いに異なる場合、その差に応じて、ノードＮ２からループフィルタ３００に対して電流が流出もしくはループフィルタ３００からノードＮ２に対して電流が流入する。ここで、信号ＮＢと信号ＮＣとの位相差はクロック信号ＣＬＫの半周期であるため一定であり、電流源３２はノードＮ２から一定の定電流を受ける。この位相比較ユニット３０は、電流を一旦外部に流出して、そのあと内部に流入する電流との電流差により位相差を検出するのではなく、内部の回路内の電流源３２に流れ込む基準となる定電流と電流源３１から流れる電流との相対比較により位相差を検出する。定電流よりも余剰の電流が電流源３１から流れる場合には出力ノードから流出され、足りない場合には、足りない電流量分出力ノードＮ２から流入される。
【００２４】
すなわち、位相比較ユニット３０は、信号ＮＡと信号ＮＢとの位相差に基づく電流源３１から流れる電流量と定電流との差に基づいてループフィルタ３００に電流を流出するもしくはループフィルタ３００からの電流の流入を受ける。なお、本構成は、主に右側のスイッチ回路において、位相差検出動作を実行する一方で、それとは対照的に左側にもスイッチ回路が設けられる。具体的には、ノードＮ３とノードＮ０との間において、トランジスタＰＴ３，ＰＴ４で構成されるスイッチ回路と相補的に動作するトランジスタＰＴ１，ＰＴ２で構成されるスイッチ回路が設けられる。また、ノードＮ３とノードＮ１との間において、トランジスタＮＴ３，ＮＴ４で構成されるスイッチ回路と相補的に動作するトランジスタＮＴ１，ＮＴ２で構成されるスイッチ回路が設けられる。これらのスイッチ回路は、後述するが電流調整回路の動作安定補償として設けられる。
【００２５】
本実施の形態１においては、ノードＮ０とノードＮ２との間に設けられるスイッチ回路に対して、スイッチ回路のターンオンすなわちスイッチング動作が信号ＮＡと信号ＮＢとの排他的論理和（「Ｌ」レベル）となるようにスイッチ回路を設計する。
【００２６】
具体的には、信号ＮＡと信号ＮＢとの排他的論理和は、制御信号Ｓ０とＳ１との論理積に分解することができる。制御信号Ｓ０は、信号ＮＡと信号ＮＢとの論理和（ＮＡ＋ＮＢ）に相当する。制御信号Ｓ１は、信号ＮＡの反転信号と信号ＮＢの反転信号との論理和（（／ＮＡ）＋（／ＮＢ））に相当する。この制御信号Ｓ０とＳ１とをノードＮ０とノードＮ２との間に互いに並列に接続された２つのＰチャンネルＭＯＳトランジスタＰＴ３およびＰＴ４で構成されるスイッチ回路のそれぞれのゲートに入力することにより、スイッチ回路のターンオンが信号ＮＡと信号ＮＢとの排他的論理和（「Ｌ」レベル）となるようにスイッチ回路を設計することができる。
【００２７】
このように信号ＮＡと信号ＮＢとの排他的論理和を論理回路で論理演算するよりも、スイッチ回路のオン／オフに対応付けて等価な回路を構成することにより高速なスイッチング動作を実行することができる。
【００２８】
なお、本明細書において、「・」の記号は論理積を指し示し、「＋」の記号は論理和を指し示すものとする。
【００２９】
同様に、ノードＮ２とノードＮ１との間に設けられるスイッチ回路に対して、スイッチ回路のターンオンが信号ＮＢと信号ＮＣとの排他的論理和（「Ｌ」レベル）となるようにスイッチ回路を設計する。
【００３０】
具体的には、信号ＮＢと信号ＮＣとの排他的論理和は、制御信号Ｒ０とＲ１との論理積に分解することができる。制御信号Ｒ０は、信号ＮＢと信号ＮＣの反転信号との論理積（ＮＢ・（／ＮＣ））に相当する。また、制御信号Ｒ１は、信号ＮＢの反転信号と信号ＮＣとの論理積（（／ＮＢ）・ＮＣ）に相当する。この制御信号Ｒ０とＲ１とをノードＮ１とノードＮ２との間に互いに並列に接続された２つのＮチャンネルＭＯＳトランジスタＮＴ３およびＮＴ４で構成されるスイッチ回路のそれぞれのゲートに入力することにより、スイッチ回路のターンオンが信号ＮＡと信号ＮＢとの排他的論理和（「Ｌ」レベル）となるようにスイッチ回路を設計することができる。このように信号ＮＡと信号ＮＢとの排他的論理和を論理回路で論理演算するよりも、スイッチ回路のオン／オフに対応付けて等価な回路を構成することにより高速なスイッチング動作を実行することができる。
【００３１】
同様に、ノードＮ０とノードＮ３との間に設けられるスイッチ回路に対して、当該スイッチ回路のターンオンが信号ＮＡと信号ＮＢとの排他的論理和の反転信号（「Ｌ」レベル）となるようにスイッチ回路を設計する。
【００３２】
具体的には、信号ＮＡと信号ＮＢとの排他的論理和の反転信号は、制御信号Ｓ０の反転信号と制御信号Ｓ１の反転信号との論理和に分解することができる。この制御信号Ｓ０の反転信号と制御信号Ｓ１の反転信号とをノードＮ０とノードＮ３との間に互いに直列に接続された２つのＰチャンネルＭＯＳトランジスタＰＴ１およびＰＴ２で構成されるスイッチ回路のそれぞれのゲートに入力することにより、スイッチ回路のターンオンが信号ＮＡと信号ＮＢとの排他的論理和の反転信号（「Ｈ」レベル）となるようにスイッチ回路を設計することができる。このように信号ＮＡと信号ＮＢとの排他的論理和の反転信号を論理回路で論理演算するよりも、スイッチ回路のオン／オフに対応付けて等価な回路を構成することにより高速なスイッチング動作を実行することができる。
【００３３】
同様に、ノードＮ３とノードＮ１との間に設けられるスイッチ回路に対して、当該スイッチ回路のターンオンが信号ＮＢと信号ＮＣとの排他的論理和の反転信号（「Ｈ」レベル）となるようにスイッチ回路を設計する。
【００３４】
具体的には、信号ＮＢと信号ＮＣとの排他的論理和の反転信号は、制御信号Ｒ０の反転信号と制御信号Ｒ１の反転信号との論理積に分解することができる。この制御信号Ｒ０の反転信号と制御信号Ｒ１の反転信号とをノードＮ３とノードＮ１との間に互いに直列に接続された２つのＮチャンネルＭＯＳトランジスタＮＴ１およびＮＴ２で構成されるスイッチ回路のそれぞれのゲートに入力することにより、スイッチ回路のターンオンが信号ＮＢと信号ＮＣとの排他的論理和の反転信号（「Ｈ」レベル）となるようにスイッチ回路を設計することができる。このように信号ＮＢと信号ＮＣとの排他的論理和の反転信号を論理回路で論理演算するよりも、スイッチ回路のオン／オフに対応付けて等価な回路を構成することにより高速なスイッチング動作を実行することができる。
【００３５】
図３のタイミングチャート図を用いて、図２に示す位相比較ユニット３０の動作について説明する。なお、ここでは、位相差検出動作を実行する右側のスイッチ回路の動作に着目して説明する。
【００３６】
図２，３を参照して、クロック信号ＣＬＫの立上りに同期した時刻Ｔ１，Ｔ４等において、フリップフロップ回路５は、信号ＮＡをサンプリングしたクロック信号ＣＬＫと同期化した信号ＮＢを出力する。フリップフロップ回路１０は、半周期ずれたクロック信号ＣＬＫの立下りに同期した時刻Ｔ２，Ｔ５等において、信号ＮＢをサンプリングしたクロック信号ＣＬＫと同期化した信号ＮＣを出力する。本例においては、信号ＮＡは、信号ＮＢに対してΔＴだけ位相が遅れた状態である。なお、本例においては、信号ＮＡと信号ＮＢとの位相差がクロック信号ＣＬＫの半周期となった場合に、信号ＮＡの位相がクロック信号ＣＬＫの位相と同期化したものとする。
【００３７】
位相比較ユニット３０は、信号ＮＢと信号ＮＣとの位相差を基準として、信号ＮＡと信号ＮＢとの位相差を相対比較する。ここでは、図３に示されるように時刻Ｔ１−Ｔ４のクロック信号ＣＬＫの１周期の期間を基準に考える。信号ＮＡと信号ＮＢとの排他的論理和は、時刻Ｔ１−Ｔ３の期間において位相一致を示す「Ｌ」レベルの信号に設定される。
【００３８】
一方、信号ＮＢと信号ＮＣとの位相差は、クロック信号ＣＬＫの半周期であるため上述したようにクロック信号ＣＬＫと同一の信号により示される。すなわち、時刻Ｔ１−Ｔ２の期間は「Ｈ」レベル、時刻Ｔ２−Ｔ４の期間は「Ｌ」レベルに設定される。
【００３９】
電流調整回路２５は、信号ＮＢと信号ＮＣとの位相差を基準として、信号ＮＡと信号ＮＢとの位相差に基づく時刻Ｔ２−Ｔ３の期間ΔＴ分、電流源３１から電流源３２に電流が流されることなくループフィルタ３００に対して電流を流出する。
【００４０】
これにより、位相比較ユニット３０において、相対比較に基づく位相差検出動作が実行され、位相差に応じた電流が流出する。
【００４１】
ここで、位相差が大きいもしくは入力信号が高速である場合には、たとえば、図３に示されるように信号ＮＡと信号ＮＢとの排他的論理和の出力信号が「Ｈ」レベルもしくは「Ｌ」レベルに設定される期間が短くなる。この場合、論理回路は、排他的論理和を出力する際のトランジスタの充放電期間を十分確保することが難しくなり、配線等の寄生素子の影響も加味して、位相差に応じた正確な論理レベルで排他的論理和の出力信号を出力することができなくなる可能性がある。具体的には、論理回路からの出力信号である排他的論理和が「Ｈ」レベルに設定される期間が短期間である場合には、論理レベルが「Ｈ」レベルに上昇するまでに、「Ｌ」レベルに設定される場合があり、結果として常に「Ｌ」レベルを出力することになる可能性がある。
【００４２】
本実施の形態１においては、この位相差検出動作において、本来論理回路の論理値出力（信号ＮＡと信号ＮＢとの排他的論理和）に基づくトランジスタのスイッチング動作をトランジスタの充放電に要する期間を短縮するために電流の和（積）の形で置換している。たとえば、図２においては、信号ＮＡと信号ＮＢとの排他的論理和をＰチャンネルＭＯＳトランジスタＰＴ３およびＰＴ４の電流出力の和で置換している。これらの２つのトランジスタを制御する信号は、図３に示されるように「Ｈ」レベルもしくは「Ｌ」レベルの期間がある程度十分に確保された信号である。したがって、電流の和は、正確に位相差を反映することになる。すなわち、本構成により安定した位相差検出動作を実行することができる。
【００４３】
図４は、電流調整回路２５の出力ノードＮ２からループフィルタ３００に流れる電流量の関係を示す図である。
【００４４】
ここでは、信号ＮＢと信号ＮＣとの位相差を基準とした場合における信号ＮＡと信号ＮＢとの位相差に伴う電流がループフィルタ３００に流出するもしくはループフィルタ３００から流入される。
【００４５】
図３の例においては、上述したように信号ＮＡの位相が期間ΔＴ遅延している状態である。ここで、信号ＮＡと信号ＮＢとの位相差は、信号ＮＢと信号ＮＣとの位相差を基準とした場合において負の値とする。これに伴い、ＰチャンネルＭＯＳトランジスタＰＴ３およびＰＴ４で構成されるスイッチ回路は、ＮチャンネルＭＯＳトランジスタＮＴ３およびＮＴ４で構成されるスイッチ回路よりも長時間オンすなわちスイッチング動作を実行するためループフィルタ３００に対して電流が流れ込む。
【００４６】
図５は、ループフィルタ３００の回路構成図である。
図５を参照して、ループフィルタ３００は、位相比較ユニット３０の出力ノードＮ２と接地電圧ＧＮＤとの間に直列接続された抵抗ＲｆおよびキャパシタＣｆとを含む。
【００４７】
ループフィルタ３００への電流の流入／流出は、抵抗ＲｆおよびキャパシタＣｆで積分され、ほぼ直流の電圧に変換されて制御電圧ＶＯを得る。
【００４８】
図６は、図１に示したＶＣＯ回路４００の回路構成図である。
図６を参照して、ＶＣＯ回路４００は、ノードＮｐおよびノードＮｎに制御電圧ＶＯに基づく電圧を生成する電圧調整回路Ｂ２１と、ノードＮｐおよびＮｎに生成された電圧に応じた周波数で発振する発振器Ｂ２２と、発振器Ｂ２２の出力を受けて帰還信号ＤＴＡを出力するバッファ回路Ｂ２３を含む。
【００４９】
電圧調整回路Ｂ２１は、トランジスタＢ２１ａ〜Ｂ２１ｄを含む。トランジスタＢ２１ｃは、ノードＮｐと接地電圧ＧＮＤとの間に配置され、そのゲートは、制御電圧ＶＯの入力を受ける。トランジスタＢ２１ａは、電源電圧ＶＤＤとノードＮｐとの間に配置され、そのゲートはノードＮｐと接続されている。トランジスタＢ２１ｂは、ノードＮｎと電源電圧ＶＤＤとの間に配置され、そのゲートはノードＮｐと接続されている。トランジスタＢ２１は、ノードＮｎと接地電圧ＧＮＤとの間に配置され、そのゲートはノードＮｎと接続されている。トランジスタＢ２１ａとＢ２１ｂとはカレントミラー回路を形成する。したがって、トランジスタＢ２１ａとＢ２１ｂのトランジスタサイズが等しい場合、制御電圧ＶＯに応じた等しい通過電流ＩａがそれぞれのトランジスタＢ２１ａ，Ｂ２１ｂを流れる。
【００５０】
発振器Ｂ２２は、直列に接続される奇数段の複数のインバータＢ２２１〜Ｂ２２ｋを含む。インバータＢ２２ｋの出力は、インバータＢ２２１の入力にフィードバックされている。
【００５１】
また、バッファ回路Ｂ２３の入力には、インバータＢ２２ｋの出力が接続される。
【００５２】
インバータＢ２２ｋ（ｋは自然数）は、遅延時間を制御することができるインバータであり、ノードＮｐとゲートとが接続され、電源電圧ＶＤＤが与えられる電源ノードからの電流を制限するＰチャンネルトランジスタＢ２２ａｋと、ゲートとノードＮｎとが接続され、接地ノードへ流れ出す電流を制限するＮチャンネルトランジスタＢ２２ｄｋと、ＰチャンネルトランジスタＢ２２ａｋのドレインとＮチャンネルトランジスタＢ２２ｄｋのドレインとの間に直列接続されるＰチャンネルトランジスタＢ２２ｂｋおよびＮチャンネルトランジスタＢ２２ｃｋとを有する。
【００５３】
ＰチャンネルトランジスタＢ２２ｂｋのゲートとＮチャンネルトランジスタＢ２２ｃｋのゲートは接続され、インバータＢ２２ｋの入力ノードとなり、ＰチャンネルトランジスタＢ２２ｂｋのドレインはインバータＢ２２ｋの出力ノードとなる。
【００５４】
ここで、トランジスタＢ２２ａｋのゲートは、ノードＮｐと接続されており、トランジスタＢ２１ｂと同様にトランジスタＢ２１ａとカレントミラー回路を形成する。一方、トランジスタＢ２２ｄｋのゲートは、ノードＮｎと接続されており、トランジスタＢ２１ｄとカレントミラー回路を形成する。したがって、トランジスタＢ２１ｄを流れる通過電流Ｉａに応じた電流がトランジスタＢ２１ｄに流れる。なお、トランジスタＢ２１ｄとトランジスタＢ２２ｄのトランジスタサイズが等しい場合には同じ通過電流Ｉａが流れる。
【００５５】
他のインバータについても同様の構成であり、電圧調整回路Ｂ２１を流れる通過電流Ｉａに基づいてインバータの動作速度が調整され、発振する周波数が調整される。
【００５６】
たとえば、位相比較器１００からループフィルタ３００に電流が流入する場合、ループフィルタ３００で生成される制御電圧ＶＯは上昇する。これに伴い、ＶＣＯ回路４００において、電圧調整回路Ｂ２１は、制御電圧ＶＯの上昇に伴い、通過電流Ｉａの電流量を増加させる。これにより、インバータの動作速度が高速になる。したがって、発振する周波数の位相はこれに追従して進む。本例においては、例示的にいわゆるリング型のＶＣＯ回路を用いた構成について説明したがインダクタンスと可変容量のＬＣ共振を用いたＬＣ型ＶＣＯ回路を用いた構成としても良い。
【００５７】
なお、ここで、トランジスタＰＴ１およびＰＴ２で構成されるスイッチ回路と、トランジスタＮＴ１およびＮＴ２で構成されるスイッチ回路とアンプＡＰについて説明する。これらの回路は電流調整回路２５の動作保障として設けられたものである。
【００５８】
具体的には、電流源３２と接続されるノードＮ１の電位を所定レベル以上に維持する。上述したようにＮチャンネルＭＯＳトランジスタＮＴ３，ＮＴ４で構成されるスイッチ回路は、クロック信号ＣＬＫの半周期の区間オンしており、他方の半周期の区間はオフである。したがって、ノードＮ１の電位は、スイッチ回路がオフしている期間において、接地電圧ＧＮＤ付近まで下がり、電流源３２は、電流源として機能しなくなるおそれがある。したがって、ＮチャンネルＭＯＳトランジスタＮＴ１，ＮＴ２で構成される相補的に動作するスイッチ回路を動作させてノードＮ２の電圧レベルをアンプＡＰにより増幅し、ノードＮ３からノードＮ１への電流経路を形成する（電流供給部）。これにより、電流源３２には定常的にある程度の電流が流れこむ。したがって、頻繁にノードＮ１の電位が下がることはなく電流源３２は安定的に電流源として機能する。同様に、アンプＡＰは、ノードＮ３の電圧レベルをある電圧レベル以上を維持するように機能するためノードＮ０からノードＮ３に対して定常的にある程度の電流が流れ込む。したがって、アンプＡＰによりノードＮ０の電位レベルの変動が抑制されるため電流源３１は、安定的な電流源として機能する。
【００５９】
（実施の形態２）
上記の実施の形態１においては、電流調整回路２５において、信号ＮＡと信号ＮＢとの排他的論理和をスイッチ回路により実現する一例について説明した。
【００６０】
本実施の形態２においては、他の制御信号の組合せに従い信号ＮＡと信号ＮＢとの排他的論理和をスイッチ回路で実現する構成について説明する。
【００６１】
信号ＮＡと信号ＮＢとの排他的論理和は次式に変形することができる。
【００６２】
【数１】
【００６３】
図７は、実施の形態２に従う位相比較器１１０の回路構成図である。
図７を参照して、実施の形態２に従う位相比較器１１０は、位相比較器１００と比較して、位相比較ユニット３０を位相比較ユニット３０ａに置換した点が異なる。
【００６４】
位相比較ユニット３０ａは、位相比較ユニット３０と比較して、論理回路１５，２０をそれぞれ論理回路１５ａ，２０ａに置換するとともに、電流調整回路２５を電流調整回路２５ａに置換した点が異なる。
【００６５】
論理回路１５ａは、制御信号Ｓ０（／ＮＡ・ＮＢ），Ｓ１（ＮＡ・（／ＮＢ））と、これらの制御信号を反転した制御信号／Ｓ０，／Ｓ１を生成する。
【００６６】
また、論理回路２０ａは、制御信号Ｒ０（ＮＢ＋ＮＣ），Ｒ１（（／ＮＢ）＋（／ＮＣ））と、これらの制御信号を反転した制御信号／Ｒ０，／Ｒ１を生成する。
【００６７】
電流調整回路２５ａにおいて、ＰチャンネルＭＯＳトランジスタＰＴ１およびＰＴ２は、並列に接続され、制御信号／Ｓ０および／Ｓ１の入力をそれぞれ受ける。ＰチャンネルＭＯＳトランジスタＰＴ３およびＰＴ４は直列に接続され、制御信号Ｓ０およびＳ１の入力をそれぞれ受ける。ＮチャンネルＭＯＳトランジスタＮＴ１およびＮＴ２は、並列に接続され、制御信号／Ｒ０，／Ｒ１の入力をそれぞれ受ける。ＮチャンネルＭＯＳトランジスタＮＴ３およびＮＴ４は、直列に接続され、制御信号Ｒ０，Ｒ１の入力をそれぞれ受ける。
【００６８】
本構成により、ＰチャンネルＭＯＳトランジスタＰＴ３およびＰＴ４で構成されるスイッチ回路は、信号ＮＡと信号ＮＢとの排他的論理和（「Ｌ」レベル）に応答してターンオンするように設計される。また、ＰチャンネルＭＯＳトランジスタＰＴ１およびＰＴ２で構成されるスイッチ回路は、信号ＮＡと信号ＮＢとの排他的論理和（「Ｈ」レベル）に応答してターンオンするように設計される。また、ＮチャンネルＭＯＳトランジスタＮＴ３およびＮＴ４で構成されるスイッチ回路は、信号ＮＢと信号ＮＣとの排他的論理和（「Ｌ」レベル）に応答してターンオンするように設計される。ＮチャンネルＭＯＳトランジスタＮＴ１およびＮＴ２で構成されるスイッチ回路は、信号ＮＢと信号ＮＣとの排他的論理和（「Ｈ」レベル）に応答してターンオンするように設計される。
【００６９】
すなわち、本来論理回路の論理値出力（信号ＮＡと信号ＮＢとの排他的論理和）に基づくトランジスタのスイッチング動作をトランジスタの充放電に要する期間を短縮するために電流の和（積）の形で置換した構成である。
【００７０】
したがって、本構成の如く、所定の論理の組合せおよびスイッチ回路を構成するトランジスタを調整することにより、実施の形態１と同様に制御信号Ｓ０，Ｓ１を用いて信号ＮＡと信号ＮＢとの排他的論理和をスイッチ回路で実現することができる。
【００７１】
本実施の形態２にしたがって、レイアウト上の制約や論理回路の出力波形を考慮しつつベストな論理の組合せを選択し、位相比較器に適用することにより効率的かつ精度の高い位相比較を実行することができる。
【００７２】
（実施の形態３）
本発明の実施の形態３においては、実施の形態１よりもさらに位相比較動作を高速に実行する位相比較器の構成について説明する。
【００７３】
図８は、本実施の形態３に従う位相比較ユニット３０＃の回路構成図である。位相比較ユニット３０＃は、論理回路１５＃と、トランジスタＴｐ１〜Ｔｐ８と、電流源３１，３２と、トランジスタＴｎ１〜Ｔｎ８とを含む。
【００７４】
論理回路１５＃は、信号ＮＡ，ＮＢおよびＮＣの入力を受けて、そのままの信号ＮＡ，ＮＢおよびＮＣならびにその反転信号／ＮＡ，／ＮＢおよび／ＮＣを出力する。
【００７５】
電流源３１は、電源電圧ＶＤＤとノードＮ０との間に配置される。電流源３２は、ノードＮ１と接地電圧ＧＮＤとの間に配置される。
【００７６】
トランジスタＴｐ１およびＴｐ２は、トランジスタＴｐ３およびＴｐ４とノードＮ０とノードＮ３との間に直列に接続される。トランジスタＴｐ１およびＴｐ２は、互いに並列に接続され、それぞれのゲートは信号／ＮＡおよび／ＮＢの入力を受ける。トランジスタＴｐ３およびＴｐ４は、互いに並列に接続され、それぞれのゲートは信号ＮＡおよびＮＢの入力を受ける。トランジスタＴｐ５およびＴｐ７は、トランジスタＴｐ６およびＴｐ８とノードＮ０とノードＮ２との間に互いに並列に接続される。トランジスタＴｐ５およびＴｐ７は、互いに直列に接続され、それぞれのゲートは信号ＮＡおよびＮＢの入力を受ける。トランジスタＴｐ６およびＴｐ８は、互いに直列に接続され、それぞれのゲートは信号／ＮＡおよび／ＮＢの入力を受ける。
【００７７】
トランジスタＴｎ１およびＴｎ２は、トランジスタＴｎ３およびＴｎ４とノードＮ２とノードＮ１との間に直列に接続される。トランジスタＴｎ１およびＴｎ２は、互いに並列に接続され、それぞれのゲートは信号／ＮＢおよびＮＣの入力を受ける。トランジスタＴｎ３およびＴｎ４は、互いに並列に接続され、それぞれのゲートは信号ＮＢおよび／ＮＣの入力を受ける。トランジスタＴｎ５およびＴｎ７は、トランジスタＴｎ６およびＴｎ８とノードＮ２とノードＮ１との間に互いに並列に接続される。トランジスタＴｎ５およびＴｎ７は、互いに直列に接続され、それぞれのゲートは信号ＮＢおよび／ＮＣの入力を受ける。トランジスタＴｎ６およびＴｎ８は、互いに直列に接続され、それぞれのゲートは信号／ＮＢおよびＮＣの入力を受ける。
【００７８】
図８に示す位相比較ユニット３０＃は、図２で説明した位相比較ユニット３０と等価な回路である。
【００７９】
具体的には、直列に接続され、それぞれ信号ＮＡおよびＮＢをゲートに受けるトランジスタＴｐ５およびＴｐ７は、制御信号Ｓ０をゲートに受けるトランジスタＰＴ３と等価な回路である。同様に、直列に接続され、それぞれ信号ＮＡの反転信号および信号ＮＢの反転信号をゲートに受けるトランジスタＴｐ６およびＴｐ８は、制御信号Ｓ１をゲートに受けるトランジスタＰＴ４と等価な回路である。また、直列に接続され、それぞれ信号ＮＢおよびＮＣの反転信号をゲートに受けるトランジスタＴｎ５およびＴｎ７は、制御信号Ｒ０をゲートに受けるトランジスタＮＴ３と等価な回路である。同様に、直列に接続され、それぞれ信号ＮＢの反転信号および信号ＮＣをゲートに受けるトランジスタＴｎ６およびＴｎ８は、制御信号Ｒ１をゲートに受けるトランジスタＮＴ４と等価な回路である。
【００８０】
また、相補的に動作するスイッチ回路においても同様に、互いに並列に接続され、それぞれ信号ＮＡおよびＮＢをゲートに受けるトランジスタＴｐ３およびＴｐ４は、制御信号Ｓ１の反転信号をゲートに受けるトランジスタＰＴ２と等価な回路である。同様に、互いに並列に接続され、それぞれ信号ＮＡの反転信号および信号ＮＢの反転信号をゲートに受けるトランジスタＴｐ１およびＴｐ２は、制御信号Ｓ０の反転信号をゲートに受けるトランジスタＰＴ１と等価な回路である。また、互いに並列に接続され、それぞれ信号ＮＢの反転信号および信号ＮＣをゲートに受けるトランジスタＴｎ１およびＴｎ２は、制御信号Ｒ０の反転信号をゲートに受けるトランジスタＮＴ１と等価な回路である。同様に、互いに並列に接続され、それぞれ信号ＮＢおよび信号ＮＣの反転信号をゲートに受けるトランジスタＴｎ３およびＴｎ４は、制御信号Ｒ１の反転信号をゲートに受けるトランジスタＮＴ２と等価な回路である。
【００８１】
このように、一例として信号ＮＡと信号ＮＢとの排他的論理和を論理回路で論理演算するよりも、４つのトランジスタで構成されるスイッチ回路のオン／オフに対応付けて等価な回路を構成することにより高速なスイッチング動作を実行することができる。また、信号ＮＡ，／ＮＡ，ＮＢ，／ＮＢのみを用いてスイッチング動作を実行するため、排他的論理和の出力信号を出力する論理回路のトランジスタの充放電期間を考慮する必要がない。したがって、さらに安定した高速なスイッチング動作を実行することができる。また、論理回路１５＃の回路構成が簡易になり、部品点数が削減される。さらには、ゲート数を低減することにより省電力化を図ることができる。
【００８２】
（実施の形態４）
本発明の実施の形態４においては、実施の形態２よりもさらに位相比較動作を高速に実行する位相比較器の構成について説明する。
【００８３】
図９は、本実施の形態４に従う位相比較ユニット３０＃ａの回路構成図である。
【００８４】
位相比較ユニット３０＃ａは、論理回路１５＃と、ＰチャンネルＭＯＳトランジスタＴｐ１〜Ｔｐ８と、電流源３１，３２と、ＮチャンネルＭＯＳトランジスタＴｎ１〜Ｔｎ８とを含む。なお、本例においては、簡易のため位相比較ユニット３０＃と位相比較ユニット３０＃ａを構成する素子について同一の記号（符号）を用いて標記するものとする。
【００８５】
論理回路１５＃は、信号ＮＡ，ＮＢおよびＮＣの入力を受けて、そのままの信号ＮＡ，ＮＢおよびＮＣならびにその反転信号／ＮＡ，／ＮＢおよび／ＮＣを出力する。
【００８６】
電流源３１は、電源電圧ＶＤＤとノードＮ０との間に配置される。電流源３２は、ノードＮ１と接地電圧ＧＮＤとの間に配置される。
【００８７】
トランジスタＴｐ１およびＴｐ３は、トランジスタＴｐ２およびＴｐ４とともに、ノードＮ０とノードＮ３との間に互いに並列に接続される。トランジスタＴｐ１およびＴｐ３は、互いに直列に接続され、それぞれのゲートは信号／ＮＡおよびＮＢの入力を受ける。トランジスタＴｐ２およびＴｐ４は、互いに直列に接続され、それぞれのゲートは信号ＮＡおよび／ＮＢの入力を受ける。トランジスタＴｐ５およびＴｐ６は、トランジスタＴｐ７およびＴｐ８とノードＮ０とノードＮ２との間に互いに直列に接続される。トランジスタＴｐ５およびＴｐ６は、互いに並列に接続され、それぞれのゲートは信号／ＮＡおよびＮＢの入力を受ける。トランジスタＴｐ７およびＴｐ８は、互いに並列に接続され、それぞれのゲートは信号ＮＡおよび／ＮＢの入力を受ける。
【００８８】
トランジスタＴｎ１およびＴｎ３は、トランジスタＴｎ２およびＴｎ４とノードＮ２とノードＮ１との間に互いに並列に接続される。トランジスタＴｎ１およびＴｎ３は、互いに直列に接続され、それぞれのゲートは信号／ＮＢおよび／ＮＣの入力を受ける。トランジスタＴｎ２およびＴｎ４は、互いに直列に接続され、それぞれのゲートは信号ＮＢおよびＮＣの入力を受ける。トランジスタＴｎ５およびＴｎ６は、トランジスタＴｎ７およびＴｎ８とノードＮ２とノードＮ１との間に互いに直列に接続される。トランジスタＴｎ５およびＴｎ６は、互いに並列に接続され、それぞれのゲートは信号ＮＢおよびＮＣの入力を受ける。トランジスタＴｎ７およびＴｎ８は、互いに並列に接続され、それぞれのゲートは信号／ＮＢおよび／ＮＣの入力を受ける。
【００８９】
図９に示す位相比較ユニット３０＃ａは、図７で説明した位相比較ユニット３０ａと等価な回路である。
【００９０】
具体的には、並列に接続され、それぞれ信号／ＮＡおよびＮＢをゲートに受けるトランジスタＴｐ５およびＴｐ６は、制御信号Ｓ０をゲートに受けるトランジスタＰＴ３と等価な回路である。同様に、並列に接続され、それぞれ信号ＮＡおよび信号／ＮＢをゲートに受けるトランジスタＴｐ７およびＴｐ８は、制御信号Ｓ１をゲートに受けるトランジスタＰＴ４と等価な回路である。また、並列に接続され、それぞれ信号ＮＢおよびＮＣをゲートに受けるトランジスタＴｎ５およびＴｎ６は、制御信号Ｒ０をゲートに受けるトランジスタＮＴ３と等価な回路である。同様に、並列に接続され、それぞれ信号／ＮＢおよび信号／ＮＣをゲートに受けるトランジスタＴｎ７およびＴｎ８は、制御信号Ｒ１をゲートに受けるトランジスタＮＴ４と等価な回路である。
【００９１】
また、相補的に動作するスイッチ回路においても同様に、互いに直列に接続され、それぞれ信号／ＮＡおよびＮＢをゲートに受けるトランジスタＴｐ１およびＴｐ３は、制御信号／Ｓ１をゲートに受けるトランジスタＰＴ２と等価な回路である。同様に、互いに直列に接続され、それぞれ信号ＮＡおよび信号／ＮＢをゲートに受けるトランジスタＴｐ２およびＴｐ４は、制御信号／Ｓ０をゲートに受けるトランジスタＰＴ１と等価な回路である。また、互いに直列に接続され、それぞれ信号／ＮＢおよび信号／ＮＣをゲートに受けるトランジスタＴｎ１およびＴｎ３は、制御信号／Ｒ０をゲートに受けるトランジスタＮＴ１と等価な回路である。同様に、互いに直列に接続され、それぞれ信号ＮＢおよび信号ＮＣをゲートに受けるトランジスタＴｎ２およびＴｎ４は、制御信号／Ｒ１の反転信号をゲートに受けるトランジスタＮＴ２と等価な回路である。
【００９２】
このように、上記の実施の形態３の構成と同様に、信号ＮＡと信号ＮＢとの排他的論理和を論理回路で論理演算するよりも、４つのトランジスタで構成されるスイッチ回路のオン／オフに対応付けて等価な回路を構成することにより高速なスイッチング動作を実行することができる。
【００９３】
本構成により、実施の形態３と同様の効果を得ることができる。
上記においては、代表的にＰＬＬ回路を用いてＰＬＬ回路で用いられる位相比較器の構成について説明してきたが本願発明の位相比較器はこれに限られず他の回路たとえばＤＬＬ（Delay locked Loop）回路等においても用いることができる。
【００９４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９５】
【発明の効果】
この発明は以上説明したように、第１の信号と第３の信号との排他的論理和が第１の論理レベルの場合に出力ノードに電流を供給する第１の電流制御回路において、２つのスイッチ部が設けられる。２つのスイッチ部は、第１および第３の信号の所定の組合せに応じて少なくとも一方がオンする場合に、排他的論理和が第１の論理レベルとなるように構成される。したがって、論理回路等で排他的論理和の論理演算をすることがなく、２つのスイッチ部のスイッチング動作に対応づけことにより同様の処理を実行することができるため高速な位相比較動作を実行することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に従うＰＬＬ回路１の概略ブロック図である。
【図２】 本発明の実施の形態１に従う位相比較器１００の回路構成図である。
【図３】 位相比較ユニット３０の動作について説明するタイミングチャート図である。
【図４】 電流調整回路２５の出力ノードＮ２からループフィルタ３００に流れる電流量の関係を示す図である。
【図５】 ループフィルタ３００の回路構成図である。
【図６】 ＶＣＯ回路４００の回路構成図である。
【図７】 実施の形態２に従う位相比較器１１０の回路構成図である。
【図８】 本実施の形態３に従う位相比較ユニット３０＃の回路構成図である。
【図９】 本実施の形態４に従う位相比較ユニット３０＃ａの回路構成図である。
【符号の説明】
１ ＰＬＬ回路、５，１０ フリップフロップ回路、１５，１５ａ，１５＃，２０，２０ａ 論理回路、２５，２５ａ 電流調整回路、３０，３０ａ，３０＃，３０＃ａ 位相比較ユニット、１００，１１０ 位相比較器、３００ ループフィルタ、４００ ＶＣＯ回路。
【発明の属する技術分野】
本発明は、信号処理回路の内部において、入力された２つの信号の位相比較を実行する位相比較器に関する。
【０００２】
【従来の技術】
一般に、発振器等の発振周波数を安定化させるためにＰＬＬ（Phase locked loop）回路が広く用いられている。
【０００３】
ＰＬＬ回路は、システムクロックのようなリファレンス信号をモニタして、クロックのコントロールや他のクロック等との同期化を図るものである。具体的には、ＰＬＬ回路内の位相比較器に入力されるリファレンス信号と内部のフィードバック信号との間の位相差が測定され、測定結果に応じてタイミング信号を生成する電圧制御発振器（以下、ＶＣＯ（Voltage Controlled Oscillator）回路とも称する）の発振周波数が調整される。この発振された信号が位相比較器にフィードバック信号として入力され、位相比較器において、リファレンス信号とフィードバック信号との位相差が再び比較される。
【０００４】
ＰＬＬ回路は、リファレンス信号をモニタし、上記のループ動作を継続的に実行してＶＣＯ回路の発振周波数を調整することによりリファレンス信号とフィードバック信号との位相の同期化を図る。
【０００５】
位相比較器としては種々の位相比較器があるが、一例として排他的論理和に基づく位相比較を実行するデジタル位相比較回路を挙げることができる。特開２０００−３６７２９号公報においては、２つの入力信号の排他的論理和に応じて回路に流入する電流流入量および回路から流出される電流流出量の時間平均結果に基づいて位相比較を実行する位相比較器の構成が開示されている。
【０００６】
具体的には、２つの入力信号の排他的論理和に基づくスイッチング動作を実行する論理回路と、当該論理回路のスイッチング動作に基づいて位相比較に応じた電流量の流入流出を制御する電流制御回路とが設けられている。
【０００７】
【特許文献１】
特開２０００−３６７２９号公報（図１，ｐ５，６）
【０００８】
【発明が解決しようとする課題】
一方で高周波数帯での位相比較を実行した場合、入力信号の周期より高速な信号処理すなわち高速なスイッチング動作が論理回路で要求されることとなる。
【０００９】
しかしながら、論理回路において、スイッチング動作に伴う電荷の充放電には所定期間が必要であるため、余りにも高速なスイッチング動作を要求した場合、位相の変化にスイッチング動作が追従できなくなるおそれがある。すなわち、電流制御回路で制御する電流量が位相変化に追従できなくなる恐れがある。したがって、従来の位相比較器においては、高周波数帯での位相比較を実行した場合、精度の高い位相比較を実行することが困難である。
【００１０】
本発明の目的は、上記の問題を解決するものであって、高周波数帯においても安定的な位相比較を実行することができる位相比較器を提供する。
【００１１】
【課題を解決するための手段】
この発明に係る位相比較器は、第１の信号と、基準となる第２の信号の位相差を検出するための位相比較器であって、リタイミング回路と、位相比較ユニットとを含む。リタイミング回路は、第２の信号に同期したタイミングで第１の信号をサンプリングすることにより第３の信号を出力する。位相比較ユニットは、第１、２および第３の信号に基づいて位相比較に応じた電流を流す。位相比較ユニットは、第１および第２の電流源と、出力ノードと、第１および第２の電流制御回路とを含む。第１の電流制御回路は、第１の電流源と出力ノードとの間に接続され、第１の信号と第３の信号との排他的論理和が第１の論理レベルの場合に出力ノードに対して電流を流出する。第２の電流制御回路は、第２の電流源と出力ノードとの間に接続され、第２の信号が第１の論理レベルと反対の第２の論理レベルの場合に出力ノードからの電流の流入を受ける。第１の電流制御回路は、第１の電流源と、出力ノードとの間に接続される２つのスイッチ部を有する。２つのスイッチ部は、入力される第１および第３の信号の所定の組合せに応じて少なくとも一方がオンする場合に、第１の信号と第３の信号との排他的論理和が第１の論理レベルとなるように設計される。
【００１２】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００１３】
（実施の形態１）
図１は、本発明の実施の形態１に従うＰＬＬ回路１の概略ブロック図である。
【００１４】
図１を参照して、ＰＬＬ回路１は、位相比較器１００と、ループフィルタ３００と、ＶＣＯ回路４００とを備える。位相比較器１００は、リファレンス信号となるクロック信号ＣＬＫとフィードバック信号である帰還信号ＤＴＡとの位相差を検出し、ループフィルタ３００に位相差に基づいて電流を流出するもしくはループフィルタ３００からの電流の流入を受けるあるいはループフィルタ３００に対して電流を流さない。ループフィルタ３００は、位相比較器１００の位相差に基づく電流の流入／流出に応じた制御電圧ＶＯを生成する。ＶＣＯ回路４００は、ループフィルタ３００により生成された制御電圧ＶＯに基づく周波数の信号を発振する。この発振された信号が帰還信号ＤＴＡとして位相比較器１００にフィードバックされる。
【００１５】
図２は、本発明の実施の形態１に従う位相比較器１００の回路構成図である。図２を参照して、本発明の実施の形態１に従う位相比較器１００は、帰還信号ＤＴＡをクロック信号の立上りに同期したタイミングでサンプリングするフリップフロップ回路５（リタイミング回路）と、帰還信号ＤＴＡをクロック信号の半周期ずれた立下りに同期したタイミングでサンプリングするフリップフロップ回路１０と、フリップフロップ回路５，１０でサンプリングすることにより得られた信号の位相比較に基づいて電流を流入／流出する位相比較ユニット３０とを含む。
【００１６】
フリップフロップ回路５は、クロック信号ＣＬＫの立上りに同期したタイミングでサンプリングすることによりクロック信号ＣＬＫと同位相の信号ＮＢを生成する。また、フリップフロップ回路１０は、クロック信号ＣＬＫの立下りに同期したタイミングでサンプリングすることにより、信号ＮＢに対してクロック信号ＣＬＫの半周期に相当する位相差を有する信号ＮＣを生成する。なお、信号ＮＢと信号ＮＣとの排他的論理和はクロック信号ＣＬＫに相当する。
【００１７】
位相比較ユニット３０は、入力された信号に対して所定の論理演算動作を実行する論理回路１５，２０と、出力ノードに対して流入もしくは流出する電流量を規定する電流調整回路２５とを含む。
【００１８】
論理回路１５は、信号ＮＡおよびＮＢの入力を受けて制御信号Ｓ０，Ｓ１およびその反転信号／Ｓ０，／Ｓ１を出力する。論理回路２０は、信号ＮＢと信号ＮＣの入力を受けて制御信号Ｒ０，Ｒ１およびその反転信号／Ｒ０，／Ｒ１を出力する。なお、本明細書において、「／」の記号は、反転、否定、相補等を指し示すものとする。
【００１９】
電流調整回路２５は、電流源３１，３２と、アンプＡＰと、トランジスタＰＴ１〜ＰＴ４と、ＮＴ１〜ＮＴ４とを含む。なお、トランジスタＰＴ１〜ＰＴ４は、一例としてＰチャンネルＭＯＳトランジスタとする。トランジスタＮＴ１〜ＮＴ４は、一例としてＮチャンネルＭＯＳトランジスタとする。
【００２０】
電流源３１は、電源電圧ＶＤＤとノードＮ０との間に配置される。トランジスタＰＴ１およびＰＴ２は、ノードＮ０とノードＮ３との間に直列に接続され、それぞれのゲートは、論理回路１５から制御信号／Ｓ０，／Ｓ１の信号をそれぞれ受ける。トランジスタＰＴ３およびＰＴ４は、ノードＮ０とノードＮ２との間に互いに並列に配置され、それぞれのゲートは、論理回路１５から制御信号Ｓ０，Ｓ１の信号をそれぞれ受ける。トランジスタＮＴ１およびＮＴ２は、ノードＮ３とノードＮ１との間に直列に接続され、それぞれのゲートは、論理回路２０から制御信号／Ｒ０，／Ｒ１の信号をそれぞれ受ける。トランジスタＮＴ３およびＮＴ４は、ノードＮ２とノードＮ１との間に互いに並列に配置され、それぞれのゲートは、論理回路２０から制御信号Ｒ０，Ｒ１の信号をそれぞれ受ける。電流源３２は、ノードＮ１と接地電圧ＧＮＤとの間に配置される。アンプＡＰは、ノードＮ２の電圧レベルを所定レベルに増幅してノードＮ３に出力する。
【００２１】
本発明の実施の形態１に従う位相比較ユニット３０の動作について説明する。位相比較ユニット３０は、信号ＮＢと信号ＮＣとの位相差を基準として信号ＮＡと信号ＮＢとの位相差を検出する。信号ＮＢと信号ＮＣとの位相差はクロック信号ＣＬＫの半周期である。信号ＮＡと信号ＮＢとの位相差が信号ＮＢと信号ＮＣとの位相差と同じになれば、信号ＮＡはクロック信号ＣＬＫと同位相の信号に設定され、クロック信号ＣＬＫと同期化させることができる。具体的には、信号ＮＡと信号ＮＢとの排他的論理和演算に対応するトランジスタＰＴ３，ＰＴ４で構成されるスイッチ回路のスイッチング動作を実行することにより信号ＮＡと信号ＮＢとの位相差を検出する。電流源３１は、検出結果に基づく電流をノードＮ２に流出する。
【００２２】
一方、信号ＮＢと信号ＮＣとの排他的論理和演算に対応するトランジスタＮＴ３，ＮＴ４で構成されるスイッチ回路のスイッチング動作を実行することにより信号ＮＢと信号ＮＣとの位相差を検出する。電流源３２は、ノードＮ２から検出結果に基づく電流の流入を受ける。
【００２３】
位相差がともに同じであれば電流源３１から電流源３２に一定の電流が流れ、ノードＮ２からループフィルタ３００に対して電流は流れない。一方、位相差が互いに異なる場合、その差に応じて、ノードＮ２からループフィルタ３００に対して電流が流出もしくはループフィルタ３００からノードＮ２に対して電流が流入する。ここで、信号ＮＢと信号ＮＣとの位相差はクロック信号ＣＬＫの半周期であるため一定であり、電流源３２はノードＮ２から一定の定電流を受ける。この位相比較ユニット３０は、電流を一旦外部に流出して、そのあと内部に流入する電流との電流差により位相差を検出するのではなく、内部の回路内の電流源３２に流れ込む基準となる定電流と電流源３１から流れる電流との相対比較により位相差を検出する。定電流よりも余剰の電流が電流源３１から流れる場合には出力ノードから流出され、足りない場合には、足りない電流量分出力ノードＮ２から流入される。
【００２４】
すなわち、位相比較ユニット３０は、信号ＮＡと信号ＮＢとの位相差に基づく電流源３１から流れる電流量と定電流との差に基づいてループフィルタ３００に電流を流出するもしくはループフィルタ３００からの電流の流入を受ける。なお、本構成は、主に右側のスイッチ回路において、位相差検出動作を実行する一方で、それとは対照的に左側にもスイッチ回路が設けられる。具体的には、ノードＮ３とノードＮ０との間において、トランジスタＰＴ３，ＰＴ４で構成されるスイッチ回路と相補的に動作するトランジスタＰＴ１，ＰＴ２で構成されるスイッチ回路が設けられる。また、ノードＮ３とノードＮ１との間において、トランジスタＮＴ３，ＮＴ４で構成されるスイッチ回路と相補的に動作するトランジスタＮＴ１，ＮＴ２で構成されるスイッチ回路が設けられる。これらのスイッチ回路は、後述するが電流調整回路の動作安定補償として設けられる。
【００２５】
本実施の形態１においては、ノードＮ０とノードＮ２との間に設けられるスイッチ回路に対して、スイッチ回路のターンオンすなわちスイッチング動作が信号ＮＡと信号ＮＢとの排他的論理和（「Ｌ」レベル）となるようにスイッチ回路を設計する。
【００２６】
具体的には、信号ＮＡと信号ＮＢとの排他的論理和は、制御信号Ｓ０とＳ１との論理積に分解することができる。制御信号Ｓ０は、信号ＮＡと信号ＮＢとの論理和（ＮＡ＋ＮＢ）に相当する。制御信号Ｓ１は、信号ＮＡの反転信号と信号ＮＢの反転信号との論理和（（／ＮＡ）＋（／ＮＢ））に相当する。この制御信号Ｓ０とＳ１とをノードＮ０とノードＮ２との間に互いに並列に接続された２つのＰチャンネルＭＯＳトランジスタＰＴ３およびＰＴ４で構成されるスイッチ回路のそれぞれのゲートに入力することにより、スイッチ回路のターンオンが信号ＮＡと信号ＮＢとの排他的論理和（「Ｌ」レベル）となるようにスイッチ回路を設計することができる。
【００２７】
このように信号ＮＡと信号ＮＢとの排他的論理和を論理回路で論理演算するよりも、スイッチ回路のオン／オフに対応付けて等価な回路を構成することにより高速なスイッチング動作を実行することができる。
【００２８】
なお、本明細書において、「・」の記号は論理積を指し示し、「＋」の記号は論理和を指し示すものとする。
【００２９】
同様に、ノードＮ２とノードＮ１との間に設けられるスイッチ回路に対して、スイッチ回路のターンオンが信号ＮＢと信号ＮＣとの排他的論理和（「Ｌ」レベル）となるようにスイッチ回路を設計する。
【００３０】
具体的には、信号ＮＢと信号ＮＣとの排他的論理和は、制御信号Ｒ０とＲ１との論理積に分解することができる。制御信号Ｒ０は、信号ＮＢと信号ＮＣの反転信号との論理積（ＮＢ・（／ＮＣ））に相当する。また、制御信号Ｒ１は、信号ＮＢの反転信号と信号ＮＣとの論理積（（／ＮＢ）・ＮＣ）に相当する。この制御信号Ｒ０とＲ１とをノードＮ１とノードＮ２との間に互いに並列に接続された２つのＮチャンネルＭＯＳトランジスタＮＴ３およびＮＴ４で構成されるスイッチ回路のそれぞれのゲートに入力することにより、スイッチ回路のターンオンが信号ＮＡと信号ＮＢとの排他的論理和（「Ｌ」レベル）となるようにスイッチ回路を設計することができる。このように信号ＮＡと信号ＮＢとの排他的論理和を論理回路で論理演算するよりも、スイッチ回路のオン／オフに対応付けて等価な回路を構成することにより高速なスイッチング動作を実行することができる。
【００３１】
同様に、ノードＮ０とノードＮ３との間に設けられるスイッチ回路に対して、当該スイッチ回路のターンオンが信号ＮＡと信号ＮＢとの排他的論理和の反転信号（「Ｌ」レベル）となるようにスイッチ回路を設計する。
【００３２】
具体的には、信号ＮＡと信号ＮＢとの排他的論理和の反転信号は、制御信号Ｓ０の反転信号と制御信号Ｓ１の反転信号との論理和に分解することができる。この制御信号Ｓ０の反転信号と制御信号Ｓ１の反転信号とをノードＮ０とノードＮ３との間に互いに直列に接続された２つのＰチャンネルＭＯＳトランジスタＰＴ１およびＰＴ２で構成されるスイッチ回路のそれぞれのゲートに入力することにより、スイッチ回路のターンオンが信号ＮＡと信号ＮＢとの排他的論理和の反転信号（「Ｈ」レベル）となるようにスイッチ回路を設計することができる。このように信号ＮＡと信号ＮＢとの排他的論理和の反転信号を論理回路で論理演算するよりも、スイッチ回路のオン／オフに対応付けて等価な回路を構成することにより高速なスイッチング動作を実行することができる。
【００３３】
同様に、ノードＮ３とノードＮ１との間に設けられるスイッチ回路に対して、当該スイッチ回路のターンオンが信号ＮＢと信号ＮＣとの排他的論理和の反転信号（「Ｈ」レベル）となるようにスイッチ回路を設計する。
【００３４】
具体的には、信号ＮＢと信号ＮＣとの排他的論理和の反転信号は、制御信号Ｒ０の反転信号と制御信号Ｒ１の反転信号との論理積に分解することができる。この制御信号Ｒ０の反転信号と制御信号Ｒ１の反転信号とをノードＮ３とノードＮ１との間に互いに直列に接続された２つのＮチャンネルＭＯＳトランジスタＮＴ１およびＮＴ２で構成されるスイッチ回路のそれぞれのゲートに入力することにより、スイッチ回路のターンオンが信号ＮＢと信号ＮＣとの排他的論理和の反転信号（「Ｈ」レベル）となるようにスイッチ回路を設計することができる。このように信号ＮＢと信号ＮＣとの排他的論理和の反転信号を論理回路で論理演算するよりも、スイッチ回路のオン／オフに対応付けて等価な回路を構成することにより高速なスイッチング動作を実行することができる。
【００３５】
図３のタイミングチャート図を用いて、図２に示す位相比較ユニット３０の動作について説明する。なお、ここでは、位相差検出動作を実行する右側のスイッチ回路の動作に着目して説明する。
【００３６】
図２，３を参照して、クロック信号ＣＬＫの立上りに同期した時刻Ｔ１，Ｔ４等において、フリップフロップ回路５は、信号ＮＡをサンプリングしたクロック信号ＣＬＫと同期化した信号ＮＢを出力する。フリップフロップ回路１０は、半周期ずれたクロック信号ＣＬＫの立下りに同期した時刻Ｔ２，Ｔ５等において、信号ＮＢをサンプリングしたクロック信号ＣＬＫと同期化した信号ＮＣを出力する。本例においては、信号ＮＡは、信号ＮＢに対してΔＴだけ位相が遅れた状態である。なお、本例においては、信号ＮＡと信号ＮＢとの位相差がクロック信号ＣＬＫの半周期となった場合に、信号ＮＡの位相がクロック信号ＣＬＫの位相と同期化したものとする。
【００３７】
位相比較ユニット３０は、信号ＮＢと信号ＮＣとの位相差を基準として、信号ＮＡと信号ＮＢとの位相差を相対比較する。ここでは、図３に示されるように時刻Ｔ１−Ｔ４のクロック信号ＣＬＫの１周期の期間を基準に考える。信号ＮＡと信号ＮＢとの排他的論理和は、時刻Ｔ１−Ｔ３の期間において位相一致を示す「Ｌ」レベルの信号に設定される。
【００３８】
一方、信号ＮＢと信号ＮＣとの位相差は、クロック信号ＣＬＫの半周期であるため上述したようにクロック信号ＣＬＫと同一の信号により示される。すなわち、時刻Ｔ１−Ｔ２の期間は「Ｈ」レベル、時刻Ｔ２−Ｔ４の期間は「Ｌ」レベルに設定される。
【００３９】
電流調整回路２５は、信号ＮＢと信号ＮＣとの位相差を基準として、信号ＮＡと信号ＮＢとの位相差に基づく時刻Ｔ２−Ｔ３の期間ΔＴ分、電流源３１から電流源３２に電流が流されることなくループフィルタ３００に対して電流を流出する。
【００４０】
これにより、位相比較ユニット３０において、相対比較に基づく位相差検出動作が実行され、位相差に応じた電流が流出する。
【００４１】
ここで、位相差が大きいもしくは入力信号が高速である場合には、たとえば、図３に示されるように信号ＮＡと信号ＮＢとの排他的論理和の出力信号が「Ｈ」レベルもしくは「Ｌ」レベルに設定される期間が短くなる。この場合、論理回路は、排他的論理和を出力する際のトランジスタの充放電期間を十分確保することが難しくなり、配線等の寄生素子の影響も加味して、位相差に応じた正確な論理レベルで排他的論理和の出力信号を出力することができなくなる可能性がある。具体的には、論理回路からの出力信号である排他的論理和が「Ｈ」レベルに設定される期間が短期間である場合には、論理レベルが「Ｈ」レベルに上昇するまでに、「Ｌ」レベルに設定される場合があり、結果として常に「Ｌ」レベルを出力することになる可能性がある。
【００４２】
本実施の形態１においては、この位相差検出動作において、本来論理回路の論理値出力（信号ＮＡと信号ＮＢとの排他的論理和）に基づくトランジスタのスイッチング動作をトランジスタの充放電に要する期間を短縮するために電流の和（積）の形で置換している。たとえば、図２においては、信号ＮＡと信号ＮＢとの排他的論理和をＰチャンネルＭＯＳトランジスタＰＴ３およびＰＴ４の電流出力の和で置換している。これらの２つのトランジスタを制御する信号は、図３に示されるように「Ｈ」レベルもしくは「Ｌ」レベルの期間がある程度十分に確保された信号である。したがって、電流の和は、正確に位相差を反映することになる。すなわち、本構成により安定した位相差検出動作を実行することができる。
【００４３】
図４は、電流調整回路２５の出力ノードＮ２からループフィルタ３００に流れる電流量の関係を示す図である。
【００４４】
ここでは、信号ＮＢと信号ＮＣとの位相差を基準とした場合における信号ＮＡと信号ＮＢとの位相差に伴う電流がループフィルタ３００に流出するもしくはループフィルタ３００から流入される。
【００４５】
図３の例においては、上述したように信号ＮＡの位相が期間ΔＴ遅延している状態である。ここで、信号ＮＡと信号ＮＢとの位相差は、信号ＮＢと信号ＮＣとの位相差を基準とした場合において負の値とする。これに伴い、ＰチャンネルＭＯＳトランジスタＰＴ３およびＰＴ４で構成されるスイッチ回路は、ＮチャンネルＭＯＳトランジスタＮＴ３およびＮＴ４で構成されるスイッチ回路よりも長時間オンすなわちスイッチング動作を実行するためループフィルタ３００に対して電流が流れ込む。
【００４６】
図５は、ループフィルタ３００の回路構成図である。
図５を参照して、ループフィルタ３００は、位相比較ユニット３０の出力ノードＮ２と接地電圧ＧＮＤとの間に直列接続された抵抗ＲｆおよびキャパシタＣｆとを含む。
【００４７】
ループフィルタ３００への電流の流入／流出は、抵抗ＲｆおよびキャパシタＣｆで積分され、ほぼ直流の電圧に変換されて制御電圧ＶＯを得る。
【００４８】
図６は、図１に示したＶＣＯ回路４００の回路構成図である。
図６を参照して、ＶＣＯ回路４００は、ノードＮｐおよびノードＮｎに制御電圧ＶＯに基づく電圧を生成する電圧調整回路Ｂ２１と、ノードＮｐおよびＮｎに生成された電圧に応じた周波数で発振する発振器Ｂ２２と、発振器Ｂ２２の出力を受けて帰還信号ＤＴＡを出力するバッファ回路Ｂ２３を含む。
【００４９】
電圧調整回路Ｂ２１は、トランジスタＢ２１ａ〜Ｂ２１ｄを含む。トランジスタＢ２１ｃは、ノードＮｐと接地電圧ＧＮＤとの間に配置され、そのゲートは、制御電圧ＶＯの入力を受ける。トランジスタＢ２１ａは、電源電圧ＶＤＤとノードＮｐとの間に配置され、そのゲートはノードＮｐと接続されている。トランジスタＢ２１ｂは、ノードＮｎと電源電圧ＶＤＤとの間に配置され、そのゲートはノードＮｐと接続されている。トランジスタＢ２１は、ノードＮｎと接地電圧ＧＮＤとの間に配置され、そのゲートはノードＮｎと接続されている。トランジスタＢ２１ａとＢ２１ｂとはカレントミラー回路を形成する。したがって、トランジスタＢ２１ａとＢ２１ｂのトランジスタサイズが等しい場合、制御電圧ＶＯに応じた等しい通過電流ＩａがそれぞれのトランジスタＢ２１ａ，Ｂ２１ｂを流れる。
【００５０】
発振器Ｂ２２は、直列に接続される奇数段の複数のインバータＢ２２１〜Ｂ２２ｋを含む。インバータＢ２２ｋの出力は、インバータＢ２２１の入力にフィードバックされている。
【００５１】
また、バッファ回路Ｂ２３の入力には、インバータＢ２２ｋの出力が接続される。
【００５２】
インバータＢ２２ｋ（ｋは自然数）は、遅延時間を制御することができるインバータであり、ノードＮｐとゲートとが接続され、電源電圧ＶＤＤが与えられる電源ノードからの電流を制限するＰチャンネルトランジスタＢ２２ａｋと、ゲートとノードＮｎとが接続され、接地ノードへ流れ出す電流を制限するＮチャンネルトランジスタＢ２２ｄｋと、ＰチャンネルトランジスタＢ２２ａｋのドレインとＮチャンネルトランジスタＢ２２ｄｋのドレインとの間に直列接続されるＰチャンネルトランジスタＢ２２ｂｋおよびＮチャンネルトランジスタＢ２２ｃｋとを有する。
【００５３】
ＰチャンネルトランジスタＢ２２ｂｋのゲートとＮチャンネルトランジスタＢ２２ｃｋのゲートは接続され、インバータＢ２２ｋの入力ノードとなり、ＰチャンネルトランジスタＢ２２ｂｋのドレインはインバータＢ２２ｋの出力ノードとなる。
【００５４】
ここで、トランジスタＢ２２ａｋのゲートは、ノードＮｐと接続されており、トランジスタＢ２１ｂと同様にトランジスタＢ２１ａとカレントミラー回路を形成する。一方、トランジスタＢ２２ｄｋのゲートは、ノードＮｎと接続されており、トランジスタＢ２１ｄとカレントミラー回路を形成する。したがって、トランジスタＢ２１ｄを流れる通過電流Ｉａに応じた電流がトランジスタＢ２１ｄに流れる。なお、トランジスタＢ２１ｄとトランジスタＢ２２ｄのトランジスタサイズが等しい場合には同じ通過電流Ｉａが流れる。
【００５５】
他のインバータについても同様の構成であり、電圧調整回路Ｂ２１を流れる通過電流Ｉａに基づいてインバータの動作速度が調整され、発振する周波数が調整される。
【００５６】
たとえば、位相比較器１００からループフィルタ３００に電流が流入する場合、ループフィルタ３００で生成される制御電圧ＶＯは上昇する。これに伴い、ＶＣＯ回路４００において、電圧調整回路Ｂ２１は、制御電圧ＶＯの上昇に伴い、通過電流Ｉａの電流量を増加させる。これにより、インバータの動作速度が高速になる。したがって、発振する周波数の位相はこれに追従して進む。本例においては、例示的にいわゆるリング型のＶＣＯ回路を用いた構成について説明したがインダクタンスと可変容量のＬＣ共振を用いたＬＣ型ＶＣＯ回路を用いた構成としても良い。
【００５７】
なお、ここで、トランジスタＰＴ１およびＰＴ２で構成されるスイッチ回路と、トランジスタＮＴ１およびＮＴ２で構成されるスイッチ回路とアンプＡＰについて説明する。これらの回路は電流調整回路２５の動作保障として設けられたものである。
【００５８】
具体的には、電流源３２と接続されるノードＮ１の電位を所定レベル以上に維持する。上述したようにＮチャンネルＭＯＳトランジスタＮＴ３，ＮＴ４で構成されるスイッチ回路は、クロック信号ＣＬＫの半周期の区間オンしており、他方の半周期の区間はオフである。したがって、ノードＮ１の電位は、スイッチ回路がオフしている期間において、接地電圧ＧＮＤ付近まで下がり、電流源３２は、電流源として機能しなくなるおそれがある。したがって、ＮチャンネルＭＯＳトランジスタＮＴ１，ＮＴ２で構成される相補的に動作するスイッチ回路を動作させてノードＮ２の電圧レベルをアンプＡＰにより増幅し、ノードＮ３からノードＮ１への電流経路を形成する（電流供給部）。これにより、電流源３２には定常的にある程度の電流が流れこむ。したがって、頻繁にノードＮ１の電位が下がることはなく電流源３２は安定的に電流源として機能する。同様に、アンプＡＰは、ノードＮ３の電圧レベルをある電圧レベル以上を維持するように機能するためノードＮ０からノードＮ３に対して定常的にある程度の電流が流れ込む。したがって、アンプＡＰによりノードＮ０の電位レベルの変動が抑制されるため電流源３１は、安定的な電流源として機能する。
【００５９】
（実施の形態２）
上記の実施の形態１においては、電流調整回路２５において、信号ＮＡと信号ＮＢとの排他的論理和をスイッチ回路により実現する一例について説明した。
【００６０】
本実施の形態２においては、他の制御信号の組合せに従い信号ＮＡと信号ＮＢとの排他的論理和をスイッチ回路で実現する構成について説明する。
【００６１】
信号ＮＡと信号ＮＢとの排他的論理和は次式に変形することができる。
【００６２】
【数１】
図７は、実施の形態２に従う位相比較器１１０の回路構成図である。
図７を参照して、実施の形態２に従う位相比較器１１０は、位相比較器１００と比較して、位相比較ユニット３０を位相比較ユニット３０ａに置換した点が異なる。
【００６４】
位相比較ユニット３０ａは、位相比較ユニット３０と比較して、論理回路１５，２０をそれぞれ論理回路１５ａ，２０ａに置換するとともに、電流調整回路２５を電流調整回路２５ａに置換した点が異なる。
【００６５】
論理回路１５ａは、制御信号Ｓ０（／ＮＡ・ＮＢ），Ｓ１（ＮＡ・（／ＮＢ））と、これらの制御信号を反転した制御信号／Ｓ０，／Ｓ１を生成する。
【００６６】
また、論理回路２０ａは、制御信号Ｒ０（ＮＢ＋ＮＣ），Ｒ１（（／ＮＢ）＋（／ＮＣ））と、これらの制御信号を反転した制御信号／Ｒ０，／Ｒ１を生成する。
【００６７】
電流調整回路２５ａにおいて、ＰチャンネルＭＯＳトランジスタＰＴ１およびＰＴ２は、並列に接続され、制御信号／Ｓ０および／Ｓ１の入力をそれぞれ受ける。ＰチャンネルＭＯＳトランジスタＰＴ３およびＰＴ４は直列に接続され、制御信号Ｓ０およびＳ１の入力をそれぞれ受ける。ＮチャンネルＭＯＳトランジスタＮＴ１およびＮＴ２は、並列に接続され、制御信号／Ｒ０，／Ｒ１の入力をそれぞれ受ける。ＮチャンネルＭＯＳトランジスタＮＴ３およびＮＴ４は、直列に接続され、制御信号Ｒ０，Ｒ１の入力をそれぞれ受ける。
【００６８】
本構成により、ＰチャンネルＭＯＳトランジスタＰＴ３およびＰＴ４で構成されるスイッチ回路は、信号ＮＡと信号ＮＢとの排他的論理和（「Ｌ」レベル）に応答してターンオンするように設計される。また、ＰチャンネルＭＯＳトランジスタＰＴ１およびＰＴ２で構成されるスイッチ回路は、信号ＮＡと信号ＮＢとの排他的論理和（「Ｈ」レベル）に応答してターンオンするように設計される。また、ＮチャンネルＭＯＳトランジスタＮＴ３およびＮＴ４で構成されるスイッチ回路は、信号ＮＢと信号ＮＣとの排他的論理和（「Ｌ」レベル）に応答してターンオンするように設計される。ＮチャンネルＭＯＳトランジスタＮＴ１およびＮＴ２で構成されるスイッチ回路は、信号ＮＢと信号ＮＣとの排他的論理和（「Ｈ」レベル）に応答してターンオンするように設計される。
【００６９】
すなわち、本来論理回路の論理値出力（信号ＮＡと信号ＮＢとの排他的論理和）に基づくトランジスタのスイッチング動作をトランジスタの充放電に要する期間を短縮するために電流の和（積）の形で置換した構成である。
【００７０】
したがって、本構成の如く、所定の論理の組合せおよびスイッチ回路を構成するトランジスタを調整することにより、実施の形態１と同様に制御信号Ｓ０，Ｓ１を用いて信号ＮＡと信号ＮＢとの排他的論理和をスイッチ回路で実現することができる。
【００７１】
本実施の形態２にしたがって、レイアウト上の制約や論理回路の出力波形を考慮しつつベストな論理の組合せを選択し、位相比較器に適用することにより効率的かつ精度の高い位相比較を実行することができる。
【００７２】
（実施の形態３）
本発明の実施の形態３においては、実施の形態１よりもさらに位相比較動作を高速に実行する位相比較器の構成について説明する。
【００７３】
図８は、本実施の形態３に従う位相比較ユニット３０＃の回路構成図である。位相比較ユニット３０＃は、論理回路１５＃と、トランジスタＴｐ１〜Ｔｐ８と、電流源３１，３２と、トランジスタＴｎ１〜Ｔｎ８とを含む。
【００７４】
論理回路１５＃は、信号ＮＡ，ＮＢおよびＮＣの入力を受けて、そのままの信号ＮＡ，ＮＢおよびＮＣならびにその反転信号／ＮＡ，／ＮＢおよび／ＮＣを出力する。
【００７５】
電流源３１は、電源電圧ＶＤＤとノードＮ０との間に配置される。電流源３２は、ノードＮ１と接地電圧ＧＮＤとの間に配置される。
【００７６】
トランジスタＴｐ１およびＴｐ２は、トランジスタＴｐ３およびＴｐ４とノードＮ０とノードＮ３との間に直列に接続される。トランジスタＴｐ１およびＴｐ２は、互いに並列に接続され、それぞれのゲートは信号／ＮＡおよび／ＮＢの入力を受ける。トランジスタＴｐ３およびＴｐ４は、互いに並列に接続され、それぞれのゲートは信号ＮＡおよびＮＢの入力を受ける。トランジスタＴｐ５およびＴｐ７は、トランジスタＴｐ６およびＴｐ８とノードＮ０とノードＮ２との間に互いに並列に接続される。トランジスタＴｐ５およびＴｐ７は、互いに直列に接続され、それぞれのゲートは信号ＮＡおよびＮＢの入力を受ける。トランジスタＴｐ６およびＴｐ８は、互いに直列に接続され、それぞれのゲートは信号／ＮＡおよび／ＮＢの入力を受ける。
【００７７】
トランジスタＴｎ１およびＴｎ２は、トランジスタＴｎ３およびＴｎ４とノードＮ２とノードＮ１との間に直列に接続される。トランジスタＴｎ１およびＴｎ２は、互いに並列に接続され、それぞれのゲートは信号／ＮＢおよびＮＣの入力を受ける。トランジスタＴｎ３およびＴｎ４は、互いに並列に接続され、それぞれのゲートは信号ＮＢおよび／ＮＣの入力を受ける。トランジスタＴｎ５およびＴｎ７は、トランジスタＴｎ６およびＴｎ８とノードＮ２とノードＮ１との間に互いに並列に接続される。トランジスタＴｎ５およびＴｎ７は、互いに直列に接続され、それぞれのゲートは信号ＮＢおよび／ＮＣの入力を受ける。トランジスタＴｎ６およびＴｎ８は、互いに直列に接続され、それぞれのゲートは信号／ＮＢおよびＮＣの入力を受ける。
【００７８】
図８に示す位相比較ユニット３０＃は、図２で説明した位相比較ユニット３０と等価な回路である。
【００７９】
具体的には、直列に接続され、それぞれ信号ＮＡおよびＮＢをゲートに受けるトランジスタＴｐ５およびＴｐ７は、制御信号Ｓ０をゲートに受けるトランジスタＰＴ３と等価な回路である。同様に、直列に接続され、それぞれ信号ＮＡの反転信号および信号ＮＢの反転信号をゲートに受けるトランジスタＴｐ６およびＴｐ８は、制御信号Ｓ１をゲートに受けるトランジスタＰＴ４と等価な回路である。また、直列に接続され、それぞれ信号ＮＢおよびＮＣの反転信号をゲートに受けるトランジスタＴｎ５およびＴｎ７は、制御信号Ｒ０をゲートに受けるトランジスタＮＴ３と等価な回路である。同様に、直列に接続され、それぞれ信号ＮＢの反転信号および信号ＮＣをゲートに受けるトランジスタＴｎ６およびＴｎ８は、制御信号Ｒ１をゲートに受けるトランジスタＮＴ４と等価な回路である。
【００８０】
また、相補的に動作するスイッチ回路においても同様に、互いに並列に接続され、それぞれ信号ＮＡおよびＮＢをゲートに受けるトランジスタＴｐ３およびＴｐ４は、制御信号Ｓ１の反転信号をゲートに受けるトランジスタＰＴ２と等価な回路である。同様に、互いに並列に接続され、それぞれ信号ＮＡの反転信号および信号ＮＢの反転信号をゲートに受けるトランジスタＴｐ１およびＴｐ２は、制御信号Ｓ０の反転信号をゲートに受けるトランジスタＰＴ１と等価な回路である。また、互いに並列に接続され、それぞれ信号ＮＢの反転信号および信号ＮＣをゲートに受けるトランジスタＴｎ１およびＴｎ２は、制御信号Ｒ０の反転信号をゲートに受けるトランジスタＮＴ１と等価な回路である。同様に、互いに並列に接続され、それぞれ信号ＮＢおよび信号ＮＣの反転信号をゲートに受けるトランジスタＴｎ３およびＴｎ４は、制御信号Ｒ１の反転信号をゲートに受けるトランジスタＮＴ２と等価な回路である。
【００８１】
このように、一例として信号ＮＡと信号ＮＢとの排他的論理和を論理回路で論理演算するよりも、４つのトランジスタで構成されるスイッチ回路のオン／オフに対応付けて等価な回路を構成することにより高速なスイッチング動作を実行することができる。また、信号ＮＡ，／ＮＡ，ＮＢ，／ＮＢのみを用いてスイッチング動作を実行するため、排他的論理和の出力信号を出力する論理回路のトランジスタの充放電期間を考慮する必要がない。したがって、さらに安定した高速なスイッチング動作を実行することができる。また、論理回路１５＃の回路構成が簡易になり、部品点数が削減される。さらには、ゲート数を低減することにより省電力化を図ることができる。
【００８２】
（実施の形態４）
本発明の実施の形態４においては、実施の形態２よりもさらに位相比較動作を高速に実行する位相比較器の構成について説明する。
【００８３】
図９は、本実施の形態４に従う位相比較ユニット３０＃ａの回路構成図である。
【００８４】
位相比較ユニット３０＃ａは、論理回路１５＃と、ＰチャンネルＭＯＳトランジスタＴｐ１〜Ｔｐ８と、電流源３１，３２と、ＮチャンネルＭＯＳトランジスタＴｎ１〜Ｔｎ８とを含む。なお、本例においては、簡易のため位相比較ユニット３０＃と位相比較ユニット３０＃ａを構成する素子について同一の記号（符号）を用いて標記するものとする。
【００８５】
論理回路１５＃は、信号ＮＡ，ＮＢおよびＮＣの入力を受けて、そのままの信号ＮＡ，ＮＢおよびＮＣならびにその反転信号／ＮＡ，／ＮＢおよび／ＮＣを出力する。
【００８６】
電流源３１は、電源電圧ＶＤＤとノードＮ０との間に配置される。電流源３２は、ノードＮ１と接地電圧ＧＮＤとの間に配置される。
【００８７】
トランジスタＴｐ１およびＴｐ３は、トランジスタＴｐ２およびＴｐ４とともに、ノードＮ０とノードＮ３との間に互いに並列に接続される。トランジスタＴｐ１およびＴｐ３は、互いに直列に接続され、それぞれのゲートは信号／ＮＡおよびＮＢの入力を受ける。トランジスタＴｐ２およびＴｐ４は、互いに直列に接続され、それぞれのゲートは信号ＮＡおよび／ＮＢの入力を受ける。トランジスタＴｐ５およびＴｐ６は、トランジスタＴｐ７およびＴｐ８とノードＮ０とノードＮ２との間に互いに直列に接続される。トランジスタＴｐ５およびＴｐ６は、互いに並列に接続され、それぞれのゲートは信号／ＮＡおよびＮＢの入力を受ける。トランジスタＴｐ７およびＴｐ８は、互いに並列に接続され、それぞれのゲートは信号ＮＡおよび／ＮＢの入力を受ける。
【００８８】
トランジスタＴｎ１およびＴｎ３は、トランジスタＴｎ２およびＴｎ４とノードＮ２とノードＮ１との間に互いに並列に接続される。トランジスタＴｎ１およびＴｎ３は、互いに直列に接続され、それぞれのゲートは信号／ＮＢおよび／ＮＣの入力を受ける。トランジスタＴｎ２およびＴｎ４は、互いに直列に接続され、それぞれのゲートは信号ＮＢおよびＮＣの入力を受ける。トランジスタＴｎ５およびＴｎ６は、トランジスタＴｎ７およびＴｎ８とノードＮ２とノードＮ１との間に互いに直列に接続される。トランジスタＴｎ５およびＴｎ６は、互いに並列に接続され、それぞれのゲートは信号ＮＢおよびＮＣの入力を受ける。トランジスタＴｎ７およびＴｎ８は、互いに並列に接続され、それぞれのゲートは信号／ＮＢおよび／ＮＣの入力を受ける。
【００８９】
図９に示す位相比較ユニット３０＃ａは、図７で説明した位相比較ユニット３０ａと等価な回路である。
【００９０】
具体的には、並列に接続され、それぞれ信号／ＮＡおよびＮＢをゲートに受けるトランジスタＴｐ５およびＴｐ６は、制御信号Ｓ０をゲートに受けるトランジスタＰＴ３と等価な回路である。同様に、並列に接続され、それぞれ信号ＮＡおよび信号／ＮＢをゲートに受けるトランジスタＴｐ７およびＴｐ８は、制御信号Ｓ１をゲートに受けるトランジスタＰＴ４と等価な回路である。また、並列に接続され、それぞれ信号ＮＢおよびＮＣをゲートに受けるトランジスタＴｎ５およびＴｎ６は、制御信号Ｒ０をゲートに受けるトランジスタＮＴ３と等価な回路である。同様に、並列に接続され、それぞれ信号／ＮＢおよび信号／ＮＣをゲートに受けるトランジスタＴｎ７およびＴｎ８は、制御信号Ｒ１をゲートに受けるトランジスタＮＴ４と等価な回路である。
【００９１】
また、相補的に動作するスイッチ回路においても同様に、互いに直列に接続され、それぞれ信号／ＮＡおよびＮＢをゲートに受けるトランジスタＴｐ１およびＴｐ３は、制御信号／Ｓ１をゲートに受けるトランジスタＰＴ２と等価な回路である。同様に、互いに直列に接続され、それぞれ信号ＮＡおよび信号／ＮＢをゲートに受けるトランジスタＴｐ２およびＴｐ４は、制御信号／Ｓ０をゲートに受けるトランジスタＰＴ１と等価な回路である。また、互いに直列に接続され、それぞれ信号／ＮＢおよび信号／ＮＣをゲートに受けるトランジスタＴｎ１およびＴｎ３は、制御信号／Ｒ０をゲートに受けるトランジスタＮＴ１と等価な回路である。同様に、互いに直列に接続され、それぞれ信号ＮＢおよび信号ＮＣをゲートに受けるトランジスタＴｎ２およびＴｎ４は、制御信号／Ｒ１の反転信号をゲートに受けるトランジスタＮＴ２と等価な回路である。
【００９２】
このように、上記の実施の形態３の構成と同様に、信号ＮＡと信号ＮＢとの排他的論理和を論理回路で論理演算するよりも、４つのトランジスタで構成されるスイッチ回路のオン／オフに対応付けて等価な回路を構成することにより高速なスイッチング動作を実行することができる。
【００９３】
本構成により、実施の形態３と同様の効果を得ることができる。
上記においては、代表的にＰＬＬ回路を用いてＰＬＬ回路で用いられる位相比較器の構成について説明してきたが本願発明の位相比較器はこれに限られず他の回路たとえばＤＬＬ（Delay locked Loop）回路等においても用いることができる。
【００９４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９５】
【発明の効果】
この発明は以上説明したように、第１の信号と第３の信号との排他的論理和が第１の論理レベルの場合に出力ノードに電流を供給する第１の電流制御回路において、２つのスイッチ部が設けられる。２つのスイッチ部は、第１および第３の信号の所定の組合せに応じて少なくとも一方がオンする場合に、排他的論理和が第１の論理レベルとなるように構成される。したがって、論理回路等で排他的論理和の論理演算をすることがなく、２つのスイッチ部のスイッチング動作に対応づけことにより同様の処理を実行することができるため高速な位相比較動作を実行することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に従うＰＬＬ回路１の概略ブロック図である。
【図２】 本発明の実施の形態１に従う位相比較器１００の回路構成図である。
【図３】 位相比較ユニット３０の動作について説明するタイミングチャート図である。
【図４】 電流調整回路２５の出力ノードＮ２からループフィルタ３００に流れる電流量の関係を示す図である。
【図５】 ループフィルタ３００の回路構成図である。
【図６】 ＶＣＯ回路４００の回路構成図である。
【図７】 実施の形態２に従う位相比較器１１０の回路構成図である。
【図８】 本実施の形態３に従う位相比較ユニット３０＃の回路構成図である。
【図９】 本実施の形態４に従う位相比較ユニット３０＃ａの回路構成図である。
【符号の説明】
１ ＰＬＬ回路、５，１０ フリップフロップ回路、１５，１５ａ，１５＃，２０，２０ａ 論理回路、２５，２５ａ 電流調整回路、３０，３０ａ，３０＃，３０＃ａ 位相比較ユニット、１００，１１０ 位相比較器、３００ ループフィルタ、４００ ＶＣＯ回路。
Claims (6)
- 第１の信号と、基準となる第２の信号の位相差を検出するための位相比較器であって、
前記第２の信号に同期したタイミングで前記第１の信号をサンプリングすることにより第３の信号を出力するリタイミング回路と、
前記第１、２および第３の信号に基づいて位相比較に応じた電流を流すための位相比較ユニットとを備え、
前記位相比較ユニットは、
第１および第２の電流源と、
出力ノードと、
内部ノードと、
前記第１の電流源と前記出力ノードとの間に接続され、前記第１の信号と前記第３の信号との排他的論理和が第１の論理レベルの場合に前記出力ノードに対して電流を流出する第１の電流制御回路と、
前記第１の電流源と前記内部ノードとの間に接続され、前記第１の信号と前記第３の信号との排他的論理和が前記第１の論理レベルと反対の第２の論理レベルの場合に前記内部ノードに対して電流を流出する第２の電流制御回路と、
前記第２の電流源と前記出力ノードとの間に接続され、前記第２の信号が前記第２の論理レベルの場合に前記出力ノードからの電流の流入を受ける第３の電流制御回路と、
前記第２の電流源と前記内部ノードとの間に接続され、前記第２の信号が前記第１の論理レベルの場合に前記内部ノードからの電流の流入を受ける第４の電流制御回路と、
前記第２の信号が前記第１の論理レベルの場合に前記出力ノードから前記内部ノードへ電流を供給する電流供給部とを含み、
前記第１の電流制御回路は、
前記第１の電流源と、前記出力ノードとの間に接続される２つのスイッチ部を有し、
前記２つのスイッチ部は、入力される前記第１および第３の信号の所定の組合せに応じて少なくとも一方がオンする場合に、前記第１の信号と前記第３の信号との排他的論理和が前記第１の論理レベルとなるように設計される、位相比較器。 - 前記位相比較ユニットは、
前記２つのスイッチ部の一方に対応して設けられ、前記第１および第３の信号の入力を受けて、前記第１の信号と前記第３の信号との論理和を出力する第１の論理回路と、
前記２つのスイッチ部の他方に対応して設けられ、前記第１および第３の信号の入力を受けて、前記第１の信号の反転信号と前記第３の信号の反転信号の論理和を出力する第２の論理回路とをさらに含む、請求項１記載の位相比較器。 - 前記位相比較ユニットは、
前記２つのスイッチ部の一方に対応して設けられ、前記第１および第３の信号の入力を受けて、前記第１の信号の反転信号と前記第３の信号との論理積を出力する第１の論理回路と、
前記２つのスイッチ部の他方に対応して設けられ、前記第１および第３の信号の入力を受けて、前記第１の信号と前記第３の信号の反転信号の論理積を出力する第２の論理回路とをさらに含む、請求項１記載の位相比較器。 - 前記２つのスイッチ部は、前記第１の電流源と前記出力ノードとの間に互いに並列に接続され、
前記２つのスイッチ部の一方は、互いに直列に接続された第１および第２のスイッチ素子を有し、
前記第１および第２のスイッチ素子は、それぞれ入力される前記第１の信号および第３の信号がともに前記第１の論理レベルである場合にそれぞれオンし、
前記２つのスイッチ部の他方は、互いに直列に接続された第３および第４のスイッチ素子を有し、
前記第３および第４のスイッチ素子は、それぞれ入力される前記第１の信号の反転信号および前記第３の信号の反転信号がともに前記第１の論理レベルである場合にオンする、請求項１記載の位相比較器。 - 前記２つのスイッチ部は、前記第１の電流源と前記出力ノードとの間に互いに直列に接続され、
前記２つのスイッチ部の一方は、互いに並列に接続された第１および第２のスイッチ素子を有し、
前記第１および第２のスイッチ素子の少なくとも一方は、それぞれ入力される前記第１の信号および前記第３の信号の反転信号の少なくとも一方が前記第１の論理レベルである場合にオンし、
前記２つのスイッチ部の他方は、互いに並列に接続された第３および第４のスイッチ素子を有し、
前記第３および第４のスイッチ素子の少なくとも一方は、夫々入力される前記第１の信号の反転信号および第３の信号の少なくとも一方が前記第１の論理レベルである場合にオンする、請求項１記載の位相比較器。 - 前記位相比較ユニットは、前記第２の信号の前記第２の論理レベルの第１の期間を基準とし、前記第１の電流制御回路における前記第１の信号と前記第３の信号との排他的論理和が前記第１の論理レベルである第２の期間との相対比較に応じた電流を前記出力ノードに対して流し、
前記第１の期間よりも前記第２の期間が長い場合には、前記出力ノードから前記相対比較に応じた電流が流出され、前記第２の期間よりも前記第１の期間が長い場合には、前記出力ノードから前記相対比較に応じた電流が流入され、前記第１の期間と前記第２の期間が等しい場合には、前記第１の電流制御回路から前記出力ノードを介して前記第２の電流制御回路に対して所定電流が流れる、請求項１記載の位相比較器。
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