KR20090042584A - 데이터 출력 인에이블 신호 생성 회로 및 그를 구비하는반도체 메모리 장치 - Google Patents

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KR20090042584A
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Abstract

본 발명은 데이터 출력 타이밍을 제어하기 위한 데이터 출력 인에이블 신호를 생성하는 데이터 출력 인에이블 신호 생성 회로 및 그를 구비하는 반도체 메모리 장치에 관한 것으로서, 리드 커맨드가 입력되는 외부 클럭의 에지에 동기되고 버스트 랭스에 대응되는 인에이블 구간을 갖는 기준 출력 인에이블 신호를 생성하는 기준 출력 인에이블 신호 생성부; 지연고정루프 회로가 디스에이블 상태일 때 상기 지연고정루프 회로에서 발생하는 내부 클럭의 에지에서 상기 기준 출력 인에이블 신호를 순차적으로 쉬프트시켜 다수의 출력 인에이블 신호로 출력하는 출력 인에이블 신호 출력부; 및 상기 다수의 출력 인에이블 신호 중 기설정된 카스 레이턴시에 대응되는 어느 하나를 선택하여 데이터 출력 인에이블 신호로 출력하는 먹스부;를 포함함을 특징으로 한다.

Description

데이터 출력 인에이블 신호 생성 회로 및 그를 구비하는 반도체 메모리 장치{CIRCUIT FOR GENERATING DATA OUTPUT ENABLE SIGNAL AND SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 데이터 출력 타이밍을 제어하기 위한 데이터 출력 인에이블 신호를 생성하는 데이터 출력 인에이블 신호 생성 회로 및 그를 구비하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치는 리드 동작시 카스 레이턴시(CAS Latency)와 더불어 지연고정루프(Delay Locked Loop : DLL) 회로에서 생성된 라이징 지연고정루프 클럭과 폴링 지연고정루프 클럭 중 어느 하나의 에지에 맞추어 데이터를 출력하기 위하여, 데이터의 출력 인에이블을 제어하는 데이터 출력 인에이블 신호를 사용한다.
이때, 지연고정루프 회로는 외부 세팅, 예를 들어, EMRS(Extended Mode Register Set)에 따라 인에이블 또는 디스에이블 상태일 수 있다. 지연고정루프 회로가 인에이블 상태인 경우, 외부 클럭은 지연고정루프 회로에서 설정되는 지연량만큼 지연되어 라이징 지연고정루프 클럭과 폴링 지연고정루프 클럭으로 출력된 다. 반면에, 지연고정루프 회로가 디스에이블 상태인 경우, 외부 클럭은 최소 지연을 거쳐 라이징 지연고정루프 클럭과 폴링 지연고정루프 클럭으로 출력된다.
지연고정루프 회로가 디스에이블인 상태에서 종래의 반도체 메모리 장치의 데이터 출력 인에이블 신호의 생성 동작을 도 1을 참조하여 살펴보면, 우선, 외부 클럭 CLK은 디스에이블 상태의 지연고정루프 회로를 거쳐 최소 지연되어 라이징 지연고정루프 클럭 RCLKDLL과 폴링 지연고정루프 클럭 FCLKDLL으로 출력된다. 여기서, 상기 최소 지연은 지연고정루프 회로에 의해 조정되는 지연을 제외한 버퍼 및 내부 회로 등에 의한 지연을 의미한다.
또한, 외부 클럭 CLK에 동기되어 리드 커맨드 CMD가 입력될 때 리드 커맨드 CMD가 입력되는 외부 클럭 CLK의 에지를 기준으로 기준 출력 인에이블 신호 OE00가 생성된다. 여기서, 기준 출력 인에이블 신호 OE00의 펄스 폭은 버스트 랭스(Burst Length)에 대응된다.
그 후, 라이징 지연고정루프 클럭 RCLKDLL의 라이징 에지에 동기되는 라이징 지연고정루프 펄스 RCLKDLLP가 생성되고, 폴링 지연고정루프 클럭 FCLKDLL의 라이징 에지에 동기되는 폴링 지연고정루프 펄스 FCLKDLLP가 생성된다. 여기서, 라이징 지연고정루프 펄스 RCLKDLLP는 출력 인에이블 신호 OE05를 쉬프트하여 다수의 출력 인에이블 신호 OE10, OE20, OE30, OE40, OE50, OE60를 생성하기 위한 펄스 신호이고, 폴링 지연고정루프 펄스 FCLKDLLP는 기준 출력 인에이블 신호 OE00를 쉬프트하여 다수의 출력 인에이블 신호 OE05, OE15, OE25, OE35, OE45, OE55를 생성하기 위한 펄스 신호이다.
이러한 펄스들 RCLKDLLP, FCLKDLLP에 의해 기준 출력 인에이블 신호 OE00가 쉬프트되어 다수의 출력 인에이블 신호 OE05, OE10, OE15, OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55, OE60로 생성된다.
그리고, 다수의 출력 인에이블 신호 OE05, OE10, OE15, OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55, OE60 중 기설정된 카스 레이턴시에 대응되는 어느 하나가 최종적으로 데이터 출력 인에이블 신호로 출력된다.
이와 같이, 종래의 반도체 메모리 장치는 리드 커맨드 CMD가 입력된 외부 클럭 CLK을 기준으로 기준 출력 인에이블 신호 OE00를 생성하고, 기준 출력 인에이블 신호 OE00를 각 펄스 RCLKDLLP, FCLKDLLP의 인에이블 구간에서 쉬프트시켜 다수의 출력 인에이블 신호 OE05, OE10, OE15, OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55, OE60를 생성한다.
이러한 기준 출력 인에이블 신호 OE00를 쉬프트시켜 다수의 출력 인에이블 신호 OE05, OE10, OE15, OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55, OE60를 생성하는 회로는 종래에, 도 2의 구조를 갖는 다수의 회로가 직렬 연결된 구조를 갖는다.
도 2를 참조하면, 종래의 출력 인에이블 신호를 생성하는 회로는 라이징 지연고정루프 펄스 RCLKDLLP 또는 폴링 지연고정루프 펄스 FCLKDLLP와 지연고정루프 디스에이블 신호 DISDLL가 모두 인에이블 상태일 때 출력 인에이블 신호 OEIN를 전달하는 전달부(20)와, 리셋 신호 OERSTB가 디스에이블 상태일 때 전달부(20)에서 전달된 신호를 래치하여 출력 인에이블 신호 OEIN와 동일한 인에이블 구간을 갖는 출력 인에이블 신호 OEOUT로 출력하는 래치부(22)를 포함한다. 여기서, 출력 인에이블 신호 OEIN가 기준 출력 인에이블 신호 OE00인 경우, 전달부(20)로 폴링 지연고정루프 펄스 FCLKDLLP가 입력되고 출력 인에이블 신호 OEOUT로서 출력 인에이블 신호 OE05가 출력된다.
즉, 종래의 출력 인에이블 신호를 생성하는 회로는 폴링 지연고정루프 펄스 FCLKDLLP가 인에이블, 즉, 하이 레벨 상태일 때 출력 인에이블 신호 OE00를 쉬프트시켜 출력 인에이블 신호 OE05로 출력하고, 라이징 지연고정루프 펄스 RCLKDLLP가 하이 레벨 상태일 때 출력 인에이블 신호 OE05를 쉬프트시켜 출력 인에이블 신호 OE10로 출력하며, 이러한 쉬프트 동작을 연속적으로 수행하여 나머지 출력 인에이블 신호들 OE15, OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55, OE60을 순차적으로 출력한다.
하지만, 고주파 동작에서 지연고정루프 회로가 디스에이블 상태인 경우, 도 3에 도시된 바와 같이, 종래의 반도체 메모리 장치가 출력 인에이블 신호 OE05를 생성하는데 있어서 정상(도 3에 표기된 '05')보다 1클럭 앞선(도 3에 표기된 '-05') 폴링 지연고정루프 펄스 FCLKDLLP와 출력 인에이블 신호 OE00가 겹치는 현상이 발생할 수 있으며, 이에 따라 출력 인에이블 신호 OE05가 정상보다 빠르게 만들어져 데이터 출력 타이밍 오류(Fail)를 발생시킬 수 있는 문제점이 있다.
즉, 지연고정루프 회로가 디스에이블 상태에서 외부 클럭 CLK을 기준으로 폴링 지연고정루프 펄스 FCLKDLLP가 지연된 시간은 주파수에 상관없이 일정하지만, 출력 인에이블 신호 OE00와 폴링 지연고정루프 펄스 FCLKDLLP 간의 인에이블 타이 밍 차이는 고주파로 갈수록 작아진다. 이러한 원인으로 출력 인에이블 신호 OE00의 인에이블 시점이 폴링 지연고정루프 펄스 FCLKDLLP의 정상보다 1클럭 앞선 인에이블 구간과 겹쳐져서 출력 인에이블 신호 OE05가 출력 인에이블 신호 OE00와 거의 동일한 시점에 인에이블될 수 있다. 그에 따라, 출력 인에이블 신호들 OE10, OE15, OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55, OE60도 정상보다 빠르게 인에이블되어 데이터 출력 타이밍 오류가 발생할 수 있는 문제점이 있다.
본 발명은 지연고정루프 회로가 디스에이블 상태일 때 데이터 출력 타이밍의 오류를 방지할 수 있는 데이터 출력 인에이블 신호 생성 회로 및 그를 구비하는 반도체 메모리 장치를 제공한다. 특히, 본 발명은 반도체 메모리 장치의 고주파 동작시 생성되는 출력 인에이블 신호들에 의한 데이터 출력 타이밍 오류를 방지하기 위해 적용될 수 있다.
본 발명에 따른 데이터 출력 인에이블 신호 생성 회로는, 리드 커맨드가 입력되는 외부 클럭의 에지에 동기되고 버스트 랭스에 대응되는 인에이블 구간을 갖는 기준 출력 인에이블 신호를 생성하는 기준 출력 인에이블 신호 생성부; 지연고정루프 회로가 디스에이블 상태일 때 상기 지연고정루프 회로에서 발생하는 내부 클럭의 에지에서 상기 기준 출력 인에이블 신호를 순차적으로 쉬프트시켜 다수의 출력 인에이블 신호로 출력하는 출력 인에이블 신호 출력부; 및 상기 다수의 출력 인에이블 신호 중 기설정된 카스 레이턴시에 대응되는 어느 하나를 선택하여 데이터 출력 인에이블 신호로 출력하는 먹스부;를 포함함을 특징으로 한다.
상기 지연고정루프에서 발생하는 상기 내부 클럭은 상기 외부 클럭의 라이징 에지로부터 발생하는 라이징 지연고정루프 클럭과, 상기 외부 클럭의 폴링 에지로부터 발생하는 폴링 지연고정루프 클럭을 포함함이 바람직하다.
상기 구성에서, 상기 출력 인에이블 신호 출력부는, 상기 라이징 지연고정루 프 클럭의 라이징 에지에 동기되는 라이징 지연고정루프 펄스와, 상기 폴링 지연고정루프 클럭의 라이징 에지에 동기되는 폴링 지연고정루프 펄스를 생성하는 펄스 생성부; 및 상기 지연고정루프 회로가 디스에이블 상태일 때 상기 기준 출력 인에이블 신호를 상기 폴링 지연고정루프 펄스의 라이징 에지와 상기 라이징 지연고정루프 펄스의 라이징 에지에서 순차적으로 쉬프트시켜 상기 다수의 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성부;를 포함함이 바람직하다.
상기 출력 인에이블 신호 생성부는 상기 기준 출력 인에이블 신호를 상기 기준 출력 인에이블 신호가 생성된 이후 최초 발생하는 상기 폴링 지연고정루프 클럭의 라이징 에지에서부터 순차적으로 쉬프트시킴이 바람직하다.
이러한 상기 출력 인에이블 신호 생성부는, 상기 지연고정루프 회로를 디스에이블시키는 지연고정루프 디스에이블 신호에 의해 동작이 제어되며, 상기 기준 출력 인에이블 신호를 상기 폴링 지연고정루프 펄스의 라이징 에지에서 쉬프트시켜 제 1 출력 인에이블 신호로 출력하는 제 1 쉬프트부; 및 상기 지연고정루프 디스에이블 신호에 의해 동작이 제어되며, 상기 제 1 출력 인에이블 신호를 상기 라이징 지연고정루프 펄스의 라이징 에지와 상기 폴링 지연고정루프 펄스의 라이징 에지에서 순차적으로 쉬프트시켜 상기 다수의 제 2 출력 인에이블 신호로 출력하는 다수의 제 2 쉬프트부;를 포함함이 바람직하다.
상기 출력 인에이블 신호 생성부에 구비되는 상기 제 1 쉬프트부는, 상기 지연고정루프 디스에이블 신호와 상기 폴링 지연고정루프 펄스를 조합하여 상기 지연고정루프 디스에이블 신호와 상기 폴링 지연고정루프 펄스가 모두 인에이블될 때 인에이블되는 제어 신호를 출력하는 제어부; 상기 제어 신호의 디스에이블에 응답하여 상기 기준 출력 인에이블 신호를 래치하는 제 1 래치부; 상기 제어 신호의 인에이블에 응답하여 상기 제 1 래치부에서 래치된 신호를 래치하여 상기 제 1 출력 인에이블 신호로 출력하는 제 2 래치부;를 포함함이 바람직하다.
여기서, 상기 제 1 및 제 2 래치부는 입력되는 신호를 상기 기준 출력 인에이블 신호의 펄스 폭에 대응되는 시간 동안 래치하며, 외부로부터 입력되는 리셋 신호에 의해 각각 초기화됨이 바람직하다.
본 발명에 따른 반도체 메모리 장치는 외부 클럭을 지연 및 고정시켜 라이징 지연고정루프 클럭과 폴링 지연고정루프 클럭으로 출력하며, 지연고정루프 디스에이블 신호에 의해 상기 지연 및 고정 동작이 디스에이블되는 지연고정루프 회로; 리드 커맨드가 입력되는 외부 클럭의 에지에 동기되고 버스트 랭스에 대응되는 인에이블 구간을 갖는 기준 출력 인에이블 신호를 생성하며, 상기 지연고정루프 회로가 디스에이블 상태일 때 상기 기준 출력 인에이블 신호를 상기 폴링 지연고정루프 클럭의 라이징 에지와 상기 라이징 지연고정루프 클럭의 라이징 에지에서 각각 쉬프트시키고, 상기 기준 출력 인에이블 신호 및 상기 쉬프트된 신호들 중 기설정된 카스 레이턴시에 대응되는 어느 하나를 데이터 출력 인에이블 신호로 출력하는 데이터 출력 인에이블 신호 생성 회로; 및 상기 데이터 출력 인에이블 신호에 동기되어 데이터를 구동하는 출력 드라이버;를 포함함을 특징으로 한다.
상기 구성에서, 상기 출력 인에이블 신호 생성 회로는, 상기 외부 클럭, 상기 리드 커맨드, 및 상기 버스트 랭스 정보를 이용하여 상기 기준 출력 인에이블 신호를 생성하는 기준 출력 인에이블 신호 생성부; 상기 라이징 지연고정루프 클럭의 라이징 에지에 동기되는 라이징 지연고정루프 펄스와, 상기 폴링 지연고정루프 클럭의 라이징 에지에 동기되는 폴링 지연고정루프 펄스를 생성하는 펄스 생성부; 상기 지연고정루프 디스에이블 신호에 의해 동작이 제어되며, 상기 기준 출력 인에이블 신호를 상기 폴링 지연고정루프 펄스의 라이징 에지와 상기 라이징 지연고정루프 펄스의 라이징 에지에서 순차적으로 쉬프트시켜 상기 다수의 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성부; 및 상기 기준 출력 인에이블 신호 및 상기 다수의 출력 인에이이블 신호 중 상기 카스 레이턴시에 대응되는 어느 하나를 선택하여 상기 데이터 출력 인에이블 신호로 출력하는 먹스부;를 포함함이 바람직하다.
상기 기준 출력 인에이블 신호 생성부는 상기 리드 커맨드가 입력되는 상기 외부 클럭의 라이징 에지에서 인에이블되고 상기 버스트 랭스에 대응되는 버스트 전송의 종료를 알리는 버스트 종료 신호가 인에이블 되는 시점에 디스에이블되는 상기 기준 출력 인에이블 신호를 생성함이 바람직하다.
상기 출력 인에이블 신호 생성부는 상기 기준 출력 인에이블 신호를 상기 기준 출력 인에이블 신호가 생성된 이후 최초 발생하는 상기 폴링 지연고정루프 클럭의 라이징 에지에서부터 순차적으로 쉬프트시킴이 바람직하다.
이러한 상기 출력 인에이블 신호 생성부는, 상기 지연고정루프 디스에이블 신호에 의해 동작이 제어되며, 상기 기준 출력 인에이블 신호를 상기 폴링 지연고정루프 펄스의 라이징 에지에서 쉬프트시켜 제 1 출력 인에이블 신호로 출력하는 제 1 쉬프트부; 및 상기 지연고정루프 디스에이블 신호에 의해 동작이 제어되며, 상기 제 1 출력 인에이블 신호를 상기 라이징 지연고정루프 펄스의 라이징 에지와 상기 폴링 지연고정루프 펄스의 라이징 에지에서 순차적으로 쉬프트시켜 상기 다수의 제 2 출력 인에이블 신호로 출력하는 다수의 제 2 쉬프트부;를 포함함이 바람직하다.
상기 출력 인에이블 신호 생성부에 구비되는 상기 제 1 쉬프트부는, 상기 지연고정루프 디스에이블 신호와 상기 폴링 지연고정루프 펄스를 조합하여 상기 지연고정루프 디스에이블 신호와 상기 폴링 지연고정루프 펄스가 모두 인에이블될 때 인에이블되는 제어 신호를 출력하는 제어부; 상기 제어 신호의 디스에이블에 응답하여 상기 기준 출력 인에이블 신호를 래치하는 제 1 래치부; 상기 제어 신호의 인에이블에 응답하여 상기 제 1 래치부에서 래치된 신호를 래치하여 상기 제 1 출력 인에이블 신호로 출력하는 제 2 래치부;를 포함함이 바람직하다.
여기서, 상기 제 1 및 제 2 래치부는 입력되는 신호를 상기 기준 출력 인에이블 신호의 펄스 폭에 대응되는 시간 동안 래치하며, 외부로부터 입력되는 리셋 신호에 의해 각각 초기화됨이 바람직하다.
본 발명은 지연고정루프 회로가 디스에이블 상태일 때 외부 클럭의 에지에 동기되어 발생하는 기준 출력 인에이블 신호를 지연고정루프 회로로부터 제공되는 내부 클럭의 에지에 순차적으로 동기되도록 쉬프트시켜 출력 인에이블 신호들을 생성함으로써, 상기 출력 인에이블 신호들에 의한 데이터 출력 타이밍 오류를 방지할 수 있는 효과가 있다.
본 발명은 지연고정루프 회로가 디스에이블 상태일 때 기준 출력 인에이블 신호를 상기 지연고정루프 회로로부터 제공되는 내부 클럭의 에지에서 순차적으로 쉬프트시켜 출력 인에이블 신호들을 생성함으로써, 데이터 출력 타이밍 오류를 방지할 수 있는 데이터 출력 인에이블 신호 생성 회로 및 그를 구비하는 반도체 메모리 장치를 개시한다.
구체적으로, 도 4를 참조하면, 본 발명에 따른 반도체 메모리 장치는 지연고정루프 회로(40), 데이터 출력 인에이블 신호 생성 회로(42), 및 출력 드라이버(44)를 포함한다.
지연고정루프 회로(40)는 외부 클럭 CLK을 지연 및 고정시켜 라이징 지연고정루프 클럭 RCLKDLL과 폴링 지연고정루프 클럭 FCLKDLL으로 출력하며, 지연고정루프 디스에이블 신호 DISDLL에 의해 상기 지연 및 고정 동작이 디스에이블된다. 여기서, 라이징 지연고정루프 클럭 RCLKDLL은 외부 클럭 CLK의 라이징 에지로부터 발생되고, 폴링 지연고정루프 클럭 FCLKDLL은 외부 클럭 CLK의 폴링 에지로부터 발생된다. 그리고, 지연고정루프 회로(40)가 디스에이블 상태, 즉, 지연고정루프 디스에이블 신호 DISDLL가 인에이블 상태인 경우, 라이징 지연고정루프 클럭 RCLKDLL과 폴링 지연고정루프 클럭 FCLKDLL은 외부 클럭 CLK이 지연고정루프 회로(40)에 의해 지연 및 고정되지 않고 버퍼 및 내부 회로 등을 거치면서 지연되어 발생하는 클럭들이다.
데이터 출력 인에이블 신호 생성 회로(42)는 리드 커맨드 CMD가 입력되는 외부 클럭 CLK의 에지에 동기되고 버스트 랭스에 대응되는 펄스 폭을 갖는 기준 출력 인에이블 신호를 생성하며, 지연고정루프 디스에이블 신호 DISDLL가 인에이블 상태일 때 상기 기준 출력 인에이블 신호를 라이징 지연고정루프 클럭 RCLKDLL의 라이징 에지와 폴링 지연고정루프 클럭 FCLKDLL의 라이징 에지에서 각각 쉬프트시키고, 상기 쉬프트된 신호들 중 기설정된 카스 레이턴시 CL에 대응되는 어느 하나를 데이터 출력 인에이블 신호 OUTEN로 출력한다. 여기서, 상기 기준 출력 인에이블 신호의 펄스 폭은 버스트 전송의 종료를 알리는 버스트 종료 신호 BURST_END에 의해 결정될 수 있다.
출력 드라이버(44)는 데이터 출력 인에이블 신호 OUTEN에 동기되어 데이터 DATA를 구동하여 출력 데이터 DOUT를 출력한다. 즉, 출력 드라이버(44)는 데이터 출력 인에이블 신호 OUTEN의 인에이블 구간 동안 메모리 셀들로부터 전달된 데이터 DATA를 구동하여 출력 데이터 DOUT로 출력한다.
이러한 구성을 갖는 본 발명에 따른 반도체 메모리 장치에서, 데이터 출력 인에이블 신호 생성 회로(42)는 도 5와 같은 구성을 포함한다.
도 5를 참조하면, 데이터 출력 인에이블 신호 생성 회로(42)는 기준 출력 인에이블 신호 생성부(50), 출력 인에이블 신호 출력부, 및 먹스부(56)를 포함한다.
기준 출력 인에이블 신호 생성부(50)는 리드 커맨드 CMD, 버스트 종료 신호 BURST_END, 및 외부 클럭 CLK을 이용하여 기준 출력 인에이블 신호 OE00를 생성한다. 여기서, 기준 출력 인에이블 신호 OE00는 리드 커맨드 CMD가 입력되는 외부 클럭 CLK의 라이징 에지에서 인에이블되고, 버스트 종료 신호 BURST_END가 인에이블될 때 디스에이블된다.
상기 출력 인에이블 신호 출력부는 지연고정루프 회로(40)가 디스에이블 상태일 때 기준 출력 인에이블 신호 OE00를 지연고정루프 회로(40)에서 발생하는 내부 클럭, 즉, 라이징 지연고정루프 클럭 RCLKDLL과 폴링 지연고정루프 클럭 FCLKDLL의 에지에서 순차적으로 쉬프트시켜 다수의 출력 인에이블 신호 OE05, OE10, OE15, OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55, OE60를 생성한다.
여기서, 출력 인에이블 신호 출력부는 펄스 발생부(52)와 출력 인에이블 신호 생성부(54)를 포함하여 구성될 수 있다.
펄스 발생부(52)는 라이징 지연고정루프 클럭 RCLKDLL의 라이징 에지에 동기되는 라이징 지연고정루프 펄스 RCLKDLLP와, 폴링 지연고정루프 클럭 FCLKDLL의 라이징 에지에 동기되는 폴링 지연고정루프 펄스 FCLKDLLP를 생성한다.
그리고, 출력 인에이블 신호 생성부(54)는 지연고정루프 디스에이블 신호 DISDLL에 의해 동작이 제어되며, 기준 출력 인에이블 신호 OE00를 라이징 지연고정루프 펄스 RCLKDLLP의 라이징 에지와 폴링 지연고정루프 펄스 FCLKDLLP의 라이징 에지에서 순차적으로 쉬프트시켜 상기 다수의 출력 인에이블 신호 OE05, OE10, OE15, OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55, OE60를 생성한다. 여기서, 출력 인에이블 신호 생성부(54)는 기준 출력 인에이블 신호 OE00를 폴링 지연고정루프 펄스 FCLKDLLP의 라이징 에지에서부터 순차적으로 쉬프트시킴이 바람직하다. 그리고, 출력 인에이블 신호 생성부(54)에서 생성되는 상기 출력 인에이블 신 호들의 수는 반도체 메모리 장치가 지원할 수 있는 카스 레이턴시에 대응될 수 있다. 예를 들어, 반도체 메모리 장치가 카스 레이턴시 6까지 지원하는 경우 출력 인에이블 신호 OE60까지 생성됨이 바람직하다.
먹스부(56)는 기준 출력 인에이블 신호 OE00 및 다수의 출력 인에이이블 신호 OE05, OE10, OE15, OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55, OE60 중 카스 레이턴시 CL에 대응되는 어느 하나를 선택하여 데이터 출력 인에이블 신호 OUTEN로 출력한다. 예를 들어, 먹스부(56)는 카스 레이턴시 CL가 0인 경우 기준 출력 인에이블 신호 OE00를 데이터 출력 인에이블 신호 OUTEN로 출력하고, 카스 레이턴시 CL가 1인 경우 출력 인에이이블 신호 OE10를 데이터 출력 인에이블 신호 OUTEN로 출력한다.
이러한 구성을 갖는 데이터 출력 인에이블 신호 생성 회로(42)에서, 출력 인에이블 신호 생성부(54)는 직렬 연결되는 다수의 쉬프트부(55)를 포함하며, 각 쉬프트부(55)는 기준 출력 인에이블 신호 OE00 또는 전단의 쉬프트부(55)의 출력을 입력받아서 라이징 지연고정루프 펄스 RCLKDLLP 또는 폴링 지연고정루프 펄스 FCLKDLLP의 라이징 에지에서 쉬프트시킨다. 예를 들어, 기준 출력 인에이블 신호 OE00를 입력받는 쉬프트부(55)는 폴링 지연고정루프 펄스 FCLKDLLP의 라이징 에지에서 기준 출력 인에이블 신호 OE00를 쉬프트시켜 출력 인에이블 신호 OE05로 출력하고, 그 후단의 쉬프트부(55)는 라이징 지연고정루프 펄스 RCLKDLLP의 라이징 에지에서 출력 인에이블 신호 OE05를 쉬프트시켜 출력 인에이블 신호 OE10로 출력한다. 이때, 기준 출력 인에이블 신호 OE00를 입력받는 쉬프트부(55)는 기준 출력 인에이블 신호 OE00가 인에이블된 이후의 최초 폴링 지연고정루프 펄스 FCLKDLLP의 라이징 에지에서 기준 출력 인에이블 신호 OE00를 쉬프트시킴이 바람직하다.
그리고, 출력 인에이블 신호 생성부(54)에 포함되는 쉬프트부(55)는 도 6과 같이 구성될 수 있다. 이때, 모든 쉬프트부(55)가 도 6과 같이 구성되거나, 기준 출력 인에이블 신호 OE00를 입력받는 쉬프트부(55)만 도 6과 같이 구성되고, 나머지 쉬프트부(55)는 종래의 도 2와 같이 구성되어도 무방하다.
도 6을 참조하면, 쉬프트부(55)는 라이징 지연고정루프 펄스 RCLKDLLP 또는 폴링 지연고정루프 펄스 FCLKDLLP와 지연고정루프 디스에이블 신호 DISDLL를 조합하여 제어 신호 CTRL 및 그와 위상이 반대인 반전 제어 신호 CTRLB로 출력하는 제어부(60), 제어 신호 CTRL의 디스에이블에 응답하여 출력 인에이블 신호 OEIN를 래치하여 출력 인에이블 신호 OE_LAT로 출력하는 래치부(62), 및 제어 신호 CTRL의 인에이블에 응답하여 출력 인에이블 신호 OE_LAT를 래치하여 출력 인에이블 신호 OEOUT로 출력하는 래치부(64)를 포함한다. 여기서, 출력 인에이블 신호 OEIN는 기준 출력 인에이블 신호 OE00 또는 전단의 쉬프트부(55)의 출력을 의미하며, 출력 인에이블 신호 OEOUT는 쉬프트부(55)에 의해 출력 인에이블 신호 OEIN가 쉬프트된 신호를 의미한다. 아울러, 래치부(62,64)는 리셋 신호 OERSTB에 의해 초기화될 수 있다.
구체적으로, 제어부(60)는 라이징 지연고정루프 펄스 RCLKDLLP 또는 폴링 지연고정루프 펄스 FCLKDLLP와 지연고정루프 디스에이블 신호 DISDLL를 낸드 조합하여 제어 신호 CTRL로 출력하는 낸드 게이트(ND1)와, 제어 신호 CTRL를 반전하여 반 전 제어 신호 CTRLB로 출력하는 인버터(INV1)를 포함하여 구성될 수 있다.
이러한 구성의 제어부(60)는 지연고정루프 디스에이블 신호 DISDLL가 디스에이블 상태, 즉, 지연고정루프 회로(40)가 인에이블 상태일 때, 디스에이블 상태의 제어 신호 CTRL를 출력한다.
그리고, 제어부(60)는 지연고정루프 디스에이블 신호 DISDLL가 인에이블 상태, 즉, 지연고정루프 회로(40)가 디스에이블 상태일 때, 라이징 지연고정루프 펄스 RCLKDLLP 또는 폴링 지연고정루프 펄스 FCLKDLLP의 상태에 따라 제어 신호 CTRL의 상태를 결정하여 출력한다. 즉, 라이징 지연고정루프 펄스 RCLKDLLP 또는 폴링 지연고정루프 펄스 FCLKDLLP가 인에이블 상태이면, 인에이블 상태의 제어 신호 CTRL가 출력되고, 라이징 지연고정루프 펄스 RCLKDLLP 또는 폴링 지연고정루프 펄스 FCLKDLLP가 디스에이블 상태이면, 디스에이블 상태의 제어 신호 CTRL가 출력된다.
래치부(62)는 제어 신호 CTRL와 반전 제어 신호 CTRLB에 응답하여 출력 인에이블 신호 OEIN를 전달하는 전송 게이트(TG1), 리셋 신호 OERSTB와 전송 게이트(TG1)의 출력을 낸드 조합하는 낸드 게이트(ND2), 낸드 게이트(ND2)의 출력을 반전하여 전송 게이트(TG1)와 낸드 게이트(ND2) 간을 연결하는 노드로 제공하는 인버터(INV2), 및 낸드 게이트(ND2)의 출력을 반전하여 출력 인에이블 신호 OESH로 출력하는 인버터(INV3)를 포함하여 구성될 수 있다.
이러한 구성의 래치부(62)는 제어 신호 CTRL의 디스에이블 구간, 즉 하이 레벨구간 동안 전송 게이트(TG1)를 통하여 출력 인에이블 신호 OEIN를 전달하고, 리 셋 신호 OERSTB가 디스에이블 상태, 즉, 하이 레벨일 때 낸드 게이트(ND2)와 인버터(INV2)를 통하여 전송 게이트(TG1)에서 전달된 신호를 래치한다. 이때, 낸드 게이트(ND2)와 인버터(INV2)에 의한 래치 시간은 출력 인에이블 신호 OEIN가 인에이블 상태를 유지하는 시간과 동일함이 바람직하다.
즉, 래치부(62)는 제어 신호 CTRL가 디스에이블 상태일 때 출력 인에이블 신호 OEIN를 입력받아 래치함으로써, 제어 신호 CTRL가 디스에이블되는 시점에 인에이블되고 출력 인에이블 신호 OEIN와 동일한 펄스 폭을 갖는 출력 인에이블 신호 OE_LET를 출력한다.
그리고, 래치부(62)는 리셋 신호 OERSTB가 인에이블 상태, 즉, 로우 레벨일 때 초기화된다.
래치부(64)는 제어 신호 CTRL 및 반전 제어 신호 CTRLB에 응답하여 출력 인에이블 신호 OE_LAT를 전달하는 전송 게이트(TG2), 리셋 신호 OERSTB와 전송 게이트(TG2)의 출력을 낸드 조합하는 낸드 게이트(ND3), 낸드 게이트(ND3)의 출력을 반전하여 전송 게이트(TG2)와 낸드 게이트(ND3) 간을 연결하는 노드로 제공하는 인버터(INV4), 및 낸드 게이트(ND3)의 출력을 반전하여 출력 인에이블 신호 OEOUT로 출력하는 인버터(INV5)를 포함하여 구성될 수 있다.
이러한 구성의 래치부(64)는 제어 신호 CTRL의 인에이블 구간, 즉 로우 레벨구간 동안 전송 게이트(TG2)를 통하여 출력 인에이블 신호 OE_LAT를 전달하고, 리셋 신호 OERSTB가 디스에이블 상태, 즉, 하이 레벨일 때 낸드 게이트(ND3)와 인버터(INV4)를 통하여 전송 게이트(TG2)에서 전달된 신호를 래치한다. 이때, 낸드 게 이트(ND3)와 인버터(INV4)에 의한 래치 시간은 출력 인에이블 신호 OE_LAT가 인에이블 상태를 유지하는 시간과 동일함이 바람직하다.
즉, 래치부(64)는 제어 신호 CTRL가 인에이블 상태일 때 출력 인에이블 신호 OE_LAT를 입력받아 래치함으로써, 제어 신호 CTRL가 인에이블되는 시점에 인에이블되고 출력 인에이블 신호 OE_LAT와 동일한 펄스 폭을 갖는 출력 인에이블 신호 OEOUT를 출력한다.
그리고, 래치부(64)는 리셋 신호 OERSTB가 인에이블 상태, 즉, 로우 레벨일 때 초기화된다.
이하, 도 7을 참조하여 고주파 동작시 본 발명에 따른 반도체 메모리 장치의 데이터 출력 인에이블 신호 OUTEN 생성 동작을 상세히 살펴보기로 한다.
우선, 외부 클럭 CLK의 소정 에지에 동기되어 리드 커맨드 CMD가 입력되면, 기준 출력 인에이블 신호 생성부(50)를 통하여 리드 커맨드 CMD가 입력되는 외부 클럭 CLK의 소정 에지에 동기되어 인에이블되고 버스트 랭스에 대응되는 펄스 폭을 갖는 기준 출력 인에이블 신호 OE00가 생성된다.
이때, 지연고정루프 디스에이블 신호 DISDLL가 인에이블 상태인 경우, 외부 클럭 CLK이 디스에이블 상태의 지연고정루프 회로(40)를 거침에 따라 소정 지연되어 라이징 지연고정루프 클럭 RCLKDLL과 폴링 지연고정루프 클럭 FCLKDLL으로 출력된다.
그리고, 펄스 발생부(52)를 통하여 라이징 지연고정루프 클럭 RCLKDLL의 라이징 에지에 동기되어 라이징 지연고정루프 펄스 RCLKDLLP가 발생하고, 폴링 지연 고정루프 클럭 FCLKDLL의 라이징 에지에 동기되어 폴링 지연고정루프 펄스 FCLKDLLP가 발생한다.
그 후, 기준 출력 인에이블 신호 OE00는 쉬프트부(55)에 구비되는 래치부(62)를 통하여 폴링 지연고정루프 펄스 FCLKDLLP가 디스에이블 상태, 즉, 로우 레벨일 때 쉬프트되어 폴링 지연고정루프 펄스 FCLKDLLP의 폴링 에지에서 인에이블되는 출력 인에이블 신호 OE_LAT로 출력된다.
그리고 나서, 출력 인에이블 신호 OE_LAT는 쉬프트부(55)에 구비되는 래치부(62)를 통하여 폴링 지연고정루프 펄스 FCLKDLLP가 디스에이블 상태에서 인에이블 상태로 바뀔 때, 즉, 로우 레벨에서 하이 레벨로 천이될 때 쉬프트되어 폴링 지연고정루프 펄스 FCLKDLLP의 라이징 에지에서 인에이블되는 출력 인에이블 신호 OE05로 출력된다.
이후, 출력 인에이블 신호 OE05는 나머지 쉬프트부(55)들을 통하여 라이징 지연고정루프 펄스 RCLKDLLP의 라이징 에지와 폴링 지연고정루프 펄스 FCLKDLLP의 라이징 에지에서 순차적으로 쉬프트되어 다수의 출력 인에이블 신호 OE10, OE15, OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55, OE60로 출력된다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치는 지연고정루프 회로가 디스에이블인 상태에서 기준 출력 인에이블 신호 OE00를 지연고정루프 클럭 RCLKDLL, FCLKDLL의 에지에서 쉬프트시킴으로써, 출력 인에이블 신호들 OE05, OE10, OE15, OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55, OE60이 정상적인 타이밍에 생성될 수 있다.
특히, 고주파 동작시 기준 출력 인에이블 신호 OE00가 인에이블될 때 폴링 지연고정루프 펄스 FCLKDLLP가 인에이블 상태이더라도 폴링 지연고정루프 펄스 FCLKDLLP가 디스에이블 상태일 때 기준 출력 인에이블 신호 OE00가 인에이블 상태가 아니었다면 출력 인에이블 신호 OE05는 디스에이블 상태로 유지된다. 출력 인에이블 신호 OE05가 인에이블되기 위해서는 폴링 지연고정루프 펄스 FCLKDLLP가 디스에이블 상태일 때 기준 출력 인에이블 신호 OE00가 인에이블 상태를 유지해야 한다.
이러한 동작을 통해 본 발명에 따른 반도체 메모리 장치는 기준 출력 인에이블 신호 OE00와 폴링 지연고정루프 펄스 FCLKDLLP 간에 1/2 tCK 만큼의 마진을 확보할 수 있으며, 그에 따라, 출력 인에이블 신호 OE05가 정상적인 폴링 지연고정루프 펄스 FCLKDLLP의 라이징 에지(도 7에 표기된 '05')에서 인에이블되어 데이터 출력 타이밍 오류를 방지할 수 있는 효과가 있다.
즉, 본 발명에 따른 반도체 메모리 장치는 지연고정루프 클럭의 특정 상태에서 외부 클럭을 받아들여 래치한 후 특정 상태로 전달함으로써, 지연고정루프 클럭과 외부 클럭 간의 도메인 크로싱(domain crossing) 불량을 해결할 수 있는 효과가 있다.
도 1은 지연고정루프 회로가 디스에이블 상태일 때 종래의 반도체 메모리 장치의 출력 인에이블 신호 생성 동작을 나타내는 파형도.
도 2는 종래의 반도체 메모리 장치에 구비되는 출력 인에이블 신호 생성 회로를 나타내는 회로도.
도 3은 지연고정루프 회로가 디스에이블 상태이고 고주파 동작시 종래의 반도체 메모리 장치의 출력 인에이블 신호 생성 동작의 문제점을 설명하기 위한 파형도.
도 4는 본 발명에 따른 데이터 출력 인에이블 신호 생성 회로를 포함하는 반도체 메모리 장치를 나타내는 블럭도.
도 5는 도 4의 데이터 출력 인에이블 신호 생성 회로(42)의 상세 구성을 나타내는 블럭도.
도 6은 도 5의 쉬프트부(55)의 일 예를 나타내는 회로도.
도 7은 지연고정루프 회로가 디스에이블 상태이고 고주파 동작시 본 발명에 따른 반도체 메모리 장치의 출력 인에이블 신호 생성 동작을 나타내는 파형도.

Claims (16)

  1. 리드 커맨드가 입력되는 외부 클럭의 에지에 동기되고 버스트 랭스에 대응되는 인에이블 구간을 갖는 기준 출력 인에이블 신호를 생성하는 기준 출력 인에이블 신호 생성부;
    지연고정루프 회로가 디스에이블 상태일 때 상기 지연고정루프 회로에서 발생하는 내부 클럭의 에지에서 상기 기준 출력 인에이블 신호를 순차적으로 쉬프트시켜 다수의 출력 인에이블 신호로 출력하는 출력 인에이블 신호 출력부; 및
    상기 다수의 출력 인에이블 신호 중 기설정된 카스 레이턴시에 대응되는 어느 하나를 선택하여 데이터 출력 인에이블 신호로 출력하는 먹스부;를 포함함을 특징으로 하는 데이터 출력 인에이블 신호 생성 회로.
  2. 제 1 항에 있어서,
    상기 지연고정루프에서 발생하는 상기 내부 클럭은 상기 외부 클럭의 라이징 에지로부터 발생하는 라이징 지연고정루프 클럭과, 상기 외부 클럭의 폴링 에지로부터 발생하는 폴링 지연고정루프 클럭을 포함함을 특징으로 하는 데이터 출력 인에이블 신호 생성 회로.
  3. 제 2 항에 있어서,
    상기 출력 인에이블 신호 출력부는,
    상기 라이징 지연고정루프 클럭의 라이징 에지에 동기되는 라이징 지연고정루프 펄스와, 상기 폴링 지연고정루프 클럭의 라이징 에지에 동기되는 폴링 지연고정루프 펄스를 생성하는 펄스 생성부; 및
    상기 지연고정루프 회로가 디스에이블 상태일 때 상기 기준 출력 인에이블 신호를 상기 폴링 지연고정루프 펄스의 라이징 에지와 상기 라이징 지연고정루프 펄스의 라이징 에지에서 순차적으로 쉬프트시켜 상기 다수의 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성부;를 포함함을 특징으로 하는 데이터 출력 인에이블 신호 생성 회로.
  4. 제 3 항에 있어서,
    상기 출력 인에이블 신호 생성부는 상기 기준 출력 인에이블 신호를 상기 기준 출력 인에이블 신호가 생성된 이후 최초 발생하는 상기 폴링 지연고정루프 클럭의 라이징 에지에서부터 순차적으로 쉬프트시킴을 특징으로 하는 데이터 출력 인에이블 신호 생성 회로.
  5. 제 4 항에 있어서,
    상기 출력 인에이블 신호 생성부는,
    상기 지연고정루프 회로를 디스에이블시키는 지연고정루프 디스에이블 신호에 의해 동작이 제어되며, 상기 기준 출력 인에이블 신호를 상기 폴링 지연고정루프 펄스의 라이징 에지에서 쉬프트시켜 제 1 출력 인에이블 신호로 출력하는 제 1 쉬프트부; 및
    상기 지연고정루프 디스에이블 신호에 의해 동작이 제어되며, 상기 제 1 출력 인에이블 신호를 상기 라이징 지연고정루프 펄스의 라이징 에지와 상기 폴링 지연고정루프 펄스의 라이징 에지에서 순차적으로 쉬프트시켜 상기 다수의 제 2 출력 인에이블 신호로 출력하는 다수의 제 2 쉬프트부;를 포함함을 특징으로 하는 데이터 출력 인에이블 신호 생성 회로.
  6. 제 5 항에 있어서,
    상기 제 1 쉬프트부는,
    상기 지연고정루프 디스에이블 신호와 상기 폴링 지연고정루프 펄스를 조합하여 상기 지연고정루프 디스에이블 신호와 상기 폴링 지연고정루프 펄스가 모두 인에이블될 때 인에이블되는 제어 신호를 출력하는 제어부;
    상기 제어 신호의 디스에이블에 응답하여 상기 기준 출력 인에이블 신호를 래치하는 제 1 래치부;
    상기 제어 신호의 인에이블에 응답하여 상기 제 1 래치부에서 래치된 신호를 래치하여 상기 제 1 출력 인에이블 신호로 출력하는 제 2 래치부;를 포함함을 특징으로 하는 데이터 출력 인에이블 신호 생성 회로.
  7. 제 6 항에 있어서,
    상기 제 1 및 제 2 래치부는 입력되는 신호를 상기 기준 출력 인에이블 신호 의 펄스 폭에 대응되는 시간 동안 래치함을 특징으로 하는 데이터 출력 인에이블 신호 생성 회로.
  8. 제 6 항에 있어서,
    상기 제 1 및 제 2 래치부는 외부로부터 입력되는 리셋 신호에 의해 각각 초기화됨을 특징으로 하는 데이터 출력 인에이블 신호 생성 회로.
  9. 외부 클럭을 지연 및 고정시켜 라이징 지연고정루프 클럭과 폴링 지연고정루프 클럭으로 출력하며, 지연고정루프 디스에이블 신호에 의해 상기 지연 및 고정 동작이 디스에이블되는 지연고정루프 회로;
    리드 커맨드가 입력되는 외부 클럭의 에지에 동기되고 버스트 랭스에 대응되는 인에이블 구간을 갖는 기준 출력 인에이블 신호를 생성하며, 상기 지연고정루프 회로가 디스에이블 상태일 때 상기 기준 출력 인에이블 신호를 상기 폴링 지연고정루프 클럭의 라이징 에지와 상기 라이징 지연고정루프 클럭의 라이징 에지에서 각각 쉬프트시키고, 상기 기준 출력 인에이블 신호 및 상기 쉬프트된 신호들 중 기설정된 카스 레이턴시에 대응되는 어느 하나를 데이터 출력 인에이블 신호로 출력하는 데이터 출력 인에이블 신호 생성 회로; 및
    상기 데이터 출력 인에이블 신호에 동기되어 데이터를 구동하는 출력 드라이버;를 포함함을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 데이터 출력 인에이블 신호 생성 회로는,
    상기 외부 클럭, 상기 리드 커맨드, 및 상기 버스트 랭스 정보를 이용하여 상기 기준 출력 인에이블 신호를 생성하는 기준 출력 인에이블 신호 생성부;
    상기 라이징 지연고정루프 클럭의 라이징 에지에 동기되는 라이징 지연고정루프 펄스와, 상기 폴링 지연고정루프 클럭의 라이징 에지에 동기되는 폴링 지연고정루프 펄스를 생성하는 펄스 생성부;
    상기 지연고정루프 디스에이블 신호에 의해 동작이 제어되며, 상기 기준 출력 인에이블 신호를 상기 폴링 지연고정루프 펄스의 라이징 에지와 상기 라이징 지연고정루프 펄스의 라이징 에지에서 순차적으로 쉬프트시켜 상기 다수의 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성부; 및
    상기 기준 출력 인에이블 신호 및 상기 다수의 출력 인에이이블 신호 중 상기 카스 레이턴시에 대응되는 어느 하나를 선택하여 상기 데이터 출력 인에이블 신호로 출력하는 먹스부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 기준 출력 인에이블 신호 생성부는 상기 리드 커맨드가 입력되는 상기 외부 클럭의 라이징 에지에서 인에이블되고 상기 버스트 랭스에 대응되는 버스트 전송의 종료를 알리는 버스트 종료 신호가 인에이블 되는 시점에 디스에이블되는 상기 기준 출력 인에이블 신호를 생성함을 특징으로 하는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 출력 인에이블 신호 생성부는 상기 기준 출력 인에이블 신호를 상기 기준 출력 인에이블 신호가 생성된 이후 최초 발생하는 상기 폴링 지연고정루프 클럭의 라이징 에지에서부터 순차적으로 쉬프트시킴을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 출력 인에이블 신호 생성부는,
    상기 지연고정루프 디스에이블 신호에 의해 동작이 제어되며, 상기 기준 출력 인에이블 신호를 상기 폴링 지연고정루프 펄스의 라이징 에지에서 쉬프트시켜 제 1 출력 인에이블 신호로 출력하는 제 1 쉬프트부; 및
    상기 지연고정루프 디스에이블 신호에 의해 동작이 제어되며, 상기 제 1 출력 인에이블 신호를 상기 라이징 지연고정루프 펄스의 라이징 에지와 상기 폴링 지연고정루프 펄스의 라이징 에지에서 순차적으로 쉬프트시켜 상기 다수의 제 2 출력 인에이블 신호로 출력하는 다수의 제 2 쉬프트부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 1 쉬프트부는,
    상기 지연고정루프 디스에이블 신호와 상기 폴링 지연고정루프 펄스를 조합하여 상기 지연고정루프 디스에이블 신호와 상기 폴링 지연고정루프 펄스가 모두 인에이블될 때 인에이블되는 제어 신호를 출력하는 제어부;
    상기 제어 신호의 디스에이블에 응답하여 상기 기준 출력 인에이블 신호를 래치하는 제 1 래치부;
    상기 제어 신호의 인에이블에 응답하여 상기 제 1 래치부에서 래치된 신호를 래치하여 상기 제 1 출력 인에이블 신호로 출력하는 제 2 래치부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제 1 및 제 2 래치부는 입력되는 신호를 상기 기준 출력 인에이블 신호의 펄스 폭에 대응되는 시간 동안 래치함을 특징으로 하는 반도체 메모리 장치.
  16. 제 14 항에 있어서,
    상기 제 1 및 제 2 래치부는 외부로부터 입력되는 리셋 신호에 의해 각각 초기화됨을 특징으로 하는 반도체 메모리 장치.
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