JP2005094597A

JP2005094597A - 遅延制御装置

Info

Publication number: JP2005094597A
Application number: JP2003327827A
Authority: JP
Inventors: Keiichi Iwasaki; 敬一岩崎
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2003-09-19
Filing date: 2003-09-19
Publication date: 2005-04-07

Abstract

【課題】本発明は、データをストローブ信号に同期させて取り込む際のデータとストローブ信号の同期を簡単かつ適切にとる遅延制御装置を提供する。
【解決手段】遅延制御装置１は、入力される複数のデータをそれぞれ最小遅延素子２ａ〜２ｄで所定値だけ遅延させてそれぞれ対応するフリップフロップ６ａ〜６ｄのデータ端子に入力させ、入力されるストローブ信号を遅延素子３で遅延させてフリップフロップ６ａ〜６ｄのクロック端子に入力させ、フリップフロップ６ａ〜６ｄが、遅延素子３で遅延されたストローブ信号に基づいて、最小遅延素子２ａ〜２ｄで遅延されたデータを取り込むが、複数の最小遅延素子２ａ〜２ｄとフリップフロップ６ａ〜６ｄとの間に、最小遅延素子２ａ〜２ｄで遅延された各データを通過させるバッファ４ａ〜４ｃが、スキューに応じて配設されており、データとストローブ信号を適切に同期させる。
【選択図】図１

Description

本発明は、遅延制御装置に関し、詳細には、データをストローブ信号に同期させて取り込む際のデータとストローブ信号の同期を簡単かつ適切にとる遅延制御装置に関する。

従来からデバイス間のデータインターフェースの手法としては、デバイス間で位相制御された単一のクロックを用い当該クロックに同期してデータを送受信する手法と、データを送信するデバイスがストローブ信号とデータを出力し当該データを受信するデバイスが受け取ったストローブ信号とデータを用いて内部に取り込む手法とがある。

後者の手法の例としては、ハードディスクにおけるウルトラＤＭＡあるいはＤＤＲ（ダブルデータレート）―ＳＤＲＡＭのデータインターフェースがある。これらのうちウルトラＤＭＡを実施することは、ウルトラＤＭＡ１００においてもストローブ信号は最大５０ＭＨｚの動作であるため、ハードディスクインターフェースを有するＡＳＩＣ設計において特に困難ではない。

ところが、ＤＤＲ−ＳＤＲＡＭの場合、４００ＭＨｚあるいは２６６ＭＨｚのような高速なストローブ信号に同期してデータを受ける必要があり、また、ストローブ信号とデータのタイミング規定が厳しいため、ＡＳＩＣ設計において専用の機構を用いないと、実施が困難である。

ＤＬＬ（Delay Looked Loop ）を用いた従来技術としては、例えば、非特許文献１に記載の技術が知られており、この手法を用いた構成は、図８のように示され、図８の構成を用いたデータの入力タイミングは、図９のように示される。

すなわち、従来の信号遅延装置は、データが４ビットの場合、図８に示すように、ＤＬＬ１０１、遅延設定算出回路１０２、遅延素子１０３、４個の最小遅延素子１０４〜１０７、４個のフリップフロップ１０８〜１１１等を備え、ＤＬＬ１０１は、遅延素子１１２、位相比較器１１３及び遅延制御回路１１４等を備えている。

ＤＬＬ１０１は、遅延素子１１２が、入力されるクロックの１周期分を遅延させて位相比較器１１３に出力し、位相比較器１１３がこの遅延素子１１２で遅延されたクロックと入力されたクロックの位相を比較して、遅延制御回路１１４に出力し、遅延制御回路１１４が、この位相比較結果に基づいてクロックの１周期分に値する遅延設定値を算出して、遅延素子１１２と遅延設定値算出回路１０２に出力する。

遅延設定値算出回路１０２は、遅延制御回路１１４から入力される遅延設定値とギア比設定値からストローブ信号を遅延させる遅延素子１０３の遅延設定値を算出して、遅延素子１０３に出力し、遅延素子１０３は、入力されるストローブ信号を遅延設定算出回路１０２から入力される遅延設定値に基づいて遅延させて補正ストローブ信号としてフリップフロップ１０８〜１１１に出力する。

最小遅延素子１０４〜１０７には、データ０〜データ３がそれぞれ入力され、最小遅延素子１０４〜１０７は、予め設定されている遅延量だけデータ０〜データ３を遅延させてフリップフロップ１０８〜１１１に出力する。この最小遅延素子１０４〜１０７は、遅延値が０％に設定されると、遅延素子１０３に遅延値と同じ遅延値となる。

そして、例えば、上記ギア比設定値が４５％であると、遅延設定値算出回路１０２は、クロックの４５％の遅延値を遅延素子１０３に設定し、遅延素子１０３は、入力されるストローブ信号を当該遅延値だけ遅延させて、フリップフロップ１０８〜１１１に出力する。なお、上記回路では、遅延素子１１２と遅延素子１０３は、同じ構成の遅延素子であることが前提となっている。そして、この信号遅延装置におけるデータの入力タイミングは、図９のようになる。

Micron Design Line ,Volume8,Issue3 3Q99 「DDR SDRAM Functionality and Controller Read Data Capture」

しかしながら、このような従来の技術にあっては、ＤＬＬを使用してＡＳＩＣを設計した場合、データが複数ビットあると、補正されたストローブ信号と各データを取り込むフリップフロップ間のスキュー、各データのＡＳＩＣ端子からフリップフロップの入力までのスキューの大小が、図９に示した有効なデータ幅の大小に影響する。

すなわち、補正されたストローブ信号は、データ０の場合について、図１０（ａ）に示すように、データ有効幅のほぼ中心に位置しているが、スキューが発生すると、補正されたストローブ信号が、データ１の場合について、図１０（ｂ）に示すように、データ有効幅の後端に位置してしまう。

そして、従来からＡＳＩＣ設計においては、クロックツリーシンセシスを用いてクロックスキューを抑えるレイアウト設計を実施するが、上記図８の場合、クロックスキューを極力抑える設計を行うと、図１１に示すように、データからフリップフロップまでの配線長にばらつきが出てしまいデータスキューが増えるという問題がある。逆に、データスキューを極力抑えるために、フリップフロップ１０８〜１１１の配置を考慮すると、図１２に示すように、クロックスキューが悪化する配置となってしまうという問題がある。

また、図９に示したタイミングにおいて有効なデータ幅を狭くする要因の一つには、ＡＳＩＣが配置されているボード上のスキューがある。

例えば、図１３に示すように、ＤＬＬを用いたストローブの調整機構は、０．１８μｍ半導体プロセスにおいてその精度が±２００ｐｓ以下が見込まれおり、半導体プロセスが微細化すればその精度が向上していくが、一方で、データ幅が３２ビットで、ＤＤＲ−ＳＤＲＡＭを複数配置した場合、ボード上の配線によるデータスキューは６００ｐｓ以上あると言われている。このように、半導体プロセスが向上するのに伴ってボード上のデータスキューによる有効なデータ幅の損失の割合が大きくなり、ＡＳＩＣ設計の問題となっている。

そこで、請求項１記載の発明は、入力される複数のデータをそれぞれデータ遅延素子で所定値だけ遅延させてそれぞれ対応するフリップフロップのデータ端子に入力させ、入力されるストローブ信号をストローブ遅延素子で遅延させて当該フリップフロップのクロック端子に入力させ、フリップフロップが、ストローブ遅延素子で遅延されたストローブ信号に基づいて、データ遅延素子で遅延されたデータを取り込む際に、複数のデータ遅延素子とフリップフロップとの間に、当該データ遅延素子で遅延された各データを通過させるバッファを、スキューに応じて配設することにより、スキューによるデータとストローブ信号とのタイミングのずれを補正して、データとストローブ信号を適切に同期させ、データ転送を適切に行う遅延制御装置を提供することを目的としている。

請求項２記載の発明は、入力される複数のデータをそれぞれデータ遅延素子で遅延させて対応するフリップフロップのデータ端子に入力させ、入力されるストローブ信号をストローブ遅延素子で遅延させて当該フリップフロップのクロック端子に入力させ、フリップフロップが、ストローブ遅延素子で遅延されたストローブ信号に基づいて、データ遅延素子で遅延されたデータを取り込む際に、データ遅延素子とストローブ遅延素子が、それぞれ独立してその遅延設定値が設定され、当該設定された遅延設定値に応じてデータ及びストローブ信号を遅延させることにより、ボード上のデータスキューをシステム上で補正して、データとストローブ信号を適切に同期させ、データスキュー値の設計マージンを大きくして、ＡＳＩＣのレイアウト工程の生産性を向上させるとともに、データ転送を適切に行う遅延制御装置を提供することを目的としている。

請求項３記載の発明は、ストローブ遅延素子を、所定の単位遅延値の整数倍の遅延値でストローブ信号を遅延させるものとし、遅延制御装置を、ストローブ遅延素子の単位遅延値と同じ単位遅延値の整数倍の遅延値で基準クロックを遅延させるクロック遅延素子と、当該クロック遅延素子で遅延された基準クロックと当該クロック遅延素子による遅延前の基準クロックとの位相を比較してクロック遅延素子の遅延値を設定する遅延設定手段と、当該遅延設定手段の出力する当該遅延値と外部入力値に基づいてストローブ遅延素子の遅延設定値を設定する遅延設定値設定手段と、をさらに備えたものとすることにより、ボード上のデータスキューをシステム上で補正して、データとストローブ信号を適切に同期させ、データスキュー値の設計マージンを大きくして、ＡＳＩＣのレイアウト工程の生産性を向上させるとともに、データ転送を適切に行う遅延制御装置を提供することを目的としている。

請求項４記載の発明は、ストローブ遅延素子を、所定の単位遅延値の整数倍の遅延値でストローブ信号を遅延させるものとし、遅延制御装置を、ストローブ遅延素子の単位遅延値と同じ単位遅延値の整数倍の遅延値で基準クロックを遅延させるクロック遅延素子と、当該クロック遅延素子で遅延された基準クロックと当該クロック遅延素子による遅延前の基準クロックとの位相を比較してクロック遅延素子の遅延値を設定するとともに、ストローブ遅延素子の遅延設定値を設定する遅延設定手段と、をさらに備えたものとすることにより、ＡＳＩＣのレイアウト工程でのクロックスキューを主に抑えるとともに、データスキューをも補正し、ＡＳＩＣのレイアウト工程の生産性を向上させるとともに、データ転送を適切に行う遅延制御装置を提供することを目的としている。

請求項５記載の発明は、データ遅延素子を、その初期設定遅延値として、それぞれ異なる値の遅延値が設定されたものとすることにより、ボード上のデータスキューをシステム上で補正して、データとストローブ信号を適切に同期させ、データスキュー値の設計マージンを大きくして、ＡＳＩＣのレイアウト工程の生産性を向上させるとともに、データ転送を適切に行う遅延制御装置を提供することを目的としている。

請求項６記載の発明は、複数のデータ遅延素子を、それぞれその遅延設定値が外部から設定可能なものとすることにより、例えば、ＤＬＬで測定されたクロックの１周期分にあたる遅延設定値を直接データ遅延素子に与えて、ストローブ補正の精度を向上させ、ＡＳＩＣのレイアウト工程の生産性を向上させるとともに、データ転送をより一層適切に行う遅延制御装置を提供することを目的としている。

請求項１記載の発明の遅延制御装置は、入力される複数のデータをそれぞれ所定値だけ遅延させる複数のデータ遅延素子と、入力されるストローブ信号を遅延させるストローブ遅延素子と、前記データの数に対応する数だけ設けられそれぞれ前記データ遅延素子で遅延されたデータを前記ストローブ遅延素子で遅延された前記ストローブ信号に基づいて取り込ませるフリップフロップと、を備えた遅延制御装置において、前記複数のデータ遅延素子と前記フリップフロップとの間に、当該データ遅延素子で遅延された各データを通過させるバッファが、スキューに応じて配設されていることにより、上記目的を達成している。

請求項２記載の発明の遅延制御装置は、入力される複数のデータをそれぞれ遅延させる複数のデータ遅延素子と、入力されるストローブ信号を遅延させるストローブ遅延素子と、前記データの数に対応する数だけ設けられそれぞれ前記データ遅延素子で遅延されたデータを前記ストローブ遅延素子で遅延された前記ストローブ信号に基づいて取り込ませるフリップフロップと、を備えた遅延制御装置において、前記データ遅延素子と前記ストローブ遅延素子は、それぞれ独立してその遅延設定値が設定され、当該設定された遅延設定値に応じて前記データ及び前記ストローブ信号を遅延させることにより、上記目的を達成している。

この場合、例えば、請求項３に記載するように、前記ストローブ遅延素子は、所定の単位遅延値の整数倍の遅延値で前記ストローブ信号を遅延させ、前記遅延制御装置は、前記ストローブ遅延素子の単位遅延値と同じ単位遅延値の整数倍の遅延値で基準クロックを遅延させるクロック遅延素子と、当該クロック遅延素子で遅延された基準クロックと当該クロック遅延素子による遅延前の前記基準クロックとの位相を比較して前記クロック遅延素子の前記遅延値を設定する遅延設定手段と、当該遅延設定手段の出力する当該遅延値と外部入力値に基づいて前記ストローブ遅延素子の前記遅延設定値を設定する遅延設定値設定手段と、をさらに備えたものであってもよい。

また、例えば、請求項４に記載するように、前記ストローブ遅延素子は、所定の単位遅延値の整数倍の遅延値で前記ストローブ信号を遅延させ、前記遅延制御装置は、前記ストローブ遅延素子の単位遅延値と同じ単位遅延値の整数倍の遅延値で基準クロックを遅延させるクロック遅延素子と、当該クロック遅延素子で遅延された基準クロックと当該クロック遅延素子による遅延前の前記基準クロックとの位相を比較して前記クロック遅延素子の前記遅延値を設定するとともに、前記ストローブ遅延素子の前記遅延設定値を設定する遅延設定手段と、をさらに備えたものであってもよい。

さらに、例えば、請求項５に記載するように、前記データ遅延素子は、その初期設定遅延値として、それぞれ異なる値の遅延値が設定されているものであってもよい。

また、例えば、請求項６に記載するように、前記複数のデータ遅延素子は、それぞれその遅延設定値が外部から設定可能であってもよい。

請求項１記載の発明の遅延制御装置によれば、入力される複数のデータをそれぞれデータ遅延素子で所定値だけ遅延させてそれぞれ対応するフリップフロップのデータ端子に入力させ、入力されるストローブ信号をストローブ遅延素子で遅延させて当該フリップフロップのクロック端子に入力させ、フリップフロップが、ストローブ遅延素子で遅延されたストローブ信号に基づいて、データ遅延素子で遅延されたデータを取り込む際に、複数のデータ遅延素子とフリップフロップとの間に、当該データ遅延素子で遅延された各データを通過させるバッファを、スキューに応じて配設しているので、スキューによるデータとストローブ信号とのタイミングのずれを補正して、データとストローブ信号を適切に同期させることができ、データ転送を適切に行うことができる。

請求項２記載の発明の遅延制御装置によれば、入力される複数のデータをそれぞれデータ遅延素子で遅延させて対応するフリップフロップのデータ端子に入力させ、入力されるストローブ信号をストローブ遅延素子で遅延させて当該フリップフロップのクロック端子に入力させ、フリップフロップが、ストローブ遅延素子で遅延されたストローブ信号に基づいて、データ遅延素子で遅延されたデータを取り込む際に、データ遅延素子とストローブ遅延素子が、それぞれ独立してその遅延設定値が設定され、当該設定された遅延設定値に応じてデータ及びストローブ信号を遅延させるので、ボード上のデータスキューをシステム上で補正して、データとストローブ信号を適切に同期させることができ、データスキュー値の設計マージンを大きくして、ＡＳＩＣのレイアウト工程の生産性を向上させることができるとともに、データ転送を適切に行うことができる。

請求項３記載の発明の遅延制御装置によれば、ストローブ遅延素子を、所定の単位遅延値の整数倍の遅延値でストローブ信号を遅延させるものとし、遅延制御装置を、ストローブ遅延素子の単位遅延値と同じ単位遅延値の整数倍の遅延値で基準クロックを遅延させるクロック遅延素子と、当該クロック遅延素子で遅延された基準クロックと当該クロック遅延素子による遅延前の基準クロックとの位相を比較してクロック遅延素子の遅延値を設定する遅延設定手段と、当該遅延設定手段の出力する当該遅延値と外部入力値に基づいてストローブ遅延素子の遅延設定値を設定する遅延設定値設定手段と、をさらに備えたものとしているので、ボード上のデータスキューをシステム上で補正して、データとストローブ信号を適切に同期させることができ、データスキュー値の設計マージンを大きくして、ＡＳＩＣのレイアウト工程の生産性を向上させることができるとともに、データ転送を適切に行うことができる。

請求項４記載の発明の遅延制御装置によれば、ストローブ遅延素子を、所定の単位遅延値の整数倍の遅延値でストローブ信号を遅延させるものとし、遅延制御装置を、ストローブ遅延素子の単位遅延値と同じ単位遅延値の整数倍の遅延値で基準クロックを遅延させるクロック遅延素子と、当該クロック遅延素子で遅延された基準クロックと当該クロック遅延素子による遅延前の基準クロックとの位相を比較してクロック遅延素子の遅延値を設定するとともに、ストローブ遅延素子の遅延設定値を設定する遅延設定手段と、をさらに備えたものとしているので、ＡＳＩＣのレイアウト工程でのクロックスキューを主に抑えることができるとともに、データスキューをも補正することができ、ＡＳＩＣのレイアウト工程の生産性を向上させることができるとともに、データ転送を適切に行うことができる。

請求項５記載の発明の遅延制御装置によれば、データ遅延素子を、その初期設定遅延値として、それぞれ異なる値の遅延値が設定されたものとしているので、ボード上のデータスキューをシステム上で補正して、データとストローブ信号を適切に同期させることができ、データスキュー値の設計マージンを大きくして、ＡＳＩＣのレイアウト工程の生産性を向上させることができるとともに、データ転送を適切に行うことができる。

請求項６記載の発明の遅延制御装置によれば、複数のデータ遅延素子を、それぞれその遅延設定値が外部から設定可能なものとしているので、例えば、ＤＬＬで測定されたクロックの１周期分にあたる遅延設定値を直接データ遅延素子に与えて、ストローブ補正の精度を向上させることができ、ＡＳＩＣのレイアウト工程の生産性を向上させることができるとともに、データ転送をより一層適切に行うことができる。

以下、本発明の好適な実施例を添付図面に基づいて詳細に説明する。なお、以下に述べる実施例は、本発明の好適な実施例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの態様に限られるものではない。

図１は、本発明の遅延制御装置の第１実施例を示す図であり、図１は、本発明の遅延制御装置の第１実施例を適用した遅延制御装置１の回路構成図である。

図１において、遅延制御装置１は、入力されるデータ０〜データ３の数に対応する数のデータ用の最小遅延素子（データ遅延素子）２ａ〜２ｄ、ストローブ信号用の遅延素子（ストローブ遅延素子）３、データ用の複数のバッファ４ａ〜４ｃ、ストローブ信号用の複数のバッファ５ａ〜５ｃ及びデータ用のフリップフロップ６ａ〜６ｄ等を備えている。

最小遅延素子２ａ〜２ｄは、０％遅延が設定された場合の遅延素子３の遅延値と同じ遅延値を有する遅延素子であり、最小遅延素子２ａ〜２ｄには、それぞれデータ０〜データ３が入力される。

データ０の入力される最小遅延素子２ａとデータ３の入力される最小遅延素子２ｄは、それぞれ直接フリップフロップ６ａ、６ｄのデータ端子に接続されており、入力されるデータ０、３を所定量遅延させて、フリップフロップ６ａ、６ｄのデータ端子に出力する。

データ１の入力される最小遅延素子２ｂは、２つのバッファ４ａ、４ｂを介してフリップフロップ６ｂのデータ端子に接続されており、入力されるデータ１を所定量遅延させて、２つのバッファ４ａ、４ｂを介してフリップフロップ６ｂのデータ端子に出力する。

データ２の入力される最小遅延素子２ｃは、１つのバッファ４ｃを介してフリップフロップ６ｃのデータ端子に接続されており、入力されるデータ２を所定量遅延させて、１つのバッファ４ｃを介してフリップフロップ６ｃのデータ端子に出力する。

遅延素子３には、ストローブ信号が入力され、また、ストローブ補整用遅延設定値が入力され、遅延素子３は、バッファ５ａ及びバッファ５ｂを介してフリップフロップ６ａ、６ｂのクロック端子に接続され、また、バッファ５ａ及びバッファ５ｃを介してフリップフロップ６ｃ、６ｄのクロック端子に接続されている。遅延素子３は、入力されるストローブ信号をストローブ補整用遅延設定値に応じて遅延させて、バッファ５ａ及びバッファ５ｂを介してフリップフロップ６ａ、６ｂのクロック端子に出力し、バッファ５ａ及びバッファ５ｃを介してフリップフロップ６ｃ、６ｄのクロック端子に出力する。

そして、上記データ用のバッファ４ａ〜４ｃ及びストローブ信号用のバッファ５ａ〜５ｃは、ＡＳＩＣ（Application Specific Integrated Circuit）のレイアウト設定にとって相反するパラメータであるクロックスキューとデータスキューの両方を考慮して設定されている。

次に、本実施例の作用を説明する。本実施例の遅延制御装置１は、クロックスキューとデータスキューのバランスを考慮したバッファ４ａ〜４ｃ、５ａ〜５ｃが、最小遅延素子２ｂ、２ｃとフリップフロップ６ｂ、６ｃとの間に設けられている。

すなわち、データ０とデータ３の入力される最小遅延素子２ａ、２ｄは、直接フリップフロップ６ａ、６ｄのデータ端子に接続されて、入力されるデータ０、３を所定量遅延させて、フリップフロップ６ａ、６ｄのデータ端子に出力し、データ１の入力される最小遅延素子２ｂは、２つのバッファ４ａ、４ｂを介してフリップフロップ６ｂのデータ端子に接続されて、入力されるデータ１を所定量遅延させて、２つのバッファ４ａ、４ｂを介してフリップフロップ６ｂのデータ端子に出力する。また、データ２の入力される最小遅延素子２ｃは、１つのバッファ４ｃを介してフリップフロップ６ｃのデータ端子に接続され、入力されるデータ２を所定量遅延させて、１つのバッファ４ｃを介してフリップフロップ６ｃのデータ端子に出力する。

また、ストローブ信号の入力される遅延素子３は、バッファ５ａ及びバッファ５ｂを介してフリップフロップ６ａ、６ｂのクロック端子に接続され、また、バッファ５ａ及びバッファ５ｃを介してフリップフロップ６ｃ、６ｄのクロック端子に接続され、入力されるストローブ信号をストローブ補整用遅延設定値に応じて遅延させて、バッファ５ａ及びバッファ５ｂを介してフリップフロップ６ａ、６ｂのクロック端子に出力し、バッファ５ａ及びバッファ５ｃを介してフリップフロップ６ｃ、６ｄのクロック端子に出力する。

そして、上記データ用のバッファ４ａ〜４ｃ及びストローブ信号用のバッファ５ａ〜５ｃは、ＡＳＩＣのレイアウト設定にとって相反するパラメータであるクロックスキューとデータスキューの両方を考慮して設定されており、データ０〜データ３を安定して取り込むことができる。

このように、本実施例の遅延制御装置１は、入力される複数のデータをそれぞれ最小遅延素子２ａ〜２ｄで所定値だけ遅延させてそれぞれ対応するフリップフロップ６ａ〜６ｄのデータ端子に入力させ、入力されるストローブ信号を遅延素子３で遅延させてフリップフロップ６ａ〜６ｄのクロック端子に入力させ、フリップフロップ６ａ〜６ｄが、遅延素子３で遅延されたストローブ信号に基づいて、最小遅延素子２ａ〜２ｄで遅延されたデータを取り込む際に、複数の最小遅延素子２ａ〜２ｄとフリップフロップ６ａ〜６ｄとの間に、最小遅延素子２ａ〜２ｄで遅延された各データを通過させるバッファ４ａ〜４ｃを、スキューに応じて配設している。

したがって、スキューによるデータとストローブ信号とのタイミングのずれを補正して、データとストローブ信号を適切に同期させることができ、データ転送を適切に行うことができる。

図２は、本発明の遅延制御装置の第２実施例を適用した遅延制御装置１０の回路構成図である。

図２において、遅延制御装置１０は、データ用の入力されるデータ０〜データ３の数に対応する数のデータ用の遅延素子（データ遅延素子）１１ａ〜１１ｄ、遅延設定用レジスタ１２ａ〜１２ｄ、レジスタ書込部１３、ストローブ信号用の遅延素子（ストローブ遅延素子）１４、ストローブ信号用の複数のバッファ１５ａ〜１５ｃ及びフリップフロップ１６ａ〜１６ｄ等を備えている。

データ用の遅延素子１１ａ〜１１ｄは、ストローブ信号用の遅延素子１４よりも遅延設定範囲の狭い遅延素子であり、各遅延素子１１ａ〜１１ｄは、遅延設定用レジスタ１２ａ〜１２ｄによりそれぞれ独立して設定遅延値が設定される。この遅延設定用レジスタ１２ａ〜１２ｄには、ＣＰＵ（Central Processing Unit ）等のレジスタ書込部１３により各遅延素子１１ａ〜１１ｄ毎に遅延量が設定され、遅延設定用レジスタ１２ａ〜１２ｄは、レジスタ書込部１３により書き込まれて設定された設定遅延値を対応する遅延素子１１ａ〜１１ｄに出力する。

各遅延素子１１ａ〜１１ｄは、それぞれ直接フリップフロップ１６ａ〜１６ｄに接続されており、入力されるデータ０〜データ３をそれぞれ遅延設定用レジスタ１２ａ〜１２ｄにより設定される設定遅延値だけ遅延させて、フリップフロップ１６ａ〜１６ｄに出力する。

遅延素子１４には、ストローブ信号が入力され、また、ストローブ補整用遅延設定値が入力され、遅延素子１４は、バッファ１５ａ及びバッファ１５ｂを介してフリップフロップ１６ａ、１６ｂに接続され、また、バッファ１５ａ及びバッファ１５ｃを介してフリップフロップ１６ｃ、１６ｄに接続されている。遅延素子１４は、入力されるストローブ信号をストローブ補整用遅延設定値に応じて遅延させて、バッファ１５ａ及びバッファ１５ｂを介してフリップフロップ１６ａ、１６ｂに出力し、バッファ１５ａ及びバッファ１５ｃを介してフリップフロップ１６ｃ、１６ｄに出力する。すなわち、上記遅延素子１１ａ〜１１ｄ及び遅延素子１４は、それぞれ独立して遅延設定値が設定され、当該設定された遅延設定値に応じてデータ及びストローブ信号を遅延させる。

そして、上記遅延素子１１ａ〜１１ｄ及び遅延素子１４としては、例えば、図３に示すような遅延素子１７を用いることができ、この遅延素子１７は、複数の単位遅延素子１８ａ〜１８ｎと選択回路１９を備えている。遅延素子１７は、設定される遅延値に応じて選択回路１９が、データまたはストローブ信号を出力させる単位遅延素子１８ａ〜１８ｎを選択して、当該選択した単位遅延素子１８ａ〜１８ｎの遅延させたデータまたはストローブ信号を出力する。

そして、図３の遅延素子１７は、遅延素子１４及び遅延素子１１ａ〜１１ｄに用いる場合、単位遅延素子１８ａ〜１８ｎの個数が、遅延素子１４≧遅延素子１１ａ〜１１ｄの関係となっており、遅延素子１４及び遅延素子１１ａ〜１１ｄは、所定の単位遅延値の整数倍の遅延値でストローブ信号及びデータを遅延させる。

次に、本実施例の作用を説明する。本実施例の遅延制御装置１０は、クロックスキューとデータスキューのバランスを考慮した設定遅延値をデータ用の遅延素子１１ａ〜１１ｄ及びストローブ信号用の遅延素子１４にそれぞれ設定して、スキュー調整のレイアウト設定時間を省いている。

すなわち、本実施例の遅延制御装置１０は、遅延素子１４よりも狭い遅延設定範囲の遅延素子１１ａ〜１１ｄの設定遅延値をレジスタ書込部１３が遅延設定用レジスタ１２ａ〜１２ｄに書き込むことで、遅延素子１１ａ〜１１ｄがそれぞれ独立して当該設定された設定遅延値だけ入力されるデータ０〜データ３を遅延させて、直接フリップフロップ１６ａ〜１６ｄに出力する。

そして、遅延素子１４は、入力されるストローブ信号を、入力されるストローブ補整用遅延設定値に応じて遅延させて、バッファ１５ａ、１５ｂを介してフリップフロップ１６ａ、１６ｂに出力し、また、バッファ１５ａ、１５ｃを介してフリップフロップ１６ｃ、１６ｄに出力する。

そして、遅延制御装置１０では、図１０（ｃ）に示すように、各データ０〜データ３のデータ幅の中心にストローブ信号のエッジがくるように調整している。すなわち、従来の遅延制御装置の場合を示している図１０（ａ）では、各部の規格通りに入力されたデータ０が補正されたストローブ信号をがちょうど有効データ幅の中心になった理想的なタイミングとなっており、図１０（ｂ）では、規格通りのデータ入力があったが、クロックスキュー及びデータスキューのために補正されたストローブ信号が利用的なタイミングにならなかった場合を示している。そして、本実施例の遅延制御装置１０では、図１０（ｂ）で示したデータスキューとクロックスキューの加算値を、レジスタ書込部１３が遅延設定用レジスタ１２ａ〜１２ｄに設定し、データ０〜データ３を遅らせることで、図１０（ｃ）に、補正されたストローブ信号１について示すように、遅延素子３がフリップフロップ６ａ〜６ｄに出力するストローブ信号が各データ０〜データ３のデータ幅の中心となる理想的なタイミングとなっている。

このように、本実施例の遅延制御装置１０は、入力される複数のデータをそれぞれ遅延素子１１ａ〜１１ｄで遅延させて対応するフリップフロップ１６ａ〜１６ｄのデータ端子に入力させ、入力されるストローブ信号を遅延素子１４で遅延させてフリップフロップ１６ａ〜１６ｄのクロック端子に入力させ、フリップフロップ１６ａ〜１６ｄが、遅延素子１４で遅延されたストローブ信号に基づいて、遅延素子１１ａ〜１１ｄで遅延されたデータを取り込む際に、遅延素子１１ａ〜１１ｄと遅延素子１４が、それぞれ独立してその遅延設定値が設定され、当該設定された遅延設定値に応じてデータ及びストローブ信号を遅延させている。

したがって、ＡＳＩＣのレイアウト設計にとって相反するパラメータであるクロックスキューとデータスキューのバランスを考慮して、ボード上のデータスキューをシステム上で補正して、データとストローブ信号を適切に同期させることができ、データスキュー値の設計マージンを大きくして、ＡＳＩＣのレイアウト工程の生産性を向上させることができるとともに、データ転送を適切に行うことができる。

図４は、本実施例の遅延制御装置の第３実施例を適用した遅延制御装置２０の回路構成図である。

なお、本実施例は、上記第２実施例の遅延制御装置１０と同様の遅延制御装置に適用したものであり、本実施例の説明においては、上記第２実施例と同様の構成部分には、同一の符号を付して、その詳細な説明を省略する。

図４において、遅延制御装置２０は、上記第２実施例の遅延制御装置１０と同様のデータ用の遅延素子１１ａ〜１１ｄ、遅延設定用レジスタ１２ａ〜１２ｄ、レジスタ書込部１３、ストローブ信号用の遅延素子１４、ストローブ信号用の複数のバッファ１５ａ〜１５ｃ及びフリップフロップ１６ａ〜１６ｄ等を備えているとともに、ＤＬＬ２１と遅延設定値演算回路２２等を備えており、ＤＬＬ２１は、遅延素子２３、位相比較器２４及び遅延制御回路２５等を備えている。

ＤＬＬ２１の遅延素子（クロック遅延素子）２３には、クロックが入力され、遅延素子２３は、入力される基準クロックを遅延させて位相比較器２４に出力する。

位相比較器２４は、遅延素子２３で遅延されたクロックと入力された基準クロックとの位相を比較して、遅延制御回路２５に出力し、遅延制御回路２５が、位相比較器２４の比較結果に基づいて基準クロックの遅延設定値を算出して、遅延素子２３と遅延設定値算出回路２２に出力する。したがって、位相比較器２４及び遅延制御回路２５は、全体として、遅延素子２３で遅延された基準クロックと遅延素子２３による遅延前の基準クロックとの位相を比較して遅延素子２３の遅延値を設定する遅延設定手段として機能している。

遅延設定値算出回路（遅延設定値設定手段）２２は、遅延制御回路２５から入力される遅延設定値とギア比設定値からストローブ信号を遅延させる遅延素子１４のストローブ補整用遅延設定値を算出して、遅延素子１４に出力し、遅延素子１４は、入力されるストローブ信号を遅延設定算出回路２２から入力されるストローブ補整用遅延設定値に基づいて遅延させて、補正ストローブ信号として、バッファ１５ａ及びバッファ１５ｂを介してフリップフロップ１６ａ、１６ｂのクロック端子に出力し、バッファ１５ａ及びバッファ１５ｃを介してフリップフロップ１６ｃ、１６ｄのクロック端子に出力する。

したがって、ＤＬＬ２１と遅延設定値算出回路２２によりクロックに対して所望の割合の遅延値を設定して、ストローブ補整用遅延設定値として遅延素子１４に供給する。

このように、本実施例の遅延制御回路２０は、遅延素子１４を、所定の単位遅延値の整数倍の遅延値でストローブ信号を遅延させるものとし、遅延素子１４の単位遅延値と同じ単位遅延値の整数倍の遅延値で基準クロックを遅延させる遅延素子２３と、遅延素子２３で遅延された基準クロックと遅延素子２３による遅延前の基準クロックとの位相を比較して遅延素子２３の遅延値を設定する位相比較器２４及び遅延制御回路２５と、遅延制御回路２５の出力する当該遅延値と外部入力値であるギア比設定値に基づいて遅延素子１４の遅延設定値を設定する遅延設定値算出回路２２と、をさらに備えたものとしている。

したがって、ボード上のデータスキューをシステム上で補正して、データとストローブ信号を適切に同期させることができ、データスキュー値の設計マージンを大きくして、ＡＳＩＣのレイアウト工程の生産性を向上させることができるとともに、データ転送を適切に行うことができる。

図５は、本実施例の遅延制御装置の第４実施例を適用した遅延制御装置３０の回路構成図である。

図５において、遅延制御装置３０は、上記第２実施例の遅延制御装置１０と同様のデータ用の遅延素子１１ａ〜１１ｄ、ストローブ信号用の遅延素子１４、ストローブ信号用の複数のバッファ１５ａ〜１５ｃ及びフリップフロップ１６ａ〜１６ｄ等を備えているとともに、遅延設定用レジスタ３１ａ〜３１ｄ等を備えている。

遅延設定用レジスタ３１ａ〜３１ｄには、それぞれ個別にデータスキュー及びクロックスキューを補正する遅延値が、初期値０〜初期値３として、設定されている。これらの初期値０〜初期値３は、ＡＳＩＣ設計のレイアウト工程で回路全体のタイミング設計が確定した後のスタティックな解析により算出され、メタル変更あるいはＥＣＯ工程により回路として盛り込まれる。

このように、本実施例の遅延制御回路３０は、遅延素子１１ａ〜１１ｄを、その初期設定遅延値として、それぞれ異なる値の遅延値（初期値０〜初期値３）が設定されたものとしている。

図６は、本実施例の遅延制御装置の第５実施例を適用した遅延制御装置４０の回路構成図である。

図６において、遅延制御装置４０は、データ送信デバイス４１からデータ０〜データ３とストローブ信号を送信するデータ受信デバイス４２に、設けられており、データ受信デバイス４１に設けられた遅延制御装置４０は、上記第２の実施例の遅延制御装置１０と同様のデータ用の遅延素子１１ａ〜１１ｄ、遅延設定用レジスタ１２ａ〜１２ｄ、レジスタ書込部１３、ストローブ信号用の遅延素子１４、ストローブ信号用の複数のバッファ１５ａ〜１５ｃ及びフリップフロップ１６ａ〜１６ｄ等を備えている。

レジスタ書込部１３は、データ受信デバイス４２を制御するＣＰＵ等であり、ボードシミュレーションにより算出したボード上のデータスキューを補正する設定遅延値である設定値０〜設定値３を、各遅延設定用レジスタ１２ａ〜１２ｄの初期値に加算する。

各遅延素子１１ａ〜１１ｄは、入力されるデータ０〜データ３をそれぞれ遅延設定用レジスタ１２ａ〜１２ｄにより設定される設定遅延値だけ遅延させて、フリップフロップ１６ａ〜１６ｄに出力する。

遅延素子１４は、バッファ１５ａ及びバッファ１５ｂを介してフリップフロップ１６ａ、１６ｂに接続され、また、バッファ１５ａ及びバッファ１５ｃを介してフリップフロップ１６ｃ、１６ｄに接続されており、入力されるストローブ信号をストローブ補整用遅延設定値に応じて遅延させて、バッファ１５ａ及びバッファ１５ｂを介してフリップフロップ１６ａ、１６ｂに出力し、バッファ１５ａ及びバッファ１５ｃを介してフリップフロップ１６ｃ、１６ｄに出力する。

このように、本実施例の遅延制御装置４０は、複数の遅延素子１１ａ〜１１ｄを、それぞれその遅延設定値が外部から設定可能なものとしている。

したがって、例えば、ＤＬＬで測定されたクロックの１周期分にあたる遅延設定値を直接遅延素子１１ａ〜１１ｄに与えて、ストローブ補正の精度を向上させることができ、ＡＳＩＣのレイアウト工程の生産性を向上させることができるとともに、データ転送をより一層適切に行うことができる。

また、本実施例の遅延制御装置４０は、遅延素子１１ａ〜１１ｄを、その初期設定遅延値として、それぞれ異なる値の遅延値（初期値０〜初期値３）が設定されたものとしている。

図７は、本実施例の遅延制御装置の第６実施例を適用した遅延制御装置５０の回路構成図である。

図７において、遅延制御装置５０は、上記第２実施例の遅延制御装置１０と同様のデータ用の遅延素子１１ａ〜１１ｄ、遅延設定用レジスタ１２ａ〜１２ｄ、レジスタ書込部１３、ストローブ信号用の遅延素子１４、ストローブ信号用の複数のバッファ１５ａ〜１５ｃ及びフリップフロップ１６ａ〜１６ｄ等を備えているとともに、ＤＬＬ５１等を備えており、ＤＬＬ５１は、遅延素子５２、位相比較器５３及び遅延制御回路５４等を備えている。

ＤＬＬ５１の遅延素子（クロック遅延素子）５２には、クロック２（基準クロック）が入力され、遅延素子５２は、入力されるクロック２の１周期分を遅延させて位相比較器５３に出力する。

この遅延素子５２に入力されるクロック２は、ストローブ信号の補正すべき遅延と同じ周期のクロックであり、当該周期のクロックが存在するときには、当該周期のクロックをそのままＤＬＬ５１に入力し、当該周期のクロックが存在しないときには、ＰＬＬ（Phase Locked Loop ）で逓倍することで当該周期のクロックを発生させて、ＤＬＬ５１に入力する。

位相比較器５３は、遅延素子５２で遅延されたクロック２と入力されたクロック２の位相を比較して、遅延制御回路５４に出力し、遅延制御回路５４が、位相比較器５３の比較結果に基づいてクロック２の１周期分に値する遅延設定値を算出して、遅延素子５２と、遅延設定回路を通さずに直接、ストローブ信号を遅延させる遅延素子１４にストローブ補整用遅延設定値として出力する。したがって、位相比較器５３及び遅延制御回路５４は、全体として、遅延素子５２で遅延された基準クロックと遅延素子５２による遅延前の基準クロックとの位相を比較して遅延素子５２の遅延値を設定するとともに、遅延素子１４の遅延設定値を設定する遅延設定手段として機能している。

遅延素子１４は、入力されるストローブ信号を遅延制御回路５４から入力されるストローブ補整用遅延設定値に基づいて遅延させて、補正ストローブ信号として、バッファ１５ａ及びバッファ１５ｂを介してフリップフロップ１６ａ、１６ｂのクロック端子に出力し、バッファ１５ａ及びバッファ１５ｃを介してフリップフロップ１６ｃ、１６ｄのクロック端子に出力する。

このように、本実施例の遅延制御装置５０は、遅延素子１１ａ〜１１ｄを、所定の単位遅延値の整数倍の遅延値でストローブ信号を遅延させるものとし、遅延素子１４の単位遅延値と同じ単位遅延値の整数倍の遅延値で基準クロックを遅延させる遅延素子５２と、遅延素子５２で遅延された基準クロックと遅延素子５２による遅延前の基準クロックとの位相を比較して遅延素子５２の遅延値を設定するとともに、遅延素子１４の遅延設定値を設定する位相比較器５３及び遅延制御回路５４と、をさらに備えたものとしている。

したがって、ＡＳＩＣのレイアウト工程でのクロックスキューを主に抑えることができるとともに、データスキューをも補正することができ、ＡＳＩＣのレイアウト工程の生産性を向上させることができるとともに、データ転送を適切に行うことができる。

また、本実施例の遅延制御回路５０は、複数の遅延素子１１ａ〜１１ｄを、それぞれその遅延設定値が外部から設定可能なものとしている。

以上、本発明者によってなされた発明を好適な実施の形態に基づき具体的に説明したが、本発明は上記のものに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＬＳＩ間の高速インターフェース、信号間のタイミング規定が厳しいデータ転送のタイミング補正を適切に行う遅延制御装置に適用することができる。

本発明の遅延制御装置の第１実施例を適用した遅延制御装置の要部回路ブロック構成図。本発明の遅延制御装置の第２実施例を適用した遅延制御装置の要部回路ブロック構成図。図２の遅延素子の一例を示す回路構成図。本発明の遅延制御装置の第３実施例を適用した遅延制御装置の要部回路ブロック構成図。本発明の遅延制御装置の第４実施例を適用した遅延制御装置の要部回路ブロック構成図。本発明の遅延制御装置の第５実施例を適用した遅延制御装置の要部回路ブロック構成図。本発明の遅延制御装置の第６実施例を適用した遅延制御装置の要部回路ブロック構成図。従来のＤＬＬを用いたデータ転送タイミング制御装置の要部回路ブロック構成図。図８のデータの入力タイミングを示す図。補正されたストローブ信号がデータ有効幅のほぼ中央に位置している状態（ａ）、補正されたストローブ信号がスキューのためにデータ有効幅の後端に位置している状態（ｂ）及び図２の遅延制御装置でスキュー補正したストローブ信号がデータ有効幅のほぼ中央に位置している状態（ｃ）を示す図。図８のデータ転送タイミング制御装置をクロックスキューを極力抑える設計を行った遅延制御装置の従来例を示す図。図８のデータ転送タイミング制御装置をデータスキューを極力抑える設計を行った遅延制御装置の従来例を示す図。データ転送タイミングにおけるボード上のデータスキューの影響の説明図。

符号の説明

１遅延制御装置
２ａ〜２ｄ最小遅延素子
３遅延素子
４ａ〜４ｃバッファ
５ａ〜５ｃバッファ
６ａ〜６ｄフリップフロップ
１０遅延制御装置
１１ａ〜１１ｄ遅延素子
１２ａ〜１２ｄ遅延設定用レジスタ
１３レジスタ書込部
１４遅延素子
１５ａ〜１５ｃバッファ
１６ａ〜１６ｄフリップフロップ
２０遅延制御装置
２１ＤＬＬ
２２遅延設定値演算回路
２３遅延素子
２４位相比較器
２５遅延制御回路
３０遅延制御装置
３１ａ〜３１ｄ遅延設定用レジスタ
４０遅延制御装置
４１データ送信デバイス
４２データ受信デバイス
５０遅延制御装置
５１ＤＬＬ
５２遅延素子
５３位相比較器
５４遅延制御回路

Claims

入力される複数のデータをそれぞれ所定値だけ遅延させる複数のデータ遅延素子と、入力されるストローブ信号を遅延させるストローブ遅延素子と、前記データの数に対応する数だけ設けられそれぞれ前記データ遅延素子で遅延されたデータを前記ストローブ遅延素子で遅延された前記ストローブ信号に基づいて取り込ませるフリップフロップと、を備えた遅延制御装置において、前記複数のデータ遅延素子と前記フリップフロップとの間に、当該データ遅延素子で遅延された各データを通過させるバッファが、スキューに応じて配設されていることを特徴とする遅延制御装置。
入力される複数のデータをそれぞれ遅延させる複数のデータ遅延素子と、入力されるストローブ信号を遅延させるストローブ遅延素子と、前記データの数に対応する数だけ設けられそれぞれ前記データ遅延素子で遅延されたデータを前記ストローブ遅延素子で遅延された前記ストローブ信号に基づいて取り込ませるフリップフロップと、を備えた遅延制御装置において、前記データ遅延素子と前記ストローブ遅延素子は、それぞれ独立してその遅延設定値が設定され、当該設定された遅延設定値に応じて前記データ及び前記ストローブ信号を遅延させることを特徴とする遅延制御装置。
前記ストローブ遅延素子は、所定の単位遅延値の整数倍の遅延値で前記ストローブ信号を遅延させ、前記遅延制御装置は、前記ストローブ遅延素子の単位遅延値と同じ単位遅延値の整数倍の遅延値で基準クロックを遅延させるクロック遅延素子と、当該クロック遅延素子で遅延された基準クロックと当該クロック遅延素子による遅延前の前記基準クロックとの位相を比較して前記クロック遅延素子の前記遅延値を設定する遅延設定手段と、当該遅延設定手段の出力する当該遅延値と外部入力値に基づいて前記ストローブ遅延素子の前記遅延設定値を設定する遅延設定値設定手段と、をさらに備えていることを特徴とする請求項２記載の遅延制御装置。
前記ストローブ遅延素子は、所定の単位遅延値の整数倍の遅延値で前記ストローブ信号を遅延させ、前記遅延制御装置は、前記ストローブ遅延素子の単位遅延値と同じ単位遅延値の整数倍の遅延値で基準クロックを遅延させるクロック遅延素子と、当該クロック遅延素子で遅延された基準クロックと当該クロック遅延素子による遅延前の前記基準クロックとの位相を比較して前記クロック遅延素子の前記遅延値を設定するとともに、前記ストローブ遅延素子の前記遅延設定値を設定する遅延設定手段と、をさらに備えていることを特徴とする請求項２記載の遅延制御装置。
前記データ遅延素子は、その初期設定遅延値として、それぞれ異なる値の遅延値が設定されていることを特徴とする請求項２から請求項４のいずれかに記載の遅延制御装置。
前記複数のデータ遅延素子は、それぞれその遅延設定値が外部から設定可能であることを特徴とする請求項１から請求項５のいずれかに記載の遅延制御装置。