JP6367878B2

JP6367878B2 - 受信回路及び受信方法

Info

Publication number: JP6367878B2
Application number: JP2016176051A
Authority: JP
Inventors: 弘樹檜原
Original assignee: NEC Space Technologies Ltd
Current assignee: NEC Space Technologies Ltd
Priority date: 2016-09-09
Filing date: 2016-09-09
Publication date: 2018-08-01
Anticipated expiration: 2036-09-09
Also published as: JP2018042159A

Description

本発明は、受信回路及び受信方法に関し、特にＤＳＬｉｎｋ方式で伝送されたデータを受信する受信回路及び受信方法に関する。

インターフェース規格であるＳｐａｃｅＷｉｒｅ（スペースワイヤー）の伝送方式には、ＤＳ−Ｌｉｎｋ方式が用いられている。ＤＳＬｉｎｋ方式ではデータ信号とストローブ信号が伝送され、これらを受信する受信回路は、受信したデータ信号とストローブ信号の排他的論理和により回路内部で使用するクロックを生成する。

しかし、この構成ではフリップフロップがデータ信号をクロックに基づいてラッチするとき遅延保証が取れない懸念がある。すなわちフリップフロップにおいて入力データに対するセットアップ時間が確保できない懸念がある。

この問題の解決方法として、例えば特許文献１に開示されているデータ／ストローブエンコーディング回路は、データをフリップフロップでラッチ後、データをラッチし保持していることを示す信号と、ラッチ後のデータと、を対として後段の回路に渡す。そしてデータ／ストローブエンコーディング回路は、後段の回路から、データを受け取ったことを示す信号のアサートを受け取ると、データをラッチして停止しているフリップフロップを再度動作させて新たなデータを受け取る。

また受信信号を遅延させる技術が特許文献２、３に開示されている。特許文献２に開示されている可変遅延回路は、入力信号を遅延させるディレイラインに対し、校正期間に、単位遅延量を設定する。

また特許文献３に開示されている受信装置は、受信信号のＩ成分を繰り返し信号の周期だけ遅延し、遅延した信号と遅延しない信号の差を求め、その差の絶対値を絶対値部で得る。同様にして、受信装置は、受信信号のＱ成分についても、絶対値部により、２つの連続する繰り返し信号の差の絶対値を得る。受信装置は、両絶対値部の出力を加算し、相関区間分積分し、さらにプリアンブル区間分積分する。受信装置は、その積分値が最小となるタイミングを検出し同期信号として出力する。

特開２００７−３００１５１号公報特開２０１２−０１５８２８号公報特開２００２−０５７６５７号公報

しかしながら特許文献１に開示されている回路構成では、クロックイネーブル生成回路が必要となり、その分、回路規模が増え、受信回路のコストが増加する傾向にあった。特許文献２に開示されている回路構成は、入力信号を遅延させるディレイラインに対し、校正期間に単位遅延量を設定する構成であり、特許文献２には、簡単な構成で、データ信号をクロックに基づいてラッチするとき遅延保証が取れる回路構成は開示されていない。また特許文献３に開示されている回路構成は、受信信号のＩ成分及びＱ成分を遅延し、それらの同期信号を出力する構成であり、特許文献３にも、簡単な構成で、データ信号をクロックに基づいてラッチするとき遅延保証が取れる回路構成は開示されていない。

本発明は、上記事情に鑑みてなされたものであり、簡単な構成で、データ信号をクロックに基づいてラッチするとき遅延保証が取れる受信回路及び受信方法を提供することを目的とする。

本発明の受信回路は、データ信号とストローブ信号に基づいてクロックを生成するクロック生成回路と、第１の時間だけ前記データ信号を遅延した第１遅延データ信号を出力する第１のデータ遅延回路と、第２の時間だけ前記データ信号を遅延した第２遅延データ信号を出力する第２のデータ遅延回路と、クロック遅延時間だけ前記クロックを遅延した遅延クロックを出力するクロック遅延回路と、前記第１遅延データ信号を前記遅延クロックに基づいてラッチして前記データ信号の偶数番目のデータであるイーブンデータを出力する第１のフリップフロップと、前記第２遅延データ信号を前記遅延クロックに基づいてラッチして前記データ信号の奇数番目のデータであるオッドデータを出力する第２のフリップフロップと、を有し、前記第２の時間は、前記第１の時間と前記第１のフリップフロップのセットアップ時間と前記第２のフリップフロップのホールド時間とを合計した時間より長く、前記クロック遅延時間は、前記第１の時間と前記セットアップ時間との合計時間以上であり、前記第２の時間から前記ホールド時間を引いた時間以下である。

また本発明の受信方法は、データ信号とストローブ信号に基づいてクロックを生成し、第１の時間だけ前記データ信号を遅延した第１遅延データ信号を出力し、第２の時間だけ前記データ信号を遅延した第２遅延データ信号を出力し、クロック遅延時間だけ前記クロックを遅延した遅延クロックを出力し、第１のフリップフロップによって前記第１遅延データ信号を前記遅延クロックに基づいてラッチし、第２のフリップフロップによって前記第２遅延データ信号を前記遅延クロックに基づいてラッチする、受信方法であって、前記第２の時間は、前記第１の時間と前記第１のフリップフロップのセットアップ時間と前記第２のフリップフロップのホールド時間とを合計した時間より長く、前記クロック遅延時間は、前記第１の時間と前記セットアップ時間との合計時間より長く、前記第２の時間から前記ホールド時間を引いた時間より短い。

本発明によれば、簡単な構成で、データ信号をクロックに基づいてラッチするとき遅延保証が取れる受信回路及び受信方法を提供することができる。

本発明の第１の実施形態の構成を示すブロック図である。図１の動作を示すタイミングチャートである。本発明の第２の実施形態の構成を示すブロック図である。本発明の第３の実施形態の構成を示すブロック図である。本発明の第４の実施形態の構成を示すブロック図である。本発明の第５の実施形態の構成を示すブロック図である。図６の動作を示すタイミングチャートである。

以下、本発明の第１の実施形態について図面を参照して詳細に説明する。

図１は、第１の実施形態に係る受信回路の構成を示すブロック図である。図２は、第１の実施形態に係る受信回路の動作を示すタイミングチャートである。図１に示すように、受信回路１は、クロック生成回路１１と、クロック遅延回路１２と、データ遅延回路１３、１４と、フリップフロップ１５、１６を備えている。

クロック生成回路１１は、データ信号とストローブ信号からクロックを生成する。クロック生成回路１１は、データ信号とストローブ信号の排他的論理和によりポテンシャルクロックを生成する。図２に示すように、ポテンシャルクロックは、データ信号とほぼ同期して生成される。またデータ信号は、複数のデータが連続して受信回路に入力され、その奇数番目のデータＯ_１、Ｏ_２、・・・Ｏ_６はオッドデータという。また偶数番目のデータＥ_１、Ｅ_２・・・Ｅ_６はイーブンデータという。

クロック遅延回路１２には、ポテンシャルクロックが入力される。クロック遅延回路１２は、ポテンシャルクロックを後述のｔ_ｃだけ遅延した遅延クロックをフリップフロップ１５、１６に出力する。

データ遅延回路１３は、図１に示すようにデータ信号が入力されデータ信号を遅延してフリップフロップ１５に出力する。また図２に示すように、データ遅延回路１３は、第１の時間ｔ_１だけデータ信号を遅延する。データ遅延回路１３から出力される、第１の時間ｔ_１だけデータ信号を遅延した信号は、第１遅延データ信号という。

データ遅延回路１４は、図１に示すようにデータ信号が入力されデータ信号を遅延してフリップフロップ１６に出力する。データ遅延回路１４は、図２に示すように、第１の時間ｔ_１とフリップフロップ１６のセットアップ時間ｔ_ｓとフリップフロップ１５のホールド時間ｔ_ｈを合計した時間より長い第２の時間ｔ_２だけデータ信号を遅延して出力する。すなわちｔ_２＞ｔ_１＋ｔ_ｓ＋ｔ_ｈが成り立つ。データ遅延回路１４から出力される、第２の時間ｔ_２だけデータ信号を遅延した信号は第２遅延データ信号という。

図１に示すようにフリップフロップ１５には、データ遅延回路１３から出力された第１遅延データ信号と、クロック遅延回路１２から出力された遅延クロックが入力される。フリップフロップ１５は、第１遅延データ信号を、遅延クロックに基づいてラッチすることにより、図２に示すようにデータ信号の偶数番目のデータであるイーブンデータＥ_１、Ｅ_２・・・Ｅ_６を出力する。

図１に示すように、フリップフロップ１６には、データ遅延回路１４から出力された第２遅延データ信号と、クロック遅延回路１２から出力された遅延クロックが入力される。フリップフロップ１６は、第２遅延データ信号を、遅延クロックに基づいてラッチすることにより、図２に示すようにデータ信号の奇数番目のデータであるオッドデータＯ_１、Ｏ_２、・・・Ｏ_６を出力する。

またクロック遅延回路１２は、図２に示すように第１の時間ｔ_１とセットアップ時間ｔ_ｓとを合計した時間より長く、第２の時間ｔ_２からホールド時間ｔ_ｈを引いた時間より短い時間ｔ_ｃだけ、ポテンシャルクロックを遅延して遅延クロックを生成する。この結果、フリップフロップ１５に入力される第１遅延データ信号のイーブンデータの期間の開始からフリップフロップ１５に入力される遅延クロックの立ち上がりまでの時間をセットアップ時間ｔ_ｓより長くすることができる。また、フリップフロップ１６に入力される遅延クロックの立ち上がりからフリップフロップ１６に入力される第２遅延データ信号のオッドデータの期間の終了までの時間をホールド時間ｔ_ｈより長くすることができる。

このように本実施形態によれば、簡単な構成で、受信回路におけるデータのセットアップ時間とホールド時間が保証され、データ信号をクロックに基づいてフリップフロップで確実にラッチすることができる。

次に本発明の第２の実施形態について説明する。図３は、本発明の第２の実施形態の構成を示すブロック図である。本実施形態の受信回路２は、図３に示すように、クロック遅延回路１７が、異なる遅延時間を設定することができる２つの遅延回路１７１、１７２を備えている点で第１の実施形態と異なる。遅延回路１７１は、設定された遅延時間に基づいてポテンシャルクロックを遅延した遅延クロックをフリップフロップ１５に出力する。遅延回路１７２は、遅延回路１７１とは別に設定された遅延時間に基づいてポテンシャルクロックを遅延した遅延クロックをフリップフロップ１６に出力する。

このような構成によりフリップフロップ１５とフリップフロップ１６に入力される遅延クロックのタイミングをそれぞれ調整することができる。したがって本実施形態によれば、第１の実施形態と同様な効果が得られるとともに、クロック生成回路１１からフリップフロップ１５への遅延量と、フリップフロップ１６への遅延量に差が生じた場合でも、フリップフロップ１５、１６へのクロック入力の遅延をそろえるよう調整することができる。

次に本発明の第３の実施形態について説明する。図４は、本発明の第３の実施形態の構成を示すブロック図である。本実施形態の受信回路３は、図４に示すように、クロック生成回路１８が、位相が反対である、第１ポテンシャルクロック及び第２ポテンシャルクロックを生成し、クロック遅延回路１９に出力する。またクロック遅延回路１９には、第１ポテンシャルクロック及び第２ポテンシャルクロックのいずれかを選択する選択回路１９１を備えている点で第２の実施形態と異なる。

本実施形態のクロック遅延回路は、第２の実施形態と同様な遅延回路１７１、１７２を備え、選択回路１９１から出力された選択クロックは、遅延回路１７１、１７２に入力される。遅延回路１７１が、設定された遅延時間に基づいて選択クロックを遅延した遅延クロックをフリップフロップ１５に出力する。また、遅延回路１７２が、遅延回路１７１とは別に設定された遅延時間に基づいて、選択クロックを遅延した遅延クロックをフリップフロップ１６に出力する。

このような構成により、遅延回路１７１、１７２に入力するクロックを、位相が反対の２つのポテンシャルクロックから選択することができる。したがって、第１、第２の実施形態と同様な効果が得られるとともに、遅延回路で設定可能な遅延時間を半分にしても第２の実施形態と同様な範囲で遅延を調整することが可能となる。

次に本発明の第４の実施形態について説明する。図５は、本発明の第４の実施形態の構成を示すブロック図である。本実施形態の受信回路４はクロック遅延回路２０が、クロック生成回路１８から生成された、位相が反対である、第１ポテンシャルクロック及び第２ポテンシャルクロックのいずれかを選択する２つの選択回路２０１、２０２を備える。また、選択回路２０１により選択された選択クロックが遅延回路１７１に出力され、選択回路２０２により選択された選択クロックが遅延回路１７２に出力される点で第３の実施形態と異なる。

このような構成により、遅延回路１７１と遅延回路１７２に入力するクロックを、それぞれ別々に選択することができる。したがって、第１、第２、第３の実施形態と同様な効果が得られるとともに、調整の自由度が向上する。

次に本発明の第５の実施形態について説明する。図６は、本発明の第５の実施形態の構成を示すブロック図である。図７は、第１の実施形態に係る受信回路の動作を示すタイミングチャートである。本実施形態の受信回路５は、クロック遅延回路２１が、選択回路２１１の出力を直接フリップフロップ１５、１６に出力するよう構成されている点で第３の実施形態と異なる。

本実施形態では、図７に示すように、選択クロックがフリップフロップ１５，１６に入力されるときには、フリップフロップ１５のセットアップ時間ｔ_ｓ以上の時間ｔ_ｃ’遅延していることを想定した実施形態である。

本実施形態では、データ遅延回路１４における遅延時間ｔ_１を調整することにより、図７に示すようにフリップフロップ１５における遅延データ信号のイーブンデータの期間の開始から選択クロックの立ち上がりまでの時間は、フリップフロップ１５のセットアップ時間ｔ_ｓ以上に調整される。

またデータ遅延回路１４における遅延時間ｔ_２を調整することにより、図７に示すように選択クロックの立ち上がりからフリップフロップ１６における遅延データ信号のオッドデータの期間の終了までの時間は、フリップフロップ１６のホールド時間ｔ_ｈ以上に調整される。

このような構成により、クロック遅延回路に遅延回路を備えることなく、簡単な構成で他の実施形態と同様な遅延調整を実現することができる。

以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

１、２、３、４、５受信回路
１１、１８クロック生成回路
１２、１７、１９、２０、２１クロック遅延回路
１３、１４データ遅延回路
１５、１６フリップフロップ
１７１、１７２遅延回路
１９１、２０１、２０２、２１１選択回路

Claims

データ信号とストローブ信号に基づいて第１のクロックと、前記第１のクロックと位相が反対の第２のクロックを生成するクロック生成回路と、
第１の時間だけ前記データ信号を遅延した第１遅延データ信号を出力する第１のデータ遅延回路と、
第２の時間だけ前記データ信号を遅延した第２遅延データ信号を出力する第２のデータ遅延回路と、
前記第１のクロックと第２のクロックのいずれかを選択する第１の選択回路と、
第１のクロック遅延時間だけ前記第１の選択回路により選択された第１の選択クロックを遅延した第１の遅延クロックを出力する第１のクロック遅延回路と、
前記第１のクロックと第２のクロックのいずれかを選択する第２の選択回路と、
第２のクロック遅延時間だけ前記第２の選択回路により選択された第２の選択クロックを遅延した第２の遅延クロックを出力する第２のクロック遅延回路と、
前記第１遅延データ信号を前記第１の遅延クロックに基づいてラッチして前記データ信号の偶数番目のデータであるイーブンデータを出力する第１のフリップフロップと、
前記第２遅延データ信号を前記第２の遅延クロックに基づいてラッチして前記データ信号の奇数番目のデータであるオッドデータを出力する第２のフリップフロップと、
を有し、
前記第２の時間は、前記第１の時間と前記第１のフリップフロップのセットアップ時間と前記第２のフリップフロップのホールド時間とを合計した時間より長く、
前記クロック遅延時間は、前記第１の時間と前記セットアップ時間との合計時間以上で
あり、前記第２の時間から前記ホールド時間を引いた時間以下である、受信回路。
データ信号とストローブ信号に基づいて第１のクロックと、前記第１のクロックと位相が反対の第２のクロックを生成し、
第１の時間だけ前記データ信号を遅延した第１遅延データ信号を出力し、
第２の時間だけ前記データ信号を遅延した第２遅延データ信号を出力し、
前記第１のクロックと第２のクロックのいずれかを第１の選択回路により選択し、
第１のクロック遅延時間だけ前記第１の選択回路により選択された第１の選択クロックを遅延した第１の遅延クロックを出力し、
前記第１のクロックと第２のクロックのいずれかを第２の選択回路により選択し、
第２のクロック遅延時間だけ前記第２の選択回路により選択された第２の選択クロックを遅延した第２の遅延クロックを出力し、
第１のフリップフロップによって前記第１遅延データ信号を前記第１の遅延クロックに基づいてラッチし、
第２のフリップフロップによって前記第２遅延データ信号を前記第２の遅延クロックに基づいてラッチする、
受信方法において、
前記第２の時間は、前記第１の時間と前記第１のフリップフロップのセットアップ時間
と前記第２のフリップフロップのホールド時間とを合計した時間より長く、
前記クロック遅延時間は、前記第１の時間と前記セットアップ時間との合計時間より長
く、前記第２の時間から前記ホールド時間を引いた時間より短い、受信方法。