JP4523647B2 - 少なくとも２つのデジタル−アナログ変換器で生成されるアナログ信号の同期出力のための配置 - Google Patents

Description

本発明は、請求項１の前提部で特定されるように、２又はそれ以上のデジタル−アナログ変換器で発生したアナログ信号の同期出力のための配置に関する。

従来のデジタル−アナログ変換は、一般的に、２つの相互同期クロックパルスを使用する。この関係において、１つのクロックパルスはデジタル成分を制御し、一方、他のクロックパルスは、クロックパルスにノイズがないことに対する特別な要求を伴うクロックパルスであって、実際の変換器を制御する。信号は、一般的に、同期して、即ち、既知の遅延を伴って、これらのクロックパルスの間で送信される。高速なクロックパルス繰り返し数により、送信インターフェースでの対応するセットアップ及びホールド時間を維持することはますます困難になっており、従って、ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリは、信号の送信のために、実際の変換器へ直列に接続される。このＦＩＦＯメモリは、一般的に変換器に組み込まれる。なお、この配置は、ＦＩＦＯメモリの初期設定に依存して、信号の一定遅延を伴う同期を実現している。

しかし、遅延は、様々な値をとりうる。従って、ＦＩＦＯメモリの中間接続は、今までのところ、高速なクロックパルス繰り返し数における問題を完全には解決していない。

このような方法で発生したアナログ信号が互いに対して同期して、又はマーカ信号に対して同期して発生すべき場合には、特別な問題が発生する。なお、マーカ信号は、アナログ信号を発生させるデジタル信号とともに発生するが、デジタル−アナログ変換器を介する出力ではない。この場合に、マーカ信号に対するアナログ信号の不確かな位相位置は重大である。

従って、本発明は、２又はそれ以上のデジタル−アナログ変換器で発生したアナログ信号の正確な同期を実現する配置及び方法を提供することを目的とする。

上記目的は、請求項１の発明特定事項を有する配置を参照して、更に、請求項７の発明特定事項を有する方法を参照して実現される。また、有利な更なる進歩は、特に、マーカ信号を伴う同期に関して、従属請求項で特定される。

本発明に従う配置により、デジタル−アナログ変換器の出力におけるアナログ信号の正確な同期は、調整可能なデジタル時間遅延装置を介して設定可能である。最も簡単な場合には、２つのデジタル−アナログ変換器により、例えば、所与のＩ／Ｑデジタル信号データストリームからアナログＩ及びＱ信号を発生させる場合に関して、１つの調整可能なデジタル遅延装置のみが１つのデジタル−アナログ変換器へ割り当てられれば十分である。しかし、最初に、更なるマーカ信号を伴うアナログ信号の同期が要求される場合には、対応する調整可能なデジタル遅延装置が、便宜上、デジタル−アナログ変換器の夫々へ割り当てられる。

望ましくは、デジタル−アナログ変換器の上流にある夫々の調整可能なデジタル遅延装置は、遅延回路を有する。該遅延回路の遅延は、全クロックパルス周期へと調整可能である。更に、夫々の調整可能なデジタル遅延装置は、前記遅延回路に縦列に配置された補間フィルタを有する。該補間フィルタの遅延は、クロックパルス周期の一部へと調整可能である。このような形式の遅延回路は、例えば、所謂遅延パイプライン又はフィルタとして知られる。それらは、エレクトロニクスの分野では既知の構成要素と考えられる。その遅延が整数クロックパルス期間へのみ調整される遅延回路は、マーカ信号を遅延させるために用いられる。調整可能なフィルタは、クロックパルスの一部に設定可能なフィルタであって、例えば、製品名ＬＴ４４２０又はＬＦ３３２０に基づいてロジックデバイス社から入手可能である。調整可能な遅延パイプラインは、また、市販されている。

本発明に従う配置は、実際には、主に、Ｉ／Ｑアナログ信号の発生のために用いられるような２つのデジタル−アナログ変換器の同期に対して有利である。しかし、また、３又はそれ以上のデジタル−アナログ変換器からのアナログ出力信号が同期化されるべき他の用途に対しても有利である。

本発明について、２つの例となる実施形態の配置図を参照して、以下で更に詳細に説明する。

図１に示される例となる実施形態において、２つのデジタルデータ信号Ｉ及びＱは、クロックパルスｆ１によりデータ発生源１からＦＩＦＯメモリ２及び３を介して夫々のデジタル−アナログ変換器４及び５へ供給される。ＦＩＦＯメモリ２及び３は、一般的に、デジタル−アナログ変換器に予め組み込まれる。デジタル−アナログ変換器４及び５は、特に純然たるシステムクロックパルスｆ２により動作する。本例において、調整可能なデジタル遅延装置６及び７は、その遅延時間ｔ１及びｔ２の夫々を相関器９に依存するマイクロプロセッサ８を介して調整することができる遅延装置であって、ＦＩＦＯメモリ２及び３の夫々の上流に配置される。望ましくは、２つのデジタル遅延装置の夫々は、全クロックパルス周期へと調整される遅延時間を有する、例えば、所謂遅延パイプライン等の夫々の遅延回路１０と、遅延回路１０に縦列に配置され、クロック周期の一部へと調整される遅延時間を有する補間フィルタ１１とを有する。

２つのデジタル−アナログ変換器４及び５のアナログ出力信号Ｉａ及びＱａの夫々は、相関器９で相互相関を受ける。相関特性は、その最大値により２つのデジタル遅延装置６及び７の遅延時間ｔ１及びｔ２の夫々を決定することができる特性であって、互いに対する２つのアナログ信号の相対移動と、相関関数の測定とによって得られる。

相関特性の最大値の測定、及び２つの関数のこの数学的な相互相関は、既知の方法により相関器９で行われる。即ち、最大値測定の結果は、遅延時間ｔ１及びｔ２を調整するためにコンピュータ８で変換される。相互相関に依存する遅延時間のこのような調整のために、望ましくは、対応するデジタル同期パターンは、当該配置の入力部へ供給される。当該配置は、例えば、所謂ガウスパルスなどの相関関係にとって特に有利な出力信号を供給する。

図２は、デジタル信号とともに発生したマーカ信号Ｍが、また、デジタル信号Ｉ及びＱに加えてデータ発生源１から出力部へ直接に供給されるところの配置を示す。当該配置の他の構成要素は、図１に示された要素と同じであり、従って、同じ参照番号により示される。マーカ信号Ｍは、また、調整可能なデジタル遅延装置１２を介して時間遅延を供給され、２つの相関器１３及び１４へ入力される。これらの相関器１３及び１４は、それら自体として、先と同じくコンピュータ８を介して、３つの夫々の遅延時間ｔ１，ｔ２，ｔ３の調整を実施する。相関器１３において、出力信号Ｉａはマーカ信号Ｍと関連付けられ、相関器１４において、マーカ信号Ｍは出力信号Ｑａと関連付けられる。この例で、マーカ信号は、基準信号として用いられ、この基準信号に対して、２つの出力信号Ｉａ及びＱａは同期させられる。

図２に従うデジタル遅延装置の調整は、以下の通りに実施される。

最初に、システムにおけるスイッチングの後、２つのデジタル遅延装置６及び７は、零に設定される（ｔ１＝０，ｔ２＝０）。

次に、同期に適したデジタル同期パターンは、データ発生源１から信号経路Ｉ及びＱ並びにマーカチャネルへ供給され、これらのパターンは、例えば、マーカチャネルにおいては、データシーケンス０００１１０００であり、信号経路Ｉ及びＱではデジタル−アナログ変換器の出力部でガウスパルスを発生させるデジタル信号である。この同期パターンにより、次に、デジタル遅延装置１２の遅延時間ｔ３は、全クロックパルスで変更され、同時に、マーカ信号とアナログ出力信号との間の相関関数は、相関器１３及び１４の夫々を介して測定される。

次に、遅延時間ｔ３に亘る相関特性が既知の方法で得られる。この特性の最大値の補間によって、最適な遅延時間ｔ１又はｔ２が、夫々、相関器１３及び１４の夫々において決定される。アナログ信号の実際の遅延時間は、最大値の位置に決められる。時間的値ｔ１又はｔ２は、夫々、コンピュータ８を介してデジタル遅延装置に設定される。次に、アナログ信号Ｉａ及びＱａは、互い及びマーカ信号と正確な同期状態にある出力である。

本発明は、提示される例となる実施形態に限定されない。記載及び表現された全ての特徴は、要求に応じて互いに組み合わされうる。更に、相関器は、デジタル−アナログ変換器の直後に配置される必要はない。如何なる所要の信号伝送距離も、出力部品と相関器との間に配置されうる。この方法で、如何なる既知の信号伝送時間も、互いに適合されうる。

マーカ信号を用いずに２つのデジタル−アナログ変換器を同期させるための、本発明に従う配置のブロック回路図を示す。 更なるマーカ信号により２つのアナログ信号を同期させるための同様の配置を示す。

Claims (7)

1. デジタル信号は、第１のクロックパルス周波数（ｆ１）で発生して、第２のクロックパルス周波数（ｆ２）でデジタル−アナログ変換器（４，５）においてアナログ信号に変換され、前記デジタル信号は、ＦＩＦＯメモリ（２，３）を介してデジタル−アナログ変換器（４，５）へ遅延を伴って送信される場合に、少なくとも２つのデジタル−アナログ変換器（４，５）で発生するアナログ信号（Ｉａ，Ｑａ）の同期出力のための配置であって、
   前記デジタル−アナログ変換器（４，５）の前記アナログ出力信号（Ｉａ，Ｑａ）の間で決定される相互相関に依存して調整される遅延時間（ｔ１，ｔ２）により前記デジタル信号を遅延させる調整可能なデジタル遅延装置（６；７）は、前記デジタル−アナログ変換器（４，５）のうちの少なくとも１つの上流の前記ＦＩＦＯメモリ（２，３）の上流に設けられることを特徴とする配置。
2. 前記調整可能なデジタル遅延装置（６，７）は、前記デジタル−アナログ変換器（４，５）の夫々の各ＦＩＦＯメモリ（２，３）の上流に配置される、ことを特徴とする請求項１記載の配置。
3. 夫々の調整可能なデジタル遅延装置（６，７）は、全クロック周期によって調整される夫々の遅延時間を有する調整可能なデジタル遅延回路（１０）と、該遅延回路に縦列に配置され、クロックパルス周期の一部へと調整される遅延時間を有するデジタル補間フィルタ（１１）とを有する、ことを特徴とする請求項１又は２記載の配置。
4. 同時に、前記デジタル信号とともに発生するマーカ信号（Ｍ）は、出力部へ直接的に送信され、
   前記マーカ信号（Ｍ）は、調整可能なデジタル遅延装置（１２）を介して前記出力部へ直接的に送信され、更に、前記マーカ信号の遅延時間（ｔ３）及び前記デジタル−アナログ変換器（４，５）へ供給されるデジタル信号の遅延時間（ｔ１，ｔ２）は、前記デジタル−アナログ変換器（４，５）のアナログ出力信号（Ｉａ，Ｑａ）と、遅延されたマーカ信号との間で決定される相互相関に依存して調整される、ことを特徴とする請求項１乃至３のうちいずれか一項記載の配置。
5. 前記マーカ信号（Ｍ）へ割り当てられた前記調整可能なデジタル遅延装置（１２）は、整数クロックパルス周期へと調整される遅延回路（１０）を有する、ことを特徴とする請求項４記載の配置。
6. 夫々の調整可能なデジタル遅延装置（６，７，１２）は、前記第１のクロックパルス周波数（ｆ１）で制御される、ことを特徴とする請求項１乃至５のうちいずれか一項記載の配置。
7. 関連するマーカ信号を伴い、少なくとも２つのデジタル−アナログ変換器（４，５）で発生したアナログ信号の同期出力のために請求項４記載の配置を適応させる方法であって、
   最初に、前記デジタル−アナログ変換器（４，５）へ割り当てられた前記デジタル遅延装置（６，７）が零の時間遅延へと調整されるステップと、
   次に、同期パターンが、関連するマーカ信号（Ｍ）とともにデジタル信号として供給されるステップと、
   前記マーカ信号（Ｍ）の遅延が、該マーカ信号（Ｍ）へ割り当てられた前記調整可能なデジタル遅延装置（１２）により変更され、同時に、前記デジタル−アナログ変換器（４，５）のアナログ信号とマーカ信号（Ｍ）との間の相互相関関数が測定されるステップと、
   前記マーカ信号（Ｍ）の遅延時間により前のステップで得られた相関特性の最大値が決定されるステップと、
   最終的に、前記デジタル−アナログ変換器（４，５）へ割り当てられた前記調整可能なデジタル遅延装置（６，７）が、前記最大値に対応する時間的値へと調整されるステップと、を有することを特徴とする方法。

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