JP4523647B2 - 少なくとも2つのデジタル−アナログ変換器で生成されるアナログ信号の同期出力のための配置 - Google Patents
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- デジタル信号は、第1のクロックパルス周波数(f1)で発生して、第2のクロックパルス周波数(f2)でデジタル−アナログ変換器(4,5)においてアナログ信号に変換され、前記デジタル信号は、FIFOメモリ(2,3)を介してデジタル−アナログ変換器(4,5)へ遅延を伴って送信される場合に、少なくとも2つのデジタル−アナログ変換器(4,5)で発生するアナログ信号(Ia,Qa)の同期出力のための配置であって、
前記デジタル−アナログ変換器(4,5)の前記アナログ出力信号(Ia,Qa)の間で決定される相互相関に依存して調整される遅延時間(t1,t2)により前記デジタル信号を遅延させる調整可能なデジタル遅延装置(6;7)は、前記デジタル−アナログ変換器(4,5)のうちの少なくとも1つの上流の前記FIFOメモリ(2,3)の上流に設けられることを特徴とする配置。 - 前記調整可能なデジタル遅延装置(6,7)は、前記デジタル−アナログ変換器(4,5)の夫々の各FIFOメモリ(2,3)の上流に配置される、ことを特徴とする請求項1記載の配置。
- 夫々の調整可能なデジタル遅延装置(6,7)は、全クロック周期によって調整される夫々の遅延時間を有する調整可能なデジタル遅延回路(10)と、該遅延回路に縦列に配置され、クロックパルス周期の一部へと調整される遅延時間を有するデジタル補間フィルタ(11)とを有する、ことを特徴とする請求項1又は2記載の配置。
- 同時に、前記デジタル信号とともに発生するマーカ信号(M)は、出力部へ直接的に送信され、
前記マーカ信号(M)は、調整可能なデジタル遅延装置(12)を介して前記出力部へ直接的に送信され、更に、前記マーカ信号の遅延時間(t3)及び前記デジタル−アナログ変換器(4,5)へ供給されるデジタル信号の遅延時間(t1,t2)は、前記デジタル−アナログ変換器(4,5)のアナログ出力信号(Ia,Qa)と、遅延されたマーカ信号との間で決定される相互相関に依存して調整される、ことを特徴とする請求項1乃至3のうちいずれか一項記載の配置。 - 前記マーカ信号(M)へ割り当てられた前記調整可能なデジタル遅延装置(12)は、整数クロックパルス周期へと調整される遅延回路(10)を有する、ことを特徴とする請求項4記載の配置。
- 夫々の調整可能なデジタル遅延装置(6,7,12)は、前記第1のクロックパルス周波数(f1)で制御される、ことを特徴とする請求項1乃至5のうちいずれか一項記載の配置。
- 関連するマーカ信号を伴い、少なくとも2つのデジタル−アナログ変換器(4,5)で発生したアナログ信号の同期出力のために請求項4記載の配置を適応させる方法であって、
最初に、前記デジタル−アナログ変換器(4,5)へ割り当てられた前記デジタル遅延装置(6,7)が零の時間遅延へと調整されるステップと、
次に、同期パターンが、関連するマーカ信号(M)とともにデジタル信号として供給されるステップと、
前記マーカ信号(M)の遅延が、該マーカ信号(M)へ割り当てられた前記調整可能なデジタル遅延装置(12)により変更され、同時に、前記デジタル−アナログ変換器(4,5)のアナログ信号とマーカ信号(M)との間の相互相関関数が測定されるステップと、
前記マーカ信号(M)の遅延時間により前のステップで得られた相関特性の最大値が決定されるステップと、
最終的に、前記デジタル−アナログ変換器(4,5)へ割り当てられた前記調整可能なデジタル遅延装置(6,7)が、前記最大値に対応する時間的値へと調整されるステップと、を有することを特徴とする方法。
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