JPH1194936A - 受信装置 - Google Patents
受信装置Info
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- JPH1194936A JPH1194936A JP9255073A JP25507397A JPH1194936A JP H1194936 A JPH1194936 A JP H1194936A JP 9255073 A JP9255073 A JP 9255073A JP 25507397 A JP25507397 A JP 25507397A JP H1194936 A JPH1194936 A JP H1194936A
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Abstract
(57)【要約】
【課題】複数の受信系統間の通過時間差を調整する際
に、多大な調整時間や多数の調整部品を不要とし、かつ
この調整による受信性能の変化を伴わずに通過時間差を
解消し、複数の受信信号に対する同時処理が可能な受信
装置を提供する。 【解決手段】少なくとも２つの受信信号をそれぞれ受信
する複数の受信手段11a,11b と、該複数の受信手段から
出力される複数の受信信号をデジタル信号に変換する複
数のＡＤ変換手段12a,12b と、これら複数のＡＤ変換手
段12a,12b から出力される複数のデジタル信号を同時に
信号処理する信号処理手段13とを備えた受信装置におい
て、複数のＡＤ変換手段12a,12b の出力を保持出力する
複数のラッチ手段41a,41b と、複数のＡＤ変換手段12a,
12b と複数のラッチ手段41a,41b とをそれぞれ独立させ
てタイミング調整するタイミング調整手段42とを備え
る。
に、多大な調整時間や多数の調整部品を不要とし、かつ
この調整による受信性能の変化を伴わずに通過時間差を
解消し、複数の受信信号に対する同時処理が可能な受信
装置を提供する。 【解決手段】少なくとも２つの受信信号をそれぞれ受信
する複数の受信手段11a,11b と、該複数の受信手段から
出力される複数の受信信号をデジタル信号に変換する複
数のＡＤ変換手段12a,12b と、これら複数のＡＤ変換手
段12a,12b から出力される複数のデジタル信号を同時に
信号処理する信号処理手段13とを備えた受信装置におい
て、複数のＡＤ変換手段12a,12b の出力を保持出力する
複数のラッチ手段41a,41b と、複数のＡＤ変換手段12a,
12b と複数のラッチ手段41a,41b とをそれぞれ独立させ
てタイミング調整するタイミング調整手段42とを備え
る。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばレーダ装
置等に使用され、受信した複数の受信信号をそれぞれデ
ジタル信号に変換して、これらデジタル信号に対して同
時に信号処理を施す受信装置に関する。
置等に使用され、受信した複数の受信信号をそれぞれデ
ジタル信号に変換して、これらデジタル信号に対して同
時に信号処理を施す受信装置に関する。
【０００２】
【従来の技術】一般に、レーダ装置等には、受信した複
数の受信信号をそれぞれデジタル信号に変換して、これ
らデジタル信号に対して同時に信号処理を施す受信装置
が使用されている。また、モノパルスレーダ装置におい
ては、該受信装置を使用することで、デジタル相関処理
により測角値信号が得られる。
数の受信信号をそれぞれデジタル信号に変換して、これ
らデジタル信号に対して同時に信号処理を施す受信装置
が使用されている。また、モノパルスレーダ装置におい
ては、該受信装置を使用することで、デジタル相関処理
により測角値信号が得られる。
【０００３】図３は、上記受信装置のブロック構成を示
している。なお、ここでは、２つの受信系統を有してい
る。図３において、図中符号１１ａ，１１ｂは受信回路
で、それぞれ高周波信号である第１チャンネルの受信信
号及び第２チャンネルの受信信号を受信している。そし
て、受信回路１１ａ，１１ｂの出力は、Ａ／Ｄ変換器１
２ａ，１２ｂにてそれぞれデジタル信号に変換され、信
号処理回路１３に出力される。信号処理回路１３は、Ａ
／Ｄ変換器１２ａ，１２ｂのそれぞれの出力に対して同
時に信号処理を施す。この信号処理回路１３は、例えば
受信装置がモノパルスレーダ装置に使用される場合に、
デジタル化された第１及び第２チャンネル受信信号にデ
ジタル相関処理を施すことにより、測角値信号を生成し
て出力することになる。また、Ａ／Ｄ変換器１２ａ，１
２ｂは、クロック遅延回路１４から発生されるクロック
信号２のタイミングで動作し、信号処理回路１３はクロ
ック信号１のタイミングで動作する。なお、クロック信
号２は、クロック遅延回路１４にてクロック信号１を所
定時間遅延させたものである。
している。なお、ここでは、２つの受信系統を有してい
る。図３において、図中符号１１ａ，１１ｂは受信回路
で、それぞれ高周波信号である第１チャンネルの受信信
号及び第２チャンネルの受信信号を受信している。そし
て、受信回路１１ａ，１１ｂの出力は、Ａ／Ｄ変換器１
２ａ，１２ｂにてそれぞれデジタル信号に変換され、信
号処理回路１３に出力される。信号処理回路１３は、Ａ
／Ｄ変換器１２ａ，１２ｂのそれぞれの出力に対して同
時に信号処理を施す。この信号処理回路１３は、例えば
受信装置がモノパルスレーダ装置に使用される場合に、
デジタル化された第１及び第２チャンネル受信信号にデ
ジタル相関処理を施すことにより、測角値信号を生成し
て出力することになる。また、Ａ／Ｄ変換器１２ａ，１
２ｂは、クロック遅延回路１４から発生されるクロック
信号２のタイミングで動作し、信号処理回路１３はクロ
ック信号１のタイミングで動作する。なお、クロック信
号２は、クロック遅延回路１４にてクロック信号１を所
定時間遅延させたものである。
【０００４】図４は、上記構成の各回路における信号の
動作を示している。すなわち、図４（ａ）に示す第１チ
ャンネルの受信信号２１ａは、受信回路１１ａにて所定
時間Ｔほど遅延され、図４（ｂ）に示す受信回路出力信
号２２ａを得る。この受信回路出力信号２２ａは、Ａ／
Ｄ変換器１２ａにて図４（ｇ）に示すクロック信号２の
タイミングで図４（ｃ）に示すようなＡＤ変換出力信号
２３ａに変換される。また、図４（ｄ）に示す第２チャ
ンネルの受信信号２１ｂは、第１チャンネルの受信信号
２１ａと同様に、受信回路１１ｂにて図４（ｅ）に示す
受信回路出力信号２２ｂを得て、Ａ／Ｄ変換器１２ｂに
て図４（ｆ）に示すようなＡＤ変換出力信号２３ｂに変
換される。
動作を示している。すなわち、図４（ａ）に示す第１チ
ャンネルの受信信号２１ａは、受信回路１１ａにて所定
時間Ｔほど遅延され、図４（ｂ）に示す受信回路出力信
号２２ａを得る。この受信回路出力信号２２ａは、Ａ／
Ｄ変換器１２ａにて図４（ｇ）に示すクロック信号２の
タイミングで図４（ｃ）に示すようなＡＤ変換出力信号
２３ａに変換される。また、図４（ｄ）に示す第２チャ
ンネルの受信信号２１ｂは、第１チャンネルの受信信号
２１ａと同様に、受信回路１１ｂにて図４（ｅ）に示す
受信回路出力信号２２ｂを得て、Ａ／Ｄ変換器１２ｂに
て図４（ｆ）に示すようなＡＤ変換出力信号２３ｂに変
換される。
【０００５】ここでは、第１及び第２チャンネルの受信
回路出力信号２２ａ，２２ｂは、各々受信信号２１ａ，
２１ｂに対して同一の時間Ｔを経て、同一のクロック信
号２のタイミングでＡＤ変換される。つまり、第１及び
第２チャンネルのＡＤ変換出力信号２３ａ，２３ｂは、
同一振幅となる。
回路出力信号２２ａ，２２ｂは、各々受信信号２１ａ，
２１ｂに対して同一の時間Ｔを経て、同一のクロック信
号２のタイミングでＡＤ変換される。つまり、第１及び
第２チャンネルのＡＤ変換出力信号２３ａ，２３ｂは、
同一振幅となる。
【０００６】ところで、上記受信装置では、実際に、図
５に示すようなもので、図５（ｂ）に示す第１チャンネ
ルの受信回路出力信号２２ａは図５（ａ）に示す受信信
号２１ａに対して時間Ｔａを経て、クロック信号２のタ
イミング３１ａでＡＤ変換されるが、図５（ｅ）に示す
第２チャンネルの受信回路出力信号２２ｂは図５（ｄ）
に示す受信信号２１ｂに対して時間Ｔｂを経て、クロッ
ク信号２のタイミング３１ａとタイミング３１ｂとにま
たがってＡＤ変換されている。このため、第１及び第２
チャンネルのＡＤ変換出力信号２３ａ，２３ｂは、互い
に振幅が異なり、信号長も異なる。
５に示すようなもので、図５（ｂ）に示す第１チャンネ
ルの受信回路出力信号２２ａは図５（ａ）に示す受信信
号２１ａに対して時間Ｔａを経て、クロック信号２のタ
イミング３１ａでＡＤ変換されるが、図５（ｅ）に示す
第２チャンネルの受信回路出力信号２２ｂは図５（ｄ）
に示す受信信号２１ｂに対して時間Ｔｂを経て、クロッ
ク信号２のタイミング３１ａとタイミング３１ｂとにま
たがってＡＤ変換されている。このため、第１及び第２
チャンネルのＡＤ変換出力信号２３ａ，２３ｂは、互い
に振幅が異なり、信号長も異なる。
【０００７】信号処理回路１３では、例えばモノパルス
レーダ装置に使用される場合、正確な測角値信号を得る
ために、第１及び第２チャンネルのＡＤ変換出力信号２
３ａ，２３ｂの各々の振幅と信号長とを同一にし、かつ
同時に入力しなければならない。しかしながら、上記受
信装置では、Ａ／Ｄ変換器１２ａ，１２ｂが信号処理回
路１３に第１及び第２チャンネルのデジタル信号を正し
く伝達する方法として、１つのクロック信号２をクロッ
ク遅延回路１４にてタイミング調整して、この調整した
クロック信号２をＡ／Ｄ変換器１２ａ，１２ｂに供給す
る方法をとっている。このため、受信回路１１ａ，１１
ｂの信号通過時間差を調整する時、少なくとも一方の受
信回路もしくは受信回路とＡ／Ｄ変換器との間の信号経
路に対して、配線ケーブル長を物理的に変化させるか、
通過時間の小さい受信系統側に遅延回路を挿入しなけれ
ばならない。
レーダ装置に使用される場合、正確な測角値信号を得る
ために、第１及び第２チャンネルのＡＤ変換出力信号２
３ａ，２３ｂの各々の振幅と信号長とを同一にし、かつ
同時に入力しなければならない。しかしながら、上記受
信装置では、Ａ／Ｄ変換器１２ａ，１２ｂが信号処理回
路１３に第１及び第２チャンネルのデジタル信号を正し
く伝達する方法として、１つのクロック信号２をクロッ
ク遅延回路１４にてタイミング調整して、この調整した
クロック信号２をＡ／Ｄ変換器１２ａ，１２ｂに供給す
る方法をとっている。このため、受信回路１１ａ，１１
ｂの信号通過時間差を調整する時、少なくとも一方の受
信回路もしくは受信回路とＡ／Ｄ変換器との間の信号経
路に対して、配線ケーブル長を物理的に変化させるか、
通過時間の小さい受信系統側に遅延回路を挿入しなけれ
ばならない。
【０００８】そこで、例えば配線ケーブル長を物理的に
変化させる場合には、ラインストレッチャーのような線
路長可変部品を信号経路内に挿入して調整することにな
る。また、遅延回路を挿入する場合には、システムの許
容できる通過時間差刻みの遅延線を複数用意して交換し
て調整することになる。しかしながら、前者には、調整
時間がかかり、調整結果の保存が困難、調整精度が悪い
という欠点がある。後者には、用意すべき遅延線の数量
が多くなるという欠点がある。また、上記した両方法を
用いて調整を実施することは、装置自体の性能を変化さ
せてしまうという不都合が生じることになる。
変化させる場合には、ラインストレッチャーのような線
路長可変部品を信号経路内に挿入して調整することにな
る。また、遅延回路を挿入する場合には、システムの許
容できる通過時間差刻みの遅延線を複数用意して交換し
て調整することになる。しかしながら、前者には、調整
時間がかかり、調整結果の保存が困難、調整精度が悪い
という欠点がある。後者には、用意すべき遅延線の数量
が多くなるという欠点がある。また、上記した両方法を
用いて調整を実施することは、装置自体の性能を変化さ
せてしまうという不都合が生じることになる。
【０００９】
【発明が解決しようとする課題】以上のように、従来の
受信装置では、２つ以上の信号通過時間差を調整する際
に、配線ケーブル長を物理的に変化させる方法をとると
調整時間を多く費やすことになり、通過時間の小さい受
信系統側に遅延回路を挿入させる方法をとると、用意す
べき遅延線の数量が多くなるという問題を有している。
さらに、調整を行なうと、装置自体の性能を変化させて
しまうという不都合も有している。
受信装置では、２つ以上の信号通過時間差を調整する際
に、配線ケーブル長を物理的に変化させる方法をとると
調整時間を多く費やすことになり、通過時間の小さい受
信系統側に遅延回路を挿入させる方法をとると、用意す
べき遅延線の数量が多くなるという問題を有している。
さらに、調整を行なうと、装置自体の性能を変化させて
しまうという不都合も有している。
【００１０】そこで、この発明の目的は、複数の受信系
統間の通過時間差を調整する際に、多大な調整時間や調
整部品を不要とし、かつこの調整による受信性能の変化
を伴わずに通過時間差を解消し、複数の受信信号に対す
る同時処理が可能な受信装置を提供することにある。
統間の通過時間差を調整する際に、多大な調整時間や調
整部品を不要とし、かつこの調整による受信性能の変化
を伴わずに通過時間差を解消し、複数の受信信号に対す
る同時処理が可能な受信装置を提供することにある。
【００１１】
【課題を解決するための手段】この発明に係る受信装置
は、少なくとも２つの受信信号をそれぞれ受信する複数
の受信手段と、これら複数の受信手段の各々の後段に接
続され、該複数の受信手段から出力される複数の受信信
号をデジタル信号に変換する複数のＡＤ変換手段と、こ
れら複数のＡＤ変換手段から出力される複数のデジタル
信号を同時に信号処理する信号処理手段とを備えた受信
装置を対象にしている。
は、少なくとも２つの受信信号をそれぞれ受信する複数
の受信手段と、これら複数の受信手段の各々の後段に接
続され、該複数の受信手段から出力される複数の受信信
号をデジタル信号に変換する複数のＡＤ変換手段と、こ
れら複数のＡＤ変換手段から出力される複数のデジタル
信号を同時に信号処理する信号処理手段とを備えた受信
装置を対象にしている。
【００１２】そして、複数のＡＤ変換手段と信号処理手
段との間の信号経路中に介在され、複数のＡＤ変換手段
の出力を保持出力する複数のラッチ手段と、複数のＡＤ
変換手段と複数のラッチ手段とをそれぞれ独立させてタ
イミング調整するタイミング調整手段とを備えるように
したものである。
段との間の信号経路中に介在され、複数のＡＤ変換手段
の出力を保持出力する複数のラッチ手段と、複数のＡＤ
変換手段と複数のラッチ手段とをそれぞれ独立させてタ
イミング調整するタイミング調整手段とを備えるように
したものである。
【００１３】この構成によれば、タイミング調整手段に
て、複数のＡＤ変換手段のＡＤ変換タイミングを独立に
調整することで、各ＡＤ変換手段の出力を同一振幅及び
同一信号長に設定し、これら同一振幅及び同一信号長で
ある各ＡＤ変換手段の出力を一時的に複数のラッチ手段
に保持させ、タイミング調整手段にて、各ラッチ手段の
動作タイミングを独立に調整することで、この動作タイ
ミングに基づいて、信号処理手段に各ラッチ手段の出力
を同時に与えるようにしている。
て、複数のＡＤ変換手段のＡＤ変換タイミングを独立に
調整することで、各ＡＤ変換手段の出力を同一振幅及び
同一信号長に設定し、これら同一振幅及び同一信号長で
ある各ＡＤ変換手段の出力を一時的に複数のラッチ手段
に保持させ、タイミング調整手段にて、各ラッチ手段の
動作タイミングを独立に調整することで、この動作タイ
ミングに基づいて、信号処理手段に各ラッチ手段の出力
を同時に与えるようにしている。
【００１４】この結果、各受信系統間の通過時間差を調
整する際に、複数の受信手段から複数のＡＤ変換手段に
至る各信号経路中に線路長を調整するための部品を挿入
し、この線路長を調整することで多大な調整時間を費や
す必要もなく、かつ遅延線を交換挿入して調整するため
に部品数を多く必要とすることなく、これにより、装置
自体の性能も変化させずに通過時間差を解消することが
可能となる。さらに、信号処理手段に対して１つの動作
タイミングで複数のデジタル信号を同時に入力すること
が可能となり、これにより信号処理手段に対して処理負
担の軽減及び処理時間の短縮を図ることも可能となる。
整する際に、複数の受信手段から複数のＡＤ変換手段に
至る各信号経路中に線路長を調整するための部品を挿入
し、この線路長を調整することで多大な調整時間を費や
す必要もなく、かつ遅延線を交換挿入して調整するため
に部品数を多く必要とすることなく、これにより、装置
自体の性能も変化させずに通過時間差を解消することが
可能となる。さらに、信号処理手段に対して１つの動作
タイミングで複数のデジタル信号を同時に入力すること
が可能となり、これにより信号処理手段に対して処理負
担の軽減及び処理時間の短縮を図ることも可能となる。
【００１５】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して詳細に説明する。図１は、この発明
の一実施の形態を示している。図１において、図３と同
一部分には同一符号を付して説明する。すなわち、Ａ／
Ｄ変換器１２ａ，１２ｂと信号処理回路１３との間の各
信号経路中には、Ａ／Ｄ変換器１２ａ，１２ｂの出力を
保持するラッチ手段としてレジスタ４１ａ，４１ｂが介
在されている。そして、Ａ／Ｄ変換器１２ａ，１２ｂ及
びレジスタ４１ａ，４１ｂは、タイミング調整手段であ
るクロック遅延回路４２によって、各々独立にタイミン
グ調整されている。この場合、クロック遅延回路４２
は、Ａ／Ｄ変換器１２ａ，１２ｂ及びレジスタ４１ａ，
４１ｂにそれぞれタイミングの異なるクロック信号３〜
６を供給している。
いて図面を参照して詳細に説明する。図１は、この発明
の一実施の形態を示している。図１において、図３と同
一部分には同一符号を付して説明する。すなわち、Ａ／
Ｄ変換器１２ａ，１２ｂと信号処理回路１３との間の各
信号経路中には、Ａ／Ｄ変換器１２ａ，１２ｂの出力を
保持するラッチ手段としてレジスタ４１ａ，４１ｂが介
在されている。そして、Ａ／Ｄ変換器１２ａ，１２ｂ及
びレジスタ４１ａ，４１ｂは、タイミング調整手段であ
るクロック遅延回路４２によって、各々独立にタイミン
グ調整されている。この場合、クロック遅延回路４２
は、Ａ／Ｄ変換器１２ａ，１２ｂ及びレジスタ４１ａ，
４１ｂにそれぞれタイミングの異なるクロック信号３〜
６を供給している。
【００１６】図２は、上記構成における各信号の動作タ
イミングを示している。すなわち、図２（ａ）に示す第
１チャンネルの受信信号５１ａは、受信回路１１ａにて
時間Ｔｃを経て、図２（ｂ）に示す受信回路出力信号５
２ａとなる。この受信回路出力信号５２ａは、Ａ／Ｄ変
換器１２ａにて図２（ｃ）に示すクロック信号３のタイ
ミングでＡＤ変換され、図２（ｄ）に示すようなＡＤ変
換出力信号５３ａとなる。なお、クロック信号３は、受
信回路出力信号５２ａのピーク値をＡＤ変換できるよう
にクロック遅延回路４２にて調整されている。
イミングを示している。すなわち、図２（ａ）に示す第
１チャンネルの受信信号５１ａは、受信回路１１ａにて
時間Ｔｃを経て、図２（ｂ）に示す受信回路出力信号５
２ａとなる。この受信回路出力信号５２ａは、Ａ／Ｄ変
換器１２ａにて図２（ｃ）に示すクロック信号３のタイ
ミングでＡＤ変換され、図２（ｄ）に示すようなＡＤ変
換出力信号５３ａとなる。なお、クロック信号３は、受
信回路出力信号５２ａのピーク値をＡＤ変換できるよう
にクロック遅延回路４２にて調整されている。
【００１７】一方、図２（ｇ）に示す第２チャンネルの
受信信号５１ｂは、第１チャンネルの受信信号５１ａが
入力されるのと同時で、受信回路１１ｂに入力されてお
り、時間Ｔｃとは異なる時間Ｔｄを経て図２（ｈ）に示
す受信回路出力信号５２ｂとなる。そして、この受信回
路出力信号５２ｂは、Ａ／Ｄ変換器１２ｂにて図２
（ｉ）に示す如くクロック信号３とはタイミングの異な
るクロック信号４のタイミングでＡＤ変換され、図２
（ｊ）に示すようなＡＤ変換出力信号５３ｂとなる。こ
こでは、ＡＤ変換出力信号５３ａ，５３ｂは、タイミン
グがずれており、１つのクロック信号で信号処理回路１
３に正しく伝達できない。
受信信号５１ｂは、第１チャンネルの受信信号５１ａが
入力されるのと同時で、受信回路１１ｂに入力されてお
り、時間Ｔｃとは異なる時間Ｔｄを経て図２（ｈ）に示
す受信回路出力信号５２ｂとなる。そして、この受信回
路出力信号５２ｂは、Ａ／Ｄ変換器１２ｂにて図２
（ｉ）に示す如くクロック信号３とはタイミングの異な
るクロック信号４のタイミングでＡＤ変換され、図２
（ｊ）に示すようなＡＤ変換出力信号５３ｂとなる。こ
こでは、ＡＤ変換出力信号５３ａ，５３ｂは、タイミン
グがずれており、１つのクロック信号で信号処理回路１
３に正しく伝達できない。
【００１８】次に、クロック遅延回路４２は、ＡＤ変換
出力信号５３ａ，５３ｂを信号処理回路１３に正しく伝
達すべく図２（ｅ）に示すクロック信号５及び図２
（ｋ）に示すクロック信号６をレジスタ４１ａ，４１ｂ
にそれぞれ供給してリタイミングをとる。そして、ＡＤ
変換出力信号５３ａは、レジスタ４１ａにてクロック信
号５のタイミングで保持出力されることにより、図２
（ｆ）に示すレジスタ出力信号５４ａとなる。また、Ａ
Ｄ変換出力信号５３ｂは、レジスタ４１ｂにてクロック
信号６のタイミングで保持出力されることにより、図２
（ｌ）に示すレジスタ出力信号５４ｂとなる。
出力信号５３ａ，５３ｂを信号処理回路１３に正しく伝
達すべく図２（ｅ）に示すクロック信号５及び図２
（ｋ）に示すクロック信号６をレジスタ４１ａ，４１ｂ
にそれぞれ供給してリタイミングをとる。そして、ＡＤ
変換出力信号５３ａは、レジスタ４１ａにてクロック信
号５のタイミングで保持出力されることにより、図２
（ｆ）に示すレジスタ出力信号５４ａとなる。また、Ａ
Ｄ変換出力信号５３ｂは、レジスタ４１ｂにてクロック
信号６のタイミングで保持出力されることにより、図２
（ｌ）に示すレジスタ出力信号５４ｂとなる。
【００１９】これらレジスタ出力信号５４ａ，５４ｂ
は、信号処理回路１３に供給される。ここで、レジスタ
出力信号５４ａ，５４ｂの０レベルから１レベルへの変
化点が、信号処理回路１３に供給される図２（ｍ）に示
すクロック信号１の同一周期内に存在することにより、
信号処理回路１３は、１つのクロック信号１のタイミン
グでレジスタ出力信号５４ａ，５４ｂを同時に入力する
ことができる。このとき、信号処理回路１３は、図２
（ｎ）に示す動作タイミングで動作する。
は、信号処理回路１３に供給される。ここで、レジスタ
出力信号５４ａ，５４ｂの０レベルから１レベルへの変
化点が、信号処理回路１３に供給される図２（ｍ）に示
すクロック信号１の同一周期内に存在することにより、
信号処理回路１３は、１つのクロック信号１のタイミン
グでレジスタ出力信号５４ａ，５４ｂを同時に入力する
ことができる。このとき、信号処理回路１３は、図２
（ｎ）に示す動作タイミングで動作する。
【００２０】以上のように、上記実施の形態によれば、
Ａ／Ｄ変換器１２ａ，１２ｂと信号処理回路１３との間
の各信号経路中に、Ａ／Ｄ変換器１２ａ，１２ｂの出力
をクロック信号のタイミングで保持出力するレジスタ４
１ａ，４１ｂを介在させ、クロック遅延回路４２を用い
て、各Ａ／Ｄ変換器１２ａ，１２ｂ及び各レジスタ４１
ａ，４１ｂに独立にタイミング調整したクロック信号３
〜６を供給することにより、まず、各Ａ／Ｄ変換器１２
ａ，１２ｂの出力を同一振幅及び同一信号長に設定する
ことができる。そして、異なるタイミングでＡＤ変換さ
れた同一振幅及び同一信号長である各デジタル信号を、
各レジスタ４１ａ，４１ｂにてクロック信号５，６のタ
イミングで保持出力させることで、後段の信号処理回路
１３に１つのクロック信号で同時に入力することができ
る。この場合、クロック遅延回路４２は、各レジスタ４
１ａ，４１ｂの出力の０レベルから１レベルへの変化点
が信号処理回路１３に供給されるクロック信号１の同一
周期内にくるように、独立して調整したクロック信号
５，６を各レジスタ４１ａ，４１ｂに与えている。
Ａ／Ｄ変換器１２ａ，１２ｂと信号処理回路１３との間
の各信号経路中に、Ａ／Ｄ変換器１２ａ，１２ｂの出力
をクロック信号のタイミングで保持出力するレジスタ４
１ａ，４１ｂを介在させ、クロック遅延回路４２を用い
て、各Ａ／Ｄ変換器１２ａ，１２ｂ及び各レジスタ４１
ａ，４１ｂに独立にタイミング調整したクロック信号３
〜６を供給することにより、まず、各Ａ／Ｄ変換器１２
ａ，１２ｂの出力を同一振幅及び同一信号長に設定する
ことができる。そして、異なるタイミングでＡＤ変換さ
れた同一振幅及び同一信号長である各デジタル信号を、
各レジスタ４１ａ，４１ｂにてクロック信号５，６のタ
イミングで保持出力させることで、後段の信号処理回路
１３に１つのクロック信号で同時に入力することができ
る。この場合、クロック遅延回路４２は、各レジスタ４
１ａ，４１ｂの出力の０レベルから１レベルへの変化点
が信号処理回路１３に供給されるクロック信号１の同一
周期内にくるように、独立して調整したクロック信号
５，６を各レジスタ４１ａ，４１ｂに与えている。
【００２１】この結果、各受信系統間の通過時間差を調
整する際に、レジスタ４１ａ，４１ｂ等により構成され
るデジタル回路で時間差調整を行なっているので、受信
回路１１ａ，１１ｂからＡ／Ｄ変換器１２ａ，１２ｂに
至る各信号経路中に線路長を調整するための部品を挿入
し、各線路長を調整することで多大な調整時間を費やす
必要もなく、かつ遅延線を交換挿入して調整するために
部品数を多く必要とすることなく、これにより、装置自
体の性能も変化させずに通過時間差を解消させることが
可能となる。
整する際に、レジスタ４１ａ，４１ｂ等により構成され
るデジタル回路で時間差調整を行なっているので、受信
回路１１ａ，１１ｂからＡ／Ｄ変換器１２ａ，１２ｂに
至る各信号経路中に線路長を調整するための部品を挿入
し、各線路長を調整することで多大な調整時間を費やす
必要もなく、かつ遅延線を交換挿入して調整するために
部品数を多く必要とすることなく、これにより、装置自
体の性能も変化させずに通過時間差を解消させることが
可能となる。
【００２２】また、信号処理回路１３が１つのクロック
信号１のタイミングで複数のデジタル信号を同時に入力
することが可能となることで、信号処理回路１３に対し
て処理負担の軽減及び処理時間の短縮を図ることも可能
となる。
信号１のタイミングで複数のデジタル信号を同時に入力
することが可能となることで、信号処理回路１３に対し
て処理負担の軽減及び処理時間の短縮を図ることも可能
となる。
【００２３】なお、上記実施の形態において、信号処理
回路１３に供給するクロック信号１に対しても独立した
クロック遅延回路を設けるようにしてもよい。また、レ
ジスタ４１ａ，４１ｂは、各々複数のレジスタで構成さ
れてもよい。
回路１３に供給するクロック信号１に対しても独立した
クロック遅延回路を設けるようにしてもよい。また、レ
ジスタ４１ａ，４１ｂは、各々複数のレジスタで構成さ
れてもよい。
【００２４】また、上記実施の形態では、２系統の場合
を例にとって説明したが、２系統以上の場合にも同様に
実施できる。さらに、上記実施の形態は、モノパルスレ
ーダ装置にも実施でき、この場合、第１チャンネルの受
信信号を和チャンネル受信信号とし、第２チャンネルの
受信信号を差チャンネル受信信号とすることで、信号処
理回路１３にて正確な測角値信号を得ることが可能とな
る。
を例にとって説明したが、２系統以上の場合にも同様に
実施できる。さらに、上記実施の形態は、モノパルスレ
ーダ装置にも実施でき、この場合、第１チャンネルの受
信信号を和チャンネル受信信号とし、第２チャンネルの
受信信号を差チャンネル受信信号とすることで、信号処
理回路１３にて正確な測角値信号を得ることが可能とな
る。
【００２５】なお、この発明は、上記実施の形態に限定
されるものでなく、この他その要旨を逸脱しない範囲で
種々変形して実施するようにしてもよいことはもちろん
のことである。
されるものでなく、この他その要旨を逸脱しない範囲で
種々変形して実施するようにしてもよいことはもちろん
のことである。
【００２６】
【発明の効果】以上詳述したようにこの発明によれば、
複数の受信系統間の通過時間差を調整する際に、多大な
調整時間や多数の調整部品を不要とし、かつこの調整に
よる受信性能の変化を伴わずに通過時間差を解消し、複
数の受信信号に対する同時処理が可能な受信装置を提供
することができる。
複数の受信系統間の通過時間差を調整する際に、多大な
調整時間や多数の調整部品を不要とし、かつこの調整に
よる受信性能の変化を伴わずに通過時間差を解消し、複
数の受信信号に対する同時処理が可能な受信装置を提供
することができる。
【図１】この発明に係る受信装置の一実施の形態を示す
ブロック構成図。
ブロック構成図。
【図２】同実施の形態における各回路の信号のタイミン
グ動作を説明するために示す図。
グ動作を説明するために示す図。
【図３】従来の受信装置を示すブロック構成図。
【図４】同従来装置における各回路の信号のタイミング
動作を説明するために示す図。
動作を説明するために示す図。
【図５】同従来装置における問題を指摘するために各回
路の信号のタイミング動作を説明するために示す図。
路の信号のタイミング動作を説明するために示す図。
１１ａ，１１ｂ…受信回路、 １２ａ，１２ｂ…Ａ／Ｄ変換器、 １３…信号処理回路、 １４，４２…クロック遅延回路、 ４１ａ，４１ｂ…レジスタ。
Claims (3)
- 【請求項１】 少なくとも２つの受信信号をそれぞれ受
信する複数の受信手段と、これら複数の受信手段の各々
の後段に接続され、該複数の受信手段から出力される複
数の受信信号をデジタル信号に変換する複数のＡＤ変換
手段と、これら複数のＡＤ変換手段から出力される複数
のデジタル信号を同時に信号処理する信号処理手段とを
備えた受信装置において、 前記複数のＡＤ変換手段と前記信号処理手段との間の各
信号経路中に介在され、前記複数のＡＤ変換手段の出力
を保持出力する複数のラッチ手段と、前記複数のＡＤ変
換手段と前記複数のラッチ手段とをそれぞれ独立させて
タイミング調整するタイミング調整手段とを具備してな
ることを特徴とする受信装置。 - 【請求項２】 前記タイミング調整手段は、前記複数の
ＡＤ変換手段のＡＤ変換タイミングをそれぞれ独立に変
化させ、前記複数のラッチ手段のラッチタイミングをそ
れぞれ独立に変化させるように、前記複数のＡＤ変換手
段及び前記複数のラッチ手段にタイミングの異なるクロ
ック信号を与えることを特徴とする請求項１記載の受信
装置。 - 【請求項３】 前記タイミング調整手段は、前記複数の
ラッチ手段の出力の第１レベルから第２レベルへの変化
点が、前記信号処理手段の動作タイミングに対応するク
ロック信号の同一周期内にくるように、前記複数のラッ
チ手段のラッチタイミングを調整するようにしたことを
特徴とする請求項１記載の受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9255073A JPH1194936A (ja) | 1997-09-19 | 1997-09-19 | 受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9255073A JPH1194936A (ja) | 1997-09-19 | 1997-09-19 | 受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1194936A true JPH1194936A (ja) | 1999-04-09 |
Family
ID=17273768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9255073A Pending JPH1194936A (ja) | 1997-09-19 | 1997-09-19 | 受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1194936A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019056569A (ja) * | 2017-09-19 | 2019-04-11 | 株式会社東芝 | アレイアンテナ装置およびアレイアンテナ処理方法 |
-
1997
- 1997-09-19 JP JP9255073A patent/JPH1194936A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019056569A (ja) * | 2017-09-19 | 2019-04-11 | 株式会社東芝 | アレイアンテナ装置およびアレイアンテナ処理方法 |
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