JPH0983500A - バースト同期回路 - Google Patents
バースト同期回路Info
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- JPH0983500A JPH0983500A JP7230243A JP23024395A JPH0983500A JP H0983500 A JPH0983500 A JP H0983500A JP 7230243 A JP7230243 A JP 7230243A JP 23024395 A JP23024395 A JP 23024395A JP H0983500 A JPH0983500 A JP H0983500A
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Abstract
(57)【要約】
【目的】本発明はバースト伝送を行う通信装置間の受信
装置にあってバーストデータを適正に受信することがで
きるバースト同期回路を提供することを目的とする。 【構成】バースト伝送を行う通信装置間の受信装置でク
ロック信号ＣＬＫにより取り込まれるバーストデータＢ
Ｄのビット位相を合わせるバースト同期回路において、
手段２１によってデータＢＤを一定位相量づつ遅延させ
た後、ＣＬＫでトリガすることにより複数のデータを出
力し、手段２２によって手段２１の複数の出力データの
隣同士で論理の異なる変化点を１つ検出することにより
片側エッジを検出し、手段２３によってＣＬＫがデータ
を適正に打ち抜くことのできる安全領域に入る最適位相
を、片側エッジの位相に予め定められた位相量を加算す
ることによって求め、手段２４によって手段２１の複数
の出力データの内、手段２３で求められた最適位相のデ
ータを選択して出力するように構成する。
装置にあってバーストデータを適正に受信することがで
きるバースト同期回路を提供することを目的とする。 【構成】バースト伝送を行う通信装置間の受信装置でク
ロック信号ＣＬＫにより取り込まれるバーストデータＢ
Ｄのビット位相を合わせるバースト同期回路において、
手段２１によってデータＢＤを一定位相量づつ遅延させ
た後、ＣＬＫでトリガすることにより複数のデータを出
力し、手段２２によって手段２１の複数の出力データの
隣同士で論理の異なる変化点を１つ検出することにより
片側エッジを検出し、手段２３によってＣＬＫがデータ
を適正に打ち抜くことのできる安全領域に入る最適位相
を、片側エッジの位相に予め定められた位相量を加算す
ることによって求め、手段２４によって手段２１の複数
の出力データの内、手段２３で求められた最適位相のデ
ータを選択して出力するように構成する。
Description
【０００１】
【産業上の利用分野】本発明はバースト同期回路に関す
る。このバースト同期回路は、通信システムにおいて伝
送路上でバースト状に連続して受信されるデータのビッ
ト同期を受信装置において確立するためのものである。
る。このバースト同期回路は、通信システムにおいて伝
送路上でバースト状に連続して受信されるデータのビッ
ト同期を受信装置において確立するためのものである。
【０００２】
【従来の技術】図２４にバースト伝送が行われる通信シ
ステム図を示し、その説明を行う。近年、電話加入者に
対する提供サービスの高度化即ちマルチメディア化等が
計画されつつあり、これらサービスの高度化につれて通
信情報量が莫大なものとなっている。しかしながら従来
のメタリック電話線で可能なサービスは限られているの
が現状である。
ステム図を示し、その説明を行う。近年、電話加入者に
対する提供サービスの高度化即ちマルチメディア化等が
計画されつつあり、これらサービスの高度化につれて通
信情報量が莫大なものとなっている。しかしながら従来
のメタリック電話線で可能なサービスは限られているの
が現状である。
【０００３】そこで加入者伝送路の光ファイバ化が提案
されており、例えば図２４に示すように、主局１０に接
続された本線である光ファイバ１１を加入者伝送路区間
の途中で光カプラ（結合器）によって分岐し、この分岐
された支線である光ファイバ１３1 ，１３2 ，…，１３
n を多数の加入者である従局＃１，＃２，…，＃ｎに接
続してシステムを構成する。
されており、例えば図２４に示すように、主局１０に接
続された本線である光ファイバ１１を加入者伝送路区間
の途中で光カプラ（結合器）によって分岐し、この分岐
された支線である光ファイバ１３1 ，１３2 ，…，１３
n を多数の加入者である従局＃１，＃２，…，＃ｎに接
続してシステムを構成する。
【０００４】このようなシステムにあっては、主局１０
から従局＃１〜＃ｎへ向かう符号＃１′，＃２′，…，
＃ｎ′で示すデータを例えばＴＤＭＡ（時分割多重アク
セス）方式により多重化して送信すると共に、図２４に
示す従局＃１〜＃ｎから主局１０へ向かう符号＃１″，
＃２″，…，＃ｎ″で示すデータを多重化してバースト
状に連続して送信し、これを図２５に示す主局１０のバ
ースト同期回路１６でバースト毎にデータのビット同期
を取って受信するようになっている。
から従局＃１〜＃ｎへ向かう符号＃１′，＃２′，…，
＃ｎ′で示すデータを例えばＴＤＭＡ（時分割多重アク
セス）方式により多重化して送信すると共に、図２４に
示す従局＃１〜＃ｎから主局１０へ向かう符号＃１″，
＃２″，…，＃ｎ″で示すデータを多重化してバースト
状に連続して送信し、これを図２５に示す主局１０のバ
ースト同期回路１６でバースト毎にデータのビット同期
を取って受信するようになっている。
【０００５】
【発明が解決しようとする課題】ところで、上述したバ
ースト伝送を行う通信システムにおいては、結合器１２
と各々の従局＃１〜＃ｎ間を接続する支線１３1 〜１３
n の長さがことなるために、各従局＃１〜＃ｎから主局
１０へ送信されるバーストデータ＃１″〜＃ｎ″の到達
時間が異なり、このためバーストデータ＃１″〜＃ｎ″
毎にビット位相が異なり主局１０においてシステムクロ
ック信号で各バーストデータ＃１″〜＃ｎ″を取り込む
のが困難となる問題がある。
ースト伝送を行う通信システムにおいては、結合器１２
と各々の従局＃１〜＃ｎ間を接続する支線１３1 〜１３
n の長さがことなるために、各従局＃１〜＃ｎから主局
１０へ送信されるバーストデータ＃１″〜＃ｎ″の到達
時間が異なり、このためバーストデータ＃１″〜＃ｎ″
毎にビット位相が異なり主局１０においてシステムクロ
ック信号で各バーストデータ＃１″〜＃ｎ″を取り込む
のが困難となる問題がある。
【０００６】本発明は、このような点に鑑みてなされた
ものであり、バースト伝送を行う通信装置間の受信装置
にあってバーストデータを適正に受信することができる
バースト同期回路を提供することを目的としている。
ものであり、バースト伝送を行う通信装置間の受信装置
にあってバーストデータを適正に受信することができる
バースト同期回路を提供することを目的としている。
【０００７】
【課題を解決するための手段】図１に本発明のバースト
同期回路の原理図を示す。この図１に示すバースト同期
回路は、バースト伝送を行う通信装置間の受信装置でク
ロック信号ＣＬＫにより取り込まれるバーストデータＢ
Ｄのビット位相を合わせるものである。
同期回路の原理図を示す。この図１に示すバースト同期
回路は、バースト伝送を行う通信装置間の受信装置でク
ロック信号ＣＬＫにより取り込まれるバーストデータＢ
Ｄのビット位相を合わせるものである。
【０００８】本発明のバースト同期回路は、第１特徴構
成として、サンプリング手段２１によって、入力バース
トデータＢＤを一定位相量づつ遅延させた後、受信装置
のシステムのクロック信号ＣＬＫでトリガすることによ
り複数のデータを出力し、エッジ検出手段２２によっ
て、サンプリング手段２１の複数の出力データの隣同士
で論理の異なる変化点を１つ検出することにより片側エ
ッジを検出し、位相選択手段２３によって、クロック信
号ＣＬＫがデータを適正に打ち抜くことのできる安全領
域に入る最適位相を、片側エッジの位相に予め定められ
た位相量を加算することによって求め、データ選択手段
２４によって、サンプリング手段２１の複数の出力デー
タの内、位相選択手段２３で求められた最適位相のデー
タを選択して出力するようにした。
成として、サンプリング手段２１によって、入力バース
トデータＢＤを一定位相量づつ遅延させた後、受信装置
のシステムのクロック信号ＣＬＫでトリガすることによ
り複数のデータを出力し、エッジ検出手段２２によっ
て、サンプリング手段２１の複数の出力データの隣同士
で論理の異なる変化点を１つ検出することにより片側エ
ッジを検出し、位相選択手段２３によって、クロック信
号ＣＬＫがデータを適正に打ち抜くことのできる安全領
域に入る最適位相を、片側エッジの位相に予め定められ
た位相量を加算することによって求め、データ選択手段
２４によって、サンプリング手段２１の複数の出力デー
タの内、位相選択手段２３で求められた最適位相のデー
タを選択して出力するようにした。
【０００９】第２特徴構成として、エッジ検出手段２２
が、サンプリング手段の複数の出力データの交番する３
ビットのデータの隣同士で論理の異なる変化点を２つ検
出することにより両側エッジを検出するようにし、位相
選択手段２３が、両側エッジの中間の位相である最適位
相を求めるようにした。
が、サンプリング手段の複数の出力データの交番する３
ビットのデータの隣同士で論理の異なる変化点を２つ検
出することにより両側エッジを検出するようにし、位相
選択手段２３が、両側エッジの中間の位相である最適位
相を求めるようにした。
【００１０】第３特徴構成として、エッジ検出手段２２
が、サンプリング手段２１の複数の出力データの隣同士
で論理の異なる変化点を偶数検出することにより多点エ
ッジを検出するようにし、位相選択手段２３が、多点エ
ッジの位相の平均値を求めて最適位相とするようにし
た。
が、サンプリング手段２１の複数の出力データの隣同士
で論理の異なる変化点を偶数検出することにより多点エ
ッジを検出するようにし、位相選択手段２３が、多点エ
ッジの位相の平均値を求めて最適位相とするようにし
た。
【００１１】第４特徴構成として、位相選択手段２３
が、サンプリング手段２１が行うｎ回のクロック信号Ｃ
ＬＫのトリガに応じて得られるｎ個の第１〜第３構成に
記述した最適位相の中から最も数の多い同位相のものを
最適位相とするようにした。
が、サンプリング手段２１が行うｎ回のクロック信号Ｃ
ＬＫのトリガに応じて得られるｎ個の第１〜第３構成に
記述した最適位相の中から最も数の多い同位相のものを
最適位相とするようにした。
【００１２】また、そのｎ個の第１〜第３構成に記述し
た最適位相の平均値を求めて最適位相とするのが好まし
い。第５特徴構成として、サンプリング手段２１が、バ
ーストデータＢＤの複数ビットを１つのクロック信号Ｃ
ＬＫでトリガできるように一定位相量づつ遅延させた
後、そのクロック信号ＣＬＫでトリガすることによって
複数のデータを出力するようにし、エッジ検出手段２２
が、サンプリング手段２１から出力される複数の出力デ
ータから前記した片側エッジを複数ビット分検出するよ
うにし、位相選択手段２３が、複数ビットの片側エッジ
の各々の位相に、この各々の位相毎に予め定められた位
相量であって且つその加算結果が１つのビットの前記し
た安全領域に集まるようにするための位相量を加算し、
この加算結果の複数の位相の中から最も数の多い同位相
のものを最適位相とするようにした。
た最適位相の平均値を求めて最適位相とするのが好まし
い。第５特徴構成として、サンプリング手段２１が、バ
ーストデータＢＤの複数ビットを１つのクロック信号Ｃ
ＬＫでトリガできるように一定位相量づつ遅延させた
後、そのクロック信号ＣＬＫでトリガすることによって
複数のデータを出力するようにし、エッジ検出手段２２
が、サンプリング手段２１から出力される複数の出力デ
ータから前記した片側エッジを複数ビット分検出するよ
うにし、位相選択手段２３が、複数ビットの片側エッジ
の各々の位相に、この各々の位相毎に予め定められた位
相量であって且つその加算結果が１つのビットの前記し
た安全領域に集まるようにするための位相量を加算し、
この加算結果の複数の位相の中から最も数の多い同位相
のものを最適位相とするようにした。
【００１３】また、その加算により得られる複数の位相
の平均値を求め、この平均値を最適位相とするのが好ま
しい。第６特徴構成として、サンプリング手段２１が、
第５特徴構成同様に複数のデータを出力するようにし、
エッジ検出手段２２が、サンプリング手段２１から出力
される複数の出力データから前記した変化点に対応する
エッジを複数ビットに渡って偶数個検出するようにし、
位相選択手段２３が、偶数個のエッジの両側１対のエッ
ジの中間位相を外側又は内側から順に求め、この求めら
れた複数の中間位相の中から最も数の多い同位相のもの
を最適位相とするようにした。
の平均値を求め、この平均値を最適位相とするのが好ま
しい。第６特徴構成として、サンプリング手段２１が、
第５特徴構成同様に複数のデータを出力するようにし、
エッジ検出手段２２が、サンプリング手段２１から出力
される複数の出力データから前記した変化点に対応する
エッジを複数ビットに渡って偶数個検出するようにし、
位相選択手段２３が、偶数個のエッジの両側１対のエッ
ジの中間位相を外側又は内側から順に求め、この求めら
れた複数の中間位相の中から最も数の多い同位相のもの
を最適位相とするようにした。
【００１４】また、その複数の中間位相の平均値を求
め、この平均値を最適位相するのが好ましい。第７特徴
構成として、サンプリング手段２１が、第５特徴構成同
様に複数のデータを出力するようにし、エッジ検出手段
２２が、第６特徴構成同様にエッジを偶数個検出するよ
うにし、位相選択手段２３が、偶数個のエッジの平均値
を求め、この平均値を最適位相とするようにした。
め、この平均値を最適位相するのが好ましい。第７特徴
構成として、サンプリング手段２１が、第５特徴構成同
様に複数のデータを出力するようにし、エッジ検出手段
２２が、第６特徴構成同様にエッジを偶数個検出するよ
うにし、位相選択手段２３が、偶数個のエッジの平均値
を求め、この平均値を最適位相とするようにした。
【００１５】
【作用】上述した本発明の第１特徴構成によれば、ま
ず、サンプリング手段２１によって、入力バーストデー
タＢＤが一定位相量づつ遅延させられ、この遅延した複
数のバーストデータが、システムクロック信号ＣＬＫで
トリガされることによって複数の遅延バーストデータが
出力される。
ず、サンプリング手段２１によって、入力バーストデー
タＢＤが一定位相量づつ遅延させられ、この遅延した複
数のバーストデータが、システムクロック信号ＣＬＫで
トリガされることによって複数の遅延バーストデータが
出力される。
【００１６】ここでは、一定位相量づつ遅延したバース
トデータＢＤが１つのクロック信号ＣＬＫでトリガされ
ているので、図２に示すように、バーストデータＢＤが
一定位相間隔φ１〜φｎの複数のクロック信号ＣＬＫで
トリガされているのと等価となる。
トデータＢＤが１つのクロック信号ＣＬＫでトリガされ
ているので、図２に示すように、バーストデータＢＤが
一定位相間隔φ１〜φｎの複数のクロック信号ＣＬＫで
トリガされているのと等価となる。
【００１７】つまり、図示する入力バーストデータＢＤ
が「１，０，１」であれば、φ１のクロック信号ＣＬＫ
でトリガされることにより「１」となり、φ２で
「１」、φ３で「０」、φ４で「０」、…、φｍで
「０」、…、φｎ−２で「０」、φｎ−１で「１」、φ
ｎで「１」となり、これらがサンプリング手段２１から
出力されることになる。
が「１，０，１」であれば、φ１のクロック信号ＣＬＫ
でトリガされることにより「１」となり、φ２で
「１」、φ３で「０」、φ４で「０」、…、φｍで
「０」、…、φｎ−２で「０」、φｎ−１で「１」、φ
ｎで「１」となり、これらがサンプリング手段２１から
出力されることになる。
【００１８】次に、エッジ検出手段２２で、これら複数
の出力データの隣同士で論理の異なる変化点が１つ検出
されることにより片側エッジが検出される。つまり、φ
２の「１」とφ３の「０」の部分が検出されて片側エッ
ジＥ１が検出される。
の出力データの隣同士で論理の異なる変化点が１つ検出
されることにより片側エッジが検出される。つまり、φ
２の「１」とφ３の「０」の部分が検出されて片側エッ
ジＥ１が検出される。
【００１９】次に、位相選択手段２３で、その片側エッ
ジＥ１の位相に、予め定められた位相量φｘが盛んされ
ることによって、最適位相φｍが求められる。その位相
量φｘは、図３に示すように、バーストデータＢＤの符
号２６で示す１ビット幅のデータが揺らぐことによっ
て、そのエッジ２７が符号２９又は３０の位置に移動す
る可能性のある禁止領域２８の何れかの位置から安全領
域３１に入る量が定められる。
ジＥ１の位相に、予め定められた位相量φｘが盛んされ
ることによって、最適位相φｍが求められる。その位相
量φｘは、図３に示すように、バーストデータＢＤの符
号２６で示す１ビット幅のデータが揺らぐことによっ
て、そのエッジ２７が符号２９又は３０の位置に移動す
る可能性のある禁止領域２８の何れかの位置から安全領
域３１に入る量が定められる。
【００２０】そして、データ選択手段２４によって、サ
ンプリング手段２１の複数の出力データの内、クロック
信号ＣＬＫでその安全領域が確実に打ち抜かれた最適位
相φｍのデータが選択されて出力される。
ンプリング手段２１の複数の出力データの内、クロック
信号ＣＬＫでその安全領域が確実に打ち抜かれた最適位
相φｍのデータが選択されて出力される。
【００２１】第２特徴構成によれば、エッジ検出手段２
２で、図４に示すように、第１特徴構成と同様にサンプ
リング手段２１から出力される複数のデータの隣同士で
論理の異なる変化点が２つ検出されることによ両側エッ
ジＥ２とＥ３が検出される。
２で、図４に示すように、第１特徴構成と同様にサンプ
リング手段２１から出力される複数のデータの隣同士で
論理の異なる変化点が２つ検出されることによ両側エッ
ジＥ２とＥ３が検出される。
【００２２】そして、位相選択手段２３で、両側エッジ
Ｅ２とＥ３の中間の位相である最適位相φｍ１が求めら
れ、データ選択手段２４によって、サンプリング手段２
１の複数の出力データの内、最適位相φｍ１のデータが
選択されて出力される。
Ｅ２とＥ３の中間の位相である最適位相φｍ１が求めら
れ、データ選択手段２４によって、サンプリング手段２
１の複数の出力データの内、最適位相φｍ１のデータが
選択されて出力される。
【００２３】第３特徴構成によれば、エッジ検出手段２
２で、図５に示すように、第１特徴構成と同様にサンプ
リング手段２１から出力される複数のデータの隣同士で
論理の異なる変化点が複数検出（例えば４箇所検出）さ
れることにより４つのエッジＥ４，Ｅ５，Ｅ６，Ｅ７が
検出される。
２で、図５に示すように、第１特徴構成と同様にサンプ
リング手段２１から出力される複数のデータの隣同士で
論理の異なる変化点が複数検出（例えば４箇所検出）さ
れることにより４つのエッジＥ４，Ｅ５，Ｅ６，Ｅ７が
検出される。
【００２４】そして、位相選択手段２３で、４つのエッ
ジＥ４，Ｅ５，Ｅ６，Ｅ７の位相の平均値が求められ、
この平均値の位相が最適位相φｍ２とされる。第４特徴
構成によれば、サンプリング手段２１で第１特徴構成同
様に実施されるサンプリングがｎ回（例えば３回）行わ
れる。即ち図６に示すように、バーストデータＢＤ１、
ＢＤ２、ＢＤ３の各々に付いてサンプリングが行われ
る。
ジＥ４，Ｅ５，Ｅ６，Ｅ７の位相の平均値が求められ、
この平均値の位相が最適位相φｍ２とされる。第４特徴
構成によれば、サンプリング手段２１で第１特徴構成同
様に実施されるサンプリングがｎ回（例えば３回）行わ
れる。即ち図６に示すように、バーストデータＢＤ１、
ＢＤ２、ＢＤ３の各々に付いてサンプリングが行われ
る。
【００２５】次に、エッジ検出手段２２で、そのサンプ
リングで得られる複数のデータから上述の第１〜第３特
徴構成の作用で説明したように、エッジ検出手段２２に
おいて片側エッジ、両側エッジ、及び多点エッジの何れ
かが求められる。
リングで得られる複数のデータから上述の第１〜第３特
徴構成の作用で説明したように、エッジ検出手段２２に
おいて片側エッジ、両側エッジ、及び多点エッジの何れ
かが求められる。
【００２６】例えば、図６に示すように、１回目のサン
プリングデータからバーストデータＢＤ１の片側エッジ
Ｅ８が求められ、２回目のサンプリングデータからバー
ストデータＢＤ２の片側エッジＥ９が求められ、３回目
のサンプリングデータからバーストデータＢＤ３の片側
エッジＥ１０が求められたとする。
プリングデータからバーストデータＢＤ１の片側エッジ
Ｅ８が求められ、２回目のサンプリングデータからバー
ストデータＢＤ２の片側エッジＥ９が求められ、３回目
のサンプリングデータからバーストデータＢＤ３の片側
エッジＥ１０が求められたとする。
【００２７】次に、位相選択手段２３で、片側エッジＥ
８から最適位相φｍ４が求められ、片側エッジ９から最
適位相φｍ３が求められ、片側エッジＥ１０から最適位
相φｍ４が求められたとすると、この最適位相φｍ３及
びφｍ４の中から最も数の多い同位相のもの、即ちφｍ
４が最適位相とされる。
８から最適位相φｍ４が求められ、片側エッジ９から最
適位相φｍ３が求められ、片側エッジＥ１０から最適位
相φｍ４が求められたとすると、この最適位相φｍ３及
びφｍ４の中から最も数の多い同位相のもの、即ちφｍ
４が最適位相とされる。
【００２８】また、片側エッジＥ８，Ｅ９，Ｅ１０のか
ら求められた最適位相φｍ４、φｍ３及びφｍ４の平均
値を求め、この平均値を最適位相としてもよい。第５特
徴構成によれば、サンプリング手段２１でバーストデー
タＢＤの複数ビットを１つのクロック信号ＣＬＫでトリ
ガできるように一定位相量づつ遅延させられた後、その
クロック信号ＣＬＫでトリガされることによって複数の
データが出力される。
ら求められた最適位相φｍ４、φｍ３及びφｍ４の平均
値を求め、この平均値を最適位相としてもよい。第５特
徴構成によれば、サンプリング手段２１でバーストデー
タＢＤの複数ビットを１つのクロック信号ＣＬＫでトリ
ガできるように一定位相量づつ遅延させられた後、その
クロック信号ＣＬＫでトリガされることによって複数の
データが出力される。
【００２９】次に、エッジ検出手段２２で、サンプリン
グ手段２１から出力される複数の出力データから例えば
図７に示すように片側エッジＥ１１，Ｅ１２，Ｅ１３が
複数ビット分検出される。
グ手段２１から出力される複数の出力データから例えば
図７に示すように片側エッジＥ１１，Ｅ１２，Ｅ１３が
複数ビット分検出される。
【００３０】次に、位相選択手段２３が、複数ビットの
片側エッジＥ１１，Ｅ１２，Ｅ１３の各々の位相に、こ
の各々の位相毎に予め定められた位相量φｘ１，φｘ
２，φｘ３であって且つその加算結果が１つのビットの
前記した安全領域に集まるようにするための位相量φｘ
１，φｘ２，φｘ３を加算する。
片側エッジＥ１１，Ｅ１２，Ｅ１３の各々の位相に、こ
の各々の位相毎に予め定められた位相量φｘ１，φｘ
２，φｘ３であって且つその加算結果が１つのビットの
前記した安全領域に集まるようにするための位相量φｘ
１，φｘ２，φｘ３を加算する。
【００３１】即ち、片側エッジＥ１１の位相に位相量φ
ｘ１が加算され、Ｅ１２の位相に位相量φｘ２が加算さ
れ、Ｅ１３の位相に位相量φｘ３が加算されたとする。
そして、その加算結果の複数の位相φｍ５，φｍ６の中
から最も数の多い同位相のものが最適位相とされる。即
ち、片側エッジＥ１１の位相に位相量φｘ１が加算され
て得られる位相がφｍ６、Ｅ１２の位相に位相量φｘ２
が加算されて得られる位相がφｍ６、Ｅ１３の位相に位
相量φｘ３が加算されて得られる位相がφｍ５なので、
φｍ６が最適位相とされる。
ｘ１が加算され、Ｅ１２の位相に位相量φｘ２が加算さ
れ、Ｅ１３の位相に位相量φｘ３が加算されたとする。
そして、その加算結果の複数の位相φｍ５，φｍ６の中
から最も数の多い同位相のものが最適位相とされる。即
ち、片側エッジＥ１１の位相に位相量φｘ１が加算され
て得られる位相がφｍ６、Ｅ１２の位相に位相量φｘ２
が加算されて得られる位相がφｍ６、Ｅ１３の位相に位
相量φｘ３が加算されて得られる位相がφｍ５なので、
φｍ６が最適位相とされる。
【００３２】また、その加算により得られる複数の位相
φｍ５、φｍ６、φｍ６の平均値を求め、この平均値を
最適位相としてもよい。第６特徴構成によれば、まずサ
ンプリング手段２１から第５特徴構成同様に複数のデー
タが出力される。
φｍ５、φｍ６、φｍ６の平均値を求め、この平均値を
最適位相としてもよい。第６特徴構成によれば、まずサ
ンプリング手段２１から第５特徴構成同様に複数のデー
タが出力される。
【００３３】次に、エッジ検出手段２２で、サンプリン
グ手段２１から出力される複数の出力データから前記し
た変化点に対応するエッジが複数ビットに渡って偶数個
検出される。例えば図８に示すように、４つのエッジＥ
１４，Ｅ１５，Ｅ１６，Ｅ１７が検出されたとする。
グ手段２１から出力される複数の出力データから前記し
た変化点に対応するエッジが複数ビットに渡って偶数個
検出される。例えば図８に示すように、４つのエッジＥ
１４，Ｅ１５，Ｅ１６，Ｅ１７が検出されたとする。
【００３４】次に、位相選択手段２３で、偶数個のエッ
ジＥ１４，Ｅ１５，Ｅ１６，Ｅ１７の両側１対のエッジ
の中間位相が外側又は内側から順に求めるられる。即
ち、エッジＥ１４とＥ１７の中間位相φｍ７と、エッジ
Ｅ１５とＥ１６の中間位相φｍ７とが求められる。
ジＥ１４，Ｅ１５，Ｅ１６，Ｅ１７の両側１対のエッジ
の中間位相が外側又は内側から順に求めるられる。即
ち、エッジＥ１４とＥ１７の中間位相φｍ７と、エッジ
Ｅ１５とＥ１６の中間位相φｍ７とが求められる。
【００３５】そして、その求められた複数の中間位相φ
ｍ７とφｍ７の中から最も数の多い同位相φｍ７のもの
が最適位相とされる。また、その複数の中間位相φｍ７
とφｍ７の平均値を求め、この平均値φｍ７を最適位相
としてもよい。
ｍ７とφｍ７の中から最も数の多い同位相φｍ７のもの
が最適位相とされる。また、その複数の中間位相φｍ７
とφｍ７の平均値を求め、この平均値φｍ７を最適位相
としてもよい。
【００３６】第７特徴構成によれば、サンプリング手段
２１から第５特徴構成同様に複数のデータが出力され、
エッジ検出手段２２で第６特徴構成同様にエッジが偶数
個検出される。
２１から第５特徴構成同様に複数のデータが出力され、
エッジ検出手段２２で第６特徴構成同様にエッジが偶数
個検出される。
【００３７】そして、位相選択手段２３で偶数個のエッ
ジの平均値が求められ、この平均値が最適位相とされ
る。
ジの平均値が求められ、この平均値が最適位相とされ
る。
【００３８】
【実施例】以下、図面を参照して本発明の一実施例につ
いて説明する。図９は本発明の一実施例によるバースト
同期回路のブロック構成図である。この図９において図
１に示した本発明の原理図の各部に対応する部分には同
一符号を付し、その説明を省略する。
いて説明する。図９は本発明の一実施例によるバースト
同期回路のブロック構成図である。この図９において図
１に示した本発明の原理図の各部に対応する部分には同
一符号を付し、その説明を省略する。
【００３９】図９に示すサンプリング部２１が図１に示
したサンプリング手段２１に対応し、エッジ検出部２２
がエッジ検出手段２２に、最適位相選択部２３が位相選
択手段２３に、セレクタ２４がデータ選択手段２４に対
応する。
したサンプリング手段２１に対応し、エッジ検出部２２
がエッジ検出手段２２に、最適位相選択部２３が位相選
択手段２３に、セレクタ２４がデータ選択手段２４に対
応する。
【００４０】また図９には、符号３３で示すエッジ検出
ウインド部が設けられている。エッジ検出ウインド部３
３は、エッジ検出部２２が行うエッジ検出動作を規制す
るウインド信号Ｕを出力するものである。
ウインド部が設けられている。エッジ検出ウインド部３
３は、エッジ検出部２２が行うエッジ検出動作を規制す
るウインド信号Ｕを出力するものである。
【００４１】ウインド信号Ｕは、入力バーストデータＢ
Ｄの「１」と「０」の交番部分であるプリアンブルの部
分が入力された際に出力されるようになっている。ウイ
ンド信号Ｕが供給されている間、エッジ検出部２２が、
前述の「作用」で説明した第１〜第７特徴構成の何れか
のエッジ検出動作を行うようになっている。
Ｄの「１」と「０」の交番部分であるプリアンブルの部
分が入力された際に出力されるようになっている。ウイ
ンド信号Ｕが供給されている間、エッジ検出部２２が、
前述の「作用」で説明した第１〜第７特徴構成の何れか
のエッジ検出動作を行うようになっている。
【００４２】次に、図９に示すサンプリング部２１の構
成を図１０〜図１８を参照して説明する。最初に、図１
０を参照して図９に示すサンプリング部２１の第１構成
を説明する。図１０において、符号３４1 ，３４2 ，
…，３４n は、第１，第２，…，第ｎディレーライン
（ＤＬ）であり、３５1 ，３５2 ，…，３５n は、第
１，第２，…，第ｎフリップフロップ（ＦＦ）である。
成を図１０〜図１８を参照して説明する。最初に、図１
０を参照して図９に示すサンプリング部２１の第１構成
を説明する。図１０において、符号３４1 ，３４2 ，
…，３４n は、第１，第２，…，第ｎディレーライン
（ＤＬ）であり、３５1 ，３５2 ，…，３５n は、第
１，第２，…，第ｎフリップフロップ（ＦＦ）である。
【００４３】各ＤＬ３４1 〜３４n には、バーストデー
タＢＤが並列に入力されるようになっており、各々が一
定遅延差を有している。即ち、第１ＤＬ３４1 から第ｎ
３４ n に行くに従って遅延量が多くなっている。
タＢＤが並列に入力されるようになっており、各々が一
定遅延差を有している。即ち、第１ＤＬ３４1 から第ｎ
３４ n に行くに従って遅延量が多くなっている。
【００４４】各ＤＬ３４1 〜３４n の出力側にはＦＦ３
５1 〜３５n が接続されており、各ＤＬ３４1 〜３４n
で遅延されたバーストデータＢＤを同一のクロック信号
ＣＬＫでトリガして同タイミングで保持し、この保持デ
ータを出力するようになっている。
５1 〜３５n が接続されており、各ＤＬ３４1 〜３４n
で遅延されたバーストデータＢＤを同一のクロック信号
ＣＬＫでトリガして同タイミングで保持し、この保持デ
ータを出力するようになっている。
【００４５】このような構成のサンプリング部２１にバ
ーストデータＢＤが入力されると、図１１に示すよう
に、第１ＤＬ〜第ｎＤＬに行くにしたがって遅延され
る。これら遅延データが、例えば時刻ｔ１でクロック信
号ＣＬＫによりトリガされたとすると、図１１の右側に
示すように、「１」又は「０」のデータがＦＦ３５ 1 〜
３５n から出力されることになる。
ーストデータＢＤが入力されると、図１１に示すよう
に、第１ＤＬ〜第ｎＤＬに行くにしたがって遅延され
る。これら遅延データが、例えば時刻ｔ１でクロック信
号ＣＬＫによりトリガされたとすると、図１１の右側に
示すように、「１」又は「０」のデータがＦＦ３５ 1 〜
３５n から出力されることになる。
【００４６】このようにＦＦ３５1 〜３５n から出力さ
れるデータの内、第２ＤＬ出力に対応するデータ「１」
と第３ＤＬ出力に対応するデータ「０」の部分と、第ｉ
ＤＬ出力に対応するデータ「１」と第ｉ−１ＤＬ出力に
対応するデータ「０」の部分とが、前述の作用で説明し
たエッジ検出部２２で検出される変化点、即ちバースト
データＢＤのエッジとなる。
れるデータの内、第２ＤＬ出力に対応するデータ「１」
と第３ＤＬ出力に対応するデータ「０」の部分と、第ｉ
ＤＬ出力に対応するデータ「１」と第ｉ−１ＤＬ出力に
対応するデータ「０」の部分とが、前述の作用で説明し
たエッジ検出部２２で検出される変化点、即ちバースト
データＢＤのエッジとなる。
【００４７】図１２を参照して図９に示すサンプリング
部２１の第２構成を説明する。図１２において、符号３
６1 ，３６2 ，…，３６n は、各々が同一の遅延量を有
する複数のＤＬであり、直列接続されている。
部２１の第２構成を説明する。図１２において、符号３
６1 ，３６2 ，…，３６n は、各々が同一の遅延量を有
する複数のＤＬであり、直列接続されている。
【００４８】また、ＤＬ３６1 の出力データがＦＦ３５
1 に供給され、ＤＬ３６2 の出力データがＦＦ３５2 に
供給され、…、ＤＬ３６n の出力データがＦＦ３５n に
供給されるようになっている。
1 に供給され、ＤＬ３６2 の出力データがＦＦ３５2 に
供給され、…、ＤＬ３６n の出力データがＦＦ３５n に
供給されるようになっている。
【００４９】即ち、後段へ行くにしたがってバーストデ
ータＢＤの遅延量が、一定量毎に増加するようになって
おり、その一定量毎に遅延量が増加したデータが各ＦＦ
３５ 1 〜３５n においてクロック信号ＣＬＫでトリガさ
れることによって、図１１に示した第１構成の遅延デー
タと同様な遅延データを得ることができる。
ータＢＤの遅延量が、一定量毎に増加するようになって
おり、その一定量毎に遅延量が増加したデータが各ＦＦ
３５ 1 〜３５n においてクロック信号ＣＬＫでトリガさ
れることによって、図１１に示した第１構成の遅延デー
タと同様な遅延データを得ることができる。
【００５０】図１３を参照して図９に示すサンプリング
部２１の第３構成を説明する。図１３において、符号３
７1 ，３７2 ，…，３７n は、同一の遅延量を有するバ
ッファを１個〜ｎ個用いて構成した第１〜第ｎ遅延部で
あり、バーストデータＢＤが並列に入力されるようにな
っている。
部２１の第３構成を説明する。図１３において、符号３
７1 ，３７2 ，…，３７n は、同一の遅延量を有するバ
ッファを１個〜ｎ個用いて構成した第１〜第ｎ遅延部で
あり、バーストデータＢＤが並列に入力されるようにな
っている。
【００５１】即ち、第１遅延部３７1 はバッファを１個
用いて構成され、第２遅延部３７2はバッファを２個、
第ｎ遅延部３７n はバッファをｎ個用いて構成されてい
る。従って、各遅延部３７1 〜３７n の出力データが、
後段に接続された各ＦＦ３５1 〜３５n においてクロッ
ク信号ＣＬＫでトリガされることにより、図１１に示し
た第１構成の遅延データと同様な遅延データを得ること
ができる。
用いて構成され、第２遅延部３７2はバッファを２個、
第ｎ遅延部３７n はバッファをｎ個用いて構成されてい
る。従って、各遅延部３７1 〜３７n の出力データが、
後段に接続された各ＦＦ３５1 〜３５n においてクロッ
ク信号ＣＬＫでトリガされることにより、図１１に示し
た第１構成の遅延データと同様な遅延データを得ること
ができる。
【００５２】また、バッファを１個〜ｎ個接続する代わ
りに、その個数に対応する遅延量のバッファを１個用い
て、各遅延部３７1 〜３７n を構成してもよい。図１４
を参照して図９に示すサンプリング部２１の第４構成を
説明する。
りに、その個数に対応する遅延量のバッファを１個用い
て、各遅延部３７1 〜３７n を構成してもよい。図１４
を参照して図９に示すサンプリング部２１の第４構成を
説明する。
【００５３】図１４において、符号３８1 ，３８2 ，
…，３８n は、同一の遅延量を有するバッファであり、
バーストデータＢＤが直列接続されている。また、バッ
ファ３８1 の出力データがＦＦ３５1 に供給され、バッ
ファ３８2の出力データがＦＦ３５2 に供給され、…、
バッファ３８n の出力データがＦＦ３５n に供給される
ようになっている。
…，３８n は、同一の遅延量を有するバッファであり、
バーストデータＢＤが直列接続されている。また、バッ
ファ３８1 の出力データがＦＦ３５1 に供給され、バッ
ファ３８2の出力データがＦＦ３５2 に供給され、…、
バッファ３８n の出力データがＦＦ３５n に供給される
ようになっている。
【００５４】即ち、後段へ行くにしたがってバーストデ
ータＢＤの遅延量が、一定量毎に増加するようになって
おり、その一定量毎に遅延量が増加したデータが各ＦＦ
３５ 1 〜３５n においてクロック信号ＣＬＫでトリガさ
れることによって、図１１に示した第１構成の遅延デー
タと同様な遅延データを得ることができる。
ータＢＤの遅延量が、一定量毎に増加するようになって
おり、その一定量毎に遅延量が増加したデータが各ＦＦ
３５ 1 〜３５n においてクロック信号ＣＬＫでトリガさ
れることによって、図１１に示した第１構成の遅延デー
タと同様な遅延データを得ることができる。
【００５５】図１５を参照して図９に示すサンプリング
部２１の第５構成を説明する。図１５において、符号３
９はｍ相ＣＬＫ発生回路である。このｍ相ＣＬＫ発生回
路３９は、クロック信号ＣＬＫの位相を一定間隔でずら
すことによって、図１６に示すように、各々一定の位相
差がある第１〜第ｎクロック信号ＣＬＫ１〜ＣＬＫｎを
出力するものである。
部２１の第５構成を説明する。図１５において、符号３
９はｍ相ＣＬＫ発生回路である。このｍ相ＣＬＫ発生回
路３９は、クロック信号ＣＬＫの位相を一定間隔でずら
すことによって、図１６に示すように、各々一定の位相
差がある第１〜第ｎクロック信号ＣＬＫ１〜ＣＬＫｎを
出力するものである。
【００５６】また、各ＦＦ３５1 〜３５n には、バース
トデータＢＤが並列に供給されるようになっており、第
１〜第ｎクロック信号ＣＬＫ１〜ＣＬＫｎでトリガされ
ることによって保持されるようになっている。
トデータＢＤが並列に供給されるようになっており、第
１〜第ｎクロック信号ＣＬＫ１〜ＣＬＫｎでトリガされ
ることによって保持されるようになっている。
【００５７】各ＦＦ３５1 〜３５n に供給されたバース
トデータＢＤが、図１６に示すように、時刻ｔ１におい
て第１クロック信号ＣＬＫ１でトリガされることによっ
てＦＦ３５1 に「１」のデータが保持され、時刻ｔ２に
おいて第２クロック信号ＣＬＫ２でトリガされることに
よってＦＦ３５2 に「１」のデータが保持され、時刻ｔ
３において第３クロック信号ＣＬＫ３でトリガされるこ
とによってＦＦ３５3に「０」のデータが保持され、
…、時刻ｔ６において第ｎクロック信号ＣＬＫｎでトリ
ガされることによってＦＦ３５n に「０」のデータが保
持されるようになっている。
トデータＢＤが、図１６に示すように、時刻ｔ１におい
て第１クロック信号ＣＬＫ１でトリガされることによっ
てＦＦ３５1 に「１」のデータが保持され、時刻ｔ２に
おいて第２クロック信号ＣＬＫ２でトリガされることに
よってＦＦ３５2 に「１」のデータが保持され、時刻ｔ
３において第３クロック信号ＣＬＫ３でトリガされるこ
とによってＦＦ３５3に「０」のデータが保持され、
…、時刻ｔ６において第ｎクロック信号ＣＬＫｎでトリ
ガされることによってＦＦ３５n に「０」のデータが保
持されるようになっている。
【００５８】このようにＦＦ３５1 〜３５n に保持され
て出力されるデータの内、第２クロック信号ＣＬＫ２に
対応するデータ「１」と第３クロック信号ＣＬＫに対応
するデータ「０」の部分が、前述の作用で説明したエッ
ジ検出部２２で検出される変化点、即ちバーストデータ
ＢＤのエッジとなる。
て出力されるデータの内、第２クロック信号ＣＬＫ２に
対応するデータ「１」と第３クロック信号ＣＬＫに対応
するデータ「０」の部分が、前述の作用で説明したエッ
ジ検出部２２で検出される変化点、即ちバーストデータ
ＢＤのエッジとなる。
【００５９】図１７を参照して図９に示すサンプリング
部２１の第６構成を説明する。図１７において、符号４
０はＰＬＯ(Phase Locked Osillator)、符号４１1 ，４
１2 ，…，４１n は高速動作を行うＦＦである。
部２１の第６構成を説明する。図１７において、符号４
０はＰＬＯ(Phase Locked Osillator)、符号４１1 ，４
１2 ，…，４１n は高速動作を行うＦＦである。
【００６０】ＰＬＯ４０は、クロック信号ＣＬＫをｍ逓
倍することによって高速クロック信号ＣＬＫｍを生成す
るものであり、例えば図１８に示すように、クロック信
号ＣＬＫがｍ逓倍された高速クロック信号ＣＬＫｍとな
る。
倍することによって高速クロック信号ＣＬＫｍを生成す
るものであり、例えば図１８に示すように、クロック信
号ＣＬＫがｍ逓倍された高速クロック信号ＣＬＫｍとな
る。
【００６１】また、高速動作ＦＦ４１1 〜４１n は、バ
ーストデータＢＤが直列に入力されるように接続されて
おり、各々を介したバーストデータＢＤを高速クロック
信号ＣＬＫｍでトリガして保持するようになっている。
ーストデータＢＤが直列に入力されるように接続されて
おり、各々を介したバーストデータＢＤを高速クロック
信号ＣＬＫｍでトリガして保持するようになっている。
【００６２】各高速動作ＦＦ４１1 〜４１n から出力さ
れるデータは、ＦＦ３５1 〜３５nに供給され、クロッ
ク信号ＣＬＫでトリガされることにより同タイミングで
保持されるようになっている。
れるデータは、ＦＦ３５1 〜３５nに供給され、クロッ
ク信号ＣＬＫでトリガされることにより同タイミングで
保持されるようになっている。
【００６３】図１８に示すように、時刻ｔ３において、
高速クロック信号ＣＬＫｍでトリガされたバーストデー
タＢＤが第１高速動作ＦＦ４１1 に保持されると、この
保持データが第１ＦＦ３５1 へ供給され、時刻ｔ４にお
いて、高速クロック信号ＣＬＫｍでトリガされた第１高
速動作ＦＦ４１1 の出力データが第２高速動作ＦＦ４１
2 に保持されると、この保持データが第２ＦＦ３５2 へ
供給され、時刻ｔ５において、高速クロック信号ＣＬＫ
ｍでトリガされた第２高速動作ＦＦ４１2 の出力データ
が第３高速動作ＦＦ４１2 に保持されると、この保持デ
ータが第３ＦＦへ供給される。
高速クロック信号ＣＬＫｍでトリガされたバーストデー
タＢＤが第１高速動作ＦＦ４１1 に保持されると、この
保持データが第１ＦＦ３５1 へ供給され、時刻ｔ４にお
いて、高速クロック信号ＣＬＫｍでトリガされた第１高
速動作ＦＦ４１1 の出力データが第２高速動作ＦＦ４１
2 に保持されると、この保持データが第２ＦＦ３５2 へ
供給され、時刻ｔ５において、高速クロック信号ＣＬＫ
ｍでトリガされた第２高速動作ＦＦ４１2 の出力データ
が第３高速動作ＦＦ４１2 に保持されると、この保持デ
ータが第３ＦＦへ供給される。
【００６４】この時刻ｔ５において、クロック信号ＣＬ
Ｋが各ＦＦ３５1 〜３５n に供給されたデータがトリガ
されると、その供給データが一斉にＦＦ３５1 〜３５n
に保持される。
Ｋが各ＦＦ３５1 〜３５n に供給されたデータがトリガ
されると、その供給データが一斉にＦＦ３５1 〜３５n
に保持される。
【００６５】このようにＦＦ３５1 〜３５n に保持され
て出力されるデータの内、第３高速動作ＦＦの出力デー
タに対応するデータ「０」と第４高速動作ＦＦの出力デ
ータに対応するデータ「１」の部分が、前述の作用で説
明したエッジ検出部２２で検出される変化点、即ちバー
ストデータＢＤのエッジとなる。
て出力されるデータの内、第３高速動作ＦＦの出力デー
タに対応するデータ「０」と第４高速動作ＦＦの出力デ
ータに対応するデータ「１」の部分が、前述の作用で説
明したエッジ検出部２２で検出される変化点、即ちバー
ストデータＢＤのエッジとなる。
【００６６】次に、上述した図１０〜図１８に示した何
れかの構成のサンプリング部２１から出力される複数の
データを選択するセレクタ２４の構成を図１９を参照し
て説明する。
れかの構成のサンプリング部２１から出力される複数の
データを選択するセレクタ２４の構成を図１９を参照し
て説明する。
【００６７】但し、図１９において図９の実施例構成の
各部に対応する部分には同一符号を付し、その説明を省
略する。また、図１９のエッジ検出部２２及びセレクタ
２４に供給されるサンプリング部２１（図１９には示さ
ず）の複数の出力データは５つであるとし、この５つの
データＤ１〜Ｄ５の位相（サンプリング位相）をφ１〜
φ５とする。
各部に対応する部分には同一符号を付し、その説明を省
略する。また、図１９のエッジ検出部２２及びセレクタ
２４に供給されるサンプリング部２１（図１９には示さ
ず）の複数の出力データは５つであるとし、この５つの
データＤ１〜Ｄ５の位相（サンプリング位相）をφ１〜
φ５とする。
【００６８】エッジ検出部２２は、前述の「作用」で説
明した第１特徴構成の動作を行うことによって、データ
Ｄ１〜Ｄ５の変化点より片側エッジＥＤ１２，ＥＤ２
３，ＥＤ３４，ＥＤ４５を検出して最適位相選択部２３
へ出力するようになっている。
明した第１特徴構成の動作を行うことによって、データ
Ｄ１〜Ｄ５の変化点より片側エッジＥＤ１２，ＥＤ２
３，ＥＤ３４，ＥＤ４５を検出して最適位相選択部２３
へ出力するようになっている。
【００６９】即ち、片側エッジＥＤ１２は、データＤ１
とＤ２の論理「１」又は「０」が異なる場合の変化点検
出により得られ、ＥＤ２３はデータＤ２とＤ３の変化点
検出により得られ、ＥＤ３４はデータＤ３とＤ４の変化
点検出により得られ、ＥＤ４５はデータＤ４とＤ５の変
化点検出により得られ、これらの内何れか１つ又は２つ
のエッジが検出されて出力される。エッジが検出された
場合に、片側エッジＥＤ１２，ＥＤ２３，ＥＤ３４，Ｅ
Ｄ４５が「１」となるようになっている。
とＤ２の論理「１」又は「０」が異なる場合の変化点検
出により得られ、ＥＤ２３はデータＤ２とＤ３の変化点
検出により得られ、ＥＤ３４はデータＤ３とＤ４の変化
点検出により得られ、ＥＤ４５はデータＤ４とＤ５の変
化点検出により得られ、これらの内何れか１つ又は２つ
のエッジが検出されて出力される。エッジが検出された
場合に、片側エッジＥＤ１２，ＥＤ２３，ＥＤ３４，Ｅ
Ｄ４５が「１」となるようになっている。
【００７０】位相選択手段２３は、前述の「作用」で説
明した第１特徴構成の動作を行うことによって、片側エ
ッジＥＤ１２，ＥＤ２３，ＥＤ３４，ＥＤ４５から最適
位相φｍＤ１，φｍＤ２，φｍＤ３，φｍＤ４，φｍＤ
５を求めるようになっており、最適位相のものが「１」
となるようになっている。
明した第１特徴構成の動作を行うことによって、片側エ
ッジＥＤ１２，ＥＤ２３，ＥＤ３４，ＥＤ４５から最適
位相φｍＤ１，φｍＤ２，φｍＤ３，φｍＤ４，φｍＤ
５を求めるようになっており、最適位相のものが「１」
となるようになっている。
【００７１】このような場合、セレクタ２４は例えばデ
ータＤ１〜Ｄ５と最適位相φｍＤ１〜φｍＤ５が供給さ
れる２入力アンド回路４３，４４，４５，４６，４７
と、各アンド回路４３〜４７の出力データが供給される
５入力オア回路４８とから構成される。
ータＤ１〜Ｄ５と最適位相φｍＤ１〜φｍＤ５が供給さ
れる２入力アンド回路４３，４４，４５，４６，４７
と、各アンド回路４３〜４７の出力データが供給される
５入力オア回路４８とから構成される。
【００７２】このような構成において、例えばデータＤ
１が「１」、他のデータＤ２〜Ｄ５が「０」の場合、エ
ッジ検出部２２でデータＤ１とＤ２の変化点が検出され
ることによって片側エッジＥ１２のみが「１」となる。
１が「１」、他のデータＤ２〜Ｄ５が「０」の場合、エ
ッジ検出部２２でデータＤ１とＤ２の変化点が検出され
ることによって片側エッジＥ１２のみが「１」となる。
【００７３】その片側エッジＥ１２の「１」から最適位
相選択部２３において最適位相が求められ、これによっ
て最適位相φｍＤ１が「１」となる。この結果、セレク
タ２４のアンド回路４３に最適位相φｍＤ１の「１」が
供給されるので、以降、最適位相φｍＤ１に対応するサ
ンプリング位相φ１のデータＤ１がアンド回路４３及び
オア回路４８を介して出力される。
相選択部２３において最適位相が求められ、これによっ
て最適位相φｍＤ１が「１」となる。この結果、セレク
タ２４のアンド回路４３に最適位相φｍＤ１の「１」が
供給されるので、以降、最適位相φｍＤ１に対応するサ
ンプリング位相φ１のデータＤ１がアンド回路４３及び
オア回路４８を介して出力される。
【００７４】次に、図１９に示したセレクタ２４に最適
位相を求めてデータＤ１〜Ｄ５を選択する機能を設けた
場合の例を図２０を参照して説明する。この場合、図１
９に示した最適位相選択部２３が不要となる。また図２
０において図１９に示したエッジ検出部２２を省略する
と共に、データＤ１及びＤ５のセレクタ２４への接続を
省略した。
位相を求めてデータＤ１〜Ｄ５を選択する機能を設けた
場合の例を図２０を参照して説明する。この場合、図１
９に示した最適位相選択部２３が不要となる。また図２
０において図１９に示したエッジ検出部２２を省略する
と共に、データＤ１及びＤ５のセレクタ２４への接続を
省略した。
【００７５】最初に、図２０に示すセレクタ２４の機能
を図２１を参照して説明する。図２１に符号ＢＤ１，Ｂ
Ｄ２，ＢＤ３，ＢＤ４，ＢＤ５で示すバーストデータ
は、各々位相が異なった別のデータである。
を図２１を参照して説明する。図２１に符号ＢＤ１，Ｂ
Ｄ２，ＢＤ３，ＢＤ４，ＢＤ５で示すバーストデータ
は、各々位相が異なった別のデータである。
【００７６】例えばバーストデータＢＤ１が１つのクロ
ック信号でサンプリングされることによって、図２０に
示すように５つの一定間隔の位相φ１〜φ５のデータＤ
１〜Ｄ５が得られるが、これは、バーストデータＢＤ１
がその５つの位相φ１〜φ５に対応する一定間隔の位相
φ１〜φ５の５つのクロック信号でトリガされているの
と等価となる。
ック信号でサンプリングされることによって、図２０に
示すように５つの一定間隔の位相φ１〜φ５のデータＤ
１〜Ｄ５が得られるが、これは、バーストデータＢＤ１
がその５つの位相φ１〜φ５に対応する一定間隔の位相
φ１〜φ５の５つのクロック信号でトリガされているの
と等価となる。
【００７７】つまり、バーストデータＢＤ１の「Ａ，
Ｂ，Ｃ」の部分が、位相φ１のクロック信号でトリガさ
れることによりデータＤ１が「１」、φ２のトリガでＤ
２が「１」、φ３のトリガでＤ３が「０」、φ４のトリ
ガでＤ４が「０」、φ５のトリガでＤ５が「０」とな
る。
Ｂ，Ｃ」の部分が、位相φ１のクロック信号でトリガさ
れることによりデータＤ１が「１」、φ２のトリガでＤ
２が「１」、φ３のトリガでＤ３が「０」、φ４のトリ
ガでＤ４が「０」、φ５のトリガでＤ５が「０」とな
る。
【００７８】図２０に示すセレクタ２４の機能は、図２
１に示すφ１〜φ５のサンプリング範囲を、φ１〜φ３
の前半とφ３〜φ５の後半とに分け、バーストデータＢ
Ｄ１のように前半にエッジが１つ入った場合は、そのエ
ッジ位相から所定の位相量だけ後半側にずれた最適位相
φ４を選択し、バーストデータＢＤ２のように後半にエ
ッジが１つ入った場合は、そのエッジ位相から所定の位
相量だけ前半側にずれた最適位相φ２を選択し、バース
トデータＢＤ３のように前後半の双方にエッジが入った
場合は、前半エッジ位相から所定の位相量だけ後半側に
ずれた最適位相φ３を選択するか、後半エッジ位相から
所定の位相量だけ前半側にずれた最適位相φ３を選択す
るものである。
１に示すφ１〜φ５のサンプリング範囲を、φ１〜φ３
の前半とφ３〜φ５の後半とに分け、バーストデータＢ
Ｄ１のように前半にエッジが１つ入った場合は、そのエ
ッジ位相から所定の位相量だけ後半側にずれた最適位相
φ４を選択し、バーストデータＢＤ２のように後半にエ
ッジが１つ入った場合は、そのエッジ位相から所定の位
相量だけ前半側にずれた最適位相φ２を選択し、バース
トデータＢＤ３のように前後半の双方にエッジが入った
場合は、前半エッジ位相から所定の位相量だけ後半側に
ずれた最適位相φ３を選択するか、後半エッジ位相から
所定の位相量だけ前半側にずれた最適位相φ３を選択す
るものである。
【００７９】このような機能を実現するためのセレクタ
２４の一構成例が図２０に示されているが、これは、片
側エッジＥＤ１２とデータＤ３とが供給されるアンド回
路５０と、片側エッジＥＤ２３とデータＤ４とが供給さ
れるアンド回路５１と、片側エッジＥＤ３４とデータＤ
２とが供給されるアンド回路５３と、片側エッジＥＤ４
５とデータＤ３とが供給されるアンド回路５１と、アン
ド回路５０と５１との出力データが供給されるオア回路
５２と、アンド回路５３と５４との出力データが供給さ
れるオア回路５５と、片側エッジＥＤ１２とＥＤ２３と
が供給されるオア回路５６と、オア回路５６の出力デー
タとオア回路５２の出力データとが供給されるアンド回
路５７と、オア回路５６の反転出力データとオア回路５
５の出力データとが供給されるアンド回路５８と、アン
ド回路５７の出力データとアンド回路５８の出力データ
とが供給されるオア回路５９とを具備して構成されてい
る。
２４の一構成例が図２０に示されているが、これは、片
側エッジＥＤ１２とデータＤ３とが供給されるアンド回
路５０と、片側エッジＥＤ２３とデータＤ４とが供給さ
れるアンド回路５１と、片側エッジＥＤ３４とデータＤ
２とが供給されるアンド回路５３と、片側エッジＥＤ４
５とデータＤ３とが供給されるアンド回路５１と、アン
ド回路５０と５１との出力データが供給されるオア回路
５２と、アンド回路５３と５４との出力データが供給さ
れるオア回路５５と、片側エッジＥＤ１２とＥＤ２３と
が供給されるオア回路５６と、オア回路５６の出力デー
タとオア回路５２の出力データとが供給されるアンド回
路５７と、オア回路５６の反転出力データとオア回路５
５の出力データとが供給されるアンド回路５８と、アン
ド回路５７の出力データとアンド回路５８の出力データ
とが供給されるオア回路５９とを具備して構成されてい
る。
【００８０】これら構成要素の内、オア回路５６が、検
出エッジが前半／後半の何れに存在するかを判定するも
のであり、アンド回路５０及び５１とオア回路５２と
が、前半検出エッジ位相から所定位相量離れた後半の最
適位相のサンプリングデータを通過させるもの、アンド
回路５３及び５４とオア回路５５とが、後半検出エッジ
位相から所定位相量離れた前半の最適位相のサンプリン
グデータを通過させるものである。また、アンド回路５
７が、検出エッジが前半に存在すると判定された場合に
後半の最適位相のサンプリングデータを通過させるも
の、アンド回路５８が、検出エッジが後半に存在すると
判定された場合に前半の最適位相のサンプリングデータ
を通過させるものである。
出エッジが前半／後半の何れに存在するかを判定するも
のであり、アンド回路５０及び５１とオア回路５２と
が、前半検出エッジ位相から所定位相量離れた後半の最
適位相のサンプリングデータを通過させるもの、アンド
回路５３及び５４とオア回路５５とが、後半検出エッジ
位相から所定位相量離れた前半の最適位相のサンプリン
グデータを通過させるものである。また、アンド回路５
７が、検出エッジが前半に存在すると判定された場合に
後半の最適位相のサンプリングデータを通過させるも
の、アンド回路５８が、検出エッジが後半に存在すると
判定された場合に前半の最適位相のサンプリングデータ
を通過させるものである。
【００８１】このような構成において、例えばバースト
データＢＤ１がサンプリングされたとする。この場合、
検出エッジが前半の位相φ２とφ３との間にあるので、
片側エッジＥＤ２３が「１」となり、この「１」がオア
回路５６とアンド回路５１とに供給される。
データＢＤ１がサンプリングされたとする。この場合、
検出エッジが前半の位相φ２とφ３との間にあるので、
片側エッジＥＤ２３が「１」となり、この「１」がオア
回路５６とアンド回路５１とに供給される。
【００８２】オア回路５６には、検出エッジが前半に存
在することを示す「１」が供給されたので、検出エッジ
が前半に存在することを判定し、その「１」をアンド回
路５７及び５８へ供給する。
在することを示す「１」が供給されたので、検出エッジ
が前半に存在することを判定し、その「１」をアンド回
路５７及び５８へ供給する。
【００８３】アンド回路５１には、前半の位相φ２とφ
３との間に検出エッジが存在することを示す「１」が供
給されたので、その検出エッジ位相から所定位相量離れ
た後半の最適位相φ４のデータＤ４を通過させ、この通
過したデータＤ４がオア回路５２を介してアンド回路５
７に供給される。
３との間に検出エッジが存在することを示す「１」が供
給されたので、その検出エッジ位相から所定位相量離れ
た後半の最適位相φ４のデータＤ４を通過させ、この通
過したデータＤ４がオア回路５２を介してアンド回路５
７に供給される。
【００８４】この時、アンド回路５７には、前半を示す
判定結果である「１」が供給されているので最適位相の
データＤ４が通過し、オア回路５９を介して出力され
る。また、アンド回路５８には「１」が反転されて
「０」として供給されているのでサンプリングデータは
通過しない。
判定結果である「１」が供給されているので最適位相の
データＤ４が通過し、オア回路５９を介して出力され
る。また、アンド回路５８には「１」が反転されて
「０」として供給されているのでサンプリングデータは
通過しない。
【００８５】次に、バーストデータＢＤ２がサンプリン
グされたとする。この場合、検出エッジが後半の位相φ
３とφ４との間にあるので、片側エッジＥＤ３４が
「１」となり、この「１」がアンド回路５３に供給され
る。
グされたとする。この場合、検出エッジが後半の位相φ
３とφ４との間にあるので、片側エッジＥＤ３４が
「１」となり、この「１」がアンド回路５３に供給され
る。
【００８６】オア回路５６には、検出エッジが後半に存
在することを示す「０」が供給されているので、検出エ
ッジが後半に存在することを判定し、その「０」をアン
ド回路５７及び５８へ供給する。
在することを示す「０」が供給されているので、検出エ
ッジが後半に存在することを判定し、その「０」をアン
ド回路５７及び５８へ供給する。
【００８７】アンド回路５３には、後半の位相φ３とφ
４との間に検出エッジが存在することを示す「１」が供
給されたので、その検出エッジ位相から所定位相量離れ
た前半の最適位相φ２のデータＤ２を通過させ、この通
過したデータＤ２がオア回路５５を介してアンド回路５
８に供給される。
４との間に検出エッジが存在することを示す「１」が供
給されたので、その検出エッジ位相から所定位相量離れ
た前半の最適位相φ２のデータＤ２を通過させ、この通
過したデータＤ２がオア回路５５を介してアンド回路５
８に供給される。
【００８８】この時、アンド回路５８には、後半を示す
判定結果である「０」が反転されて「１」として供給さ
れているので最適位相のデータＤ２が通過し、オア回路
５９を介して出力される。また、アンド回路５７には
「０」が供給されているのでサンプリングデータは通過
しない。
判定結果である「０」が反転されて「１」として供給さ
れているので最適位相のデータＤ２が通過し、オア回路
５９を介して出力される。また、アンド回路５７には
「０」が供給されているのでサンプリングデータは通過
しない。
【００８９】次に、バーストデータＢＤ３がサンプリン
グされたとする。この場合、検出エッジが前半の位相φ
１とφ２、及び後半の位相φ４とφ５との間にあるの
で、片側エッジＥＤ１２及びＥＤ４５の双方が「１」と
なり、この「１」がオア回路５６、アンド回路５０及び
５４に供給される。
グされたとする。この場合、検出エッジが前半の位相φ
１とφ２、及び後半の位相φ４とφ５との間にあるの
で、片側エッジＥＤ１２及びＥＤ４５の双方が「１」と
なり、この「１」がオア回路５６、アンド回路５０及び
５４に供給される。
【００９０】この場合、検出エッジが前半及び後半の双
方に存在するが、オア回路５６には、検出エッジが前半
に存在することを示す「１」が供給されるので、この場
合、検出エッジが前半に存在することを判定し、その
「１」をアンド回路５７及び５８へ供給する。
方に存在するが、オア回路５６には、検出エッジが前半
に存在することを示す「１」が供給されるので、この場
合、検出エッジが前半に存在することを判定し、その
「１」をアンド回路５７及び５８へ供給する。
【００９１】アンド回路５０には、前半の位相φ１とφ
２との間に検出エッジが存在することを示す「１」が供
給されたので、その検出エッジ位相から所定位相量離れ
た後半の最適位相φ３のデータＤ３を通過させ、この通
過したデータＤ３がオア回路５２を介してアンド回路５
７に供給される。
２との間に検出エッジが存在することを示す「１」が供
給されたので、その検出エッジ位相から所定位相量離れ
た後半の最適位相φ３のデータＤ３を通過させ、この通
過したデータＤ３がオア回路５２を介してアンド回路５
７に供給される。
【００９２】この時、アンド回路５７には、前半を示す
判定結果である「１」が供給されているので最適位相の
データＤ３が通過し、オア回路５９を介して出力され
る。また、アンド回路５８には「１」が反転されて
「０」として供給されているのでサンプリングデータは
通過しない。
判定結果である「１」が供給されているので最適位相の
データＤ３が通過し、オア回路５９を介して出力され
る。また、アンド回路５８には「１」が反転されて
「０」として供給されているのでサンプリングデータは
通過しない。
【００９３】以上説明した図２０に示すセレクタ２４を
用いれば最適位相選択部２３が不要となるので、その
分、回路規模を縮小させることが可能となる。また、エ
ッジ検出部２２が、サンプリング部２１から出力される
複数のデータを１つ置き、２つ置き、或いはランダムに
間引いてエッジ検出を行うようにすれば、エッジ検出部
２２自体の回路規模を縮小させることができ、更に、エ
ッジ検出部２２から出力されるエッジ検出パターンも少
なくなるので、最適位相選択部２３の回路規模も縮小さ
せることができる。
用いれば最適位相選択部２３が不要となるので、その
分、回路規模を縮小させることが可能となる。また、エ
ッジ検出部２２が、サンプリング部２１から出力される
複数のデータを１つ置き、２つ置き、或いはランダムに
間引いてエッジ検出を行うようにすれば、エッジ検出部
２２自体の回路規模を縮小させることができ、更に、エ
ッジ検出部２２から出力されるエッジ検出パターンも少
なくなるので、最適位相選択部２３の回路規模も縮小さ
せることができる。
【００９４】次に、図９に示した実施例構成に選択位相
更新機能を付加したバースト同期回路を図２２を参照し
て説明する。但し、図２２においては、エッジ検出ウイ
ンド部３３の接続が図９と異なっているが、その役割は
前述したと同様である。
更新機能を付加したバースト同期回路を図２２を参照し
て説明する。但し、図２２においては、エッジ検出ウイ
ンド部３３の接続が図９と異なっているが、その役割は
前述したと同様である。
【００９５】図２２において、選択位相更新機能を実現
するために設けた要素は、符号６１で示す第１選択位相
更新部、６２で示す第２選択位相更新部、符号６３で示
すオア回路、符号６４で示すアンド回路、符号６５で示
す選択位相更新パルス部、符号６６で示すシフトレジス
タである。但し、第１及び第２選択位相更新部６１，６
２は、ホールドフリップフロップが適用されているとす
る。
するために設けた要素は、符号６１で示す第１選択位相
更新部、６２で示す第２選択位相更新部、符号６３で示
すオア回路、符号６４で示すアンド回路、符号６５で示
す選択位相更新パルス部、符号６６で示すシフトレジス
タである。但し、第１及び第２選択位相更新部６１，６
２は、ホールドフリップフロップが適用されているとす
る。
【００９６】また、エッジ検出ウインド部３３が、符号
６７で示すセット／リセットフリップフロップ（ＳＲＦ
Ｆ）、符号６８で示すカウンタ、符号６９で示すコンパ
レータ、符号７０で示すアンド回路によって構成されて
いるとする。
６７で示すセット／リセットフリップフロップ（ＳＲＦ
Ｆ）、符号６８で示すカウンタ、符号６９で示すコンパ
レータ、符号７０で示すアンド回路によって構成されて
いるとする。
【００９７】図２３に示すタイミングチャートにおい
て、時刻ｔ１でリセットパルス信号ＲＰの「Ｈ」レベル
がＳＲＦＦ６７に入力されたとすると、ＳＲＦＦ６７の
出力端Ｑから出力されるデータＤＯ１が「Ｌ」レベルと
なり、これによってカウンタ６８がリセットされ、カウ
ント値が「０」となる。
て、時刻ｔ１でリセットパルス信号ＲＰの「Ｈ」レベル
がＳＲＦＦ６７に入力されたとすると、ＳＲＦＦ６７の
出力端Ｑから出力されるデータＤＯ１が「Ｌ」レベルと
なり、これによってカウンタ６８がリセットされ、カウ
ント値が「０」となる。
【００９８】カウント値はコンパレータ６９へ出力され
る。コンパレータ６９は、カウント値が設定値（例えば
２０）となるまで出力データＤＯ２が「Ｈ」となり、カ
ウント値が設定値を越えた時点で「Ｌ」となる。
る。コンパレータ６９は、カウント値が設定値（例えば
２０）となるまで出力データＤＯ２が「Ｈ」となり、カ
ウント値が設定値を越えた時点で「Ｌ」となる。
【００９９】従って、カウント値が供給された時点でコ
ンパレータ６９の出力データＤＯ２が「Ｈ」となって、
アンド回路７０の一入力端に供給される。その後、リセ
ットパルス信号ＲＰが「Ｌ」となった後に、時刻ｔ２に
おいて、バーストデータＢＤがサンプリング部２１及び
ＳＲＦＦ６７に入力されたとする。但し、バーストデー
タＢＤは、プリアンブル（ＰＲ）、フレーム同期を取る
ためのデリミッタ（ＤＬ）、データ部分の順に構成され
ている。
ンパレータ６９の出力データＤＯ２が「Ｈ」となって、
アンド回路７０の一入力端に供給される。その後、リセ
ットパルス信号ＲＰが「Ｌ」となった後に、時刻ｔ２に
おいて、バーストデータＢＤがサンプリング部２１及び
ＳＲＦＦ６７に入力されたとする。但し、バーストデー
タＢＤは、プリアンブル（ＰＲ）、フレーム同期を取る
ためのデリミッタ（ＤＬ）、データ部分の順に構成され
ている。
【０１００】これによってＳＲＦＦ６７の出力データＤ
Ｏ１が「Ｈ」となり、この「Ｈ」がカウンタ６８に供給
されることによってカウント動作を開始し、カウント値
をコンパレータ６９へ出力する。またデータＤＯ１の
「Ｈ」が、アンド回路７０の他入力端に供給されるので
アンド回路７０の出力データＤＯ３が「Ｈ」となり、ア
ンド回路６４の一入力端、及び選択位相更新パルス部６
５に供給される。
Ｏ１が「Ｈ」となり、この「Ｈ」がカウンタ６８に供給
されることによってカウント動作を開始し、カウント値
をコンパレータ６９へ出力する。またデータＤＯ１の
「Ｈ」が、アンド回路７０の他入力端に供給されるので
アンド回路７０の出力データＤＯ３が「Ｈ」となり、ア
ンド回路６４の一入力端、及び選択位相更新パルス部６
５に供給される。
【０１０１】一方、サンプリング部２１に入力されたバ
ーストデータＢＤが、サンプリング部２１でサンプリン
グされ、このサンプリングデータからエッジ検出部２２
が例えば片側エッジを検出し、この検出片側エッジ位相
から最適位相選択部２３が最適位相を求めてオア回路６
３及び、第１選択位相更新部６１へ出力する。
ーストデータＢＤが、サンプリング部２１でサンプリン
グされ、このサンプリングデータからエッジ検出部２２
が例えば片側エッジを検出し、この検出片側エッジ位相
から最適位相選択部２３が最適位相を求めてオア回路６
３及び、第１選択位相更新部６１へ出力する。
【０１０２】即ち、オア回路６３の出力データＤＯ４
は、最適位相データとなり、これが一入力端に「Ｈ」が
供給されたアンド回路６４の他入力端に供給されること
によって、アンド回路６４の最適位相データである出力
データＤＯ５が第１選択位相更新部６１へ出力される。
は、最適位相データとなり、これが一入力端に「Ｈ」が
供給されたアンド回路６４の他入力端に供給されること
によって、アンド回路６４の最適位相データである出力
データＤＯ５が第１選択位相更新部６１へ出力される。
【０１０３】第１選択位相更新部６１は、データＤＯ５
の「Ｈ」が供給されている場合に最適位相選択部２３か
ら出力される最適位相データを保持して出力し、「Ｌ」
が供給されている場合に保持最適位相データのみを出力
し続けるようになっている。
の「Ｈ」が供給されている場合に最適位相選択部２３か
ら出力される最適位相データを保持して出力し、「Ｌ」
が供給されている場合に保持最適位相データのみを出力
し続けるようになっている。
【０１０４】従って、データＤＯ５の「Ｈ」が供給され
ている際に第１選択位相更新部６１が、最適位相選択部
２３から出力される最適位相データを保持して第２選択
位相更新部６２へ出力する。
ている際に第１選択位相更新部６１が、最適位相選択部
２３から出力される最適位相データを保持して第２選択
位相更新部６２へ出力する。
【０１０５】また、選択位相更新パルス部６５は出力デ
ータＤＯ３のレベルに応じたレベルのデータＤＯ６を入
力レベルよりもやや遅延して出力するので、データＤＯ
３の「Ｈ」が入力されると、その入力時間ｔ２からやや
遅延した時間ｔ３で「Ｈ」のデータＤＯ６を第２選択位
相更新部６２へ出力する。
ータＤＯ３のレベルに応じたレベルのデータＤＯ６を入
力レベルよりもやや遅延して出力するので、データＤＯ
３の「Ｈ」が入力されると、その入力時間ｔ２からやや
遅延した時間ｔ３で「Ｈ」のデータＤＯ６を第２選択位
相更新部６２へ出力する。
【０１０６】第２選択位相更新部６２は、データＤＯ６
の「Ｈ」が供給されている場合に第１選択位相更新部６
２から出力される最適位相データを保持して出力し、
「Ｌ」が供給されている場合に保持最適位相データのみ
を出力し続けるようになっている。
の「Ｈ」が供給されている場合に第１選択位相更新部６
２から出力される最適位相データを保持して出力し、
「Ｌ」が供給されている場合に保持最適位相データのみ
を出力し続けるようになっている。
【０１０７】従って、データＤＯ６の「Ｈ」が供給され
ている際に第２選択位相更新部６２が、第１選択位相更
新部６１から出力される最適位相データを保持してセレ
クタ２４へ出力する。
ている際に第２選択位相更新部６２が、第１選択位相更
新部６１から出力される最適位相データを保持してセレ
クタ２４へ出力する。
【０１０８】また、時刻ｔ２のバーストデータＢＤの入
力タイミングでサンプリング部２１から出力されるサン
プリングデータがシフトレジスタ６６へ入力されること
によって、図２に示すように所定時間Ｔａシフトされ、
このシフトされたサンプリングデータＤＯ７がセレクタ
２４へ出力される。
力タイミングでサンプリング部２１から出力されるサン
プリングデータがシフトレジスタ６６へ入力されること
によって、図２に示すように所定時間Ｔａシフトされ、
このシフトされたサンプリングデータＤＯ７がセレクタ
２４へ出力される。
【０１０９】そして、セレクタ２４に供給されたサンプ
リングデータＤＯ７の内、第２選択位相更新部６２から
出力される最適位相データに応じた位相のサンプリング
データが選択されて出力される。
リングデータＤＯ７の内、第２選択位相更新部６２から
出力される最適位相データに応じた位相のサンプリング
データが選択されて出力される。
【０１１０】その後、時刻ｔ４において、カウンタ６８
のカウント値が設定値と等しくなると、コンパレータ６
９の出力データＤＯ２が「Ｌ」となる。この「Ｌ」がア
ンド回路７０に供給されると、アンド回路７０の出力デ
ータＤＯ３が「Ｌ」、アンド回路６４の出力データＤＯ
５が「Ｌ」となる。
のカウント値が設定値と等しくなると、コンパレータ６
９の出力データＤＯ２が「Ｌ」となる。この「Ｌ」がア
ンド回路７０に供給されると、アンド回路７０の出力デ
ータＤＯ３が「Ｌ」、アンド回路６４の出力データＤＯ
５が「Ｌ」となる。
【０１１１】このデータＤＯ５の「Ｌ」が供給された第
１選択位相更新部６１は、最適位相選択部２３からの最
適位相データを取り込む動作を停止し、現在の保持最適
位相データのみを出力するようになる。
１選択位相更新部６１は、最適位相選択部２３からの最
適位相データを取り込む動作を停止し、現在の保持最適
位相データのみを出力するようになる。
【０１１２】またアンド回路６４の出力データＤＯ５が
「Ｌ」となるタイミングは、最適位相選択部２３からの
最適位相データがオア回路６３を介して供給されない場
合も該当し、この際にも、第１選択位相更新部６１は、
現在の保持最適位相データのみを出力するようになる。
「Ｌ」となるタイミングは、最適位相選択部２３からの
最適位相データがオア回路６３を介して供給されない場
合も該当し、この際にも、第１選択位相更新部６１は、
現在の保持最適位相データのみを出力するようになる。
【０１１３】時刻ｔ４におけるデータＤＯ３の「Ｌ」が
選択位相更新パルス部６５に供給されると、その出力デ
ータＤＯ６が時刻ｔ４からやや遅れて「Ｌ」となる。こ
の「Ｌ」が供給された第２選択位相更新部６２は、第１
選択位相更新部６１からの最適位相データを取り込む動
作を停止し、現在の保持最適位相データのみをセレクタ
２４へ出力するようになる。
選択位相更新パルス部６５に供給されると、その出力デ
ータＤＯ６が時刻ｔ４からやや遅れて「Ｌ」となる。こ
の「Ｌ」が供給された第２選択位相更新部６２は、第１
選択位相更新部６１からの最適位相データを取り込む動
作を停止し、現在の保持最適位相データのみをセレクタ
２４へ出力するようになる。
【０１１４】従って、セレクタ２４においては、保持最
適位相データに応じた位相のサンプリングデータが選択
されて出力される。以上の動作において、第２選択位相
更新部６２に供給されるデータＤＯ６をやや遅延させる
のは、セレクタ２４が前回のサンプリングデータの選択
を前回の最適位相データに応じて行っている場合に、今
回のバーストデータＢＤの入力時点（ウインド開時点）
で最適位相の更新が行われると間違ったサンプリングデ
ータが選択されることになるからである。
適位相データに応じた位相のサンプリングデータが選択
されて出力される。以上の動作において、第２選択位相
更新部６２に供給されるデータＤＯ６をやや遅延させる
のは、セレクタ２４が前回のサンプリングデータの選択
を前回の最適位相データに応じて行っている場合に、今
回のバーストデータＢＤの入力時点（ウインド開時点）
で最適位相の更新が行われると間違ったサンプリングデ
ータが選択されることになるからである。
【０１１５】即ち、第１選択位相更新部６１がウインド
開時点で最適位相データの更新動作を行っても、第２選
択位相更新部６２はその更新最適位相データを直ぐに取
り込まず、選択位相更新パルス部６５で遅延させられる
時間の間は、前回の最適位相データをセレクタ２４へ出
力している。
開時点で最適位相データの更新動作を行っても、第２選
択位相更新部６２はその更新最適位相データを直ぐに取
り込まず、選択位相更新パルス部６５で遅延させられる
時間の間は、前回の最適位相データをセレクタ２４へ出
力している。
【０１１６】またシフトレジスタ６６によって、今回の
最適位相データが確定するまでは、今回のサンプリング
データをセレクタ２４に供給しないように時間Ｔａだけ
遅らせられるようになっている。
最適位相データが確定するまでは、今回のサンプリング
データをセレクタ２４に供給しないように時間Ｔａだけ
遅らせられるようになっている。
【０１１７】
【発明の効果】以上説明したように、本発明のバースト
同期回路によれば、バースト伝送を行う通信装置間の受
信装置にあってバーストデータを適正に受信することが
できる効果がある。
同期回路によれば、バースト伝送を行う通信装置間の受
信装置にあってバーストデータを適正に受信することが
できる効果がある。
【図１】本発明の原理図である。
【図２】本発明の作用を説明するための第１図である。
【図３】バーストデータの安全領域を示す図である。
【図４】本発明の作用を説明するための第２図である。
【図５】本発明の作用を説明するための第３図である。
【図６】本発明の作用を説明するための第４図である。
【図７】本発明の作用を説明するための第５図である。
【図８】本発明の作用を説明するための第６図である。
【図９】本発明の一実施例によるバースト同期回路のブ
ロック構成図である。
ロック構成図である。
【図１０】サンプリング部の第１構成を示す図である。
【図１１】サンプリング部でのバーストデータの遅延波
形を示す図である。
形を示す図である。
【図１２】サンプリング部の第２構成を示す図である。
【図１３】サンプリング部の第３構成を示す図である。
【図１４】サンプリング部の第４構成を示す図である。
【図１５】サンプリング部の第５構成を示す図である。
【図１６】図１５の動作説明図である。
【図１７】サンプリング部の第６構成を示す図である。
【図１８】図１７の動作説明図である。
【図１９】片側エッジ検出方式でのセレクタの構成を示
す図である。
す図である。
【図２０】片側エッジ検出方式での他のセレクタの構成
を示す図である。
を示す図である。
【図２１】図２０に示すセレクタの機能原理説明図であ
る。
る。
【図２２】図９に示す実施例構成に選択位相更新機能を
付加したバースト同期回路図である。
付加したバースト同期回路図である。
【図２３】図２２の動作説明図である。
【図２４】バースト伝送通信システム図である。
【図２５】図２４に示す主局のバースト同期回路を示す
図である。
図である。
２１ サンプリング手段 ２２ エッジ検出手段 ２３ 位相選択手段 ２４ データ選択手段 ＢＤ バーストデータ ＣＬＫ クロック信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 河合 正昭 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 篠宮 知宏 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 田島 一幸 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 阿比留 節雄 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 宮部 正剛 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 原田 健司 栃木県小山市城東３丁目28番１号 富士通 ディジタル・テクノロジ株式会社内 (72)発明者 滝川 好比郎 東京都千代田区内幸町一丁目１番６号 日 本電信電話株式会社内
Claims (22)
- 【請求項１】 バースト伝送を行う通信装置間の受信装
置でクロック信号により取り込まれるバーストデータの
ビット位相を合わせるバースト同期回路において、 前記バーストデータを一定位相量づつ遅延させた後、ク
ロック信号でトリガすることにより複数のデータを出力
するサンプリング手段と、 該サンプリング手段の複数の出力データの隣同士で論理
の異なる変化点の１つに対応する片側エッジを検出する
エッジ検出手段と、 該クロック信号がデータを適正に打ち抜くことのできる
安全領域に入る最適位相を、該片側エッジの位相に予め
定められた位相量を加算することによって求める位相選
択手段と、 該サンプリング手段の複数の出力データの内、該最適位
相のデータを選択するデータ選択手段とを具備したこと
を特徴とするバースト同期回路。 - 【請求項２】 前記エッジ検出手段が、前記サンプリン
グ手段の複数の出力データの交番する３ビットのデータ
の隣同士で論理の異なる変化点の２つに対応する両側エ
ッジを検出するようにし、 前記位相選択手段が、該両側エッジの中間位相を求め、
この中間位相を前記最適位相とするようにしたことを特
徴とする請求項１記載のバースト同期回路。 - 【請求項３】 前記エッジ検出手段が、前記変化点の偶
数個に対応する多点エッジを検出するようにし、 前記位相選択手段が、該多点エッジの位相の平均値を求
め、この平均値を最適位相とするようにしたことを特徴
とする請求項１記載のバースト同期回路。 - 【請求項４】 前記位相選択手段が、前記サンプリング
手段が行うｎ回のクロック信号のトリガに応じて得られ
るｎ個の前記最適位相の中から最も数の多い同位相のも
のを前記最適位相とするようにしたことを特徴とする請
求項１〜３の何れかに記載のバースト同期回路。 - 【請求項５】 前記ｎ個の前記最適位相の平均値を求
め、この平均値を最適位相とするようにしたことを特徴
とする請求項４記載のバースト同期回路。 - 【請求項６】 前記サンプリング手段が、前記バースト
データの複数ビットを１つのクロック信号でトリガでき
るように一定位相量づつ遅延させた後、該クロック信号
でトリガすることによって複数のデータを出力するよう
にし、 前記エッジ検出手段が、該サンプリング手段から出力さ
れる複数の出力データから前記片側エッジを該複数ビッ
ト分検出するようにし、 前記位相選択手段が、該複数ビットの片側エッジの各々
の位相に、この各々の位相毎に予め定められた位相量で
あって且つその加算結果が１つのビットの前記安全領域
に集まるようにするための位相量を加算し、この加算結
果の複数の位相の中から最も数の多い同位相のものを前
記最適位相とするようにしたことを特徴とする請求項１
記載のバースト同期回路。 - 【請求項７】 前記加算により得られる複数の位相の平
均値を求め、この平均値を前記最適位相するようにした
ことを特徴とする請求項６記載のバースト同期回路。 - 【請求項８】 前記サンプリング手段が、前記バースト
データの複数ビットを１つのクロック信号でトリガでき
るように一定位相量づつ遅延させた後、該クロック信号
でトリガすることによって複数のデータを出力するよう
にし、 前記エッジ検出手段が、該サンプリング手段から出力さ
れる複数の出力データから前記変化点に対応するエッジ
を該複数ビットに渡って偶数個検出するようにし、 前記位相選択手段が、該偶数個のエッジの両側１対のエ
ッジの中間位相を外側又は内側から順に求め、この求め
られた複数の中間位相の中から最も数の多い同位相のも
のを前記最適位相とするようにしたことを特徴とする請
求項１記載のバースト同期回路。 - 【請求項９】 前記複数の中間位相の平均値を求め、こ
の平均値を前記最適位相するようにしたことを特徴とす
る請求項８記載のバースト同期回路。 - 【請求項１０】 前記サンプリング手段が、前記バース
トデータの複数ビットを１つのクロック信号でトリガで
きるように一定位相量づつ遅延させた後、該クロック信
号でトリガすることによって複数のデータを出力するよ
うにし、 前記エッジ検出手段が、該サンプリング手段から出力さ
れる複数の出力データから前記変化点に対応するエッジ
を該複数ビットに渡って偶数個検出するようにし、 前記位相選択手段が、該偶数個のエッジの平均値を求
め、この平均値を前記最適位相とするようにしたことを
特徴とする請求項１記載のバースト同期回路。 - 【請求項１１】 前記サンプリング手段を、前記バース
トデータが並列に入力され、各々が一定遅延差を有する
並列接続された複数のディレーラインと、この複数のデ
ィレーラインの出力データを前記クロック信号でトリガ
して同タイミングで保持する複数のフリップフロップと
を具備して構成したことを特徴とする請求項１記載のバ
ースト同期回路。 - 【請求項１２】 前記サンプリング手段を、前記バース
トデータが直列に入力され、各々同一遅延量を有する直
列接続された複数のディレーラインと、この複数のディ
レーラインの各々の出力データを前記クロック信号でト
リガして同タイミングで保持する複数のフリップフロッ
プとを具備して構成したことを特徴とする請求項１記載
のバースト同期回路。 - 【請求項１３】 前記サンプリング手段を、前記バース
トデータが並列に入力され、各々が一定遅延差を有する
並列接続された複数のバッファと、この複数のバッファ
の出力データを前記クロック信号でトリガして同タイミ
ングで保持する複数のフリップフロップとを具備して構
成したことを特徴とする請求項１記載のバースト同期回
路。 - 【請求項１４】 前記サンプリング手段を、前記バース
トデータが直列に入力され、各々同一遅延量を有する直
列接続された複数のバッファと、この複数のバッファの
各々の出力データを前記クロック信号でトリガして同タ
イミングで保持する複数のフリップフロップとを具備し
て構成したことを特徴とする請求項１記載のバースト同
期回路。 - 【請求項１５】 前記サンプリング手段を、前記クロッ
ク信号を一定位相間隔で複数ずらすことによって各々一
定位相差を有する複数のクロック信号を発生するクロッ
ク発生手段と、前記バーストデータが並列に供給され、
この供給バーストデータを、該クロック発生手段から出
力される複数のクロック信号でトリガして保持する複数
のフリップフロップとを具備して構成したことを特徴と
する請求項１記載のバースト同期回路。 - 【請求項１６】 前記サンプリング手段を、前記クロッ
ク信号をｍ逓倍して出力する逓倍手段と、前記バースト
データが直列に供給され、この供給バーストデータを、
該逓倍手段から出力されるｍ逓倍クロック信号でトリガ
して保持する複数の第１のフリップフロップと、この複
数の第１のフリップフロップの各々の出力データを該ク
ロック信号でトリガして同タイミングで保持する複数の
第２のフリップフロップとを具備して構成したことを特
徴とする請求項１記載のバースト同期回路。 - 【請求項１７】 バースト伝送を行う通信装置間の受信
装置でクロック信号により取り込まれるバーストデータ
のビット位相を合わせるバースト同期回路において、 前記バーストデータを一定位相量づつ遅延させた後、ク
ロック信号でトリガすることにより複数のデータを出力
するサンプリング手段と、 該サンプリング手段の複数の出力データの隣同士で論理
の異なる変化点の１つに対応する片側エッジを検出する
エッジ検出手段と、 前記サンプリング手段で得られる複数のデータの各位相
を前半と後半とに分け、前記片側エッジが前半に存在す
る場合に該片側エッジ位相から予め定められた位相量だ
け後半側にずれた、該クロック信号がデータを適正に打
ち抜くことのできる安全領域に入る最適位相を選択する
第１手段と、該片側エッジが後半に存在する場合に該片
側エッジ位相から予め定められた位相量だけ前半側にず
れた該最適位相を選択する第２手段とを有するデータ選
択手段とを具備して構成したことを特徴とするバースト
同期回路。 - 【請求項１８】 前記エッジ検出手段が、前記変化点を
複数検出することにより複数の片側エッジを検出するよ
うにし、 前記データ選択手段に、前記第１及び第２手段に加え、
該片側エッジが前半及び後半の双方に存在する場合に該
片側エッジ位相から予め定められた位相量だけ後半側に
ずれた該最適位相を選択するか、或いは前半側にずれた
該最適位相を選択する第３手段を設けたことを特徴とす
る請求項１７記載のバースト同期回路。 - 【請求項１９】 前記エッジ検出手段が、前記片側エッ
ジを検出する際に、前記サンプリング手段から出力され
る複数のデータを間引いて行うようにしたことを特徴と
する請求項１又は１７記載のバースト同期回路。 - 【請求項２０】 前記バーストデータが前記サンプリン
グ手段に入力されてから所定時間だけ前記エッジ検出手
段にウインド信号を供給するエッジ検出ウインド手段を
設け、該ウインド信号の供給時のみに該エッジ検出手段
がエッジ検出動作を行うようにしたことを特徴とする請
求項１又は１７記載のバースト同期回路。 - 【請求項２１】 前記ウインド信号の供給時に、前記位
相選択手段から出力される前記最適位相に応じて保持最
適位相を更新し、この更新最適位相を前記データ選択手
段へ出力し、未供給時に、該更新動作を停止して保持最
適位相を該データ選択手段へ出力する第１選択位相更新
手段を具備したことを特徴とする請求項２０記載のバー
スト同期回路。 - 【請求項２２】 前記第１選択位相更新手段に前記ウイ
ンド信号が供給された時刻から所定時間遅れた時刻で、
該第１選択位相更新手段から出力される最適位相に応じ
て保持最適位相を更新し、この更新最適位相を前記デー
タ選択手段へ出力し、該ウインド信号の供給状態から未
供給状態となった時刻から所定時刻遅れた時刻で、該更
新動作を停止して保持最適位相を該データ選択手段へ出
力する第２選択位相更新手段を具備したことを特徴とす
る請求項２１記載のバースト同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23024395A JP3401371B2 (ja) | 1995-09-07 | 1995-09-07 | バースト同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23024395A JP3401371B2 (ja) | 1995-09-07 | 1995-09-07 | バースト同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0983500A true JPH0983500A (ja) | 1997-03-28 |
| JP3401371B2 JP3401371B2 (ja) | 2003-04-28 |
Family
ID=16904772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23024395A Expired - Fee Related JP3401371B2 (ja) | 1995-09-07 | 1995-09-07 | バースト同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3401371B2 (ja) |
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-
1995
- 1995-09-07 JP JP23024395A patent/JP3401371B2/ja not_active Expired - Fee Related
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|---|---|
| JP3401371B2 (ja) | 2003-04-28 |
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